JPH09505952A - プログラム可能な冗長／シンドローム生成装置 - Google Patents

Abstract

(57)【要約】 単一の回路を使用して、送信動作時に検査記号を生成し、受信動作時にシンドロームを生成する多項式符号用の誤り訂正エンコーダ／デコーダのハードウェア実施態様。符号生成元用の根の選択、したがって符号順序はプログラム可能である。

Description

【発明の詳細な説明】 プログラム可能な冗長／シンドローム生成装置 発明の分野 本発明は、全般的には、ディジタル・データ通信システムに関し、詳細には、 誤り訂正符号の符号化および復号に関する。 発明の背景 ディジタル通信システム（光媒体または磁気媒体との間の記憶および検索を含 む）では、情報の転送速度を増加させ、同時に誤り率を任意に低減させるために 、誤り制御システムを使用する必要がある。信号雑音比が固定され、帯域幅が固 定されている場合、誤り訂正符号を使用することによって改良を施すことができ る。 伝送または記憶すべきデータは、誤り訂正符号化を用いて数学的に処理され、 検査記号または冗長記号と呼ばれる追加データ記号を得る。データ記号と検査記 号は共に符号語を構成する。伝送または検索の後に、符号語は数学的に処理され 、誤りの位置および値に関する情報を含む誤りシンドロームを得る。 多くの誤り訂正符号（リード・ソロモン符号などであるが、これに限らない多 項式符号）では、符号語は、複合多項式を生成多項式で除することができるよう にデータ多項式に剰余多項式（冗長記号）を加えることによって形成される。剰 余多項式は、データ多項式を生成多項式で除し、剰余多項式を維持することによ って得られる。誤りシンドロームは、受信した多項式（誤り多項式が加えられた 可能性がある符号語多項式）を生成多項式の個別の係数で除することによって得 られる。 従来の技術 第１図は、多項式除算を行うことによって冗長記号を生成することができる回 路を示す。 第２図は、それぞれ、１つの誤りシンドロームを生成することができる複数の １階（ファーストオーダ）除算器を示す。 従来の技術の限界 このような符号を使用する際に生じる１つの問題は、冗長記号および誤りシン ドローム用のハイオーダ上位（多数の誤りを訂正することができる）生成の高速 実施態様で必要とされる回路の量が多いことである。符号化と復号の両方を行う 能力を必要とするシステムの場合、同時ではないにせよ両方の記号の組を生成す ることができる１つの回路を有することは望ましい特徴である。エンコーダが、 いくつかの異なる順序符号（それぞれの異なる数の冗長バイトを含む符号語）を 生成できるようにプログラムできるようにすることも望ましい特徴である。通常 の方法は、これらの特徴をどちらも有さない。 Ｎｅａｌ Ｇｌｏｖｅｒに発行された「ＲＥＥＤ−ＳＯＬＯＭＯＮ ＣＯＤＥ ＥＮＣＯＤＥＲ ａｎｄ ＳＹＮＤＲＯＭＥ ＧＥＮＥＲＡＴＯＲ ＣＩＲＣ ＵＩＴ」と題する米国特許第４７７７６３５号は、冗長記号とシンドローム記号 の両方を生成することができるが順序プログラム可能ではない回路を開示してい る。 バールカンプ・ウェルチ・アルゴリズムは、シンドロームを使用せず、その代 わりにエンコーダ回路を使用して、受信した多項式から剰余を算出する一般的な 復号アルゴリズムである。しかし、このアルゴリズムは、シンドロームを処理す るアルゴリズムよりも１ビットだけ複雑であり、順序プログラムではない。剰余 をシンドロームに変換することも可能であるが、これにはかなりの追加回路が必 要である。 発明の概要 本発明の目的は、単一の回路を使用して、送信動作時に検査記号を生成し、受 信動作時にもシンドロームを生成することによって、誤り訂正エンコーダ／デコ ーダのハードウェア実施態様中の回路の寸法を減少させることである。本発明の 他の目的は、単一の回路を使用して、それぞれの異なる数の検査記号を含む符号 語用の検査記号を生成することによって誤り訂正エンコーダ／デコーダのハード ウェア実施態様中の回路の寸法を減少させることである。 図面の簡単な説明 第１図は、冗長記号を生成する従来技術の解決策を示す図である。 第２図は、シンドロームを生成する従来技術の解決策を示す図である。 第３図は、本発明で使用される基本原則を示す図である。 第４図は、本発明の好ましい実施例のブロック図である。 第５図は、本発明の代替実施例のブロック図である。 第６図は、本発明の他の代替実施例のブロック図である。 第７図は、本発明の他の代替実施例のブロック図である。 発明の詳細な説明 本発明は、冗長記号およびシンドロームを生成することができる方法および装 置を含み、順序プログラム可能である。本発明の動作の理論は下記のとおりであ る。多項式符号は、符号語、すなわち複数の生成多項式からなる。符号語ｃ（ｘ ）は、次数ｋ未満のデータ多項式Ｄ（ｘ）を次数ｎ−ｋの生成多項式ｇ（ｘ）で 除して次数ｎ−ｋ未満の冗長多項式ｒ（ｘ）を得ることによって形成される。ｒ （ｘ）をＤ（ｘ）に加えることによって次数ｎ未満のｃ（ｘ）が生成される（す なわち、ｋ個のデータ記号と、ｎ−ｋ個の冗長記号と、ｎ個の合計記号があり、 各記号は所定の複数のビットｍを有する）。 下記の説明は、１階除算器（各除算器は、１つの係数、すなわち（ｘ＋ｒ_j） での除算を行う）のカスケードにＤ（ｘ）を送りｒ（ｘ）を生成することが可能 であることを示すものである。次いで、このような１階除算器を使用して読み動 作（復号）時にシンドロームを生成することができる。 第３図は、１階多項式除算器のカスケードと、それに続く１階多項式乗算器の カスケードを示す。多項式除算器は、それぞれ１記号幅である、レジスタ２００ と、定数乗算器２０１と、加算器２０２とで構成される。多項式除算器の出力は 、入力多項式にｘを乗じ（ｘ＋ｒ_j）で除した値である。各多項式乗算器は、そ の入力に（ｘ＋ｒ_j）を乗じる。各演算ステップ（すべてのレジスタの同時クロ ッキングと次の記号の入力）で、各除算器の出力は、対応する乗算器への入力に 一致し、たとえば２０３₀は２１３₁に一致する。各除算器レジスタも、対応する 乗算器レジスタに一致し、たとえばＡｊはＢｊに一致する。除算器カスケード２ ０３_n-k-1の出力は下記のとおりである。 かつ ｘ^n-kＤ（ｘ）−ｑ（ｘ）×ｇ（ｘ）＝ｘ^n-kＤ（ｘ）ｍｏｄ（ｇ（ｘ）） したがって、次式が成立する。 乗算器カスケードの出力はｑ（ｘ）ｇ（ｘ）である。２０３_n-k-1上に現れる 最初のｋ個の項（記号）はｑ（ｘ）であり、２１３₀上に現れる最初のｋ個の項 （記号）はＤ（ｘ）である。ｑ（ｘ）ｇ（ｘ）の残りを得るために、乗算器カス ケードへの入力がゲート２１４によって零にセットされ、回路がさらにｎ−ｋ回 だけクロックされる。このクロックの間、乗算器カスケードの出力２１３₀は、 ｘ^n-kＤ（ｘ）ｍｏｄｇ（ｘ）、すなわち多項式符号中の冗長記号の級数である 。 実施態様 第３図中の乗算器レジスタは常に、除算器レジスタに一致するので、乗算器カ スケードを破棄することができ、最後のｎ−ｋクロックの間、除算器を乗算器カ スケードとして接続して冗長記号を生成することができる。これを第４図に示す 。この場合、冗長時間がオフのときは、ＭＵＸ１０２および１０３によって、除 算器のカスケードを左から右へ形成するように（加算器１０６は左から右へ加算 される）レジスタおよび定数乗算器が接続される。ＲＥＤＵＮＤＡＮＣＹ ＴＩ ＭＥがオンのときは、ＭＵＸ１０２および１０３によって、乗算器のカスケード を右から左へ形成するように（加算器１０６は右から左へ加算される）レジスタ および定数乗算器が接続される。ＭＵＸ１０１の機能は、シンドローム生成用の （カスケードにない）別々の除算器を形成することである。 書込み動作（符号化）の間、書き込みモードがオンになる。最初のｋクロック 時間の間、冗長時間がオフになり、入力データ・バイトがＭＵＸ１０５の出力に 渡される。最後のｎ−ｋクロック時間の間、冗長時間がオンになり、ＭＵＸ１０ ５の出力に冗長記号が存在する。 読取り動作時には、書き込みモードがオフになり、冗長時間がオフになり、ｎ クロック時間にわたってデータと冗長性とからなる受信した多項式全体が入力さ れる。最後のクロック時間の間、ＭＵＸ１０３の出力上でシンドロームが得られ る。 冗長生成時に、あるレジスタへのリセット入力をオンに保持することによって 、冗長計算からそのレジスタの対応する根が除去される。これによって、根の選 択を完全にプログラム可能にすることができる。特に、根の数（符号順序）をプ ログラムすることができる。 第４図に示した生成装置は、リード・ソロモン符号用のものである（すなわち 、定数乗算器１０４に示した根は、アルファの連続累乗、すなわちこの体の原始 根である）。しかし、本発明は、根の選択を含むどんな多項式コードにも適用さ れる。レジスタのリセットは、「オーダ＜ｊ」、すなわちリード・ソロモン符号 用の選択基準である（すなわち、オーダ連続根が含められ、剰余が除去される。 この場合、オーダは生成器の根の数である）。しかし、任意の選択基準を使用す ることができる。 第５図は、第４図の加算器チェーンから１組のＭＵＸが除去され、第２の加算 器チェーンが追加された代替実施態様を示す。上部加算器チェーン３０６は、 （データ時間にわたって）左から右へ加算されるに過ぎず、下部加算器チェーン ３０２は、（冗長時間にわたって）右から左へ加算されるに過ぎない。これによ って、演算を高速化することができ、その代わりにゲート数が増加する（ＭＵＸ と加算器との兼ね合い）。ＭＵＸ３０３は、データ時間にわたって除算器カスケ ードを有する状態と、冗長時間にわたって乗算器カスケードを有する状態との間 で切り替わる。ＭＵＸ３０１は、符号化用の除算器／乗算器のカスケードを有す る状態と、シンドローム生成用の別々の除算器を有する状態との間で切り替わる 。 第６図は、第５図中の上部加算器チェーンからＭＵＸの集合が除去された代替 実施態様を示すものであり、シンドロームを生成できるようにするこの実施態様 の機能は、加算器４０１およびＭＵＸ４０７の集合を含めることによって実行さ れる。読取りモードの間、ＭＵＸ４０７によって読取りデータを入力とすること ができ、加算器チェーン４０１がイネーブルにされ、それによって各段ごとのレ ジスタ出力が加算器４０１および４０６を通じて２度にわたって次の段に加えら れる。これによって、有限体ＧＦ（２^m）において要素をそれ自体に加えた結果 が零になるので、各段が実際上結合解除される。このため、加算器チェーン４０ ６がもはやＭＵＸを含まなくなるので、最高速の演算が可能になり、その代わり にゲートが増加する（ＭＵＸと加算器との兼ね合い）。 第７図は、第６図中のＭＵＸが除去された代替実施態様を示す。各セクション は、冗長時間の間、除算器構成のままであるが、入力はＭＵＸ５０５および５０ ７を介してデータから冗長に切り替わる。要素がそれ自体に加えられたときに発 生する取り消しのために、レジスタの内容の和に等しい下部加算器チェーンの出 力を上部加算器チェーンの入力に加えることは、他の実施態様と同様に、構成を 実際に左右除算器から右左乗算器に変更することと同じ機能および結果を有する 。 本明細書では、本発明の好ましい実施例および様々な代替実施例を開示し詳し く説明したが、当業者には本発明の趣旨および範囲から逸脱せずに本発明の形態 および細部に様々な変更を加えられることが自明であろう。

Claims (1)

1. 【特許請求の範囲】 １．それぞれの符号が所定の複数の２進ビットを有し、それぞれの符号語がデ ータと冗長記号とを有していて、２進ビット群を備えるデータを多項式符号の符 号語として符号化するときに冗長記号を生成し、誤りを含む可能性がある対応す る符号語を復号しているときにシンドロームを生成する装置において、 （ａ）各セルが、 リセット可能なレジスタと、 加算器と、 定数乗算器とを備えるセル集合手段と、 （ｂ）現在の出力が、入力が定数を乗じられた現在の出力であるレジスタの出 力に加えられる現在の入力である１階多項式除算器として前記各セルを接続でき るようにする接続手段と、 （ｃ）現在の出力が、入力が定数を乗じられた現在の入力であるレジスタの出 力を加えられた現在の入力である１階多項式乗算器として前記各セルを接続でき るようにする接続手段と、 （ｄ）前記セル集合を前記１階多項式除算器のカスケードまたは前記１階多項 式乗算器のカスケードとして接続できるようにする接続手段と、 （ｅ）除算器カスケードの入力段に送信データを接続できるようにする接続手 段と、 （ｆ）前記乗算器カスケードの出力段の出力を符号語冗長記号として情報チャ ネルに出力できるようにする接続手段と、 （ｇ）前記各除算器を使用して受信データを分割し１つのシンドロームを生成 することができるように、前記各セルを別々の１階多項式除算器として接続でき るようにする接続手段と を備えることを特徴とする装置。 ２．各セルの定数乗算器が、その入力に符号語生成元の１つの根を乗じること を特徴とする請求項１に記載の装置。 ３．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタが リセット状態に保持されることを特徴とする請求項１に記載の装置。 ４．２進ビット群を備えるデータを、それぞれ、次数ｋ未満のデータ多項式Ｄ （ｘ）を次数ｎ−ｋの生成多項式ｇ（ｘ）で除して次数ｎ−ｋ未満の冗長多項式 ｒ（ｘ）を得て、ｒ（ｘ）をＤ（ｘ）に加えて次数ｎ未満のｃ（ｘ）を生成する ことによって形成された、多項式符号の符号語ｃ（ｘ）として符号化する際に、 それぞれ所定の複数の２進ビットｍを有する冗長記号を生成し、誤りを含む可能 性のある符号語を復号する際にシンドロームを生成する装置であって、 （ａ）それぞれが、 第１および第２の加算器と出力とを有するｍビット幅加算器と、 前記加算器への１入力として接続された出力を有するｍビット幅のリセット可 能なレジスタと、 前記リセット可能なレジスタに接続された出力を有するｍビット幅有限体定数 乗算器とを有する複数のセルと、 （ｂ）前記各ｍビット幅加算器の現在の出力はそれぞれのレジスタの出力に加 えられたそれぞれの前記セルへの現在の入力である１階多項式乗算器として前記 各セルを選択的に接続できるようにする接続手段であって、前記レジスタの入力 は有限体定数が乗じられる加算器の現在の出力である接続手段、 （ｃ）入力が定数が乗じられた現在の入力であるレジスタの出力に加えられた 現在の入力が現在の出力である１階多項式乗算器として前記各セルを選択的に接 続する接続手段であって、前記セルが、１階多項式除算器のカスケード中のセル のそれぞれの順序とは逆の順序で前記１階多項式乗算器のカスケード内で順序付 けられる接続手段と、 （ｄ）前記１階多項式除算器のカスケードまたは前記１階多項式除算器のカス ケードまたは前記１階多項式乗算器のカスケードとして前記セル集合を選択的に 接続する接続手段と、 （ｅ）除算器カスケードの入力段に送信データを接続できるようにする接続手 段と、 （ｆ）前記乗算器カスケードの出力段の出力を符号語冗長記号として情報チャ ネルに出力できるようにする接続手段と、 （ｇ）前記各除算器を使用して受信データを分割し１つのシンドロームを生成 することができるように、前記各セルを別々の１階多項式除算器として接続でき るようにする接続手段を備えることを特徴とする装置。 ５．各セルの定数乗算器が、その入力に符号語生成元の１つの根を乗じること を特徴とする請求項４に記載の装置。 ６．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタが リセット状態に保持されることを特徴とする請求項４に記載の装置。 ７．２進ビット群からなるデータ記号を多項式符号の符号語に符号化する際に 冗長記号を生成する装置であって、各符号語ｃ（ｘ）は、それぞれ、次数ｋ未満 のデータ多項式Ｄ（ｘ）を次数ｎ−ｋの生成多項式ｇ（ｘ）で除し、次数ｎ−ｋ 未満の冗長多項式ｒ（ｘ）を得て、ｒ（ｘ）をＤ（ｘ）に加えて次数ｎ未満のｃ （ｘ）を生成することによって形成され、それぞれの記号は所定の複数の２進ビ ットｍを有する冗長記号を生成する装置において、 レジスタと、有限体乗算器と、加算器とを有し、それぞれ、１階多項式除算器 または１階多項式乗算器として選択的に接続することができる複数のセルと、 各セルを接続して１階多項式除算器を形成し、前記１階多項式除算器を結合し て１階多項式除算器のカスケードを形成する手段と、 符号語用のデータ記号を順次、１階多項式除算器のカスケードに入力する手段 と、 各セルを接続して１階多項式乗算器を形成し、前記１階多項式除算器を結合し て１階多項式乗算器のカスケードを形成し、前記レジスタが、１階多項式除算器 のカスケード中のレジスタのそれぞれの順序とは逆の順序で前記１階多項式乗算 器のカスケード内で順序付けられる手段と、 前記乗算器カスケードへの入力を零に保持し、前記リセット可能なレジスタを クロックしてデータ記号に関連する冗長記号を除去する手段と を備えることを特徴とする装置。 ８．データ記号を符号化する際に冗長記号を生成し、誤りを含む可能性のある 符号語を復号する際にシンドロームを生成する請求項７の装置を備え、さらに、 各セルを接続して別々の１階多項式除算器を形成する手段と、 誤りを有する可能性がある符号語を別々の除算器に供給し、受信した符号語を 生成多項式で除して１つのシンドロームを生成する手段とを備えることを特徴と する装置。 ９．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタが リセット状態に保持されることを特徴とする請求項７に記載の装置。 １０．それぞれ、次数ｋ未満のデータ多項式Ｄ（ｘ）を次数ｎ−ｋの生成多項 式ｇ（ｘ）で除して次数ｎ−ｋ未満の冗長多項式ｒ（ｘ）を得て、ｒ（ｘ）をＤ （ｘ）に加えて次数ｎ未満のｃ（ｘ）を生成することによって形成された多項式 符号の符号語ｃ（ｘ）として２進ビット群からなるデータ記号を符号化する際に 、それぞれ、所定の複数の２進ビットｍを有する冗長記号を生成する方法であっ て、 （ａ）それぞれ、レジスタ入力とレジスタ出力とを有するｍビット幅のリセッ ト可能なレジスタと、乗算器入力を有するｍビット幅有限体定数乗算器とを有し 、前記レジスタ入力に接続された乗算器出力を有する複数のセルを供給するステ ップと、 （ｂ）複数のセルのそれぞれのレジスタ出力をそれぞれのｍビット幅加算器の ２つの加算器入力の一方として接続し、レジスタ自体の入力が、有限体定数が乗 じられる前記それぞれの加算器の現在の出力である、前記それぞれのレジスタの 出力に加えられる前記それぞれの加算器への現在の入力が前記各ｍビット幅加算 器の現在の出力になるように前記ｍビット幅有限体定数乗算器の入力を接続して １階多項式除算器を形成し、前記１階多項式除算器を結合して１階多項式除算器 のカスケードを形成するステップと、 （ｃ）符号語用のデータ記号を順次、ステップ（ｂ）で形成された１階多項式 除算器のカスケードに入力するステップと、 （ｄ）前記セルが、１階多項式除算器のカスケード中のレジスタおよび乗算器 のそれぞれの順序とは逆の順序で前記１階多項式乗算器のカスケード内で順序付 けられたリセット可能なレジスタおよびそれぞれの有限体乗算器で形成されると きに、複数のセルのそれぞれのレジスタ出力をそれぞれのｍビット幅加算器の２ つの加算器入力の一方として接続し、レジスタ自体の入力が、有限体定数が乗じ られる前記それぞれの加算器の現在の入力である、前記それぞれのレジスタの出 力に加えられる前記それぞれの加算器への現在の入力が最後に指定された前記各 ｍビット幅加算器の現在の出力になるように前記ｍビット幅有限体定数乗算器の 入力を接続し、前記１階多項式除算器を結合して１階多項式除算器のカスケード を形成するステップと、 （ｅ）前記乗算器カスケードへの入力を零に保持し、前記リセット可能なレジ スタをクロックして、ステップ（ｃ）のデータ記号に関連する冗長記号を除去す るステップと を含むことを特徴とする方法。 １１．データ記号を符号化する際に冗長記号を生成し、誤りを含む可能性のあ る符号語を復号する際にシンドロームを生成し、請求項１０のステップを含み、 さらに、 （ｆ）別々の１階多項式除算器を形成する各セルをｍビット幅加算器に接続す るステップと、 （ｇ）誤りを有する可能性のある符号語をステップ（ｆ）の除算器に与え、受 信した符号語に生成多項式で除してシンドロームを生成するステップとを含むこ とを特徴とする方法。 １２．ステップ（ｄ）で使用される加算器が、ステップ（ｂ）で使用される加 算器と同じであることを特徴とする請求項１０に記載の方法。 １３．ステップ（ｄ）で使用される加算器が、ステップ（ｂ）で使用される加 算器と異なることを特徴とする請求項１０に記載の方法。 １４．データ記号を符号化する際に冗長記号を生成し、誤りを含む可能性のあ る符号語を復号する際にシンドロームを生成し、請求項１０のステップを含み、 さらに、 （ｆ）別々の１階多項式除算器を形成する各セルの出力が次のセルに２回加え られるように各セルを一対のｍビット幅加算器に接続するステップと、 （ｇ）誤りを有する可能性のある符号語をステップ（ｆ）の除算器に提供し、 受信した符号語を生成多項式の係数で除してシンドロームを生成するステップと を含むことを特徴とする方法。 １５．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタ がリセット状態に保持されることを特徴とする請求項１０に記載の方法。 １６．それぞれ、次数ｋ未満のデータ多項式Ｄ（ｘ）を次数ｎ−ｋの生成多項 式ｇ（ｘ）で除して次数ｎ−ｋ未満の冗長多項式ｒ（ｘ）を得て、ｒ（ｘ）をＤ （ｘ）に加えて次数ｎ未満のｃ（ｘ）を生成することによって形成された、多項 式符号の符号語ｃ（ｘ）として２進ビット群からなるデータを符号化する際に、 それぞれ、所定の複数の２進ビットｍを有する冗長記号を生成する方法であって 、 （ａ）レジスタと有限体乗算器と加算器とを有し、それぞれ、１階多項式除算 器または１階多項式乗算器として選択的に接続することができる複数のセルを供 給するステップと、 （ｂ）各セルを接続して１階多項式除算器を形成し、前記１階多項式除算器を 結合して１階多項式除算器のカスケードを形成するステップと、 （ｃ）符号語用のデータ記号を順次、ステップ（ｂ）で形成された１階多項式 除算器のカスケードに入力するステップと、 （ｄ）各セルを接続して１階多項式乗算器を形成し、前記１階多項式除算器を 結合して１階多項式乗算器のカスケードを形成し、前記レジスタが、１階多項式 除算器のカスケード中のレジスタのそれぞれの順序とは逆の順序で前記１階多項 式乗算器のカスケード内で順序付けられるステップと、 （ｅ）前記乗算器カスケードへの入力を零に保持し、前記リセット可能なレジ スタをクロックしてステップ（ｃ）のデータ記号に関連する冗長記号を除去する ステップとを含むことを特徴とする方法。 １７．データ記号を符号化する際に冗長記号を生成し、誤りを含む可能性のあ る符号語を復号する際にシンドロームを生成し、請求項１６のステップを備え、 さらに、 （ｆ）別々の１階多項式除算器を形成する各セルをｍビット幅加算器に接続す るステップと、 （ｇ）誤りを有する可能性がある符号語をステップ（ｆ）の除算器に与え、受 信した符号語を生成多項式の係数で除してシンドロームを生成するステップとを 含むことを特徴とする方法。 １８．ステップ（ｄ）で使用される加算器が、ステップ（ｂ）で使用される加 算器と同じであることを特徴とする請求項１６に記載の方法。 １９．ステップ（ｄ）で使用される加算器が、ステップ（ｂ）で使用される加 算器と異なることを特徴とする請求項１６に記載の方法。 ２０．データ記号を符号化する際に冗長記号を生成し、誤りを含む可能性のあ る符号語を復号する際にシンドロームを生成し、請求項１６のステップを含み、 さらに、 （ｆ）別々の１階多項式除算器を形成する各セルの出力が次のセルに２回加え られるように各セルを一対のｍビット幅加算器に接続するステップと、 （ｇ）誤りを有する可能性のある符号語をステップ（ｆ）の除算器に提供し、 受信した符号語を生成多項式の係数で除してシンドロームを生成するステップと を含むことを特徴とする方法。 ２１．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタ がリセット状態に保持されることを特徴とする請求項１６に記載の方法。 ２２．それぞれ、次数ｋ未満のデータ多項式Ｄ（ｘ）を次数ｎ−ｋの生成多項 式ｇ（ｘ）で除して次数ｎ−ｋ未満の冗長多項式ｒ（ｘ）を得て、ｒ（ｘ）をＤ （ｘ）に加えて次数ｎ未満のｃ（ｘ）を生成することによって形成された、多項 式符号の符号語ｃ（ｘ）として２進ビット群からなるデータを符号化する際に、 それぞれ、所定の複数の２進ビットｍを有する冗長記号を生成する装置であって 、 レジスタと有限体乗算器と加算器とを有し、１階多項式除算器のカスケードま たは１階多項式乗算器のカスケードとして機能するように選択的に接続すること ができ、前記レジスタが、１階多項式除算器のカスケード中のレジスタのそれぞ れの順序とは逆の順序で前記１階多項式乗算器のカスケード内で順序付けられる 複数のセルと、 前記１階多項式除算器のカスケードとして機能するように前記セルを接続する 手段と、 符号語用のデータ記号を順次、１階多項式除算器のカスケードに入力する手段 と、 前記１階多項式乗算器のカスケードとして機能するように前記セルを接続する 手段と、 前記乗算器カスケードへの入力を零に保持し、前記リセット可能なレジスタを クロックしてデータ記号に関連する冗長記号を除去する手段とを備えることを特 徴とする装置。 ２３．請求項２２の装置を備え、データ記号を符号化する際に冗長記号を生成 し、誤りを含む可能性のある符号語を復号する際にシンドロームを生成し、前記 セルを別々の１階多項式除算器として機能するように選択的に接続することがで き、さらに、 各セルを接続して別々の１階多項式除算器を形成する手段と、 誤りを有する可能性がある符号語を別々の除算器に与え、受信した符号語を生 成多項式の係数で除してシンドロームを生成する手段とを備えることを特徴とす る装置。 ２４．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタ がリセット状態に保持されることを特徴とする請求項２２に記載の装置。 ２５．各セルを前記１階多項式除算器のカスケードとして機能するように選択 的に接続することができ、前記レジスタが、前記セルを前記１階多項式除算器の カスケードとして機能するように接続し前記レジスタの内容の和を前記１階多項 式除算器の入力に適用することによって、１階多項式除算器のカスケード中のレ ジスタのそれぞれの順序とは逆の順序で前記１階多項式乗算器のカスケード内で 順序付けられることを特徴とする請求項２２に記載の装置。 ２６．それぞれ、次数ｋ未満のデータ多項式Ｄ（ｘ）を次数ｎ−ｋの生成多項 式ｇ（ｘ）で除して次数ｎ−ｋ未満の冗長多項式ｒ（ｘ）を得て、ｒ（ｘ）をＤ （ｘ）に加えて次数ｎ未満のｃ（ｘ）を生成することによって形成された、多項 式符号の符号語ｃ（ｘ）として２進ビット群からなるデータ記号を符号化する際 に、それぞれ、所定の複数の２進ビットｍを有する冗長記号を生成する方法であ って、 レジスタと有限体乗算器と加算器とを有し、１階多項式除算器のカスケードま たは１階多項式乗算器のカスケードとして機能するように選択的に接続すること ができ、前記レジスタが、１階多項式除算器のカスケード中のレジスタのそれぞ れの順序とは逆の順序で前記１階多項式乗算器のカスケード内で順序付けられる 複数のセルを供給するステップと、 前記１階多項式除算器のカスケードとして機能するように前記セルを接続する ステップと 符号語用のデータ記号を順次、１階多項式除算器のカスケードに入力するステ ップと 前記１階多項式乗算器のカスケードとして機能するように前記セルを接続する ステップと 前記乗算器カスケードへの入力を零に保持し、前記リセット可能なレジスタを クロックしてデータ記号に関連する冗長記号を除去するステップと を含むことを特徴とする方法。 ２７．データ記号を符号化する際に冗長記号を生成し、誤りを含む可能性のあ る符号語を復号する際にシンドロームを生成し、請求項２６の装置を備え、前記 セルを別々の１階多項式除算器として機能するように選択的に接続することがで き、さらに、 各セルを接続して別々の１階多項式除算器を形成するステップと 誤りを有する可能性がある符号語を別々の除算器に与え、受信した符号語を生 成多項式の係数で除してシンドロームを生成することを含むことを特徴とする方 法。 ２８．セルの根が所望の符号語生成元に包含されないときに、セルのレジスタ がリセット状態に保持されることを特徴とする請求項２６に記載の方法。 ２９．各セルを前記１階多項式除算器のカスケードとして機能するように選択 的に接続することができ、前記レジスタが、前記セルを前記１階多項式除算器の カスケードとして機能するように接続し前記レジスタの内容の和を前記１階多項 式除算器の入力に適用することによって、１階多項式除算器のカスケード中のレ ジスタのそれぞれの順序とは逆の順序で前記１階多項式乗算器のカスケード内で 順序付けられることを特徴とする請求項２６に記載の方法。