JPH0945902A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0945902A JPH0945902A JP19630995A JP19630995A JPH0945902A JP H0945902 A JPH0945902 A JP H0945902A JP 19630995 A JP19630995 A JP 19630995A JP 19630995 A JP19630995 A JP 19630995A JP H0945902 A JPH0945902 A JP H0945902A
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- forming
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Abstract
(57)【要約】
【目的】 ゲート配線抵抗を低減したトレンチゲート型
縦形MOS FET の高集積化を行なう。 【構成】 N+10／N11 基板に、P 型ベース領域12、 P+
領域14、 N+ソース領域13を形成した後、その表面にSi
酸化膜を形成し、選択的にRIE でSi酸化膜表面からN +
領域上部までを除去することによりトレンチを形成す
る。そして、トレンチ側面にSi酸化膜を形成し、その内
部に不純物をドープしたPoly Si 膜16を堆積する。次に
Si酸化膜の主表面以上に堆積されたPoly Si 膜16を除去
し、ソースコンタクト孔を開孔した後、表面にAl膜を形
成し、所定パターニングを行いソース電極18及びゲート
電極19を形成する。この製造工程によれば、ゲートコン
タクト孔を開孔する必要がないため、ゲート電極19と接
触するゲート上部をトレンチ幅より長くしたT 字型にす
る必要がなく、素子の高集積化を行なうことができる。
縦形MOS FET の高集積化を行なう。 【構成】 N+10／N11 基板に、P 型ベース領域12、 P+
領域14、 N+ソース領域13を形成した後、その表面にSi
酸化膜を形成し、選択的にRIE でSi酸化膜表面からN +
領域上部までを除去することによりトレンチを形成す
る。そして、トレンチ側面にSi酸化膜を形成し、その内
部に不純物をドープしたPoly Si 膜16を堆積する。次に
Si酸化膜の主表面以上に堆積されたPoly Si 膜16を除去
し、ソースコンタクト孔を開孔した後、表面にAl膜を形
成し、所定パターニングを行いソース電極18及びゲート
電極19を形成する。この製造工程によれば、ゲートコン
タクト孔を開孔する必要がないため、ゲート電極19と接
触するゲート上部をトレンチ幅より長くしたT 字型にす
る必要がなく、素子の高集積化を行なうことができる。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチゲート型縦形
MOS FET(Metal Oxide Semiconductor FieldEffect Tran
sistor)、特にその配線構造に関する。
MOS FET(Metal Oxide Semiconductor FieldEffect Tran
sistor)、特にその配線構造に関する。
【０００２】
【従来の技術】高集積化を図ったMOS FET 構造に、トレ
ンチゲート上を絶縁膜35で覆った縦形MOS FET(図３参
照) を複数形成し、一括して各トレンチゲートと接触す
るゲート電極を形成した構造がある。しかし、トレンチ
ゲートはPoly Si 膜36からなるため、上記構造をとると
抵抗が高くなる問題を有していた。そこで、実用化に際
しては、各MOSFETのゲート上に直接Al膜によるゲート電
極を形成する、配線を低抵抗化したタイプが主流となっ
ている。
ンチゲート上を絶縁膜35で覆った縦形MOS FET(図３参
照) を複数形成し、一括して各トレンチゲートと接触す
るゲート電極を形成した構造がある。しかし、トレンチ
ゲートはPoly Si 膜36からなるため、上記構造をとると
抵抗が高くなる問題を有していた。そこで、実用化に際
しては、各MOSFETのゲート上に直接Al膜によるゲート電
極を形成する、配線を低抵抗化したタイプが主流となっ
ている。
【０００３】図２(a) 乃至(h) は従来のゲート配線を低
抵抗化したトレンチゲート型縦形MOS FET の製造工程を
示した断面図である。 (1) 図２(a) のように、 N+ドレイン層20をエピタキシ
ャル成長したN 型エピタキシャル層21に、イオン注入に
よりP 型ベース領域22、 P+領域23、 N+ソース領域24を
形成した後、その表面にSi酸化膜25A を形成する。図２
(b) のように、Si 酸化膜25A パターニングし、これを
マスクにRIE によりN +ソース領域24からN 型エピタキ
シャル層21上部までを除去し、幅1 μm 程度のトレンチ
を形成し、Si酸化膜を除去する。
抵抗化したトレンチゲート型縦形MOS FET の製造工程を
示した断面図である。 (1) 図２(a) のように、 N+ドレイン層20をエピタキシ
ャル成長したN 型エピタキシャル層21に、イオン注入に
よりP 型ベース領域22、 P+領域23、 N+ソース領域24を
形成した後、その表面にSi酸化膜25A を形成する。図２
(b) のように、Si 酸化膜25A パターニングし、これを
マスクにRIE によりN +ソース領域24からN 型エピタキ
シャル層21上部までを除去し、幅1 μm 程度のトレンチ
を形成し、Si酸化膜を除去する。
【０００４】(2) 図２(c) のように、熱酸化によりトレ
ンチ側面及び基板表面に約20〜100nm のSi酸化膜25Ｂを
形成した後、図２(d) のようにCVD 法により、トレンチ
を埋めるまで、不純物をドープしたPoly Si 膜26を堆積
する。
ンチ側面及び基板表面に約20〜100nm のSi酸化膜25Ｂを
形成した後、図２(d) のようにCVD 法により、トレンチ
を埋めるまで、不純物をドープしたPoly Si 膜26を堆積
する。
【０００５】(3) 図２(e) のように、Si酸化膜25B 表面
に堆積されたPoly Si 膜26をパターニングし、ゲート電
極と接触する上部をトレンチ幅より長くしたT 字型にゲ
ートを形成した後、数μm のSi酸化膜25を形成する。そ
して、所定パターニングしたレジストをマスクに、ソー
スコンタクト孔28a 、ゲートコンタクト孔29a を開孔
し、レジストを除去する。
に堆積されたPoly Si 膜26をパターニングし、ゲート電
極と接触する上部をトレンチ幅より長くしたT 字型にゲ
ートを形成した後、数μm のSi酸化膜25を形成する。そ
して、所定パターニングしたレジストをマスクに、ソー
スコンタクト孔28a 、ゲートコンタクト孔29a を開孔
し、レジストを除去する。
【０００６】(4) 図２(f) のように、表面にAl膜を形成
し、所定パターニングを行いソース電極28及びゲート電
極29を形成することにより、 従来のゲート電極配線を
低抵抗化したトレンチ型MOS FET が完成する。
し、所定パターニングを行いソース電極28及びゲート電
極29を形成することにより、 従来のゲート電極配線を
低抵抗化したトレンチ型MOS FET が完成する。
【０００７】
【発明が解決しようとする課題】従来のゲート電極配線
を低抵抗化したトレンチ型MOS FET は、トレンチの幅が
約1 μm と狭いため、ゲートコンタクト孔を形成する際
のマスク合わせずれを考慮し、ゲート電極と接するゲー
ト上部をトレンチ幅より長くとり、Ｉ字型からＴ字型に
形成することにより、ゲート電極とゲートとのコンタク
トを確実に形成していた。
を低抵抗化したトレンチ型MOS FET は、トレンチの幅が
約1 μm と狭いため、ゲートコンタクト孔を形成する際
のマスク合わせずれを考慮し、ゲート電極と接するゲー
ト上部をトレンチ幅より長くとり、Ｉ字型からＴ字型に
形成することにより、ゲート電極とゲートとのコンタク
トを確実に形成していた。
【０００８】そのため、トレンチゲート上部のトレンチ
幅以上の長さ分、基板を占める面積が大きくなり、素子
の高集積度が低下する問題を有していた。そこで、本発
明は、上記問題を解決し、トレンチ型縦形MOS FET の電
気的特性を維持した上で素子の高集積化を図ることを目
的とする。
幅以上の長さ分、基板を占める面積が大きくなり、素子
の高集積度が低下する問題を有していた。そこで、本発
明は、上記問題を解決し、トレンチ型縦形MOS FET の電
気的特性を維持した上で素子の高集積化を図ることを目
的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のMOS 型半導体装置の製造方法では、 第一
の導電型のドレイン領域と、このドレイン領域上に形成
された第二導電型のチャネル形成領域と、このチャネル
形成領域上に所定間隔をあけて形成されたソース領域を
有する半導体基板上に、第一の絶縁膜を形成する工程
と、この第一の絶縁膜、ソース領域、チャネル形成領域
及びドレイン領域の上部を除去することにより、この第
一の絶縁膜表面から前記ドレイン領域の上部までの深さ
を有し、且つ前記ソース領域内を貫通するトレンチを形
成する工程と、このトレンチの側面に第二の絶縁膜を形
成する工程と、この第一の絶縁膜表面を覆い前記トレン
チ内部を埋める様に第二の絶縁膜上に第一の導電層を形
成する工程と、第一の導電層を形成した後、第一の絶縁
膜上にある第一の導電層を除去し、トレンチ内に第一の
導電層の一部を残存させトレンチゲートを形成する工程
と、第一の導電層を除去した後、第一の絶縁膜の所定部
分を選択的に除去しソース領域の所定部分を露出させ、
ソースコンタクト孔を開孔する工程と、ソースコンタク
ト孔を形成した後、第二の導電層を形成し、この第二の
導電層をパターニングすることにより、ソース電極及び
ゲート電極を形成する工程とを有することを特徴とす
る。
に、本発明のMOS 型半導体装置の製造方法では、 第一
の導電型のドレイン領域と、このドレイン領域上に形成
された第二導電型のチャネル形成領域と、このチャネル
形成領域上に所定間隔をあけて形成されたソース領域を
有する半導体基板上に、第一の絶縁膜を形成する工程
と、この第一の絶縁膜、ソース領域、チャネル形成領域
及びドレイン領域の上部を除去することにより、この第
一の絶縁膜表面から前記ドレイン領域の上部までの深さ
を有し、且つ前記ソース領域内を貫通するトレンチを形
成する工程と、このトレンチの側面に第二の絶縁膜を形
成する工程と、この第一の絶縁膜表面を覆い前記トレン
チ内部を埋める様に第二の絶縁膜上に第一の導電層を形
成する工程と、第一の導電層を形成した後、第一の絶縁
膜上にある第一の導電層を除去し、トレンチ内に第一の
導電層の一部を残存させトレンチゲートを形成する工程
と、第一の導電層を除去した後、第一の絶縁膜の所定部
分を選択的に除去しソース領域の所定部分を露出させ、
ソースコンタクト孔を開孔する工程と、ソースコンタク
ト孔を形成した後、第二の導電層を形成し、この第二の
導電層をパターニングすることにより、ソース電極及び
ゲート電極を形成する工程とを有することを特徴とす
る。
【００１０】尚、上記第一の導電層を除去する工程と、
ソースコンタクト孔を開孔する工程との間に、選択的に
第一の絶縁膜の上面を除去し、第一の導電膜の上端を第
一の絶縁膜の主表面より上部にする工程を有することを
特徴とする。
ソースコンタクト孔を開孔する工程との間に、選択的に
第一の絶縁膜の上面を除去し、第一の導電膜の上端を第
一の絶縁膜の主表面より上部にする工程を有することを
特徴とする。
【００１１】
【作用】製造工程において、ゲート・ソース間を分離す
る絶縁膜を形成した後、トレンチゲートを形成する。こ
の時点で、トレンチゲート表面が出ているため、この表
面にAl膜を成膜後、パターニングをすることによりゲー
ト電極が形成できる。
る絶縁膜を形成した後、トレンチゲートを形成する。こ
の時点で、トレンチゲート表面が出ているため、この表
面にAl膜を成膜後、パターニングをすることによりゲー
ト電極が形成できる。
【００１２】よって、トレンチゲートとの電気的接続を
とるために行なう、ゲートコンタクト孔を開孔する工程
は必要なく、従来のように開孔時にマスク合わせずれを
考慮し、電極とコンタクトするゲート上部をトレンチ幅
より長くとる必要はない。よって、従来より、高集積化
を行なう事ができる。
とるために行なう、ゲートコンタクト孔を開孔する工程
は必要なく、従来のように開孔時にマスク合わせずれを
考慮し、電極とコンタクトするゲート上部をトレンチ幅
より長くとる必要はない。よって、従来より、高集積化
を行なう事ができる。
【００１３】
【実施例】以下、図面を参照して本発明の半導体装置の
製造方法を説明する。図１(a) 乃至(g) は、本発明の第
一の実施例にかかる半導体装置の製造工程を示した概略
断面図である。
製造方法を説明する。図１(a) 乃至(g) は、本発明の第
一の実施例にかかる半導体装置の製造工程を示した概略
断面図である。
【００１４】(1) 図1(a)のように、 N+ドレイン層10を
エピタキシャル成長したN 型エピタキシャル層11に、イ
オン注入によりP 型ベース領域12、 P+領域13、 N+ソー
ス領域14を形成した後、その表面に順に約1 μｍのSi酸
化膜25A 、その表面所定パターニングを行なったSi酸化
膜パターンを形成する。このSi酸化膜パターンをマスク
に、図１(b) のようにRIE によりSi酸化膜表面からN +
領域上部までを除去し、約1 μｍの幅のトレンチを形成
し、Si酸化膜パターンを除去する。
エピタキシャル成長したN 型エピタキシャル層11に、イ
オン注入によりP 型ベース領域12、 P+領域13、 N+ソー
ス領域14を形成した後、その表面に順に約1 μｍのSi酸
化膜25A 、その表面所定パターニングを行なったSi酸化
膜パターンを形成する。このSi酸化膜パターンをマスク
に、図１(b) のようにRIE によりSi酸化膜表面からN +
領域上部までを除去し、約1 μｍの幅のトレンチを形成
し、Si酸化膜パターンを除去する。
【００１５】(2) 図1(c)のように、熱酸化によりトレン
チ側面にSi酸化膜15B を約20〜100nm まで形成した後、
図１(d) のようにCVD 法により、トレンチを埋めるま
で、不純物をドープしたPoly Si 膜16を堆積する。
チ側面にSi酸化膜15B を約20〜100nm まで形成した後、
図１(d) のようにCVD 法により、トレンチを埋めるま
で、不純物をドープしたPoly Si 膜16を堆積する。
【００１６】(3) 図１(e) のように、Si酸化膜15B の主
表面以上に堆積されたPoly Si 膜16を除去した後、図1
（f ）のように、所定パターニングしたレジストをマス
クに、ソースコンタクト孔19a を開孔し、レジストを除
去する。
表面以上に堆積されたPoly Si 膜16を除去した後、図1
（f ）のように、所定パターニングしたレジストをマス
クに、ソースコンタクト孔19a を開孔し、レジストを除
去する。
【００１７】(4) 図１(g) のように、表面にAl膜を形成
し、所定パターニングを行いソース電極18及びゲート電
極19を形成することにより、本発明のトレンチゲート型
縦形MOS FET が得られる。
し、所定パターニングを行いソース電極18及びゲート電
極19を形成することにより、本発明のトレンチゲート型
縦形MOS FET が得られる。
【００１８】本発明の製造工程によれば、ゲート電極と
接するゲート上部の形状をトレンチ幅より長くとったT
字型でなく、トレンチ幅のままにしたI 字型にできる。
従って、素子の高集積化が行なえる。
接するゲート上部の形状をトレンチ幅より長くとったT
字型でなく、トレンチ幅のままにしたI 字型にできる。
従って、素子の高集積化が行なえる。
【００１９】単純に概算すれば、トレンチ上部において
従来のトレンチ幅以上の部分だけ省スペース化が図れ
る。例えば、トレンチ幅を1 μm 、コンタクト孔を2 μ
m 、トレンチ・ソースコンタクト孔の間を1 μｍ、従来
のT 字型トレンチの上部の長さを3 μｍとすると、約14
% の省スペース化が行なえる。
従来のトレンチ幅以上の部分だけ省スペース化が図れ
る。例えば、トレンチ幅を1 μm 、コンタクト孔を2 μ
m 、トレンチ・ソースコンタクト孔の間を1 μｍ、従来
のT 字型トレンチの上部の長さを3 μｍとすると、約14
% の省スペース化が行なえる。
【００２０】また、Al膜を形成する前のゲートコンタク
ト孔周辺の断面形状は、従来に比べ段差が減少してい
る。よって、Al膜の形成後、電極をきる際のリソグラフ
ィーの精度が向上し、ゲート電極のパターニングの精度
が向上する。
ト孔周辺の断面形状は、従来に比べ段差が減少してい
る。よって、Al膜の形成後、電極をきる際のリソグラフ
ィーの精度が向上し、ゲート電極のパターニングの精度
が向上する。
【００２１】次に、第一の実施例の応用例を以下に述べ
る、尚、第一の実施例と同じ部分については説明を割愛
する。図１(f) と図１(g) との間に、図1(h)のようにド
ライエッチング法またはウエットエッチング法を用いて
酸化 Si 膜を選択的に薄く除去する。除去に当たって
は、不純物をドープしたPoly Si 膜16に対する酸化Si膜
の選択比が高ければ、エッチング方法は特に問わない。
る、尚、第一の実施例と同じ部分については説明を割愛
する。図１(f) と図１(g) との間に、図1(h)のようにド
ライエッチング法またはウエットエッチング法を用いて
酸化 Si 膜を選択的に薄く除去する。除去に当たって
は、不純物をドープしたPoly Si 膜16に対する酸化Si膜
の選択比が高ければ、エッチング方法は特に問わない。
【００２２】これによれば、ゲート電極19と接触する、
トレンチゲートの表面積が増大するため、第一の実施例
と比べ、ゲートのコンタクトをさらに良好にすることが
できる。
トレンチゲートの表面積が増大するため、第一の実施例
と比べ、ゲートのコンタクトをさらに良好にすることが
できる。
【００２３】尚、本発明は、第１の実施例及びその応用
例では、Ｎチャネルのトレンチゲート型縦形MOS FET に
ついての例を示したが、本発明が他の構造のトレンチゲ
ート型縦形MOS FET できることは当然である。又、Al膜
のかわりに、AlSi、AlSiCuなどAlを含有するものを使用
しても良く、好ましくは、抵抗値の低い素材であれば良
い。
例では、Ｎチャネルのトレンチゲート型縦形MOS FET に
ついての例を示したが、本発明が他の構造のトレンチゲ
ート型縦形MOS FET できることは当然である。又、Al膜
のかわりに、AlSi、AlSiCuなどAlを含有するものを使用
しても良く、好ましくは、抵抗値の低い素材であれば良
い。
【００２４】
【発明の効果】本発明は、上述のように構成されている
ので、低抵抗化したゲート電極配線のトレンチゲート型
縦形MOS FET の高集積化を行なう事ができる。
ので、低抵抗化したゲート電極配線のトレンチゲート型
縦形MOS FET の高集積化を行なう事ができる。
【図１】(a) 乃至(g) は、本発明の第一の実施例のトレ
ンチゲート型縦形MOSFET の製造工程を示す概略断面
図。(h) は、本発明の第一の実施例の応用例にかかる半
導体装置の特徴的な製造工程を示した概略断面図。
ンチゲート型縦形MOSFET の製造工程を示す概略断面
図。(h) は、本発明の第一の実施例の応用例にかかる半
導体装置の特徴的な製造工程を示した概略断面図。
【図２】(a) 乃至(h) は、従来のゲート電極配線の抵抗
を低下させたトレンチゲート型縦形MOS FET の製造工程
を示す概略断面図。
を低下させたトレンチゲート型縦形MOS FET の製造工程
を示す概略断面図。
【図３】従来のゲート電極配線の抵抗が高いトレンチゲ
ート型縦形MOS FET を示す概略断面図。
ート型縦形MOS FET を示す概略断面図。
10、20 ドレイン層 11、21 エピタキシャル層 12、22 ベース領域 13、23 P+領域 14、24 ソース領域 15、25 Si酸化膜 16、26 Poly Si 膜 18、28 ソース電極 18a 、28a ソースコンタクト孔 19、29 ゲート電極 29a ゲートコンタクト孔
Claims (2)
- 【請求項１】 第一の導電型のドレイン領域と、このド
レイン領域上に形成された第二導電型のチャネル形成領
域と、このチャネル形成領域上に所定間隔をあけて形成
されたソース領域を有する半導体基板上に、第一の絶縁
膜を形成する工程と、 この第一の絶縁膜、ソース領域、チャネル形成領域及び
ドレイン領域の上部を除去することにより、この第一の
絶縁膜表面から前記ドレイン領域の上部までの深さを有
し、且つ前記ソース領域内を貫通するトレンチを形成す
る工程と、 このトレンチの側面に第二の絶縁膜を形成する工程と、 この第一の絶縁膜表面を覆い前記トレンチ内部を埋める
様に第二の絶縁膜上に第一の導電層を形成する工程と、 第一の導電層を形成した後、第一の絶縁膜上にある第一
の導電層を除去し、トレンチ内に第一の導電層の一部を
残存させトレンチゲートを形成する工程と、 第一の導電層を除去した後、第一の絶縁膜の所定部分を
選択的に除去しソース領域の所定部分を露出させ、ソー
スコンタクト孔を開孔する工程と、 ソースコンタクト孔を形成した後、第二の導電層を形成
し、この第二の導電層をパターニングすることにより、
ソース電極及びゲート電極を形成する工程とを有するこ
とを特徴とするMOS 型半導体装置の製造方法。 - 【請求項２】 上記第一の導電層を除去する工程と、ソ
ースコンタクト孔を開孔する工程との間に、選択的に第
一の絶縁膜の上面を除去し、第一の導電膜の上端を第一
の絶縁膜の主表面より上部にする工程を有することを特
徴とする請求項１記載のMOS 型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19630995A JP3325432B2 (ja) | 1995-08-01 | 1995-08-01 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19630995A JP3325432B2 (ja) | 1995-08-01 | 1995-08-01 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945902A true JPH0945902A (ja) | 1997-02-14 |
| JP3325432B2 JP3325432B2 (ja) | 2002-09-17 |
Family
ID=16355670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19630995A Expired - Fee Related JP3325432B2 (ja) | 1995-08-01 | 1995-08-01 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325432B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017697A (ja) * | 2001-07-03 | 2003-01-17 | Hitachi Ltd | 半導体装置 |
| JP2003517725A (ja) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | ユニポーラ電界効果トランジスタ |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| JP2007088010A (ja) * | 2005-09-20 | 2007-04-05 | Denso Corp | 半導体装置およびその製造方法 |
| JP2008166707A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | トレンチゲートｍｏｓ素子の製造方法 |
| KR100967678B1 (ko) * | 2007-11-22 | 2010-07-07 | 주식회사 하이닉스반도체 | 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법 |
| JP2014523135A (ja) * | 2011-07-14 | 2014-09-08 | アーベーベー・テヒノロギー・アーゲー | 絶縁ゲート型バイポーラトランジスタ |
-
1995
- 1995-08-01 JP JP19630995A patent/JP3325432B2/ja not_active Expired - Fee Related
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