JP2726503B2 - 集積回路 - Google Patents
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- Logic Circuits (AREA)
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- Tests Of Electronic Circuits (AREA)
Description
本発明は、プログラマブルロジクデバイス(PLD)に
適用するのに公的な、集積回路に関する。
適用するのに公的な、集積回路に関する。
PLDには、紫外線や電気信号でのデータの消去、再書
込みができるPROM(programmable ROM)即ち、EPROM(e
rasable PROM)やEEPROM(electrically erasable PRO
M)等の不揮発性メモリを有するものがある。 ここで、PLDにおいて、EPROMを有するメモリセル8の
回路例を、第3図に示す。 第3図の回路において、Tr1は書込まれた情報を保持
するためのフローテイングゲート型トランジスタ、Tr2
は前記トランジスタTr1とゲートを共通とするフローテ
イングゲート型トランジスタ、10は情報を書込み、読み
出そうとする行を選択するためのワード線、12は情報の
書込み読出し信号を入力するためのビツト線、14は電源
電圧VddをTr1に印加するための抵抗、16は雑音防止用コ
ンデンサであり、このコンデンサ16は必要に応じて設け
られる。20は、プログラミングデータを出力する出力線
である。 第3図のメモリセル8にプログラミングデータ等の情
報を書込むときには、比較的高い電圧をワード線10及び
ビツト線12間に印加して、Tr2のフローテイングゲート
に電荷を注入することにより書込む。又、情報を読出す
ときには、比較的低い読出し電圧をワード線10に印加し
て書込み用トランジスタTr2の電流変化によりビツト線1
2からTr1中の情報を読出す。
込みができるPROM(programmable ROM)即ち、EPROM(e
rasable PROM)やEEPROM(electrically erasable PRO
M)等の不揮発性メモリを有するものがある。 ここで、PLDにおいて、EPROMを有するメモリセル8の
回路例を、第3図に示す。 第3図の回路において、Tr1は書込まれた情報を保持
するためのフローテイングゲート型トランジスタ、Tr2
は前記トランジスタTr1とゲートを共通とするフローテ
イングゲート型トランジスタ、10は情報を書込み、読み
出そうとする行を選択するためのワード線、12は情報の
書込み読出し信号を入力するためのビツト線、14は電源
電圧VddをTr1に印加するための抵抗、16は雑音防止用コ
ンデンサであり、このコンデンサ16は必要に応じて設け
られる。20は、プログラミングデータを出力する出力線
である。 第3図のメモリセル8にプログラミングデータ等の情
報を書込むときには、比較的高い電圧をワード線10及び
ビツト線12間に印加して、Tr2のフローテイングゲート
に電荷を注入することにより書込む。又、情報を読出す
ときには、比較的低い読出し電圧をワード線10に印加し
て書込み用トランジスタTr2の電流変化によりビツト線1
2からTr1中の情報を読出す。
しかしながら、前記従来のメモリセルを有するPLD等
の集積回路においては、そのチツプの検査時に、各種情
報を書込んで作動を診断した後、毎回、紫外線を照射し
たり、電気信号を入力して書込み情報を消去する必要が
ある。この消去には、例えばEPROMで1回当り20分かか
り、多くの時間や作業を要するという問題点がある。こ
の問題点は量産化の障害となるが、従来、これを解決す
る技術はなかつた。 本発明は、前記従来の問題点を解消するべくなされた
もので、集積回路のメモリセルの検査を短時間に、且つ
簡易に行い得る集積回路を提供することを課題とする。
の集積回路においては、そのチツプの検査時に、各種情
報を書込んで作動を診断した後、毎回、紫外線を照射し
たり、電気信号を入力して書込み情報を消去する必要が
ある。この消去には、例えばEPROMで1回当り20分かか
り、多くの時間や作業を要するという問題点がある。こ
の問題点は量産化の障害となるが、従来、これを解決す
る技術はなかつた。 本発明は、前記従来の問題点を解消するべくなされた
もので、集積回路のメモリセルの検査を短時間に、且つ
簡易に行い得る集積回路を提供することを課題とする。
本発明は、集積回路において、所望の情報を記憶する
ための不揮発性メモリ素子を含むメモリセルと、ワード
線と、前記ワード線の電位によつて断続が制御されるス
イツチング素子と、前記メモリ素子の出力端子に接続さ
れたコンデンサと、前記メモリ素子が機能していない状
態で、前記スイツチング素子をオンにし、前記コンデン
サに電荷を蓄積させて前記情報を一時的に記憶し、読出
すための手段を備えて、前記課題を達成したものであ
る。
ための不揮発性メモリ素子を含むメモリセルと、ワード
線と、前記ワード線の電位によつて断続が制御されるス
イツチング素子と、前記メモリ素子の出力端子に接続さ
れたコンデンサと、前記メモリ素子が機能していない状
態で、前記スイツチング素子をオンにし、前記コンデン
サに電荷を蓄積させて前記情報を一時的に記憶し、読出
すための手段を備えて、前記課題を達成したものであ
る。
発明者は、EPROM等の不揮発性メモリ素子を有する集
積回路チツプの検査の際に、当該不揮性メモリ素子その
ものに対して情報を記憶させ読出すときに要する、多く
の時間や作業解消するべく、種々検討した。その結果、
トランジスタとコンデンサ等からなるダイナミツクRAM
(DRAM)では、書込みが簡単で時間がかからない点に着
目し、このDRAMの機能を応用することとした。 例えばEPROMにおいては、前記第3図のように、行を
選択し、書込みを行うためのワード線10を有するが、そ
の他に、例えば第1図に示すように、検査用の、ワード
線22、選択用トランジスタ24、及び記憶用コンデンサ26
を設け、検査時にワード線22に信号を入力して選択用ト
ランジスタ24をオンさせ、コンデンサ26に所望のプログ
ラミングデータ等の情報をビツト線12から入力させて書
込み、出力線20から出力して読出す。即ち、選択用トラ
ンジスタ24とコンデンサ26とをDRAMと同様の動作をさせ
ることで、不揮発生メモリ素子を動作させずにPLD等の
集積回路チツプの機能を診断しようとするものである。 従つて、メモリセルの検査が短時間に、且つ、簡易に
行えるようになる。 なお、コンデンサ26は抵抗14との時定数で数十ミリ秒
の間は電荷を逃がさないようにできるため、この間に集
積回路の機能診断を行えるものである。又、コンデンサ
26には、予めノイズ防止用に記憶用トランジスタTr1出
力側に設けられているコンデンサを流用することができ
る。このようにすれば、素子の有効利用が図れ、集積度
が向上する。
積回路チツプの検査の際に、当該不揮性メモリ素子その
ものに対して情報を記憶させ読出すときに要する、多く
の時間や作業解消するべく、種々検討した。その結果、
トランジスタとコンデンサ等からなるダイナミツクRAM
(DRAM)では、書込みが簡単で時間がかからない点に着
目し、このDRAMの機能を応用することとした。 例えばEPROMにおいては、前記第3図のように、行を
選択し、書込みを行うためのワード線10を有するが、そ
の他に、例えば第1図に示すように、検査用の、ワード
線22、選択用トランジスタ24、及び記憶用コンデンサ26
を設け、検査時にワード線22に信号を入力して選択用ト
ランジスタ24をオンさせ、コンデンサ26に所望のプログ
ラミングデータ等の情報をビツト線12から入力させて書
込み、出力線20から出力して読出す。即ち、選択用トラ
ンジスタ24とコンデンサ26とをDRAMと同様の動作をさせ
ることで、不揮発生メモリ素子を動作させずにPLD等の
集積回路チツプの機能を診断しようとするものである。 従つて、メモリセルの検査が短時間に、且つ、簡易に
行えるようになる。 なお、コンデンサ26は抵抗14との時定数で数十ミリ秒
の間は電荷を逃がさないようにできるため、この間に集
積回路の機能診断を行えるものである。又、コンデンサ
26には、予めノイズ防止用に記憶用トランジスタTr1出
力側に設けられているコンデンサを流用することができ
る。このようにすれば、素子の有効利用が図れ、集積度
が向上する。
以下、図面を参照して、本発明の実施例を詳細に説明
する。 まず、第1実施例について説明する。 この第1実施例は、例えばPLDにおいて、第1図に示
す如く、前出第3図に示したメモリセル8の回路に、検
査用のワード線22、選択用トランジスタ24、及び雑音防
止用コンデンサを兼ねるDRAM動作用情報保持コンデンサ
26を追加したメモリセル28である。又、その他の構成は
前記第3図のメモリセル8と同様のため同様の部分に同
様の番号を付して説明は略す。 第1実施例に係るメモリセル28を有するPLDを検査す
る際には、まずワード線22に信号を印加し、選択用トラ
ンジスタ24をオンにする。次いで、ビツト線12から信号
電圧を入力してコンデンサ26にプログラミングデータを
記憶させる。この際、第1のワード線10はオフ状態(何
も信号が入力されない状態)としてTr1の読出しが行わ
れないようにする。 次いで、出力線20からコンデンサ16に書込まれている
データを、DRAMと同様の動作で読出しを行なう。コンデ
ンサ16には、抵抗14との時定数により、例えば数十ミリ
秒電荷が蓄えられているため、この間にメモリセルの機
能が診断できる。なお、抵抗16は数百ギガ(G)〜数テ
ラ(T)Ωのものを用いることができ、この場合には、
RCの時定数が大きくなり、電荷の漏れが少なくなり、読
出し時間を多くとれる。 次に、第2実施例について説明する。 この第2実施例は、例えばPLDにおいて、第2図に示
す如く、書込まれた情報を保持するためのフローテイン
グゲート型トランジスタTr1、情報を書込み、読出そう
とする行を選択するためのワード線10、情報の書込み読
出し信号を入力するためのビツ線12、及び電源電圧Vdd
をTr1に印加するための抵抗14に、検査用のワード線3
2、選択用トランジスタ34、及び雑音防止用コンデンサ
を兼ねるDRAM動作用情報保持コンデンサ36を設けたメモ
リセル30である。 このメモリセル30を有するPLDチツプを検査する際に
は、前記第1実施例と同様に、選択用トランジスタ34、
コンデンサ36をDRAMと同様に動作させてビツト線12から
書込み、出力線20から読出して診断する。 この第2実施例では、Tr1に書込み読出しすることな
くPLDの検査ができるため、検査に多くの時間と作業を
要することがない。 なお、前記第1、第2実施例においては、メモリセル
として、第1図、第2図の回路構成のものを例示した
が、本発明を実施する回路はこのようなものに限定され
ない。例えば、不揮発性メモリに、EEPROMを有する集積
回路にも適用することができる。
する。 まず、第1実施例について説明する。 この第1実施例は、例えばPLDにおいて、第1図に示
す如く、前出第3図に示したメモリセル8の回路に、検
査用のワード線22、選択用トランジスタ24、及び雑音防
止用コンデンサを兼ねるDRAM動作用情報保持コンデンサ
26を追加したメモリセル28である。又、その他の構成は
前記第3図のメモリセル8と同様のため同様の部分に同
様の番号を付して説明は略す。 第1実施例に係るメモリセル28を有するPLDを検査す
る際には、まずワード線22に信号を印加し、選択用トラ
ンジスタ24をオンにする。次いで、ビツト線12から信号
電圧を入力してコンデンサ26にプログラミングデータを
記憶させる。この際、第1のワード線10はオフ状態(何
も信号が入力されない状態)としてTr1の読出しが行わ
れないようにする。 次いで、出力線20からコンデンサ16に書込まれている
データを、DRAMと同様の動作で読出しを行なう。コンデ
ンサ16には、抵抗14との時定数により、例えば数十ミリ
秒電荷が蓄えられているため、この間にメモリセルの機
能が診断できる。なお、抵抗16は数百ギガ(G)〜数テ
ラ(T)Ωのものを用いることができ、この場合には、
RCの時定数が大きくなり、電荷の漏れが少なくなり、読
出し時間を多くとれる。 次に、第2実施例について説明する。 この第2実施例は、例えばPLDにおいて、第2図に示
す如く、書込まれた情報を保持するためのフローテイン
グゲート型トランジスタTr1、情報を書込み、読出そう
とする行を選択するためのワード線10、情報の書込み読
出し信号を入力するためのビツ線12、及び電源電圧Vdd
をTr1に印加するための抵抗14に、検査用のワード線3
2、選択用トランジスタ34、及び雑音防止用コンデンサ
を兼ねるDRAM動作用情報保持コンデンサ36を設けたメモ
リセル30である。 このメモリセル30を有するPLDチツプを検査する際に
は、前記第1実施例と同様に、選択用トランジスタ34、
コンデンサ36をDRAMと同様に動作させてビツト線12から
書込み、出力線20から読出して診断する。 この第2実施例では、Tr1に書込み読出しすることな
くPLDの検査ができるため、検査に多くの時間と作業を
要することがない。 なお、前記第1、第2実施例においては、メモリセル
として、第1図、第2図の回路構成のものを例示した
が、本発明を実施する回路はこのようなものに限定され
ない。例えば、不揮発性メモリに、EEPROMを有する集積
回路にも適用することができる。
以上説明した通り、本発明によれば、不揮発性メモリ
セルを有する集積回路の検査を、短時間に、且つ簡単に
行うことができ、集積回路の量産化が図れるという優れ
た効果が得られる。
セルを有する集積回路の検査を、短時間に、且つ簡単に
行うことができ、集積回路の量産化が図れるという優れ
た効果が得られる。
第1図は、本発明の第1実施例に係るPLDのメモリセル
の構成を示す回路図、 第2図は、同じく、第2実施例に係るPLDのメモリルの
構成を示す回路図、 第3図は、従来のPLDのメモリセルの構成を示す回路図
である。 14……抵抗、22、32……検査用ワード線、24、34……選
択用トランジスタ、26、36……コンデンサ、28、30……
メモリセル。
の構成を示す回路図、 第2図は、同じく、第2実施例に係るPLDのメモリルの
構成を示す回路図、 第3図は、従来のPLDのメモリセルの構成を示す回路図
である。 14……抵抗、22、32……検査用ワード線、24、34……選
択用トランジスタ、26、36……コンデンサ、28、30……
メモリセル。
Claims (1)
- 【請求項1】所望の情報を記憶するための不揮発性メモ
リ素子を含むメモリセルと、 ワード線と、 前記ワード線の電位によつて断続が制御されるスイツチ
ング素子と、 前記メモリ素子の出力端子に接続されたコンデンサと、 前記メモリ素子が機能していない状態で、前記スイツチ
ング素子をオンにし、前記コンデンサに電荷を蓄積させ
て前記情報を一時的に記憶し、読出すための手段とを備
えることを特徴とする集積回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1206396A JP2726503B2 (ja) | 1989-08-09 | 1989-08-09 | 集積回路 |
US07/563,193 US5126969A (en) | 1989-08-09 | 1990-08-06 | Integrated circuit including non-volatile memory cell capable of temporarily holding information |
EP90308688A EP0412781B1 (en) | 1989-08-09 | 1990-08-07 | Test method for an integrated circuit including non-volatile memory cell capable of temporarily holding information |
DE69017303T DE69017303T2 (de) | 1989-08-09 | 1990-08-07 | Testverfahren für eine integrierte Schaltung mit nichtflüchtiger Speicherzelle fähig zum zeitweiligen Halten von Information. |
CA002022864A CA2022864A1 (en) | 1989-08-09 | 1990-08-08 | Integrated circuit including non-volatile memory cell capable of temporarily holding information |
KR1019900012240A KR910005463A (ko) | 1989-08-09 | 1990-08-09 | 정보를 일시적으로 유지할 수 있는 불휘발성 메모리 셀을 포함하는 집적회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1206396A JP2726503B2 (ja) | 1989-08-09 | 1989-08-09 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0370211A JPH0370211A (ja) | 1991-03-26 |
JP2726503B2 true JP2726503B2 (ja) | 1998-03-11 |
Family
ID=16522663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1206396A Expired - Fee Related JP2726503B2 (ja) | 1989-08-09 | 1989-08-09 | 集積回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5126969A (ja) |
EP (1) | EP0412781B1 (ja) |
JP (1) | JP2726503B2 (ja) |
KR (1) | KR910005463A (ja) |
CA (1) | CA2022864A1 (ja) |
DE (1) | DE69017303T2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04289593A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
JPH07508121A (ja) * | 1993-05-11 | 1995-09-07 | 富士通株式会社 | 不揮発性メモリ装置,不揮発性メモリセル,並びに不揮発性メモリセルおよび複数のトランジスタの各々の閾値を調整する方法 |
JPH0778484A (ja) * | 1993-07-13 | 1995-03-20 | Nkk Corp | 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法 |
US5623444A (en) * | 1994-08-25 | 1997-04-22 | Nippon Kokan Kk | Electrically-erasable ROM with pulse-driven memory cell transistors |
US5808338A (en) * | 1994-11-11 | 1998-09-15 | Nkk Corporation | Nonvolatile semiconductor memory |
US5661686A (en) * | 1994-11-11 | 1997-08-26 | Nkk Corporation | Nonvolatile semiconductor memory |
US5602779A (en) * | 1994-11-11 | 1997-02-11 | Nkk Corporation | Nonvolatile multivalue memory |
JPH08329691A (ja) * | 1995-05-30 | 1996-12-13 | Nkk Corp | 不揮発性半導体記憶装置 |
JPH0945090A (ja) * | 1995-07-31 | 1997-02-14 | Nkk Corp | 不揮発性半導体記憶装置 |
JPH0945094A (ja) * | 1995-07-31 | 1997-02-14 | Nkk Corp | 不揮発性半導体記憶装置 |
US6266272B1 (en) * | 1999-07-30 | 2001-07-24 | International Business Machines Corporation | Partially non-volatile dynamic random access memory formed by a plurality of single transistor cells used as DRAM cells and EPROM cells |
US7016219B1 (en) * | 2003-12-16 | 2006-03-21 | Xilinx, Inc. | Single transistor non-volatile memory system, design, and operation |
TWI652683B (zh) * | 2017-10-13 | 2019-03-01 | 力旺電子股份有限公司 | 用於記憶體的電壓驅動器 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2442134B1 (de) * | 1974-09-03 | 1976-02-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betrieb eines Speicherelementes |
FR2300391A1 (fr) * | 1976-02-06 | 1976-09-03 | Honeywell Inc | Memoire remanente a acces selectif |
US4112510A (en) * | 1977-05-25 | 1978-09-05 | Roger Thomas Baker | Dynamic memory cell with automatic refreshing |
US4715014A (en) * | 1985-10-29 | 1987-12-22 | Texas Instruments Incorporated | Modified three transistor EEPROM cell |
JPS62154786A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 不揮発性半導体メモリ |
JPS62229870A (ja) * | 1986-01-22 | 1987-10-08 | Mitsubishi Electric Corp | 半導体集積回路 |
US4788663A (en) * | 1987-04-24 | 1988-11-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a lightly-doped drain structure |
US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
US4885719A (en) * | 1987-08-19 | 1989-12-05 | Ict International Cmos Technology, Inc. | Improved logic cell array using CMOS E2 PROM cells |
US4829203A (en) * | 1988-04-20 | 1989-05-09 | Texas Instruments Incorporated | Integrated programmable bit circuit with minimal power requirement |
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