JPH0221496A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、バイポーラ・ＣＭＯＳ型のランダム・アクセス・メ
モリ　（以下、バイポーラ・ＣＭＯ８型Ｏ８Ｍと称す）
等に利用して特に有効な技術に関するものである。

〔従来の技術〕

ＭＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）
を基本構成とするメモリアレイと、バイポーラトランジ
スタとＣＭＯＳ（相補型ＭＯ３ＦＥＴ）及びこれらが組
み合わされてなるＢ１−ＣＭＯＳ複合論理ゲート回路を
基本構成とする周辺回路とを具備するバイポーラ・ＣＭ
ＯＳ型ＲＡＭがある。バイポーラ・ＣＭＯＳ型ＲＡＭの
上記周辺回路は、差動形態とされるバイポーラトランジ
スタを基本構成とするプリアンプやメインアンプ等を含
み、これらのアンプ等に動作電流を供給する複数の定電
流源を含む。

バイポーラ・ＣＭＯＳ型ＲＡＭについては、例えば、特
開昭５６−５８１９３号公報等に記載されている。

〔発明が解決しようとする課題〕

第５図には、本願発明者等がこの発明に先立って開発し
たバイポーラ・ＣＭＯＳ型ＲＡＭの定電圧発生回路ＶＧ
及びその関連部の部分的な回路図が示されている。第５
図において、バイポーラ・ＣＭＯＳ型ＲＡＭは、複数の
サブメモリアレイＳＭＯ等に対応して設けられる複数の
プリアンプＰＡＯ等と、これらのプリアンプの相補出力
信号ｒ・Ｔを受けるセンス回路ＳＣ及びデータ出力バッ
ファＤＯＢを含む、プリアンプＰＡＯ等は、トランジス
タＴ７及びＴ８を基本構成とするレベルシフト回路と、
差動トランジスタＴ９・ＴＩＯを基本構成とする差動増
幅回路とをそれぞれ含む、また、センス回路ＳＣは、ト
ランジスタＴ１及びＴ２を基本構成とするカスケード回
路を含み、データ出力バッファＤＯＢは、トランジスタ
Ｔ１３及びＴ１４を基本構成とする入カニミッタフォロ
ワ回路ならびに差動トランジスタＴ１５・Ｔ１６を基本
構成とするメインアンプを含む。

プリアンプＰＡＯ等のレベルシフト回路及び差動増幅回
路には、ＮチャンネルＭＯ５ＦＥＴＱ２２〜Ｑ２４から
なる定電流源がそれぞれ設けられる。また、センス回路
ＳＣのカスケード回路には、ＮチャンネルＭＯ３ＦＥＴ
Ｑ２５〜Ｑ２８からなる定電流源が設けられ、データ出
力バッファＤ。

Ｂの入カニミッタフォロワ回路及びメインアンプには、
ＮチャンネルＭＯ３ＦＥＴＱ２８〜Ｑ３０からなる定電
流源がそれぞれ設けられる。

バイポーラ・ＣＭＯＳ型ＲＡＭは、さらに、トランジス
タＴ２２及びＴ２３とＰチャンネル間Ｏ５Ｆ　ＥＴＱ　
９ならびにＮチャンネルＭＯ３ＦＥＴＱ３２及びＱ３３
とにより構成され定電圧Ｖｃｓを形成する定電圧発生回
路ＶＣを含む。この定電圧Ｖｃｓは、定電流源を構成す
る上記ＭＯ３ＦＥＴＱ２５〜Ｑ３０のゲートに直接供給
されるとともに、ＰチャンネルＭＯ３ＦＥＴＱ７及びＮ
チャンネルＭＯ３ＦＥＴＱ１９〜Ｑ２１により構成され
選択信号ＳＯ等に従って選択的に伝達状態とされるスイ
ッチ回路を介して、定電流源を構成する上記ＭＯ３ＦＥ
ＴＱ２２〜Ｑ２４のゲートに供給される。これにより、
プリアンプＰＡＯ等は、対応する選択信号ｓＱ等に従っ
て選択的に動作状態とされる。つまり、第５図のバイポ
ーラ・ＣＭ。

Ｓ型ＲＡＭでは、サブメモリアレイＳＭＯ等に対応して
複数個設けられるプリアンプＰＡＯ等の定電流源をＮチ
ャンネルＭＯ３ＦＥＴにより構成し、これらのＭＯＳＦ
ＥＴを選択信号ＳＯ等に従って選択的にオン状態とする
ことで、動作電流を削減し、低消費電力化を図っている
。

ところが、上記バイポーラ・ＣＭＯＳ型ＲＡＭには、次
のような問題点があることが明らかとなった。すなわち
、上記定電圧発生回路ＶＧは、その回路構成上、電源電
圧や周辺温度の変動を充分補償しえないことに加えて、
定電流源を構成するＮナヤンネルＭＯ３ＦＥＴＱ２２〜
Ｑ３０も、その電気的特性が比較的大きなプロセスバラ
ツキを呈する。このため、上記プリアンプやメインアン
プ等に供給される動作電流が不安定な値となり、最悪条
件時において、充分な動作特性を得ることができない。

その結果、等価的にバイポーラ・ＣＭＯＳ型ＲＡＭの高
速化が制限され、あるいはその低消費電力化が制限され
る。

この発明の目的は、ＭＯＳＦＥＴにより構成されかつプ
ロセスバラツキ等の影響を受けにくい比較的安定した定
電流源を提供することにある。この発明の他の目的は、
複数の定電流源を含むバイポーラ・ＣＭＯＳ型ＲＡＭ等
の高速化と低消費電力化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＮチャンネルＭＯＳ　Ｆ　ＥＴからなる複数
の定電流源を含むバイポーラ・ＣＭＯＳ型ＲＡＭ等に、
所定の定電圧を形成する定電圧源と、上記定電圧を受け
第１の定電流を形成する第１の定電流源と、Ｐチャンネ
ルＭＯ３ＦＥＴからなり上記第１の定電流を受けて第２
の定電流を形成する電流ミラー回路と、上記第２の定電
流をそのドレイン電流とし上記複数の定電流源を構成す
るＮチャンネルＭＯＳ　Ｆ　ＥＴと実質的に電流ミラー
形態とされるＮチャンネルＭＯ３ＦＥＴとを含む定電圧
発生回路を設けるものである。

〔作　　用〕

上記した手段によれば、電流ミラー形態とされる上記Ｐ
チャンネルＭＯ３ＦＥＴあるいはＮチャンネルＭＯＳ　
Ｆ　ＥＴのゲート幅比率に従った任意の値を有しかつプ
ロセスバラツキ等の影響を受けにくい比較的安定した定
電流を供給しうる定電流源を実現できる。これにより、
バイポーラ・ＣＭＯ５型ＲＡＭ等に含まれるプリアンプ
及びメインアンプ等の動作特性を安定化し、等価的にバ
イポーラ・ＣＭＯ５型ＲＡＭ等の高速化と低消費電力化
を図ることができる。

〔実施例〕

第２図には、この発明が通用されたバイポーラ・ＣＭＯ
Ｓ型ＲＡＭの一実施例の回路ブロック図が示されている
。同図の各回路素子ならびに各ブロックを構成する回路
素子は、公知のバイポーラ・ＣＭＯ５集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。以下の図
において、チャンネル（バックゲート）部に矢印が付加
されるＭＯＳＦＥＴはＰチャンネル型であり、矢印の付
加されないＮチャンネルＭＯ３ＦＥＴと区別される。ま
た、図示されるバイポーラトランジスタは、トランジス
タＴ３１及びＴａ２を除き、すべてＮＰＮ型トランジス
タである。

第２図において、この実施例のバイポーラ・ＣＭＯＳ型
ＲＡＭは、半導体基板の大半の面積を占めて配置される
メモリアレイＭＡＲＹを、その基本構成とする。メモリ
アレイＭＡＲＹは、特に制限されないが、８個のサブメ
モリアレイＳＭＯ〜ＳＭ７を含む。

メモリアレイＭＡＲＹを構成するサブメモリアレイＳＭ
Ｏ〜ＳＭ７は、第２図のサブメモリアレイＳＭＯに代表
して示されるように、水平方向に配置されるｍ＋１本の
ワード線ＷＯ〜Ｗｍと１．垂直方向に配置されるｆｉ＋
１組の相補データ線ＤＯ・ＤＯ”Ｄｎ−Ｄｎとをそれぞ
れ含む、これらのワード線及び相補データ線の交点には
、（ｍ＋１）ｘ　（ｎ＋１）（固のスタティック型メモ
リセルＭＣがそれぞれ格子状に配置される。

各メモリセルＭＣは、第２図に例示的に示されるように
、Ｎチャンネル型の駆動ＭＯ３ＦＥＴＱ１１及びＣ１２
をそれぞれ含む、これらのＭＯ３ＦＥＴＱＩＩ及びＣ１
２のゲート及びドレインは、互いに交差結合される。Ｍ
Ｏ３ＦＥＴＱＩ　ｌ及びＣ１２のドレインと回路の電源
電圧との間には、特に制限されないが、ポリシリコン（
多結晶シリコン）層からなる高抵抗値の負荷抵抗Ｒ１及
びＲ２がそれぞれ設けられる。ここで、回路の電源電圧
は、特に制限されないが、＋５Ｖのような正の電源電圧
とされる。ＭＯ３ＦＥＴＱＩ　ｌ及びＣ１２のソースは
、回路の接地電位に結合される。これにより、駆動ＭＯ
５ＦＥＴＱＩ　１及びＣ１２は、上記負荷抵抗Ｒ１及び
Ｒ２とともに、このバイポーラ・ＣＭＯＳ型ＲＡＭの記
憶素子となるフリツプフロツプを構成する。

これらのフリップフロツブの入出力ノードとなるＭＯ３
ＦＥＴＱＩ　１及びＣ１２のドレインは、Ｎチャンネル
型の伝送ゲートＭＯ３ＦＥＴＱＩ　３及びＣ１４を介し
て、対応する相補データ線の非反転信号線ＤＯ及び反転
信号線Ｄｏにそれぞれ結合される。また、これらの伝送
ゲートＭＯ３ＦＥＴＱ１３及びＣ１４のゲートは、対応
するワード線ＷＯに共通結合される。

他のメモリセルＭＣも、すべて上記メモリセルＭＣと同
一の回路構成とされる。サブメモリアレイＳＭＯ〜ＳＭ
７の同一の列に配置されるｍ＋１個のメモリセルＭＣの
入出力ノードは、対応する伝送ゲートＭＯ３ＦＥＴを介
して、対応する相補データＩＫＤＯ・ＤＯ〜Ｄｎ−Ｄｎ
にそれぞれ共通結合される。また、サブメモリアレイ５
Ｍ０−３Ｍ７の同一の行に配置される８ｘ　（ｎ＋１）
個のメモリセルＭＣの伝送ゲートＭＯ５ＦＥＴＱＩ　３
及びＣ１４等のゲートは、対応するワード線ＷＯ〜Ｗｍ
にそれぞれ共通結合される。

メモリアレイＭＡＲＹのサブメモリアレイ５Ｍ０−３Ｍ
７を構成するワード線Ｗ　Ｏｗ　Ｗ　ｍは、Ｘアドレス
デコーダＸＡＤに結合され、択一的に選択状態とされる
。

ＸアドレスデコーダＸＡＤには、特に制限されないが、
ＸアドレスバフファＸＡＢから１＋１ピントの相補内部
アドレス信号ａｘＱ〜ａｘｉ（ここで、例えば非反転内
部アドレス信号ａｘＱと反転内部アドレス信号ａｘＱを
あわせて相補内部アドレス信号ａｘＱのように表す。以
下同様）が供給され、タイミング発生回路ＴＧからタイ
ミング信号φｃｏが供給される。ここで、タイミング信
号φｃｅは、通常ロウレベルとされ、バイポーラ・ＣＭ
ＯＳ型ＲＡＭが選択状態とされるとき所定のタイミング
でハイレベルとされる。

ＸアドレスデコーダＸＡＤは、上記タイミング信号φｃ
ａがハイレベルとされることで選択的に動作状態とされ
る。この動作状態において、ＸアドレスデコーダＸＡＤ
は、上記相補内部アドレス信号ａｘＱ〜ａｘｉをデコー
ドし、メモリアレイＭＡＲＹの対応するワード線Ｗ　Ｏ
”　Ｗ　ｍを択一的にハイレベルの選択状態とする。

ＸアドレスバッファＸＡＢは、外部端子ＡＸＯ〜ＡＸｉ
を介して供給されるＸアドレス信号ＡＸＯ〜ＡＸ＋を取
り込み、これを保持する。また、これらのＸアドレス信
号をもとに、上記相補内部アドレス信号ａｘＱ〜ａｘｉ
を形成し、ＸアドレスデコーダＸＡＤに供給する。

一方、メモリアレイＭＡＲＹのサブメモリアレイＳＭＯ
〜ＳＭ７を構成する相補データ線Ｄｏ・ＤＯ＝Ｄｎ−Ｄ
ｎは、その一方において、対応するＰチャンネルＭＯ３
ＦＥＴＱＩ・Ｑ２等を介して回路の電源電圧に結合され
、その他方において、カラムスイッチＣ３Ｗの対応する
カラムスイッチＣ３Ｏ−Ｃ３７の対応する相補スイッチ
ＭＯ３ＦＥＴＱ３・Ｃ１５及びＱ４・Ｃ１６等にそれぞ
れ結合される。

上記ＰチャンネルＭＯ３ＦＥＴＱＩ及びＱ２等は、その
ゲートが回路の接地電位に結合されることで常時オン状
態とされ、対応する相補データ線ＤＯ・ＤＯ−Ｄｎ−Ｄ
ｎＣ対する負荷ＭＯ３ＦＥＴとして作用する。

カラムスイッチＣ５Ｏ〜ＣＳ７は、特に制限されないが
、サブメモリアレイＳＭＯ〜ＳＭ７の相補データ線ＤＯ
−τ了〜Ｄｎ　−Ｄｎに対応して設けられるｎ＋１組の
相補スイッチＭＯ３ＦＥＴＱ３・Ｃ１５及びＣ４・Ｑ１
０等をそれぞれ含む。

これらの相補スイッチＭＯＳ　Ｆ　ＥＴの一方は、前述
のように、対応するサブメモリアレイＳＭＯ〜ＳＭ７の
対応する相補データ線ＤＯ・Ｄ　Ｏ＝　Ｄ　ｎ・Ｄｎに
それぞれ結合され、その他方は、対応する相補共通デー
タ線ＣＤＯ・ＣＤ０−Ｃ１）？・ＣＤ７にそれぞれ共通
結合される。各相補スイッチＭＯ３ＦＥＴのＰチャンネ
ルＭＯＳＦＥＴＱ３及びＣ４等ならびにＮチャンネルＭ
Ｏ３ＦＥＴＱＩ５及びＣ１６等のゲートは、それぞれ共
通結合され、対応するＹアドレスデコーダＹＡＤＯ−Ｙ
ＡＤ７から、対応するデータ線選択信号ＹＯ〜Ｙｎある
いはそのインバータ回路Ｎ１等による反転信号がそれぞ
れ供給される。

カラムスイッチＣ３Ｏ〜Ｃ３７の相補スイッチＭＯ３Ｆ
ＥＴＱ３・Ｃ１５及びＣ４・Ｃ１６等は、対応する上記
データ線選択信号ＹＯ〜Ｙｎが択一的にハイレベルとさ
れることで同時にオン状態とされる。その結果、サブメ
モリアレイ５Ｍ０−３Ｍ７の対応する１本の相補データ
線が、対応する相補共通データ線ＣＤ０−ＣＤ０〜ＣＤ
？・てゴｒ７に選択的に接続される。

ＹアドレスデコーダＹＡＤＯ〜ＹＡＤ７には、特に制限
されないが、ＹアドレスバッファＹＡＢからｊ−２ビツ
トの相補内部アドレス信号ａｙＱ〜土ｙｊ−３が共通に
供給され、アレイ選択回路ＡＳＬから対応するアレイ選
択信号ｓ　Ｏ−ｓ　７がそれぞれ供給される。

ＹアドレスデコーダＹＡＤＯ〜ＹＡＤ７は、対応する上
記アレイ選択信号ＳＯ〜Ｓ７がハイレベルとされること
で、選択的に動作状態とされる。

この動作状態において、ＹアドレスデコーダＹＡＤＯ−
ＹＡＤ７は、上記相補内部アドレス信号上ｙＯ＝ａｙｊ
−３をデコードし、対応する上記データ線選択信号ＹＯ
〜Ｙｎを択一的に形成して、対応するカラムスイッチＣ
８Ｏ〜Ｃ５７に供給する。

その結果、サブメモリアレイＳＭＯ〜ＳＭ７のうちアレ
イ選択信号５Ｑ−ｓ７によって指定される１　１１＆の
サブメモリアレイから、データ線選択信号ＹＯ〜Ｙｎに
よって指定される１組の相補データ線が、対応する相補
共通データ線ＣＤＯ・ＣＤＯ〜ＣＤ？・ＣＤ７に接続さ
れる。

ＹアドレスバッファＹＡＢは、外部端子ＡＹＯ〜ＡＹｊ
を介して供給されるＹアドレス信号ＡＹＯ〜ＡＹＪを取
り込み、これを保持する。また、これらのＹアドレス信
号をもとに、相補内部アドレス信号ａｙＯ〜ａｙｊを形
成する。このうち、特に制限されないが、上位３ビツト
の相補内部アドレス信号ａ　ｙｊ−２〜ａ　ｙ　ｊは、
アレイ選択回路ＡＳＬに供給され、その他の相補内部ア
ドレス信号上ｙＯ〜ａｙｊ−３は、Ｙアドレスデコーダ
ＹＡＤｏ−ＹＡＤ７に共通に供給される。

相補共通データ線ＣＤＯ・ＣＤＯ〜ＣＤ７・ＣＤ７は、
対応するプリアンプＰＡＯ−ＰＡ７の入力端子にそれぞ
れ結合され、さらに対応するライトアンプＷＡＯ〜ＷＡ
７の出力端子にそれぞれ結合される。

プリアンプＰＡＯ−ＰＡ７の出力端子は、相輔読み出し
信号線ｒ’ｒに共通結合され、さらにセンス回路ＳＣの
入力端子に結合される。センス回路ＳＣの出力端子は、
データ出力バッファＤＯＢの入力端子に結合され、デー
タ出力バッファＤ。

Ｂの出力端子はさらにデータ出力端子Ｄｏｕｔに結合さ
れる。プリアンプＰＡＯ〜ＰＡ７には、上記アレイ選択
回路ＡＳＬから、対応するアレイ選択信号５ｏｘｓ７が
それぞれ供給される。また、データ出力バッファＤＯＢ
には、タイミング発止回路ＴＧから、タイミング信号φ
ａｓが供給される。ここで、タイミング信号φａｓは、
バイポーラ・ＣＭＯＳ型ＲＡＭが読み出しモードで選択
状態とされるとき、所定のタイミングでハイレベルとさ
れる。一方、ライトアンプＷＡＯ〜ＷＡ７の入力端子は
、相補書き込み信号線ｗ−ｗに共通結合され、さらにデ
ータ入カバソファＤＩＢの入力端子に結合される。デー
タ入力バッファＤＩＢの入力端子は、データ入力端子デ
ータｉｎに結合される。ライトアンプＷＡＯ〜ＷＡＹに
は、上記アレイ選択回路ＡＳＬから対応するアレイ選択
信号５ｏ−ｓｌがそれぞれ供給されるとともに、タイミ
ング発生回路ＴＧからタイミング信号φＷが共通に供給
される。ここで、タイミング信号φＷは、特に制限され
ないが、バイポーラ・ＣＭＯＳ型ＲＡＭが書き込みモー
ドで選択状態とされるとき、所定のタイミングでハイレ
ベルとされる。

プリアンプＰＡＯ〜ＰＡ７は、対応する上記アレイ選択
信号５Ｑ−ｓ７がハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、プリアンプ
ＰＡＯ−ＰＡ７は、対応するサブメモリアレイＳＭＯ〜
ＳＭ７の選択されたメモリセルＭＣから、対応する相補
共通データ線ＣＤ０−ＣＬ）Ｏ〜ＣＤ？・ＣＤ７を介し
て出力される読み出し信号を増幅し、電流信号に変換し
て、センス回路ＳＣに伝達する。

センス回路ＳＣは、上記プリアンプＰＡＯＮＰＡ７から
伝達される電流信号を、電圧信号に戻し、データ出力バ
ッファＤＯＢに伝達する。

データ出力バッファＤＯＢは、上記タイミング信号φｏ
ｓがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、データ出カバ７フアＤＯ
Ｂは、上記センス回路ＳＣから伝達される電圧信号をさ
らに増幅し、読み出しデータとして、データ出力端子Ｄ
ｏｕＬから外部に送出する。

上記プリアンプＰＡＯ−ＰＡ７とセンス回路ＳＣならび
にデータ出カバ７フアＤＯＢは、後述するように、Ｎチ
ャンネルＭＯＳＦＥＴからなる複数の定電流源を含む。

これらのＭＯＳＦＥＴは、そのゲートに定電圧発生回路
ＶＧから所定の定電圧Ｖｃｍが供給されることで、定電
圧発生回路ＶＧの終段に設けられたＮチャンネルＭＯＳ
ＦＥＴと電流ミラー形態とされる。その結果、上記定電
圧Ｖｃｍに従った所定の定電流が、定電流源を構成する
上記ＭＯＳ　Ｆ　ＥＴのプロセスバラツキに影響される
ことなく安定に形成される。

プリアンプＰＡＯ−ＦＡＴ、センス回路ＳＣ及びデータ
出力バッファＤＯＢならびに定電圧発生回路ＶＣの具体
的な回路構成とその動作については、後で詳細に説明す
る。

データ人力バッファＤＩＢは、バイポーラ・ＣＭＯＳ型
ＲＡＭが書き込みモードとされるとき、データ入力端子
Ｄｉｎを介して外部から供給される書き込みデータを相
補書き込み信号とし、相補署き込み信号線ｗ−ｗを介し
てライトアンプＷＡＯ〜ＷＡ７に伝達する。

ライトアンプＷＡ　Ｏ−ＷＡ　７は、上記アレイ選択信
号５ｏ−ｓ７が択一的にハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、ライ
トアンプＷＡＯ〜ＷＡ７は、データ入力バンフｙＤＩＢ
から供給される相補書き込み信号に従った書き込み電流
を形成し、対応する相補共通データ線ＣＤ０−ＣＤ０〜
ＣＤ？・ＣＤ７を介して、サブメモリアレイ５Ｍ０−３
Ｍ７の選択されたメモリセルＭＣに伝達する。

アレイ選択回路ＡＳＬには、上記ＹアドレスバッファＹ
ＡＢから上位３ビツトの相補内部アドレス信号土ｙｊ−
２〜土ｙｊが供給され、タイミング発生回路ＴＧから上
述のタイミング信号φｃｏが供給される。

アレイ選択回路ＡＳＬは、上記タイミング信号φｃｅが
ハイレベルとされることで、選択的に動作状態とされる
。この動作状態において、アレイ選択回路ＡＳＬは、上
位３ビツトの相補内部アドレス信号まｙｊ−２〜ａｙｊ
をデコードし、対応する上記アレイ選択信号ｓ　Ｏ−ｓ
　７を択一的にハイレベルとする。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるチップ選択信号Ｃ８及びライトイネーブル信号
ＷＥをもとに、上記各種のタイミング信号を形成し、各
回路に供給する。

第１図には、第２図のバイポーラ・ＣＭＯＳ型ＲＡＭの
定電圧発生回路ＶＧとその関連部の一実施例の回路図が
示されている。同図により、この実施例のバイポーラ・
ＣＭＯ８型ＲＡ　Ｍの定電圧発生回路ＶＧとプリアンプ
ＰＡＯ−ＰＡ７．センス回路ＳＣ及びデータ出力バッフ
ァＤＯＢの具体的な回路構成と動作の概要を説明する。

第１図において、プリアンプＰＡＯ〜ＰＡ７は、プリア
ンプＰＡＯに代表して示されるように、対の差動トラン
ジスタＴ９・ＴＩＯを基本構成とする。トランジスタ１
゛９のベースは、トランジスタＴ７及びダイオードＤ４
を介して回路の電［電圧に結合され、またＮチャンネル
ＭＯ３ＦＥＴＱ２２からなる定電流源を介して回路の接
地電位に結合される。トランジスタＴ７のベースは、対
応する相補共通データ線の非反転信号線ＣＤ０−ＣＤ７
に結合される。これにより、トランジスタＴ７とダイオ
ードＤ４ならびにＭＯ３ＦＥＴＱ２２からなる定電流源
は、トランジスタＴ９に対するレベルシフト回路を構成
する。同様に、トランジスタＴＩＯのベースは、トラン
ジスタＴ８及びダイオードＤ５を介して回路の電源電圧
に結合され、またＮチャンネルＭＯ３ＦＥＴＱ２４から
なる定電流源を介して回路の接地電位に結合される。ト
ランジスタＴ８のベースは、対応する相補共通データ線
の反転信号１１１ＩＣＤＯ−ＣＤ７に結合される。

これにより、トランジスタＴ８とダイオードＤ５ならび
にＭＯ３ＦＥＴＱ２４からなる定電流源は、トランジス
タＴＩＯに対するレベルシフト回路を構成する。

定電流源を構成する上記ＭＯ３ＦＥＴＱ２２〜Ｑ２／ｌ
のゲートは共通結合され、定電圧発生回路ＶＧから、Ｎ
チャンネル型の伝送ゲー）ＭＯ３ＦＥＴＱ１９を介して
、定電圧Ｖｃｍが供給される。

ＭＯ３ＦＥＴＱ２２〜Ｑ２４の共通結合されたゲートと
回路の接地電位との間には、ＮチャンネルＭＯ３ＦＥＴ
Ｑ２１が設けられる。上記伝送ゲー）ＭＯ３ＦＥＴＱＩ
　９のゲートには、対応する上記アレイ選択信号ｓＯ〜
ｓ７がそれぞれ供給される。また、上記ＭＯ３ＦＥＴＱ
２１のゲートには、ＰチャンネルＭＯ３ＦＥＴＱ７及び
ＮチャンネルＭＯ３ＦＥＴＱ２０からなるインバータ回
路を介して、対応する上記アレイ選択信号５Ｏ−ｓ７の
反転信号がそれぞれ供給される。

対応するアレイ選択信号ＳＯ〜ｓ７がロウレベルとされ
るとき、上記ＭＯ３ＦＥＴＱ２１がオン状態となり、伝
送ゲートＭＯ３ＦＥＴＱ１９はオフ状態となる。したが
って、定電流源を構成するＭＯ３ＦＥＴＱ２２〜Ｑ２４
は、そのゲートが回路の接地電位のようなロウレベルと
され、すべてオフ状態となる。その結果、プリアンプＰ
ＡＯ〜ＰＡ７は、非動作状態とされる。一方、対応する
アレイ選択信号ＳＯ〜Ｓ７がハイレベルとされると、上
記ＭＯ５ＦＥＴＱ２１はオフ状態となり、代わって伝送
ゲートＭＯ３ＦＥＴＱＩ　９がオン状態となる。したが
って、ＭＯ３ＦＥＴＱ２２〜Ｑ２４は、そのゲートに所
定の定電圧Ｙｅｎが供給されることで、定電流源として
作用する。その結果、上記差動トランジスタＴ９・ＴＩ
ＯならびにトランジスタＴ７及びＴ８には、所定の動作
電流が供給され、対応するプリアンプＰＡＯ〜ＰＡ７が
択一的に動作状態とされる。このとき、差動トランジス
タＴ９・ＴＩＯは、対応するサブメモリアレイＳＭＯ〜
ＳＭ７の選択されたメモリセルＭＣから相補共通データ
線ＣＤＯ・ＣＤＯ〜ＣＤ７・ＣＤ７を介して出力される
読み出し信号をもとに、所定の電流信号を形成する。こ
れらの電流信号は、相補読み出し信号線ｒ−ｒを介して
、センス回路ＳＣに伝達される。

センス回路ＳＣは、特に制限されないが、そのベースが
共通結合される一対のトランジスタＴ１１及びＴ１２を
含む。これらのトランジスタの共通結合されたベースは
、ダイオードＤ６を介して回路の電源電圧に結合される
とともに、ＮチャンネルＭＯ５ＦＦ、ＴＱ２６からなる
定電流源を介して回路の接地電位に結合される。トラン
ジスタＴ１１及びＴ１２のコレクタは、対応する負荷抵
抗ＲＩＯ及びＲ１１を介して回路の電源電圧に結合され
るとともに、センス回路ｓｃの反転出力端子Ｓ及び非反
転出力端子Ｓとして、データ出力バッファＤＯＢのトラ
ンジスタＴ１４及びＴ１３のベースにそれぞれ結合され
る。また、トランジスタＴｌｌ及びＴ１２のエミッタは
、上記相補読み出し信号線の非反転信号線ｒ及び反転信
号線ｒにそれぞれ結合されるとともに、ＮチャンネルＭ
Ｏ３ＦＥＴＱ２５及びＱ２７からなる定Ｎ流源を介して
回路の接地電位に結合される。これらのＭＯ３ＦＥＴＱ
２５〜Ｑ２７のゲートには、特に制限されないが、定電
圧発生回路ＶＣから上記定電圧■ｃｍが常時供給される
。

これらのことから、トランジスタＴｌｌ及びＴ１２のベ
ース電圧は、上記ダイオードＤ６の順方向電圧によって
決まる所定のレベルに固定される。

したがって、トランジスタＴｌｌ及びＴ１２のエミッタ
電圧すなわち相補読み出し信号線の非反転信号線「及び
反転信号線「のレベルは、そのベース電圧よりそれぞれ
のベース・エミッタ電圧分だけ低い所定のレベルに固定
される。このため、相補読み出し信号線「・Ｔは、その
レベルを変化させることなく、言い換えるならばチャー
ジ又はディスチャージ動作をともなうことなく、選択さ
れたメモリセルＭＣの読み出し信号に従った所定の電流
信号を伝達できるものとなる。これにより、この実施例
のバイポーラ・ＣＭＯＳ型ＲＡＭの読み出し動作は、相
補読み出し信号線ｒ−ｒに結合される寄生容量の影響を
受けることなく、高速化される。

相補読み出し信号線「・下を伝達される電流信号は、ト
ランジスタＴｌｌ及びＴ１２のコレクタ電流の変化とし
て、負荷抵抗ＲＩＯ及びＲＬＩに伝達される。このため
、負荷抵抗ＲＩＯ及びＲ１１の両端には、上記電流信号
に従った電圧降下が生じ、これによってトランジスタＴ
ｌｌ及びＴ１２のコレクタ電圧が変化する。トランジス
タＴ１１及びＴ１２のコレクタ電圧は、センス回路ＳＣ
の反転出力信号Ｓ及び算反転出力信号Ｓとして、データ
出力バッファＤＯＢに伝達される。

データ出力バッファＤＯＢは、特に制限されないが、一
対の差動トランジスタＴ１５・Ｔ１６からなるメインア
ンプを基本構成とする。トランジスタＴ１５及びＴ１６
のコレクタは、対応する負荷抵抗Ｒ１２及びＲ１３を介
して回路の電源電圧に結合され、その共通結合されたエ
ミッタは、ＮチャンネルＭＯ３ＦＥＴ３０からなる定電
流源を介して回路の接地電位に結合される。特に制御さ
れないが、トランジスタＴ１５のベースには、トランジ
スタＴ１３とＮチャンネルＭＯ３ＦＥＴＱ２８からなる
定電流源とにより構成される入カニミッタフォロワ回路
を介して、上記センス回路ＳＣの非反転出力信号Ｓが供
給される。同様に、トランジスタＴ１６のベースには、
トランジスタＴ１４とＮチャンネルＭＯ３ＦＥＴＱ２９
からなる定電流源とにより構成される入力エミッタフオ
ロワ回路を介して、上記センス回路ＳＣの反転出力信号
Ｓが供給される。定電流源を構成するＭＯ３ＦＦ、ＴＱ
２８〜Ｑ３０のゲートには、特に制限されないが、定電
圧発生回路ＶＧから上記定電圧■Ｃｍが常時供給される
。

トランジスタＴ１６には、さらにトランジスタＴ１７が
並列形態に設けられる。トランジスタＴ１７のベースに
は、上述のタイミング信号φｏｅのインバータ回路Ｎ２
による反転信号が供給される。トランジスタＴ１６のコ
レクタは、オーブンエミッタ型の出力トランジスタＴｔ
８のベースに結合される。出力トランジスタ７１８のコ
レクタは回路の電源電圧に結合され、そのエミッタはデ
ータ出力端子ＤａｕＬに結合される。

これらのことから、上記タイミング信号φＯｅがロウレ
ベルとされるとき、トランジスタＴ１７は、そのベース
がハイレベルとされるため、オン状態となる。したがっ
て、トランジスタＴ１６のコレクタ電圧すなわち出力ト
ランジスタＴ１８のベース電圧は、センス回路ＳＣから
供給される相補出力信号ｓ−ｓに関係なくロウレベルに
画定され、出力トランジスタＴ１８はカットオフ状態と
される。一方、上記タイミング信号φｏｅがハイレベル
とされると、トランジスタＴ１７は、そのベース電圧が
ロウレベルとされるため、カフ　トオフ状態となる。し
たがって、トランジスタＴ１６のコレクタ電圧すなわち
出力トランジスタＴ１８のベース電圧は、センス回路Ｓ
Ｃから供給される非反転出力信号Ｓのレベルが反転出力
信号Ｓより高いことを条件に、言い換えると選択された
メモリセルＭＣから出力された読み出し信号が論理“１
“であることを条件に、回路の電源電圧のようなハイレ
ヘルとされる。その結果、出力トランジスタＴ１８はオ
ン状態となり、データ出力端子Ｄｏｕｔには、回路の電
ｄ７９電圧より出力トランジスタＴ１８のベース・エミ
ッタ電圧分だけ低いハイレヘルの出力信号が送出される
。

定電圧発生回路ＶＧは、特に制限されないが、トランジ
スタＴ１〜Ｔ４とダイオードＤ１及びＤ２ならびに抵抗
Ｒ３〜Ｒ８からなる定電圧源を含む、この定電圧源は、
いわゆるＩＯＫあるいは１００に型の定電圧発生回路と
同様な作用により、回路の電源電圧や周辺温度の変動に
影響されにくい比較的安定した定電圧Ｖｃを、トランジ
スタＴ２及びＴ４の共通結合されたベース電位として、
形成する。

定電圧発生回路ＶＧは、さらに、そのベースに上記定電
圧Ｖｃを受けるトランジスタＴ５を含む。

トランジスタＴ５のエミッタは抵抗Ｒ９を介して回路の
接地電位に結合され、そのコレクタは、ダイオード形態
とされるＰチャンネル型（第１導電型）のＭＯ３ＦＥＴ
Ｑ５　＜第１のＭＯＳＦＥＴ）を介して回路の電源電圧
に結合される。これにより、トランジスタＴ５及び抵抗
Ｒ９は第１の定電流−として作用し、そのエミッタ電流
ｉｆ（第１の定電流）はそのままＭ　ＯＳ　Ｆ　Ｅ　Ｔ
Ｑ　５のドレイン電流となる。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ’　Ｑ　５の共通結合されたゲー
ト及びドレインは、さらにＰチャンネルＭＯＳ　Ｆ　Ｅ
ＴＱ６　（第２のＭＯＳＦＥＴ）のゲートに結合される
。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　６のソースは回路の電源電
圧に結合され、そのドレインは、トランジスタＴ６のベ
ースに結合されるとともに、直列形態とされるダイオ−
ＦＤ３ならびにＩｉチャンネル型（第２導電型）のＭＯ
ＳＦＥＴＱＩ７　　（第３のλ４０ＳＦＥＴ）を介して
回路の＋Ａ’ｆｎ電位に結合される。ここで、ダイオー
ドＤ３は、その順方向電圧がトランジスタＴ　６のベー
ス・工ｊ７り電圧と同じになるように設ｄ１・され、Ｍ
ＯＳＦＥＴＱＩ７はダイオード形態とされる。

トランジスタＴ６の二ルクタは回路の電源電圧に結合さ
れ、その工之７タは、ＮチャンネルＭ０ＳＦＥＴＱｌＢ
を介して回路の接地磁位に結合される。ＭＯＳＦＥＴＱ
Ｉ　８は、そのゲートが回路の電源電圧に結合されるこ
とで常時オン状態とされ、１−ランジスタＴ６に対する
負荷手段として作用する。トランジスタＴ６のエミッタ
電流は、この定電圧発生回路ＶＣの出力信号すなわち上
記定電圧Ｖｃｍとされ、前述のように、定電流源を構成
する上記ＭＯ３ＦＥＴＱ２２〜Ｑ３０　（第４のＭＯＳ
ＦＥＴ）のゲートに共通に供給される。

これらのことから、上記ＭＯＳＦＥＴ’Ｑ６は、Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　５と電流ミラー形態とされ、上記
トランジスタＴ６は、ＭＯＳＦＥＴＱＩ　８とともに一
つの出力エミッタフォロヮ回路を構成する。

一方、ダイオ−ＶＤ３が、前述のように、トランジスタ
Ｔ６のベース・エミッタ電流と同一の順方向電圧を持つ
ように設計されることで、トランジスタ１゛６のエミッ
タ電圧すなわち定電圧Ｖｃｍは、ＭＯＳＦＥＴＱＩ７の
共通結合されたゲート及びドレインの電圧に等しいもの
となる。したがって、ＭＱＳＦＥＴＱＩ　７は、トラン
ジスタＴ６及びＭＯＳＦＥＴＱＩ８からなる出カニミッ
タフォロワ回路を介して、複数の定電流源を構成する上
記ＭＯ３ＦＥＴＱ２２〜Ｑ３０と実質的な電流ミラー形
態とされる。

つまり、定電圧Ｖｃに従ってトランジスタＴ５のエミッ
タ電流として形成される第１の定電流１１体、まずその
ままＭＯ３ＦＥＴＱ５のドレイン電流とされ、このＭＯ
３ＦＥＴＱ５と電流ミラー形態とされるＭＯＳＦＥＴＱ
６のドレイン電流すなわち第２の定電流１２として伝達
される。ここで、定電流１２は、ＭＯ３ＦＥＴＱ５及び
Ｑ６のゲート幅をそれぞれＷ５及びｗ６とするとき、ｉ
　２　＝　ｉ　３　Ｘ　（Ｗ６／Ｗ５）　　・・・・・
・（１１となり、ＭＯ３ＦＥＴＱ５及びＱ６のゲート幅
の比率に従った任意の値をとる。

定電流１２は、概ねそのままＭＯＳＦＥＴＱＩ７のドレ
イン電流とされ、さらに、このＭＯＳＦＥＴＱＩ７と電
流ミラー形態とされる上記ＭＯ３ＦＥＴＱ２２〜Ｑ３０
のドレイン電流として伝達される。ここで、例えばＭＯ
ＳＦＥＴＱ３０によリデータ出カバソファＤＯＢのメイ
ンアンプに供給される動作電流すなわち第３の定電流ｉ
３は、ＭＯ３ＦＥＴＱ１７及びＱ３０のゲート幅をそれ
ぞれＷＩ？及びＷ２Ｏとするとき、 ｉ　３　＝　ｉ　２　Ｘ　（Ｗ３０／Ｗ！　？）　　・
・・・（２）となり、ＭＯ３ＦＥＴＱＩ　７と定電礪源
を構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３０　＊のゲー
ト幅の比率に従った任意の値をとる。

前迷のように、トランジスタＴ５のベースに供給される
定電圧Ｖｃは、回路の電源電圧や周辺温度の変動に影響
されにくい比較的安定した値をとり、この定電圧Ｖｃを
もとに形成される第１の定電流ｉｆも、同様に安定した
値となる。第２の定電流１２の値は、上記（１）式に示
されるように、上記第１の定電流１１の値と、電流ミラ
ー形態とされるＭＯ３ＦＥＴＱ５及びＱ６のゲート幅比
率とにより決定される。また、第３の定電流ｉ３の値は
、上記（２）式に示されるように、上記第２の定電流ｔ
２の値と、電流ミラー形態とされるＭＯ３ＦＥＴＱ１？
及びＱ３０等のゲート幅比率とにより決定される０周知
のように、同一の基板に形成されるＭＯ３ＦＥＴＱ５及
びＱ６ならびにＭＯ３ＦＥＴＱ１７及びＱ３０等のゲー
ト幅は、はぼ同一のプロセスバラツキを呈する。したが
って、上記（１）式及び（２）式に含まれるゲート幅比
率は、プロセスバラツキの影響を受けにくい安定した値
となり、結果的にデータ出力バッファＤＯＢのメインア
ンプ等に供給される定電流ｉ３等は、プロセスバラツキ
の影響を受けにくい安定した値をとることとなる。これ
により、プリアンプやメインアンプ等の動作特性が安定
化されるため、等価的にバイポーラ・ＣＭＯ５型Ｏ５Ｍ
をさらに高速化し低消費電力化することができる。

以上のように、この実施例のバイポーラ・ＣＭＯ８型Ｏ
８Ｍは、ＮチャンネルＭＯＳ　Ｆ　ＥＴにより構成され
プリアンプＰＡＯ〜ＰＡ７やデータ出力バッファＤＯＢ
のメインアンプ等に動作電流を供給する複数の定電流源
を含む。これらの定電流源には、バイポーラ・ＣＭＯＳ
型ＲＡＭに内蔵される定電圧発生回路ＶＧから、所定の
定電圧Ｖｃｍが共通にあるいは選択的に供給される。こ
の実施例において、定電圧発生回路ＶＣは、回路の電源
電圧や周辺温度等の変動に影響されにくい比較的安定し
た定電圧Ｖｃを形成する定電圧源と、この定電圧Ｖｃを
受け第１の定電流＋１を形成する定電流源と、一対のＰ
チャンネルＭＯＳ　Ｆ　ＥＴからなり上記定電流１１を
もとに第２の定電流１２を形成する電流ミラー回路と、
上記定電流１２をそのドレイン電流とし上記複数の定電
流源を構成するＮチャンネルＭＯ３ＦＥＴと出力エミッ
タフォロワ回路を介して実質的に電流ミラー形態とされ
るＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１７とを含
む。

上記第２の定電流１２の値は、電流ミラー形態とされる
ＰチャンネルＭＯ３ＦＥＴＱ５及びＱ６のゲート幅比率
に従って決定され、プリアンプやメインアンプ等に供給
される動作電流ｉ３等は、上記ＭＯ３ＦＥＴＱ１７と定
電流源を構成するＮチャンネルＭＯ３ＦＥＴＱ３０等と
のゲート幅比率に従って決定される。これらのゲート比
率は、関係するＭＯＳ　Ｆ　ＥＴが同一の基板上に形成
されほぼ同一のプロセスバラツキを呈することから、プ
ロセスバラツキの影響を受けにくい比較的安定したもの
とされる。このため、最終的にプリアンプあるいはメイ
ンアンプ等に供給される動作電流は、回路の電源電圧や
周辺温度の変動に影響されにくくかつプロセスバラツキ
の影響を受けにくい比較的安定した値をとる。これによ
り、プリアンプやメインアンプ等の動作を安定化でき、
結果的にバイポーラ・ＣＭＯ５型Ｏ５Ｍをさらに高速化
し低消費電力化できるものである。

以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯＳ型ＲＡＭ等の半導体集積回路装置に適用し
た場合、次のような効果が得られる。すなわち、 （１）　ＮチャンネルＭＯ３ＦＥＴからなる複数の定電
流源を含むバイポーラ・ＣＭＯＳ型ＲＡＭ等に、所定の
定電圧を形成する定電圧源と、上記定電圧を受け第１の
定電流を形成する第１の定電流源と、一対のＰチャンネ
ルＭＯ３ＦＥＴからなり上記第１の定電流をもとに第２
の定電流を形成する電流ミラー回路と、上記第２の定電
流をそのドレイン電流としかつ上記複数の定電流源を構
成するＮチャンネルＭＯ５ＦＥＴと実質的に電流ミラー
形態とされるＮチャンネル間Ｏ３ＦＥＴとを含む定電圧
発生回路を設けることで、電流ミラー形態とされる上記
ＰチャンネルＭＯ３ＦＥＴあるいはＮチャンネルＭＯＳ
　Ｆ　ＥＴのゲート幅比率に従った任意の値を有し、か
つプロセスバラツキの影響を受けにくい比較的安定した
定電流を形成できるという効果が得られる。

（２）上記（１）項において、複数の定電流源をＮチャ
ンネルＭＯ５ＦＥＴで構成し、これを所定の制御信号あ
るいは選択信号に従って選択的にオン状態とすることで
、複数の定電流源を含むバイポーラ・ＣＭＯＳ型ＲＡＭ
等の平均的な動作電流を削減できるという効果が得られ
る。

（３）上記＋１１項において、複数の定電流源を、入力
インピーダンスの大きなＮチャンネル間Ｏ３ＦＥＴによ
り構成することで、これらのＮチャンネル間Ｏ３ＦＥＴ
を、定電圧発生回路に設けられる１個のＮチャンネルＭ
ＯＳ　Ｆ　ＥＴと同時に電流ミラー形態とできるため、
定電圧発生回路等の回路素子数を削減し、そのレイアウ
ト所要面積を縮小できるという効果が得られる。

（４）上記（３）項において、定電圧発生回路に設けら
れるＮチャンネル間Ｏ３ＦＥＴと複数の定電流源を構成
するＮチャンネル間Ｏ３ＦＥＴとの間に、エミ・７タフ
オロワ回路を設けることで、同時に電流ミラー形態とし
うるＮチャンネル間Ｏ３ＦＥＴの数を拡大できるため、
定電圧発生回路等の回路素子数をさらに削減し、そのレ
イアウト所要面積をさらに縮小できるという効果が得ら
れる。

（５）上記（１１項〜（４）項により、上記複数の定電
流源から動作電流を受けるプリアンプあるいはメインア
ンプ等の動作を安定化し、かつ平均的な動作電流を削減
できるという効果が得られる。

（６）上記（１）項〜（５）項により、複数の定電流源
を含むバイポーラ・ＣＭＯＳ型ＲＡＭ等の動作を安定化
し、等価的にその高速化と低消費電力化を図ることがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、センス回路ＳＣ及びデータ出力バンファＤＯＢに設
けられるＮチャンネルＭＯ３ＦＥＴＱ２５〜Ｑ３０は常
時オン状態とされるが、例えばチップ選択信号Ｃ５等に
従って選択的にオン状態とすることで、さらに低消費電
力化を図ることができる。この場合、定電圧発生回路Ｖ
ＧとこれらのＭＯＳＦＥＴとの間に、ＰチャンネルＭＯ
３ＦＥＴＱ？及びＮチャンネルＭＯ５ＦＥＴＱＩ　９〜
Ｑ２１からなるようなスイッチ回路を設ければよい、定
電圧発生回路ＶＧから出力される定電圧Ｖｃｍは、例え
ば第３図に示される定電圧Ｖ　ｃ　ｍ　ｎのように、出
力エミッタフォロワ回路を介することなく、定電流源を
構成するＮチャンネルＭＯ３ＦＥＴＱ３１等に直接供給
されることもよい、また、第３図に示されるように、定
電流源がＰチャンネルＭＯ３ＦＥＴＱ８等によって構成
される場合、これをＰチャンネルＭＯ３ＦＥＴＱ５と電
流ミラー形態とし、定電圧Ｖｃ　ｍ　ｐを供給する形と
してもよい、定電圧発生回路ＶＣに設けられる定電圧源
は、例えば第４図に示されるような回路構成としてもよ
いし、回路の電源電圧や周辺温度の変動に影響されにく
いことを条件に、任意の回路構成をとることができる。

定電圧発生回路ＶＣから定電圧Ｖｃｍを受ける定電流源
は、例えばＥＣＬ回路の電流スイッチ回路等に動作電流
を供給するためのものであってもよい。第２図において
、バイポーラ・ＣＭＯＳ型ＲＡＭは、メモリアレイＭＡ
ＲＹに代表されるような複数のメモリマントを含むもの
であってもよいし、逆にｌ　ＩＩＩのアレイのみによっ
て構成されるものであってもよい。メモリアレイＭＡＲ
Ｙの各メモリセルＭＣを構成する抵抗Ｒ１及びＲ２は、
ＰチャンネルＭＯ３ＦＥＴからなるアクティブ負荷に置
き換えることもできる。さらに、第１図に示されるプリ
アンプＰＡＯ〜ＰＡ７．センス回路ＳＣ，データ出力バ
ッフ７ＤＯＢ及び定電圧発生回路ＶＧの具体的な回路構
成や、第２図に示されるハ＃−ラ・ＣＭＯＳ型ＲＡＭの
ブロック構成ならびに制御信号あるいはアドレス信号の
組み合わせ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ・ＣＭＯ
Ｓ％ＲＡＭに通用した場合について説明したが、それに
限定されるものではなく、例えば、バイポーラＲＡＭ等
の各種半導体記憶装置や同様な定電流源を含む各種のデ
ィジタル集積回路等にも通用できる０本発明は、少なく
ともＭＯＳＦＥＴからなる定電流源を含む半導体集積回
路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、Ｎチャンネル間Ｏ３ＦＥＴからなる複数
の定電流源を含むバ・イボーラ・ＣＭＯＳ型ＲＡＭ等に
、所定の定電圧を形成する定電圧源と、上記定電圧を受
け第１の定電流を形成する第１の定電流源と、一対のＰ
チャンネルＭＯＳ　Ｆ　ＥＴからなり上記第１の定電流
をもとに第２の定電流を形成する電流ミラー回路と、上
記第２の定電流をそのドレイン電流としかつ上記複数の
定電流源を構成するＮチャンネル間Ｏ３ＦＥＴと実質的
に電流ミラー形態とされるＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔとを含む定電圧発生回路を設けることで、起動制御し
やすくかつプロセスバラツキの影響を受けにくい比較的
安定した定電流源を実現できる。これにより、複数の定
電流源を含むバイポーラ・ＣＭＯＳ型ＲＡＭ等の動作を
安定化し、等価的にその高速化と低消費電力化を図るこ
とができるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭの定電圧発生回路及びその関連部の一実施例を
示す回路図、 第２図は、第１図の定電圧発生回路等を含むバイポーラ
・ＣＭＯＳ型ＲＡＭの一実施例のブロック図、 第３図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭの定電圧発生回路及びその関連部の第２の実施
例を示す回路図、 第４図は、この発明が通用されたバイポーラ・ＣＭＯＳ
型ＲＡＭの定電圧発生回路の第３の実施例を示す回路図
、 第５図は、この発明に先立って本願発明者等が開発した
バイポーラ・ＣＭＯＳ型ＲＡＭの定電圧発生回路及びそ
の関連部を示す回路図である。 ＭＡＲＹ・・・メモリアレイ、５Ｍ０−５Ｍ？・・・サ
ブメモリアレイ、ＭＣ・・・メモリセル、Ｃ３Ｗ、Ｃ３
Ｏ−Ｃ３７・・・カラムスイッチ、ＰＡＯ−ＰＡ７・・
・プリアンプ、ＳＣ・・・センス回路、ＤＯＢ・・・デ
ータ出力バッファ、■Ｇ・・・定電圧発生回路。 １゛１〜Ｔ２３・・・ＮＰＮ型バイポーラトランジスタ
、Ｔ３１〜Ｔ３２・・・ＰＮＰ型バイポーラトランジス
タ、Ｑｌ〜Ｑ９・・・ＰチャンネルＭＯ３ＦＥＴ、Ｑｌ
　１〜Ｑ３３・・・Ｎチャンネル間Ｏ３ＦＥＴ、Ｒ１−
Ｒ１８・・・抵抗、Ｄｉ〜Ｄ８・　・　・ダイオード、
Ｎ１〜Ｎ２・　・　・ＣＭＯＳインバータ回路。 ＸＡＤ・・・Ｘアドレスデコーダ、ＹＡＤＯ〜ＹＡＤ７
・・・Ｙアドレスデコーダ、ＸＡＢ・・・Ｘアドレスバ
ッファ、ＹＡＢ・・・Ｙアドレスバッファ、ＷＡＯ〜Ｗ
Ａ？・・・ライトアンプ、ＤＩ’Ｂ・・・データ入カバ
フファ、ＡＳＬ・・・アレイ選択回路、ＴＯ・・・タイ
ミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １、所定の定電圧を形成する定電圧源と、上記定電圧を
   受け第１の定電流を形成する第１の定電流源と、ダイオ
   ード形態とされ上記第１の定電流をそのドレイン電流と
   する第１導電型の第１のＭＯＳＦＥＴと、上記第１のＭ
   ＯＳＦＥＴと電流ミラー形態とされ第２の定電流を形成
   する第１導電型の第２のＭＯＳＦＥＴと、ダイオード形
   態とされ上記第２の定電流をそのドレイン電流とする第
   ２導電型の第３のＭＯＳＦＥＴと、上記第３のＭＯＳＦ
   ＥＴと実質的に電流ミラー形態とされ第３の定電流を形
   成する第２導電型の第４のＭＯＳＦＥＴとを具備するこ
   とを特徴とする半導体集積回路装置。 ２、上記第４のＭＯＳＦＥＴは、１個の上記第３のＭＯ
   ＳＦＥＴに対して複数個設けられるものであって、上記
   第３のＭＯＳＦＥＴの共通結合されたゲート及びドレイ
   ンと複数の上記第４のＭＯＳＦＥＴの実質的に共通結合
   されたゲートとの間には、エミッタフォロワ回路が設け
   られ、上記エミッタフォロワ回路を構成するバイポーラ
   トランジスタのベースと上記第３のＭＯＳＦＥＴとの間
   には、上記バイポーラトランジスタのベース・エミッタ
   電圧と同一の順方向電圧を持つレベルシフト用のダイオ
   ードが設けられるものであることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、上記エミッタフォロワ回路の出力端子と上記第４の
   ＭＯＳＦＥＴのゲートとの間には、さらに、所定の制御
   信号に従って選択的に伝達状態とされるスイッチ回路が
   設けられるものであることを特徴とする特許請求の範囲
   第１項又は第２項記載の半導体集積回路装置。 ４、上記半導体集積回路装置は、バイポーラ・ＣＭＯＳ
   型ＲＡＭであって、上記第４のＭＯＳＦＥＴは、上記バ
   イポーラ・ＣＭＯＳ型ＲＡＭのプリアンプ及びメインア
   ンプ等に含まれる定電流源を構成するものであることを
   特徴とする特許請求の範囲第１項、第２項又は第３項記
   載の半導体集積回路装置。 ５、実質的に電流ミラー形態とされる第３及び第４のＭ
   ＯＳＦＥＴと、上記第３のＭＯＳＦＥＴの共通結合され
   たゲート及びドレインと上記第４のＭＯＳＦＥＴのゲー
   トとの間に設けられるエミッタフォロワ回路と、上記エ
   ミッタフォロワ回路を構成するバイポーラトランジスタ
   のベースと上記第３のＭＯＳＦＥＴとの間に設けられ上
   記バイポーラトランジスタのベース・エミッタ電圧と同
   一の順方向電圧を持つレベルシフト用のダイオードとを
   具備することを特徴とする半導体集積回路装置。 ６、上記第４のＭＯＳＦＥＴは、１個の上記第３のＭＯ
   ＳＦＥＴに対して複数個設けられるものであることを特
   徴とする特許請求の範囲第５項記載の半導体集積回路装
   置。