JPH0936063A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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- JPH0936063A JPH0936063A JP8161735A JP16173596A JPH0936063A JP H0936063 A JPH0936063 A JP H0936063A JP 8161735 A JP8161735 A JP 8161735A JP 16173596 A JP16173596 A JP 16173596A JP H0936063 A JPH0936063 A JP H0936063A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
(57)【要約】
【課題】 アルミを開口15内に堆積する集積回路形成
方法を提供する。 【解決手段】 本発明の集積回路形成方法は、基板11
上に層を形成するに際し、導電性粒子のコリメートされ
たビームを基板に照射し、それにより第1導電層17を
形成する。その後前記基板上にコリメートされていない
導電性粒子をスパッタリングして、前記第1導電層17
に接触する第2導電層19を形成する。
方法を提供する。 【解決手段】 本発明の集積回路形成方法は、基板11
上に層を形成するに際し、導電性粒子のコリメートされ
たビームを基板に照射し、それにより第1導電層17を
形成する。その後前記基板上にコリメートされていない
導電性粒子をスパッタリングして、前記第1導電層17
に接触する第2導電層19を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にその製造方法に関する。
関し、特にその製造方法に関する。
【0002】
【従来の技術】現在の集積回路は、個々のトランジスタ
を接続するために金属導体を用いている。この金属導体
はアルミから形成されている。多くの集積回路製造プロ
セスは、誘電体層内にビアと称する開口を形成すること
が必要である。その後このビアは、アルミで充填され
る。このビア内のアルミは、他のアルミ導体あるいは半
導体基板と接触している。
を接続するために金属導体を用いている。この金属導体
はアルミから形成されている。多くの集積回路製造プロ
セスは、誘電体層内にビアと称する開口を形成すること
が必要である。その後このビアは、アルミで充填され
る。このビア内のアルミは、他のアルミ導体あるいは半
導体基板と接触している。
【0003】このビアの寸法が、半導体製造プロセスに
おいて、小さくなるにつれてこのビア内にアルミを堆積
することが益々困難となる。この種の問題を解決するた
めに、アルミを堆積するには2つのステップを実行して
いる。最初のアルミ堆積は、低温で実行されそれにより
小さなアルミグレインを提供している。次のアルミ堆積
は、高温で実行されより大きなアルミグレインを提供し
ている。この2種類の堆積を標準のアルミスパッタ技術
を用いて実行している。しかし、この種のプロセスは、
必ずしもグレインの成長を充分には制御できるものでは
ない。この種の技術により形成された導体は、グレイン
の成長を制御できないために、エレクトロマイグレーシ
ョンに冒され易い。
おいて、小さくなるにつれてこのビア内にアルミを堆積
することが益々困難となる。この種の問題を解決するた
めに、アルミを堆積するには2つのステップを実行して
いる。最初のアルミ堆積は、低温で実行されそれにより
小さなアルミグレインを提供している。次のアルミ堆積
は、高温で実行されより大きなアルミグレインを提供し
ている。この2種類の堆積を標準のアルミスパッタ技術
を用いて実行している。しかし、この種のプロセスは、
必ずしもグレインの成長を充分には制御できるものでは
ない。この種の技術により形成された導体は、グレイン
の成長を制御できないために、エレクトロマイグレーシ
ョンに冒され易い。
【0004】他の方法は、コリメートされたアルミビー
ムを用いてアルミスパッタプロセスを実行することであ
る。このアルミビームは、グリッドを用いてコリメート
され、このグリッドはスパッタリングターゲットと基板
との間の有限の電位に維持されてもされなくてもよい。
したがって、アルミの集光ビームは、ビア内に堆積され
る。しかし、コリメートされたアルミ堆積は、非常に遅
く大量生産には不向きである。さらにアルミの大部分
(1/3)がグリッド上に堆積し、その結果材料が無駄
になりコストが増加しスループットが減少する。さらに
この堆積したアルミフィルムのエレクトロマイグレーシ
ョンに冒され易い。
ムを用いてアルミスパッタプロセスを実行することであ
る。このアルミビームは、グリッドを用いてコリメート
され、このグリッドはスパッタリングターゲットと基板
との間の有限の電位に維持されてもされなくてもよい。
したがって、アルミの集光ビームは、ビア内に堆積され
る。しかし、コリメートされたアルミ堆積は、非常に遅
く大量生産には不向きである。さらにアルミの大部分
(1/3)がグリッド上に堆積し、その結果材料が無駄
になりコストが増加しスループットが減少する。さらに
この堆積したアルミフィルムのエレクトロマイグレーシ
ョンに冒され易い。
【0005】
【発明が解決しようとする課題】したがって本発明の目
的は、アルミをビア内に堆積するに際し、より効率的な
方法を提供しようとするものである。
的は、アルミをビア内に堆積するに際し、より効率的な
方法を提供しようとするものである。
【0006】
【課題を解決するための手段】本発明の集積回路形成方
法は、基板上に層を形成するに際し、導電性粒子のコリ
メートされたビームを基板に照射し、それにより第1導
電層を形成する。その後前記基板上にコリメートされて
いない導電性粒子をスパッタリングして、前記第1導電
層に接触する第2導電層を形成するものである。
法は、基板上に層を形成するに際し、導電性粒子のコリ
メートされたビームを基板に照射し、それにより第1導
電層を形成する。その後前記基板上にコリメートされて
いない導電性粒子をスパッタリングして、前記第1導電
層に接触する第2導電層を形成するものである。
【0007】
【発明の実施の形態】図1において、基板11は、導体
(アルミ製)あるいは半導体(シリコン,ドープドシリ
コン,エピタキシャルシリコン)である。基板11は、
珪化物あるいは導電性窒化物あるいは他の導電性材料で
もよい。誘電体層13はドープあるいはアンドープの二
酸化シリコンでシリコン製である。開口15が誘電体層
13内に形成され、基板11の面を露出している。
(アルミ製)あるいは半導体(シリコン,ドープドシリ
コン,エピタキシャルシリコン)である。基板11は、
珪化物あるいは導電性窒化物あるいは他の導電性材料で
もよい。誘電体層13はドープあるいはアンドープの二
酸化シリコンでシリコン製である。開口15が誘電体層
13内に形成され、基板11の面を露出している。
【0008】薄膜アルミ層17が、コリメート装置を用
いて堆積される。言い換えるとこのコリメート装置は、
アルミのコリメートビームを有するスパッタリング装置
である。薄膜アルミ層17は、非常に等方性で通常均一
に制御されたグレインである。例えば0.25μmの幅
で、0.5μmの高さを有する開口内では、薄膜アルミ
層17の厚さ(コリメータのフィールド内で)は、50
−5,000オングストロームである。この開口の他の
例としては、0.5μmの幅で2.0μmの高さかある
いは0.25μmの幅で2.0μmの高さである。同様
なアルミの厚さがこれら他の開口に適したものでもあ
る。
いて堆積される。言い換えるとこのコリメート装置は、
アルミのコリメートビームを有するスパッタリング装置
である。薄膜アルミ層17は、非常に等方性で通常均一
に制御されたグレインである。例えば0.25μmの幅
で、0.5μmの高さを有する開口内では、薄膜アルミ
層17の厚さ(コリメータのフィールド内で)は、50
−5,000オングストロームである。この開口の他の
例としては、0.5μmの幅で2.0μmの高さかある
いは0.25μmの幅で2.0μmの高さである。同様
なアルミの厚さがこれら他の開口に適したものでもあ
る。
【0009】次に図2において、第2のアルミ堆積が標
準のスパッタリング装置を用いて行われる。この場合通
常のアルミ層19を堆積するために必ずしもアルミのビ
ームをコリメートする必要はない。その結果、長期に亘
るコリメートされたアルミ堆積の不利益が回避される。
しかし、優れた均一性がオリジナルな原子性が核形成層
である薄膜アルミ層17が存在するために得られる。通
常上記の例においては、アルミ層19の厚さは2,00
0から10,000オングストロームである。
準のスパッタリング装置を用いて行われる。この場合通
常のアルミ層19を堆積するために必ずしもアルミのビ
ームをコリメートする必要はない。その結果、長期に亘
るコリメートされたアルミ堆積の不利益が回避される。
しかし、優れた均一性がオリジナルな原子性が核形成層
である薄膜アルミ層17が存在するために得られる。通
常上記の例においては、アルミ層19の厚さは2,00
0から10,000オングストロームである。
【0010】通常アルミ層17は、室温から200℃の
間の温度で堆積され、一方アルミ層19は、100度か
ら575℃の間の温度で堆積される。本発明のプロセス
によれば、良好なグレイン寸法の制御が可能で、その結
果パターン化されたランナーがエレクトロマイグレーシ
ョンに対し良好な耐性を与える。(アルミ層17と19
は一体となってパターン化され、導電性ランナーを形成
する。)
間の温度で堆積され、一方アルミ層19は、100度か
ら575℃の間の温度で堆積される。本発明のプロセス
によれば、良好なグレイン寸法の制御が可能で、その結
果パターン化されたランナーがエレクトロマイグレーシ
ョンに対し良好な耐性を与える。(アルミ層17と19
は一体となってパターン化され、導電性ランナーを形成
する。)
【0011】当然のことながら、他の層をこのアルミ導
体の形成の前後に形成してもよい。図3において、開口
15が誘電体層13内に形成されている。そして11は
導電性材料製で、21は窒化チタン製耐火金属珪化物あ
るいはチタンのような金属製である。21がチタン製で
11がシリコン製基板の場合には、21は、下のシリコ
ン製基板と反応する。21は、チタンの上に形成され
た、窒化チタンあるいはその逆に形成される2層からな
る。ホウ化物も導電性層21の窒化物の代わりに用いる
ことができる。
体の形成の前後に形成してもよい。図3において、開口
15が誘電体層13内に形成されている。そして11は
導電性材料製で、21は窒化チタン製耐火金属珪化物あ
るいはチタンのような金属製である。21がチタン製で
11がシリコン製基板の場合には、21は、下のシリコ
ン製基板と反応する。21は、チタンの上に形成され
た、窒化チタンあるいはその逆に形成される2層からな
る。ホウ化物も導電性層21の窒化物の代わりに用いる
ことができる。
【0012】17は、コリメート堆積により形成された
アルミ層であり、19は、通常のスパッタ堆積により形
成されたアルミ層である。導電性(または絶縁性)層2
1が導電性の場合には、この層21は、例えばTi,T
iN,耐火金属珪化物,ポリシリコン等からなる導電性
材料であり、層21は例えばTiとTiNの2層からな
る。
アルミ層であり、19は、通常のスパッタ堆積により形
成されたアルミ層である。導電性(または絶縁性)層2
1が導電性の場合には、この層21は、例えばTi,T
iN,耐火金属珪化物,ポリシリコン等からなる導電性
材料であり、層21は例えばTiとTiNの2層からな
る。
【0013】アルミ層17と19の厚さは、開口15の
寸法およびそのアスペクト比に基づいて変更することが
できる。そのためコリメートアルミ堆積と非コリメート
アルミ堆積の比率は使用状況に応じて変更可能である。
アルミ層17と19とを(上部導電層あるいは下部導電
層のいずれかとともに)パターン化することによりラン
ナーを形成する。開口15が例えばタングステンからな
るプラグで充填される場合には、上のランナーは、コリ
メートされたアルミ上に非コリメートされたアルミを形
成することにより形成される。
寸法およびそのアスペクト比に基づいて変更することが
できる。そのためコリメートアルミ堆積と非コリメート
アルミ堆積の比率は使用状況に応じて変更可能である。
アルミ層17と19とを(上部導電層あるいは下部導電
層のいずれかとともに)パターン化することによりラン
ナーを形成する。開口15が例えばタングステンからな
るプラグで充填される場合には、上のランナーは、コリ
メートされたアルミ上に非コリメートされたアルミを形
成することにより形成される。
【0014】
【発明の効果】以上説明したように本発明の集積回路形
成方法は、基板上に層を形成するに際し、導電性粒子の
コリメートされたビームを基板に照射し、それにより第
1導電層を形成する。その後前記基板上にコリメートさ
れていない導電性粒子をスパッタリングして、前記第1
導電層に接触する第2導電層を形成する。
成方法は、基板上に層を形成するに際し、導電性粒子の
コリメートされたビームを基板に照射し、それにより第
1導電層を形成する。その後前記基板上にコリメートさ
れていない導電性粒子をスパッタリングして、前記第1
導電層に接触する第2導電層を形成する。
【図1】本発明の一実施例による集積回路の部分断面図
【図2】本発明の一実施例による集積回路の部分断面図
【図3】本発明の一実施例による集積回路の部分断面図
11 基板 13 誘電体層 15 開口 17 薄膜アルミ層 19 通常のアルミ層 21 導電性(または絶縁性)層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セイレッシュ マンシン マーシャント アメリカ合衆国,32835 フロリダ,オー ランド,ヴァインランド オークス ブー ルヴァード 8214
Claims (11)
- 【請求項1】 (A)導電性粒子のコリメートされたビ
ームを基板(11)向けて第1の導電層(17)を形成
するステップと、、 (B)非コリメート導電粒子を前記基板(11)上にス
パッタリングして、前記第1導電層(17)と接触する
第2導電層(19)を形成するステップと、からなるこ
とを特徴とする集積回路の形成方法。 - 【請求項2】 前記導電性粒子材料は、アルミであるこ
とを特徴とする請求項1の方法。 - 【請求項3】 (C)前記第1導電層(17)と第2導
電層(19)とを一緒にパターン化することにより、導
電性ランナーを形成するステップをさらに有することを
特徴とする請求項1の方法。 - 【請求項4】 前記第1導電層(17)の厚さは、50
−5,000オングストロームであることを特徴とする
請求項1の方法。 - 【請求項5】 前記第2導電層(19)の厚さは、2,
000−10,000オングストロームであることを特
徴とする請求項1の方法。 - 【請求項6】 前記基板(11)は導電性であり、 前記基板(11)は、誘電体層(13)により部分的に
被覆され、 前記誘電体層(13)は、前記基板(11)の一部を露
出する開口(15)を有し、 前記第1導電層(17)と第2導電層(19)は、前記
開口(15)を充填し、前記誘電体層(13)をカバー
することを特徴とする請求項2の方法。 - 【請求項7】 (D)前記基板(11)と前記第1導電
層(17)との間に導電層(21)を形成するステップ
をさらに有することを特徴とする請求項1の方法。 - 【請求項8】 前記導電層(21)は、窒化チタン,耐
火金属珪化物,チタンからなるグループから選択された
材料製であることを特徴とする請求項7の方法。 - 【請求項9】 (E)前記第1導電層(21)を形成す
る前に二成分層を形成するステップをさらに有すること
を特徴とする請求項7の方法。 - 【請求項10】 前記二成分層は、チタン層とその上に
形成された窒化チタン層とからなることを特徴とする請
求項9の方法。 - 【請求項11】 (F)前記第2の導電層(19)の上
に導電層(21)を形成するステップをさらに有するこ
とを特徴とする請求項1の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US49950995A | 1995-07-07 | 1995-07-07 | |
US499509 | 1995-07-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0936063A true JPH0936063A (ja) | 1997-02-07 |
Family
ID=23985538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8161735A Pending JPH0936063A (ja) | 1995-07-07 | 1996-06-21 | 集積回路の形成方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5798300A (ja) |
EP (1) | EP0752718A3 (ja) |
JP (1) | JPH0936063A (ja) |
KR (1) | KR970008360A (ja) |
TW (1) | TW298674B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4226658B2 (ja) * | 1996-12-12 | 2009-02-18 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
US6365514B1 (en) * | 1997-12-23 | 2002-04-02 | Intel Corporation | Two chamber metal reflow process |
US6440082B1 (en) * | 1999-09-30 | 2002-08-27 | Medtronic Physio-Control Manufacturing Corp. | Method and apparatus for using heart sounds to determine the presence of a pulse |
US6747445B2 (en) | 2001-10-31 | 2004-06-08 | Agere Systems Inc. | Stress migration test structure and method therefor |
US20030207558A1 (en) * | 2002-05-06 | 2003-11-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method forming copper containing semiconductor features to prevent thermally induced defects |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5219788A (en) * | 1991-02-25 | 1993-06-15 | Ibm Corporation | Bilayer metallization cap for photolithography |
DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
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