JPH09330963A - 半導体集積回路装置及びそのチップ化方法 - Google Patents
半導体集積回路装置及びそのチップ化方法Info
- Publication number
- JPH09330963A JPH09330963A JP8152026A JP15202696A JPH09330963A JP H09330963 A JPH09330963 A JP H09330963A JP 8152026 A JP8152026 A JP 8152026A JP 15202696 A JP15202696 A JP 15202696A JP H09330963 A JPH09330963 A JP H09330963A
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- JP
- Japan
- Prior art keywords
- chip
- external terminal
- terminal pad
- pads
- test
- Prior art date
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Abstract
(57)【要約】
【課題】 ＬＳＩチップにおいて、組立用端子パッドの
他にテスト選別用端子パッドを設けるが、ＬＳＩチップ
の電気特性は劣化させないようにする。 【解決手段】 内部ＬＳＩチップ３の外周部に、テスト
選別用外部端子パッド部１１を設け、このテスト選別用
外部端子パッド部１１にテスト選別用外部端子パッド４
及び、電源供給及びＧＮＤライン６及び７を設けて、内
部ＬＳＩチップ３の組み立て用外部端子パッド５の電源
及びＧＮＤパッドのすべてに、電源及びＧＮＤ接続を行
うとともに、テスト選別時にプローブは、テスト選別用
外部端子パッド４のみに接続して、組み立て用外部端子
パッド５の損傷を防ぐ。内部ＬＳＩチップ３を、半導体
ウェーハ１からダイシングにより切り離すとき、同時に
テスト選別用外部端子パッド部１１を切り離す。
他にテスト選別用端子パッドを設けるが、ＬＳＩチップ
の電気特性は劣化させないようにする。 【解決手段】 内部ＬＳＩチップ３の外周部に、テスト
選別用外部端子パッド部１１を設け、このテスト選別用
外部端子パッド部１１にテスト選別用外部端子パッド４
及び、電源供給及びＧＮＤライン６及び７を設けて、内
部ＬＳＩチップ３の組み立て用外部端子パッド５の電源
及びＧＮＤパッドのすべてに、電源及びＧＮＤ接続を行
うとともに、テスト選別時にプローブは、テスト選別用
外部端子パッド４のみに接続して、組み立て用外部端子
パッド５の損傷を防ぐ。内部ＬＳＩチップ３を、半導体
ウェーハ１からダイシングにより切り離すとき、同時に
テスト選別用外部端子パッド部１１を切り離す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
及びそのチップ化方法に関し、特にテスト選択用外部端
子パッドを設けた半導体集積回路装置及びそのチップ化
方法に関する。
及びそのチップ化方法に関し、特にテスト選択用外部端
子パッドを設けた半導体集積回路装置及びそのチップ化
方法に関する。
【０００２】
【従来の技術】バーンインを含むスクリーニング（選
択）の目的で、図２に示すようにＬＳＩチップ（半導体
集積回路）２が、まだ半導体ウェーハ１から切り出され
（ダイシング）ていない状態（ウェーハ状態）にあるま
まで、テスト選別されることが多い。テスト選別時に
は、外部端子パッドにプローブを接触させる形でテスト
回路（治具）に接続される。
択）の目的で、図２に示すようにＬＳＩチップ（半導体
集積回路）２が、まだ半導体ウェーハ１から切り出され
（ダイシング）ていない状態（ウェーハ状態）にあるま
まで、テスト選別されることが多い。テスト選別時に
は、外部端子パッドにプローブを接触させる形でテスト
回路（治具）に接続される。
【０００３】従来、ＬＳＩチップの外部端子パッドは、
一つのパッドでテスト選別用端子と組立用端子を兼用し
ていた。また、テスト選別において治具の共用化を図る
ため、電源あるいはグランド（ＧＮＤ；アース）パッド
のすべてには、目的とする電位が印加されないことがあ
った。
一つのパッドでテスト選別用端子と組立用端子を兼用し
ていた。また、テスト選別において治具の共用化を図る
ため、電源あるいはグランド（ＧＮＤ；アース）パッド
のすべてには、目的とする電位が印加されないことがあ
った。
【０００４】図３に示すように、ＬＳＩ組立時には基盤
８上に設けられた配線９に、バンプ１０を介して、ＬＳ
Ｉチップ３上の外部端子パッドを確実に接続する必要が
ある。テスト選別時にプローブが強く接触した場合は、
外部端子パッドに傷が付くことが多く、この傷が外部端
子パッドの接続信頼度を低下させていた。
８上に設けられた配線９に、バンプ１０を介して、ＬＳ
Ｉチップ３上の外部端子パッドを確実に接続する必要が
ある。テスト選別時にプローブが強く接触した場合は、
外部端子パッドに傷が付くことが多く、この傷が外部端
子パッドの接続信頼度を低下させていた。
【０００５】この問題を解決するために、特開平４−７
５３５８号あるいは特開昭６２−２８７６３７号公報に
は、組立用端子パッドの他にテスト選別用端子パッドを
設ける方法が提案されている。
５３５８号あるいは特開昭６２−２８７６３７号公報に
は、組立用端子パッドの他にテスト選別用端子パッドを
設ける方法が提案されている。
【０００６】
【発明が解決しようとする課題】しかし、組み立てられ
たＬＳＩチップに不要なパッドが残っていると、ＬＳＩ
チップの電気特性を劣化させる可能性があって、好まし
くない。
たＬＳＩチップに不要なパッドが残っていると、ＬＳＩ
チップの電気特性を劣化させる可能性があって、好まし
くない。
【０００７】本発明の目的は、組立用端子パッドの他に
テスト選別用端子パッドを設けるが、ＬＳＩチップの電
気特性は劣化させない半導体集積回路装置及びそのチッ
プ化方法を提供することである。
テスト選別用端子パッドを設けるが、ＬＳＩチップの電
気特性は劣化させない半導体集積回路装置及びそのチッ
プ化方法を提供することである。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路装置は、半導体ウェーハ上に形成された半導体集積
回路チップと、このチップの周囲に配設されテスト選択
用外部端子パッドが配列して設けられたテスト用端子パ
ッド部とを含むことを特徴とする。
回路装置は、半導体ウェーハ上に形成された半導体集積
回路チップと、このチップの周囲に配設されテスト選択
用外部端子パッドが配列して設けられたテスト用端子パ
ッド部とを含むことを特徴とする。
【０００９】また本発明による半導体集積回路装置のチ
ップ化方法は、複数のチップとこれ等チップの各外周に
テスト選択用外部端子パッドが夫々配列して設けられた
テスト用端子パッド部とを有する半導体ウェーハを準備
し、前記チップの各々のテストを前記テスト選択用外部
端子パッドを使用してテストを行ない、しかる後に前記
チップを前記半導体ウェーハから分離する際に前記テス
ト用端子パッド部をも切り離すようにしたことを特徴と
する。
ップ化方法は、複数のチップとこれ等チップの各外周に
テスト選択用外部端子パッドが夫々配列して設けられた
テスト用端子パッド部とを有する半導体ウェーハを準備
し、前記チップの各々のテストを前記テスト選択用外部
端子パッドを使用してテストを行ない、しかる後に前記
チップを前記半導体ウェーハから分離する際に前記テス
ト用端子パッド部をも切り離すようにしたことを特徴と
する。
【００１０】
【発明の実施の形態】本発明の作用は次の通りである。
ウェーハ状態で内部ＬＳＩチップ（本体）の外側にテス
ト選別用外部端子パッド部を設け、このテスト選別用外
部端子パッド部にテスト選別用外部端子パッドや電源供
給及びＧＮＤライン等を設け、テスト完了後、内部ＬＳ
Ｉチップを半導体ウェーハからダイシングにより切り出
すときに、テスト選別用外部端子パッド部を内部ＬＳＩ
チップから切り落とす。
ウェーハ状態で内部ＬＳＩチップ（本体）の外側にテス
ト選別用外部端子パッド部を設け、このテスト選別用外
部端子パッド部にテスト選別用外部端子パッドや電源供
給及びＧＮＤライン等を設け、テスト完了後、内部ＬＳ
Ｉチップを半導体ウェーハからダイシングにより切り出
すときに、テスト選別用外部端子パッド部を内部ＬＳＩ
チップから切り落とす。
【００１１】以下に、本発明の実施例について図面を参
照して説明する。
照して説明する。
【００１２】図１は本発明による半導体集積回路の実施
例の構成を示す上面図であり、図２，３と同等部分は同
一符号にて示している。なお、重複する説明は省略す
る。
例の構成を示す上面図であり、図２，３と同等部分は同
一符号にて示している。なお、重複する説明は省略す
る。
【００１３】図１において、内部ＬＳＩチップ（ＬＳＩ
チップ本体）３の周囲部に、テスト選別用外部端子パッ
ド部１１を設け、このテスト選別用外部端子パッド部１
１部にテスト選別用外部端子パッド４及び、電源供給及
びＧＮＤライン６及び７を設けて、内部ＬＳＩチップ３
の組み立て用外部端子パッド５の電源及びＧＮＤパッド
のすべてに、電源及びＧＮＤ接続を行うとともに、テス
ト選別時に（テスト）プローブは、テスト選別用外部端
子パッド４のみに接続して、組み立て用外部端子パッド
５の損傷を防ぐ。
チップ本体）３の周囲部に、テスト選別用外部端子パッ
ド部１１を設け、このテスト選別用外部端子パッド部１
１部にテスト選別用外部端子パッド４及び、電源供給及
びＧＮＤライン６及び７を設けて、内部ＬＳＩチップ３
の組み立て用外部端子パッド５の電源及びＧＮＤパッド
のすべてに、電源及びＧＮＤ接続を行うとともに、テス
ト選別時に（テスト）プローブは、テスト選別用外部端
子パッド４のみに接続して、組み立て用外部端子パッド
５の損傷を防ぐ。
【００１４】例えば、ＡＳＩＣ（特殊用途向けＩＣ）等
の多品種少量生産品の場合、品種毎にテスト用治具を準
備することは難しいので、治具の共用化を図るのが通例
である。共用治具の場合、すべての外部端子パッドにプ
ローブが接触できるように設計することは難しい。特
に、電源及びＧＮＤパッドはそれぞれ多数あるので、そ
れらのすべてにプローブを接触させることには無理があ
る。
の多品種少量生産品の場合、品種毎にテスト用治具を準
備することは難しいので、治具の共用化を図るのが通例
である。共用治具の場合、すべての外部端子パッドにプ
ローブが接触できるように設計することは難しい。特
に、電源及びＧＮＤパッドはそれぞれ多数あるので、そ
れらのすべてにプローブを接触させることには無理があ
る。
【００１５】従って、テスト選別用外部端子パッド部１
１上で電源供給及びＧＮＤライン６及び７を使って、す
べての内部ＬＳＩチップ３の電源及びＧＮＤ組み立て用
外部端子パッド５に接続することにより、テスト選別時
における出力同時動作数制限（同時に動作する出力回路
数が多くなると、出力回路が必要な電流のほとんどを消
費するので、電源やＧＮＤラインに流れる電流が大きく
なる。従って、出力回路の同時に動作する数が制限を受
ける）の緩和、及び動作の安定化に役立つ。
１上で電源供給及びＧＮＤライン６及び７を使って、す
べての内部ＬＳＩチップ３の電源及びＧＮＤ組み立て用
外部端子パッド５に接続することにより、テスト選別時
における出力同時動作数制限（同時に動作する出力回路
数が多くなると、出力回路が必要な電流のほとんどを消
費するので、電源やＧＮＤラインに流れる電流が大きく
なる。従って、出力回路の同時に動作する数が制限を受
ける）の緩和、及び動作の安定化に役立つ。
【００１６】すなわち、組立て用外部端子パッド５のＧ
ＮＤ，電源の各パッドの数よりも、テスト用のそれを多
く設けておくことにより、テスト選別時における出力同
時動作数の緩和や動作安定性が図れる。
ＮＤ，電源の各パッドの数よりも、テスト用のそれを多
く設けておくことにより、テスト選別時における出力同
時動作数の緩和や動作安定性が図れる。
【００１７】内部ＬＳＩチップ（ＬＳＩチップ本体）３
を、半導体ウェーハ１からダイシングにより切り離すと
き、同時にテスト選別用外部端子パッド部１１をも切り
離す。
を、半導体ウェーハ１からダイシングにより切り離すと
き、同時にテスト選別用外部端子パッド部１１をも切り
離す。
【００１８】
【発明の効果】以上説明したように本発明は、内部ＬＳ
Ｉチップ（ＬＳＩチップ本体）の周囲部にテスト選別用
外部端子パッド部を設け、その上にテスト選別用外部端
子パッドと電源供給及びＧＮＤラインを設けることによ
り、内部ＬＳＩチップの組み立て用外部端子パッドを、
プローブを接触させることによる障害から避けるととも
に、テスト選別時に出力同時動作数制限の緩和と動作の
安定がはかれる効果があり、さらにＬＳＩチップ本体を
ダイシングによって半導体ウェーハから分離する際に、
同時にテスト選別用外部端子パッド部からも切り離すこ
とにより、電気特性の劣化を防ぐ効果もある。
Ｉチップ（ＬＳＩチップ本体）の周囲部にテスト選別用
外部端子パッド部を設け、その上にテスト選別用外部端
子パッドと電源供給及びＧＮＤラインを設けることによ
り、内部ＬＳＩチップの組み立て用外部端子パッドを、
プローブを接触させることによる障害から避けるととも
に、テスト選別時に出力同時動作数制限の緩和と動作の
安定がはかれる効果があり、さらにＬＳＩチップ本体を
ダイシングによって半導体ウェーハから分離する際に、
同時にテスト選別用外部端子パッド部からも切り離すこ
とにより、電気特性の劣化を防ぐ効果もある。
【図１】本発明の実施例の上面図である。
【図２】半導体ウェーハの上面図である。
【図３】ＬＳＩチップの組立方法を説明する図である。
２ ＬＳＩチップ ３ 内部ＬＳＩチップ ４ テスト選別用外部端子パッド ５ 組み立て用外部端子パッド ６ 電源供給ライン ７ ＧＮＤライン １１ テスト選別用外部端子パッド部
Claims (4)
- 【請求項１】 半導体ウェーハ上に形成された半導体集
積回路チップと、このチップの周囲に配設されテスト選
択用外部端子パッドが配列して設けられたテスト用端子
パッド部とを含むことを特徴とする半導体集積回路装
置。 - 【請求項２】 前記チップにはパッドが設けられてお
り、前記テスト選択用外部端子パッドと前記チップの対
応パッドとが互いに接続されていることを特徴とする請
求項１記載の半導体集積回路装置。 - 【請求項３】 前記テスト選択用外部端子パッドのグラ
ンドを含む電源パッドの総数は、前記チップのパッドの
電源パッドの総数よりも大であることを特徴とする請求
項２記載の半導体集積回路装置。 - 【請求項４】 複数のチップとこれ等チップの各外周に
テスト選択用外部端子パッドが夫々配列して設けられた
テスト用端子パッド部とを有する半導体ウェーハを準備
し、前記チップの各々のテストを前記テスト選択用外部
端子パッドを使用してテストを行ない、しかる後に前記
チップを前記半導体ウェーハから分離する際に前記テス
ト用端子パッド部をも切り離すようにしたことを特徴と
するチップ化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152026A JPH09330963A (ja) | 1996-06-13 | 1996-06-13 | 半導体集積回路装置及びそのチップ化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152026A JPH09330963A (ja) | 1996-06-13 | 1996-06-13 | 半導体集積回路装置及びそのチップ化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330963A true JPH09330963A (ja) | 1997-12-22 |
Family
ID=15531444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8152026A Withdrawn JPH09330963A (ja) | 1996-06-13 | 1996-06-13 | 半導体集積回路装置及びそのチップ化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482675B2 (en) | 2005-06-24 | 2009-01-27 | International Business Machines Corporation | Probing pads in kerf area for wafer testing |
| US7825446B2 (en) | 2006-01-18 | 2010-11-02 | Fujitsu Semiconductor Limited | Semiconductor device, semiconductor wafer structure and method for manufacturing the semiconductor wafer structure |
-
1996
- 1996-06-13 JP JP8152026A patent/JPH09330963A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482675B2 (en) | 2005-06-24 | 2009-01-27 | International Business Machines Corporation | Probing pads in kerf area for wafer testing |
| US7825446B2 (en) | 2006-01-18 | 2010-11-02 | Fujitsu Semiconductor Limited | Semiconductor device, semiconductor wafer structure and method for manufacturing the semiconductor wafer structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |