JPH09326489A - Mosfet and its manufacturing method - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 230000000694 effects Effects 0.000 abstract description 13
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052785 arsenic Inorganic materials 0.000 abstract description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 7
- 101000635799 Homo sapiens Run domain Beclin-1-interacting and cysteine-rich domain-containing protein Proteins 0.000 abstract 1
- 102100030852 Run domain Beclin-1-interacting and cysteine-rich domain-containing protein Human genes 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴの構
造およびその製造方法関し、特にゲート電極が溝内に埋
め込まれたいわゆる掘り込みゲート構造のＭＯＳＦＥＴ
およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET structure and a method for manufacturing the same, and more particularly to a MOSFET having a so-called digging gate structure in which a gate electrode is embedded in a groove.
And a method for manufacturing the same.
【０００２】[0002]
【従来の技術】ＭＯＳＦＥＴは微細化することによりそ
の特性向上が図られてきたがその際に短チャネル効果を
如何に抑えるかが重要な課題となる。短チャネル効果抑
制のためにはゲート端付近のソースおよびドレインの接
合を浅くすることが有効であることが知られている。ま
た、ＭＯＳＦＥＴの性能をより向上させるには、ドレイ
ンの拡散層容量を低減させることが肝要であるが、その
ためにはチャネル不純物領域がソースおよびドレインと
重なる面積を極力少なくする必要があり、ゲート下のみ
にチヤネル不純物を注入する方法が有効である。2. Description of the Related Art The characteristics of a MOSFET have been improved by miniaturization. At that time, how to suppress the short channel effect becomes an important issue. It is known that shallowing the junction of the source and drain near the gate edge is effective for suppressing the short channel effect. Further, in order to further improve the performance of the MOSFET, it is essential to reduce the diffusion layer capacitance of the drain. For that purpose, it is necessary to reduce the area where the channel impurity region overlaps with the source and the drain as much as possible. The method of implanting the channel impurities only in this case is effective.
【０００３】これらの要求を効果的に満たす構造とし
て、掘り込みゲート構造のトランジスタが提案されてい
る。その断面構造を図８、図９に示す。図８に示された
ものは、Ｅ．Ｔａｋｅｄａ他、“Ｎｅｗ Ｇｒｏｏｖｅ
ｄ−Ｇａｔｅ ＭＯＳＦＥＴｗｉｔｈ Ｄｒａｉｎ Ｓ
ｅｐａｒａｔｅｄ ｆｒｏｍ Ｃｈａｎｎｅｌ Ｉｍｐ
ｌａｎｔｅｄ Ｒｅｇｉｏｎ（ＤＳＣ）”，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ，Ｖｏｌ．ＥＤ−３０，Ｎ０．６，ｐ
ｐ．６８１−６８６，１９８３において提案されたもの
であり、チャネル不純物領域６４はシリコン基板６１を
エッチングして掘り込んだ後にイオン注入により形成さ
れ、この上にゲート絶縁膜６５とゲート電極６６が形成
されている。そして、ソース領域６２とドレイン領域６
３はゲート電極６６の側面に対向するように形成されて
いる。このような構造では、チャネル不純物領域６４は
シリコン基板６１のうちゲート電極の下の部分のみに形
成されるため、ソース領域６２およびドレイン領域６３
の下側は低濃度にすることができ、拡散層容量の低減を
図ることができる。また、ソース領域およびドレイン領
域はチャネルより上側に形成されているため、ゲート絶
縁膜６５の下面を基準にして浅い接合を形成することが
でき、短チヤネル効果抑制に効果がある。A transistor having a digging gate structure has been proposed as a structure that effectively meets these requirements. Its sectional structure is shown in FIGS. What is shown in FIG. Takeda et al., “New Grove
d-Gate MOSFET with Drain S
separated from Channel Imp
lanted region (DSC) ”, IEEE
Transactions on Electron
Devices, Vol. ED-30, N0.6, p
p. 681-686, 1983, the channel impurity region 64 is formed by ion implantation after etching the silicon substrate 61 to form a gate insulating film 65 and a gate electrode 66 thereon. There is. Then, the source region 62 and the drain region 6
3 is formed so as to face the side surface of the gate electrode 66. In such a structure, since the channel impurity region 64 is formed only in the portion of the silicon substrate 61 below the gate electrode, the source region 62 and the drain region 63 are formed.
The lower side can have a low concentration, and the capacitance of the diffusion layer can be reduced. Further, since the source region and the drain region are formed above the channel, a shallow junction can be formed with the lower surface of the gate insulating film 65 as a reference, which is effective in suppressing the short channel effect.
【０００４】図９は、Ｊ．Ｔａｎａｋａ他、“Ａ Ｓｕ
ｂ−０．１−μｍ ＧｒｏｏｖｅｄＧａｔｅ ＭＯＳＦ
ＥＴ ｗｉｔｈ Ｈｉｇｈ Ｉｍｍｕｎｉｔｙ Ｓｈｏ
ｒｔ−Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔｓ，Ｄｉｇｅｓｔ
ｏｆ ＩＥＤＭ ９３，ｐｐ．５３７−５４０により
提案されたものであって、ゲート酸化膜の近傍の構造は
図８のものと類似している。大きく異なる点は、ソース
領域６２とドレイン領域６３の下にそれぞれ第２ソース
領域６８とドレイン領域６９が形成されていることと、
ソース領域６２とドレイン領域６３の側面および上面に
厚めの酸化膜が形成されていることである。この構造の
場合にも、図８の構造と同様に、チヤネル不純物領域６
４はゲート電極下方のシリコン基板に形成されているた
め、拡散層容量の低減を図ることができる。さらに、第
２ソース領域６８および第２ドレイン領域６９はゲート
酸化膜下面を基準にして浅い接合が形成されているた
め、短チャネル効果抑制に効果がある。また、特開平５
−１０９７５８号公報には、図９と同様の構成であっ
て、第２ソース領域、第２ドレイン領域に相当する領域
を低不純物領域とすることが提案されている。FIG. Tanaka et al., “A Su
b-0.1-μm Grooved Gate MOSF
ET with High Immunity Sho
rt-Channel Effects, Digest
of IEDM 93, pp. 537-540, and the structure near the gate oxide is similar to that of FIG. A big difference is that the second source region 68 and the drain region 69 are formed below the source region 62 and the drain region 63, respectively.
That is, thick oxide films are formed on the side surfaces and upper surfaces of the source region 62 and the drain region 63. Also in the case of this structure, as in the structure of FIG.
Since 4 is formed on the silicon substrate below the gate electrode, the diffusion layer capacitance can be reduced. Further, since the second source region 68 and the second drain region 69 have a shallow junction formed with the lower surface of the gate oxide film as a reference, it is effective in suppressing the short channel effect. Also, Japanese Unexamined Patent Publication No.
In Japanese Patent Laid-Open No. 109758, it is proposed that the regions corresponding to the second source region and the second drain region are low impurity regions with the same configuration as that of FIG.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の掘り込
みゲート型ＭＯＳＦＥＴでは、薄いゲート絶縁膜を介し
てゲート電極がソース・ドレイン領域（あるいは第２ソ
ース領域と第２ドレイン領域）と対向する構造となるた
め、ゲート・ソース間およびゲート・ドレイン間に大き
な容量が寄生することになり、素子の高速動作が阻害さ
れていた。したがって、本発明の解決すべき課題は、薄
いゲート酸化膜を介してゲート電極とソース・ドレイン
領域とが対向する部分をなくすことによりあるいは極力
少なくすることにより、ゲート・ソース間およびゲート
・ドレイン間の寄生容量を低減することである。In the conventional digging gate type MOSFET described above, the gate electrode faces the source / drain region (or the second source region and the second drain region) via the thin gate insulating film. Therefore, a large capacitance is parasitic between the gate and the source and between the gate and the drain, which hinders the high speed operation of the device. Therefore, the problem to be solved by the present invention is to eliminate the portion where the gate electrode and the source / drain region face each other through the thin gate oxide film, or to reduce it as much as possible. Is to reduce the parasitic capacitance of.
【０００６】[0006]
【課題を解決するための手段】上述した課題は、基板の
一部をエッチングすることによって、ゲート絶縁膜の表
面がソース領域およびドレイン領域の上面より低い位置
に形成されるようにし、そして、ゲート電極の側面とソ
ース領域およびドレイン領域の側面の間にゲート絶縁膜
より厚い絶縁膜が形成されるようにすることにより解決
することができる。SUMMARY OF THE INVENTION The above-mentioned problems are solved by etching a part of the substrate so that the surface of the gate insulating film is formed at a position lower than the upper surfaces of the source region and the drain region. This can be solved by forming an insulating film thicker than the gate insulating film between the side surface of the electrode and the side surfaces of the source region and the drain region.
【０００７】[0007]
【発明の実施の形態】本発明によるＭＯＳＦＥＴは、半
導体基板に溝が形成され、該溝の底面および側面にそれ
ぞれゲート絶縁膜と側壁絶縁膜が形成され、前記側壁絶
縁膜に挟まれた溝内にゲート電極が形成され、前記側壁
絶縁膜の側面および底面の一部に接してソース・ドレイ
ン領域が形成されていることを特徴とするものである。
また、溝は、側壁絶縁膜によって挟まれた基板を掘り下
げた底面が下に突起した形状とすることができ、その場
合にはその突起部分の底面および側面にゲート絶縁膜が
形成される。BEST MODE FOR CARRYING OUT THE INVENTION In a MOSFET according to the present invention, a groove is formed in a semiconductor substrate, a gate insulating film and a sidewall insulating film are formed on the bottom surface and side surface of the groove, respectively, and the inside of the groove sandwiched by the sidewall insulating film is formed. A gate electrode is formed on the gate electrode, and a source / drain region is formed in contact with a part of a side surface and a bottom surface of the sidewall insulating film.
Further, the groove may have a shape in which a bottom surface obtained by digging down the substrate sandwiched by the sidewall insulating films is projected downward, and in that case, the gate insulating film is formed on the bottom surface and the side surface of the projection portion.
【０００８】また、本発明によるＭＯＳＦＥＴの製造方
法は、（１）半導体基板上に第１の絶縁膜を形成し、該
第１の絶縁膜と前記半導体基板を選択的にエッチングし
て溝を形成する工程と、（２）全面に第２の絶縁膜を堆
積しエッチバックして前記溝の側面に側壁絶縁膜を形成
する工程と、（３）熱酸化を行い前記第１の絶縁膜およ
び前記側壁絶縁膜により保護されていない半導体基板の
表面にゲート絶縁膜を形成する工程と、（４）前記側壁
絶縁膜に挟まれた前記溝内を埋めるゲート電極を形成す
る工程と、（５）前記側壁絶縁膜および前記ゲート電極
をマスクとしてイオン注入を行ってソース・ドレイン領
域を形成する工程と、を含むものである。そして、上記
第（５）の工程におけるイオン注入は、基板面に対し斜
め方向から行うことができる。In the method of manufacturing a MOSFET according to the present invention, (1) a first insulating film is formed on a semiconductor substrate, and the first insulating film and the semiconductor substrate are selectively etched to form a groove. And (2) depositing a second insulating film on the entire surface and etching back to form a sidewall insulating film on the side surface of the groove, and (3) performing thermal oxidation on the first insulating film and the Forming a gate insulating film on the surface of the semiconductor substrate not protected by the sidewall insulating film; (4) forming a gate electrode filling the groove sandwiched by the sidewall insulating film; Ion implantation using the sidewall insulating film and the gate electrode as a mask to form source / drain regions. Then, the ion implantation in the fifth step can be performed obliquely to the substrate surface.
【０００９】［作用］従来の掘り込みゲート型ＭＯＳＦ
ＥＴのゲートとソース・ドレイン領域間に存在していた
寄生容量は、ゲート電極とソース領域およびドレイン領
域間の絶縁膜を厚くすることによって低減することがで
きる。ただし、この場合絶縁膜が厚いとゲートに電圧を
印加してもこの絶縁膜とシリコン基板の界面にキャリア
を生成することが難しくなるため、チャネルとソース領
域、およびチャネルとドレイン領域の間に大きな抵抗が
つく。これを防ぐために、絶縁膜の下側に不純物を適切
に導入することが必要となる。[Operation] Conventional digging gate type MOSF
The parasitic capacitance existing between the gate and the source / drain region of ET can be reduced by thickening the insulating film between the gate electrode and the source / drain region. However, in this case, if the insulating film is thick, it is difficult to generate carriers at the interface between the insulating film and the silicon substrate even if a voltage is applied to the gate. I get resistance. In order to prevent this, it is necessary to properly introduce impurities into the lower side of the insulating film.
【００１０】本発明のＭＯＳＦＥＴでは、ゲートとソー
ス領域およびドレイン領域の間に厚い側壁絶縁膜を設け
て寄生容量を低減しているが、この絶縁膜の下には不純
物を導入してチャネルとソース領域、およびチャネルと
ドレイン領域間に低抵抗な層を短チヤネル効果が起こら
ない厚さで形成する必要があるので、この絶縁膜の厚さ
には制限がある。イオン注入で不純物を導入する場合に
は、例えば０．２５μｍ以下のゲート長で短チヤネル効
果を抑制しようとした場合、絶縁膜の下に必要な不純物
層の厚さは５０ｎｍ以下が好ましく、斜めイオン注入で
この厚さの不純物層を形成するには、絶縁膜の厚さは５
０ｎｍ以下がよい。必要とされる不純物層や絶縁膜の厚
さはゲート長に比例するので、絶縁膜の厚さはゲート長
の５分の１以下が好ましいといえる。In the MOSFET of the present invention, a thick sidewall insulating film is provided between the gate and the source and drain regions to reduce the parasitic capacitance. Impurities are introduced under the insulating film to introduce the channel and the source. The thickness of this insulating film is limited because it is necessary to form a low resistance layer between the region and the channel and drain region with a thickness that does not cause the short channel effect. In the case of introducing impurities by ion implantation, for example, in order to suppress the short channel effect with a gate length of 0.25 μm or less, the thickness of the impurity layer required under the insulating film is preferably 50 nm or less, To form an impurity layer of this thickness by implantation, the thickness of the insulating film is 5
0 nm or less is preferable. Since the required thickness of the impurity layer and the insulating film is proportional to the gate length, it can be said that the thickness of the insulating film is preferably 1/5 or less of the gate length.
【００１１】また、溝を、底面が下に突起した形状に形
成しその側面および底面にゲート絶縁膜を形成する場合
には、チャネル長を長くすることができより確実に短チ
ャネル効果を抑制することができる。しかし、この形状
を採用したときにはゲート電極とソース・ドレイン間の
寄生容量が若干増大する。しかし、ソース・ドレイン領
域の接合深さを抑え、そして溝の突起部の深さを一定以
下に制限することにより、ゲートに係る寄生容量の増加
を僅少に抑えることができる。例えば、溝の突起部の深
さをその底面の長さ（チャネル長）の１０分の１以下に
抑えるとき、寄生容量の増加分をゲート容量の２割以内
に抑えることができ、大きな特性低下を招かずに済む。
これは、特に高速化を狙う光通信用ＩＣの場合重要であ
る。ソース・ドレイン領域の側壁絶縁膜の底面から見た
接合深さを側壁絶縁膜の膜厚程度あるいはそれ以下に設
定しておくとき、溝が突起部のある形状に形成されたと
きに、ソース抵抗、ドレイン抵抗を増加させることな
く、ゲート・ソース間およびゲート・ドレイン間の寄生
容量の増加を最低限に抑えることができる。When the groove is formed so that the bottom surface is projected downward and the gate insulating film is formed on the side surface and the bottom surface, the channel length can be increased and the short channel effect can be suppressed more reliably. be able to. However, when this shape is adopted, the parasitic capacitance between the gate electrode and the source / drain increases slightly. However, by suppressing the junction depth of the source / drain regions and limiting the depth of the protrusion of the groove to a certain level or less, it is possible to suppress the increase of the parasitic capacitance related to the gate to a slight extent. For example, when the depth of the protruding portion of the groove is suppressed to 1/10 or less of the length of the bottom surface (channel length), the increase in parasitic capacitance can be suppressed within 20% of the gate capacitance, resulting in a large decrease in characteristics. You don't have to invite.
This is particularly important in the case of an optical communication IC aiming at high speed. When the junction depth viewed from the bottom surface of the sidewall insulating film in the source / drain region is set to be equal to or less than the thickness of the sidewall insulating film, when the groove is formed in a shape with a protrusion, the source resistance The increase in the parasitic capacitance between the gate and the source and between the gate and the drain can be suppressed to the minimum without increasing the drain resistance.
【００１２】また、本発明の製造方法によれば、ゲート
絶縁膜より膜厚の厚い側壁絶縁膜は、掘り込みゲートを
形成するためにシリコン基板をエッチングした後、所望
の厚さの絶縁膜形成とそれに続くエツチバックにより形
成する。これにより、エッチングした側面に所望の厚さ
の側壁絶縁膜が簡単に形成され、これがゲートとソース
領域およびドレイン領域の間に位置することになり、こ
の間の容量を低減することができる。また、この厚い絶
縁膜の下にはイオン注入で不純物を導入するが、前記絶
縁膜が２０ｎｍ程度の場合は基板に垂直に適当な加速電
圧でイオン注入すれば前記絶縁膜の下に２０ｎｍ程度の
薄い不純物層を形成することができる。また前記絶縁膜
が２０ｎｍ以上の厚さの場合には、基板に対し斜め方向
から不純物を適当な加速電圧でイオン注入すれば前記絶
縁膜の下に薄い不純物層を形成することができる。この
不純物層により、チャネルとソース領域およびドレイン
領域の間の抵抗は素子特性が劣化しない程度に小さくで
きる。しかも、注入イオンの飛程とイオン注入角度を適
切に設定することにより、溝の底面がフラットである場
合にもまた溝底面に突起（追加掘り下げ部）が形成され
ている場合にもソース・ドレイン領域の薄いゲート絶縁
膜を介してゲート電極と対向する部分を最小限に抑える
ことができる。Further, according to the manufacturing method of the present invention, the sidewall insulating film having a thickness larger than that of the gate insulating film is formed into an insulating film having a desired thickness after etching the silicon substrate to form the digging gate. And the following etch back. As a result, a sidewall insulating film having a desired thickness is easily formed on the etched side surface, which is located between the gate and the source and drain regions, and the capacitance between them can be reduced. Impurities are introduced into this thick insulating film by ion implantation. If the insulating film has a thickness of about 20 nm, it can be implanted under the insulating film at a thickness of about 20 nm if it is ion-implanted at a proper acceleration voltage perpendicular to the substrate. A thin impurity layer can be formed. When the insulating film has a thickness of 20 nm or more, a thin impurity layer can be formed below the insulating film by ion-implanting impurities into the substrate obliquely at an appropriate acceleration voltage. With this impurity layer, the resistance between the channel and the source and drain regions can be reduced to such an extent that the device characteristics are not deteriorated. Moreover, by properly setting the range of the implanted ions and the ion implantation angle, the source / drain can be formed even when the bottom surface of the groove is flat or when a projection (additional dug portion) is formed on the bottom surface of the groove. It is possible to minimize the portion of the region facing the gate electrode through the thin gate insulating film.
【００１３】[0013]
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図である。不純物濃度が１×１０14ｃｍ-3程度のｐ
型のシリコン基板１の素子形成領域の一部に縦０．３μ
ｍ、横１０μｍの大きさで深さが２０ｎｍ程度の溝がエ
ッチングにより形成され、その溝の側面に、厚さ２０ｎ
ｍ程度の側壁絶縁膜２が形成されている。側壁絶縁膜２
で囲まれた部分のシリコン基板表面に厚さ１０ｎｍのゲ
ート絶縁膜４が形成され、ゲート絶縁膜４の下に不純物
濃度が５×１０17ｃｍ-3のチヤネル不純物領域３が、ま
たゲート絶縁膜４の上でかつ側壁絶縁膜２で囲まれた領
域内にゲート電極５が形成されている。そして、側壁絶
縁膜２の一方の外側にソース領域６、反対側の外側にド
レイン領域７が形成されている。ここで、ソース領域６
およびドレイン領域７の下側はゲ一ト電極下面より２０
から３０ｎｍ下にある。そしてその接合深さは、側壁絶
縁膜２の下でチャネル方向に向かって徐々に浅くなって
いる。この構造により従来の掘り込みゲート型ＭＯＳＦ
ＥＴの特徴である、低拡散層容量と浅いソースおよびド
レイン接合が得られる上に、従来の短所であったゲート
・ソース間およびゲート・ドレイン間の大きな寄生容量
を厚い側壁絶縁膜２の形成により低減できる。この側壁
絶縁膜の厚さは、作用の項で述べたようにゲート長の５
分の１以下が好ましい。Next, embodiments of the present invention will be described in detail with reference to the drawings. [First Embodiment] FIG. 1 is a sectional view showing a first embodiment of the present invention. P with an impurity concentration of about 1 × 10 14 cm -3
0.3 μm vertically in a part of the element formation region of the silicon substrate 1 of the mold
A groove having a size of m, a width of 10 μm and a depth of about 20 nm is formed by etching, and a side surface of the groove has a thickness of 20 n.
The sidewall insulating film 2 having a thickness of about m is formed. Side wall insulating film 2
A gate insulating film 4 having a thickness of 10 nm is formed on the surface of the silicon substrate surrounded by, a channel impurity region 3 having an impurity concentration of 5 × 10 17 cm −3 is formed under the gate insulating film 4, and a gate insulating film is formed. 4, a gate electrode 5 is formed in a region surrounded by the sidewall insulating film 2. Then, the source region 6 is formed on one outer side of the sidewall insulating film 2 and the drain region 7 is formed on the outer side on the opposite side. Here, the source region 6
And the lower side of the drain region 7 is 20 from the lower surface of the gate electrode.
30 nm below. Then, the junction depth becomes gradually shallower in the channel direction below the sidewall insulating film 2. With this structure, the conventional digging gate type MOSF
In addition to the low diffusion layer capacitance and the shallow source / drain junction characteristic of ET, the large parasitic capacitance between the gate and the source and between the gate and the drain, which were the conventional disadvantages, can be obtained by forming the thick sidewall insulating film 2. It can be reduced. The thickness of this side wall insulating film is 5 times the gate length as described in the section of action.
It is preferably at most 1/10.
【００１４】［第２の実施例］図２は、本発明の第２の
実施例を示す断面図である。本実施例の構造は、図１に
示した第１の実施例に類似しているが、相違している点
は、ゲート電極８が側壁絶縁膜の上で外側に拡張した構
造となっている点である。第１の実施例においては、ゲ
ート電極を堆積膜のエッチバックにより形成していた
が、本実施例の場合には、フォトリソグラフィ法および
ドライエッチング法を用いることによりゲート形成を行
っている。その他の部分の構造および作用は第１の実施
例の場合と同様である。[Second Embodiment] FIG. 2 is a sectional view showing a second embodiment of the present invention. The structure of this embodiment is similar to that of the first embodiment shown in FIG. 1 except that the gate electrode 8 is expanded outward on the sidewall insulating film. It is a point. In the first embodiment, the gate electrode is formed by etching back the deposited film, but in the case of the present embodiment, the gate is formed by using the photolithography method and the dry etching method. The structure and operation of the other parts are the same as in the case of the first embodiment.
【００１５】［第３の実施例］図３は、本発明の第３の
実施例を示す断面図である。本実施例の第１の実施例と
相違している点は、側壁絶縁膜２で囲まれた部分のシリ
コン基板が側壁絶縁膜２の下面より下に、ゲート長の１
０分の１以内の深さにエッチングされ、該エッチング部
分が電極形成材料により埋め込まれている点であって、
その他の点では第１の実施例と同様である。このような
構造では、ゲートとドレインやソース間容量が第１の実
施例の場合より増大するが、ソース・ドレイン領域の接
合深さがチャネル領域に向かって浅くなっておりそして
基板エッチング量がゲート長の１０分の１以内なので容
量増大はソース側とドレイン側を合わせて高々２割であ
る。この２割以内の増大というのは装置の規格を達成す
る上で重要である。例えば、光通信システムではデータ
伝送速度は６００メガビット／秒、２．４ギガビット／
秒、１０ギガビット／秒等の規格になっている。光通信
用ＩＣを、この発明の方式を採用し上記エッチング深さ
をゲート長の１０分の１としたゲート長０．１５μｍの
ＣＭＯＳを用いて作製したところ、２．５ギガビット／
秒のデータ伝送速度を得ることができたが、エッチング
深さをゲート長の１０分の１．５にした場合には２．３
ギガビット／秒となり、規格の２．４ギガビット／秒を
達成することができなかった。[Third Embodiment] FIG. 3 is a sectional view showing a third embodiment of the present invention. This embodiment is different from the first embodiment in that the portion of the silicon substrate surrounded by the sidewall insulating film 2 is below the lower surface of the sidewall insulating film 2 and has a gate length of 1
The etching is performed to a depth within 1/0, and the etched portion is filled with an electrode forming material.
The other points are similar to those of the first embodiment. In such a structure, the capacitance between the gate and the drain or the source is larger than that in the first embodiment, but the junction depth of the source / drain region becomes shallower toward the channel region, and the amount of substrate etching is smaller than that of the gate. Since it is within one-tenth of the length, the capacity increase is 20% at the most on both the source side and the drain side. This increase of less than 20% is important for achieving the device standard. For example, in an optical communication system, the data transmission rate is 600 Mbit / sec, 2.4 Gbit / sec.
The standard is seconds, 10 gigabits per second, etc. An optical communication IC was manufactured using a CMOS of a gate length of 0.15 μm in which the etching depth was set to 1/10 of the gate length using the method of the present invention.
Although the data transmission rate of 2 seconds was obtained, it was 2.3 when the etching depth was set to 1.5 / 10 of the gate length.
It became gigabit / second, and could not achieve the standard of 2.4 gigabit / second.
【００１６】［第４の実施例］図４は、本発明の第４の
実施例を示す断面図である。本実施例の第２の実施例と
相違している点は、側壁絶縁膜２で囲まれた部分のシリ
コン基板が側壁絶縁膜２の下面より下に、ゲート長の１
０分の１以内の深さにエッチングされ、該エッチング部
分が電極形成材料により埋め込まれている点であって、
その他の点では第２の実施例と同様である。このような
構造では、ゲートとドレインやソース間容量が第２の実
施例の場合より増大するが、ソース・ドレイン領域の接
合深さがチャネル領域に向かって徐々に浅くなっており
かつ基板エッチング量がゲート長の１０分の１以内なの
で、容量増大はソース側とドレイン側とを合わせてわず
かな増大ですむ。[Fourth Embodiment] FIG. 4 is a sectional view showing a fourth embodiment of the present invention. This embodiment is different from the second embodiment in that the portion of the silicon substrate surrounded by the sidewall insulating film 2 is below the lower surface of the sidewall insulating film 2 and has a gate length of 1
The etching is performed to a depth within 1/0, and the etched portion is filled with an electrode forming material.
The other points are similar to those of the second embodiment. In such a structure, the capacitance between the gate and the drain and the source is increased as compared with the second embodiment, but the junction depth of the source / drain region is gradually reduced toward the channel region and the substrate etching amount is increased. Since it is less than 1/10 of the gate length, the capacity can be increased slightly on both the source side and the drain side.
【００１７】［製造方法の第１の実施例］次に、図５を
参照して製造方法の第１の実施例について説明する。図
５（ａ）〜（ｃ）は、この実施例を説明するための工程
順断面図である。まず、不純物濃度１×１０14ｃｍ-3程
度のｐ型のシリコン基板３１の表面にフィールド絶縁膜
やｎ型ウェルやｐ型ウェル（いずれも図示なし）を形成
し、素子形成領域を画定する。次に、シリコン窒化膜
（Ｓｉ3 Ｎ4 ）３２を１００ｎｍの厚さに堆積し、レジ
スト塗布および露光、現像工程を経て、素子のゲート形
成領域に開口を有するレジスト膜３３を形成する。次
に、これをマスクにしてシリコン窒化膜３２をエッチン
グし、さらにシリコン基板３１を深さ２０ｎｍエッチン
グする〔図５（ａ）〕。次に、レジスト膜３３を剥離
し、絶縁膜として例えばシリコン酸化膜を２０ｎｍ堆積
し、異方性エッチングにより側壁絶縁膜３４を形成す
る。次に、ボロンをエネルギー４０ｋｅＶ、ドーズ量１
×１０13ｃｍ-2の条件でイオン注入して、チヤネル不純
物領域３５を形成し、続いて、シリコン基板３１の表面
を酸化してゲート絶縁膜３６を形成する〔図５
（ｂ）〕。[First Embodiment of Manufacturing Method] Next, a first embodiment of the manufacturing method will be described with reference to FIG. 5A to 5C are sectional views in order of the processes, for explaining the embodiment. First, a field insulating film, an n-type well, and a p-type well (all not shown) are formed on the surface of a p-type silicon substrate 31 having an impurity concentration of about 1 × 10 14 cm −3 to define an element formation region. Next, a silicon nitride film (Si 3 N 4 ) 32 is deposited to a thickness of 100 nm, and a resist film 33 having an opening in the gate formation region of the device is formed through resist coating, exposure and development steps. Next, using this as a mask, the silicon nitride film 32 is etched, and the silicon substrate 31 is further etched to a depth of 20 nm [FIG. 5 (a)]. Next, the resist film 33 is peeled off, a 20 nm thick silicon oxide film, for example, is deposited as an insulating film, and the sidewall insulating film 34 is formed by anisotropic etching. Next, boron is used with an energy of 40 keV and a dose of 1
Ion implantation is performed under the condition of × 10 13 cm -2 to form the channel impurity region 35, and then the surface of the silicon substrate 31 is oxidized to form the gate insulating film 36 [FIG.
(B)].
【００１８】次に、ポリシリコンまたは金属または金属
／ポリシリコンまたは金属シリサイド／ポリシリコンの
単層または積層構造を全面に形成した後、異方性エッチ
ングにより側壁絶縁膜３４で囲まれた部分のみにゲート
電極３７を形成し、シリコン窒化膜３２をエッチング除
去する。次に、砒素をエネルギー３０ｋｅＶ、ドーズ量
１×１０14ｃｍ-2の条件で、４５度の斜め方向からのイ
オン注入によりソース領域３８およびドレイン領域３９
を形成する〔図５（ｃ）〕。この斜めイオン注入により
砒素がゲート絶縁膜３６の端まで導入される。この後は
通常のＭＯＳＦＥＴ形成工程により素子を完成する。こ
の製造工程により製作されたＭＯＳＦＥＴでは、ゲート
電極とドレイン領域（およびソース領域）の間に厚い酸
化膜が形成されるため、その間の容量を小さくできる。
また、ドレイン領域の下面がゲート酸化膜の下面より１
０から２０ｎｍ程度になるようにイオン注入エネルギー
を選ぶことができるので、浅いソース領域およびドレイ
ン領域が形成され短チャネル効果抑制に効果がある。Next, after forming a single layer or a laminated structure of polysilicon or metal or metal / polysilicon or metal silicide / polysilicon on the entire surface, anisotropic etching is applied only to the portion surrounded by the sidewall insulating film 34. The gate electrode 37 is formed and the silicon nitride film 32 is removed by etching. Next, the source region 38 and the drain region 39 are implanted by ion implantation of arsenic at an energy of 30 keV and a dose amount of 1 × 10 14 cm −2 from an oblique direction of 45 degrees.
Are formed [FIG. 5 (c)]. By this oblique ion implantation, arsenic is introduced to the end of the gate insulating film 36. After that, the device is completed by a normal MOSFET forming process. In the MOSFET manufactured by this manufacturing process, since a thick oxide film is formed between the gate electrode and the drain region (and the source region), the capacitance therebetween can be reduced.
In addition, the lower surface of the drain region is 1 from the lower surface of the gate oxide film.
Since the ion implantation energy can be selected to be about 0 to 20 nm, a shallow source region and a drain region are formed, which is effective in suppressing the short channel effect.
【００１９】［製造方法の第２の実施例］次に、図６を
参照して製造方法の第２の実施例について説明する。図
６（ａ）〜（ｃ）は、この実施例を説明するための工程
順断面図である。本実施例の製造工程は、図５（ｂ）に
示す工程までは第１の実施例の場合と同様であって、こ
の工程を終了した状態を図６（ａ）に示す。その後、ポ
リシリコンまたは金属または金属／ポリシリコンまたは
金属シリサイド／ポリシリコンの単層または積層構造を
全面に形成した後、リソグラフィ工程とエッチング工程
によりゲート電極３７を形成する〔図６（ｂ）〕。次
に、シリコン窒化膜３２をエッチングにより除去し、砒
素をエネルギー３０ｋｅＶ、ドーズ量１×１０14ｃｍ-2
の条件で、４５度の斜め方向よりイオン注入してソース
領域３８およびドレイン領域３９を形成する〔図６
（ｃ）〕。この斜めイオン注入により砒素がゲート酸化
膜３６の端まで導入される。この後は通常のＭＯＳＦＥ
Ｔ形成工程を経て素子が完成する。このようにして形成
したＭＯＳＦＥＴにおいては、先の実施例により形成し
た素子と同様に、寄生容量の削減と短チャネル効果抑制
を実現することができる。[Second Embodiment of Manufacturing Method] Next, a second embodiment of the manufacturing method will be described with reference to FIG. 6A to 6C are sectional views in order of the processes, for explaining the embodiment. The manufacturing process of this embodiment is the same as that of the first embodiment up to the process shown in FIG. 5B, and FIG. 6A shows a state in which this process is completed. After that, a single layer or a laminated structure of polysilicon or metal or metal / polysilicon or metal silicide / polysilicon is formed on the entire surface, and then a gate electrode 37 is formed by a lithography process and an etching process [FIG. 6 (b)]. Next, the silicon nitride film 32 is removed by etching, the arsenic energy is 30 keV, and the dose amount is 1 × 10 14 cm -2.
Under the conditions of (4), ion implantation is performed at an angle of 45 degrees to form the source region 38 and the drain region 39 [FIG.
(C)]. By this oblique ion implantation, arsenic is introduced to the end of the gate oxide film 36. After this, normal MOSFE
The device is completed through the T formation process. In the MOSFET thus formed, the parasitic capacitance can be reduced and the short channel effect can be suppressed, as in the element formed in the previous embodiment.
【００２０】［製造方法の第３の実施例］次に、図７を
参照して製造方法の第３の実施例について説明する。図
７（ａ）〜（ｃ）は、この実施例を説明するための工程
順断面図である。本実施例において、図７（ａ）までの
工程は製造方法の第１の実施例での図５（ａ）までの工
程と同じである。次に、レジスト膜３３を剥離し、砒素
を含有した絶縁膜（酸化膜）を２０ｎｍの厚さに堆積
し、異方性エッチングにより不純物含有側壁絶縁膜４０
を形成する。次に、ボロンをエネルギー４０ｋｅＶ、ド
ーズ量１×１０13ｃｍ -2の条件でイオン注入してチャネ
ル不純物領域３５を形成し、続いてシリコン基板３１の
表面を酸化してゲート絶縁膜３６を形成する〔図７
（ｂ）〕。[Third Embodiment of Manufacturing Method] Next, referring to FIG.
A third embodiment of the manufacturing method will be described with reference to FIG. Figure
7 (a) to 7 (c) are steps for explaining this embodiment.
FIG. In the present embodiment, as shown in FIG.
The steps are the steps up to FIG. 5 (a) in the first embodiment of the manufacturing method.
It is the same. Next, the resist film 33 is peeled off and arsenic is removed.
Deposition of insulating film (oxide film) containing 20nm thickness
Then, the sidewall insulating film 40 containing impurities is anisotropically etched.
To form Next, boron is used at an energy of 40 keV
Dose 1 × 1013cm -2Ion implantation under the conditions of
Of the silicon substrate 31 is formed.
The surface is oxidized to form the gate insulating film 36 [FIG.
(B)].
【００２１】次に、ポリシリコンまたは金属または金属
／ポリシリコンまたは金属シリサイド／ポリシリコンの
単層または積層構造を全面に形成した後、異方性のドラ
イエッチングによりエッチバックしてゲート電極３７を
形成する。次いで、シリコン窒化膜３２をエッチング除
去し、その後、垂直方向からの砒素のイオン注入により
ソース領域３８およびドレイン領域３９を形成する。こ
のイオン注入は、１０°以下の斜め方向から行ってもよ
い。次に、１０００℃で１０秒間の熱処理を行って不純
物含有側壁絶縁膜４０より砒素を２０ｎｍ程度拡散させ
ゲート絶縁膜３６の端部に不純物拡散部４１を形成する
〔図７（ｃ）〕。Next, a single layer or a laminated structure of polysilicon or metal or metal / polysilicon or metal silicide / polysilicon is formed on the entire surface and then etched back by anisotropic dry etching to form a gate electrode 37. To do. Then, the silicon nitride film 32 is removed by etching, and thereafter, a source region 38 and a drain region 39 are formed by arsenic ion implantation from the vertical direction. This ion implantation may be performed from an oblique direction of 10 ° or less. Next, heat treatment is performed at 1000 ° C. for 10 seconds to diffuse arsenic from the impurity-containing side wall insulating film 40 by about 20 nm to form an impurity diffusion portion 41 at the end of the gate insulating film 36 [FIG. 7 (c)].
【００２２】本実施例により製作されたＭＯＳＦＥＴに
よれば、ゲート電極とドレイン領域（およびソース領
域）の間に厚い酸化膜が形成され、その間の容量を小さ
くできる。また、ドレイン領域の下面がゲート酸化膜の
下面より１０から２０ｎｍ程度になるように熱処理によ
る不純物拡散深さを制御できるので、浅いソース領域お
よびドレイン領域が形成され短チャネル効果を抑制する
ことができる。また、本実施例の場合には、不純物含有
側壁絶縁膜４０の厚さはイオン注入等により制限され
ず、その下の抵抗値により制限される。そこで、ここで
の抵抗をチャネル抵抗より小さくできる０．１μｍ程度
以下に選定することができる。According to the MOSFET manufactured according to this embodiment, a thick oxide film is formed between the gate electrode and the drain region (and the source region), and the capacitance therebetween can be reduced. Further, since the impurity diffusion depth by heat treatment can be controlled so that the lower surface of the drain region is about 10 to 20 nm below the lower surface of the gate oxide film, a shallow source region and drain region are formed and the short channel effect can be suppressed. . Further, in the case of the present embodiment, the thickness of the impurity-containing side wall insulating film 40 is not limited by ion implantation or the like, but is limited by the resistance value thereunder. Therefore, the resistance here can be selected to be about 0.1 μm or less, which can be smaller than the channel resistance.
【００２３】上述の製造方法の第１ないし第３の実施例
は、次のような変更を加えることができる。基板をエッ
チングして側壁絶縁膜３４、４０を形成した後、側壁絶
縁膜およびシリコン窒化膜をマスクとして基板をチャネ
ル長（側壁絶縁膜間の距離）の１０分の１以下の深さエ
ッチングし、その後にチャネル不純物領域とゲート絶縁
膜を形成する。また、上記の実施例ではｎチャネル型の
ＭＯＳＦＥＴについてのみ説明したが本発明はこれに限
定されるものではなく、ｐチャネル型のトランジスタお
よびＣＭＯＳについても適用が可能なものである。The following modifications can be added to the first to third embodiments of the manufacturing method described above. After etching the substrate to form the side wall insulating films 34 and 40, the side wall insulating film and the silicon nitride film are used as a mask to etch the substrate to a depth of 1/10 or less of the channel length (distance between the side wall insulating films). After that, a channel impurity region and a gate insulating film are formed. Further, in the above embodiment, only the n-channel type MOSFET has been described, but the present invention is not limited to this, and can be applied to a p-channel type transistor and CMOS.
【００２４】[0024]
【発明の効果】以上説明したように、本発明のＭＯＳＦ
ＥＴは、基板に設けた溝の側面に側壁絶縁膜を形成しこ
れに接するようにソース・ドレイン領域を設けたもので
あるので、従来の掘り込み型ＭＯＳＦＥＴと同様にソー
ス・ドレインの接合深さを浅くして短チャネル効果を抑
制することができるとともに、ゲート電極とソース・ド
レイン電極間の寄生容量を削減することができ、スイッ
チング速度の向上を図ることができる。As described above, the MOSF of the present invention is used.
In ET, a sidewall insulating film is formed on the side surface of a groove formed in a substrate and a source / drain region is provided so as to be in contact with the sidewall insulating film. Therefore, the junction depth of the source / drain is the same as in the conventional digging MOSFET. Can be made shallow to suppress the short channel effect, the parasitic capacitance between the gate electrode and the source / drain electrodes can be reduced, and the switching speed can be improved.
【図１】本発明によるＭＯＳＦＥＴの第１の実施例を示
す断面図。FIG. 1 is a sectional view showing a first embodiment of a MOSFET according to the present invention.
【図２】本発明によるＭＯＳＦＥＴの第２の実施例を示
す断面図。FIG. 2 is a sectional view showing a second embodiment of the MOSFET according to the present invention.
【図３】本発明によるＭＯＳＦＥＴの第３の実施例を示
す断面図。FIG. 3 is a sectional view showing a third embodiment of the MOSFET according to the present invention.
【図４】本発明によるＭＯＳＦＥＴの第４の実施例を示
す断面図。FIG. 4 is a sectional view showing a fourth embodiment of the MOSFET according to the present invention.
【図５】本発明によるＭＯＳＦＥＴの製造方法の第１の
実施例を説明する工程順断面図。5A to 5C are cross-sectional views in order of the processes, illustrating a first embodiment of the method for manufacturing the MOSFET according to the present invention.
【図６】本発明によるＭＯＳＦＥＴの製造方法の第２の
実施例を説明する工程順断面図。6A to 6C are sectional views in order of the steps, illustrating a second embodiment of the method for manufacturing the MOSFET according to the present invention.
【図７】本発明によるＭＯＳＦＥＴの製造方法の第３の
実施例を説明する工程順断面図。7A to 7C are cross-sectional views in order of the processes, illustrating a third embodiment of the method for manufacturing a MOSFET according to the present invention.
【図８】従来の掘り込みゲート型ＭＯＳＦＥＴの断面図
（第１の従来例）。FIG. 8 is a cross-sectional view of a conventional digging gate type MOSFET (first conventional example).
【図９】従来の掘り込みゲート型ＭＯＳＦＥＴの断面図
（第２の従来例）。FIG. 9 is a sectional view of a conventional digging gate type MOSFET (second conventional example).
１、３１、６１ シリコン基板 ２、３４ 側壁絶縁膜 ３、３５、６４ チヤネル不純物領域 ４、３６、６５ ゲート絶縁膜 ５、８、３７、６６ ゲート電極 ６、３８、６２ ソース領域 ７、３９、６３ ドレイン領域 ３２ シリコン窒化膜 ３３ レジスト膜 ４０ 不純物含有側壁絶縁膜 ４１ 不純物拡散部 ６７ シリコン酸化膜 ６８ 第２ソース領域 ６９ 第２ドレイン領域 1, 31, 61 Silicon substrate 2, 34 Side wall insulating film 3, 35, 64 Channel impurity region 4, 36, 65 Gate insulating film 5, 8, 37, 66 Gate electrode 6, 38, 62 Source region 7, 39, 63 Drain region 32 Silicon nitride film 33 Resist film 40 Impurity-containing side wall insulating film 41 Impurity diffusion part 67 Silicon oxide film 68 Second source region 69 Second drain region
Claims (9)
および側面にそれぞれゲート絶縁膜と側壁絶縁膜が形成
され、前記側壁絶縁膜に挟まれた溝内にゲート電極が形
成され、前記側壁絶縁膜の側面および底面の一部に接し
てソース・ドレイン領域が形成されていることを特徴と
するＭＯＳＦＥＴ。1. A groove is formed in a semiconductor substrate, a gate insulating film and a sidewall insulating film are formed on a bottom surface and a side surface of the groove, and a gate electrode is formed in the groove sandwiched by the sidewall insulating film. A MOSFET characterized in that a source / drain region is formed in contact with a part of a side surface and a bottom surface of a sidewall insulating film.
板が、前記側壁絶縁膜間の距離の１０分の１以下の深さ
に更に掘り込まれた形状をしており、該掘り込み部分の
底面および側面にゲート絶縁膜が形成されていることを
特徴とする請求項１記載のＭＯＳＦＥＴ。2. The groove has a shape in which the semiconductor substrate between the sidewall insulating films is further dug to a depth of 1/10 or less of the distance between the sidewall insulating films. The MOSFET according to claim 1, wherein a gate insulating film is formed on the bottom surface and the side surface of the portion.
領域と同一導電型の不純物が添加されていることを特徴
とする請求項１記載のＭＯＳＦＥＴ。3. The MOSFET according to claim 1, wherein an impurity having the same conductivity type as that of the source / drain regions is added to the sidewall insulating film.
成し、該第１の絶縁膜と前記半導体基板を選択的にエッ
チングして溝を形成する工程と、 （２）全面に第２の絶縁膜を堆積しエッチバックして前
記溝の側面に側壁絶縁膜を形成する工程と、 （３）熱酸化を行い前記第１の絶縁膜および前記側壁絶
縁膜により保護されていない半導体基板の表面にゲート
絶縁膜を形成する工程と、 （４）前記側壁絶縁膜に挟まれた前記溝内を埋めるゲー
ト電極を形成する工程と、 （５）前記側壁絶縁膜および前記ゲート電極をマスクと
してイオン注入を行ってソース・ドレイン領域を形成す
る工程と、を含むＭＯＳＦＥＴの製造方法。4. A step of (1) forming a first insulating film on a semiconductor substrate and selectively etching the first insulating film and the semiconductor substrate to form a groove, and (2) covering the entire surface. A step of depositing a second insulating film and etching it back to form a sidewall insulating film on the side surface of the groove; and (3) a semiconductor not thermally protected by the first insulating film and the sidewall insulating film. A step of forming a gate insulating film on the surface of the substrate; (4) a step of forming a gate electrode that fills the groove sandwiched by the sidewall insulating film; (5) a mask of the sidewall insulating film and the gate electrode And a step of forming source / drain regions by performing ion implantation as above.
入が斜め方向から行われることを特徴とする請求項４記
載のＭＯＳＦＥＴの製造方法。5. The method of manufacturing a MOSFET according to claim 4, wherein the ion implantation in the fifth step is performed obliquely.
の工程の前に前記第１の絶縁膜をエッチング除去する工
程が挿入されることを特徴とする請求項４記載のＭＯＳ
ＦＥＴの製造方法。6. The step (5) after the step (4)
5. The MOS according to claim 4, wherein a step of etching and removing the first insulating film is inserted before the step of.
Manufacturing method of FET.
の工程の前に前記第１の絶縁膜および前記側壁絶縁膜を
マスクとして半導体基板を前記側壁絶縁膜間の距離の１
０分の１以下の深さにエッチングして溝の底面を下に突
起させる工程が挿入されることを特徴とする請求項４記
載のＭＯＳＦＥＴの製造方法。7. The step (3) after the step (2)
Before the step of, the semiconductor substrate is set to a distance of 1 between the sidewall insulating films using the first insulating film and the sidewall insulating films as a mask.
The method of manufacturing a MOSFET according to claim 4, wherein a step of etching to a depth of 1/0 or less to project the bottom surface of the groove downward is inserted.
の工程の前に前記溝の底面下にチャネル不純物をドープ
する工程が挿入されることを特徴とする請求項４記載の
ＭＯＳＦＥＴの製造方法。8. The step (3) after the step (2)
5. The method of manufacturing a MOSFET according to claim 4, wherein a step of doping a channel impurity under the bottom surface of the groove is inserted before the step of.
る側壁絶縁膜がソース・ドレイン領域と同一導電型の不
純物を含んでおり、前記第（５）の工程において行われ
るイオン注入が垂直方向ないし１０°以下の斜め方向か
ら行われることを特徴とする請求項４記載のＭＯＳＦＥ
Ｔの製造方法。9. The sidewall insulating film formed in the step (2) contains impurities of the same conductivity type as the source / drain regions, and the ion implantation performed in the step (5) is performed in the vertical direction. 5. The MOSFE according to claim 4, wherein the process is performed from an oblique direction of 10 to 10 degrees or less.
Method of manufacturing T.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14392396A JPH09326489A (en) | 1996-06-06 | 1996-06-06 | Mosfet and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14392396A JPH09326489A (en) | 1996-06-06 | 1996-06-06 | Mosfet and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326489A true JPH09326489A (en) | 1997-12-16 |
Family
ID=15350250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14392396A Pending JPH09326489A (en) | 1996-06-06 | 1996-06-06 | Mosfet and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326489A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905165B1 (en) * | 2002-12-30 | 2009-06-29 | 주식회사 하이닉스반도체 | A method for forming a transistor of a semiconductor device |
| KR100954421B1 (en) * | 2003-04-01 | 2010-04-26 | 매그나칩 반도체 유한회사 | High Voltage Device and Method for the Same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194362A (en) * | 1988-01-29 | 1989-08-04 | Oki Electric Ind Co Ltd | Buried gate type mosfet and manufacture of the same |
| JPH0684940A (en) * | 1992-09-07 | 1994-03-25 | Sharp Corp | Forming method for semiconductor element |
| JPH07106560A (en) * | 1993-09-29 | 1995-04-21 | Ricoh Co Ltd | Groove type semiconductor device and manufacture of the same |
| JPH0818042A (en) * | 1994-06-30 | 1996-01-19 | Sony Corp | Method for manufacturing mos transistor |
-
1996
- 1996-06-06 JP JP14392396A patent/JPH09326489A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194362A (en) * | 1988-01-29 | 1989-08-04 | Oki Electric Ind Co Ltd | Buried gate type mosfet and manufacture of the same |
| JPH0684940A (en) * | 1992-09-07 | 1994-03-25 | Sharp Corp | Forming method for semiconductor element |
| JPH07106560A (en) * | 1993-09-29 | 1995-04-21 | Ricoh Co Ltd | Groove type semiconductor device and manufacture of the same |
| JPH0818042A (en) * | 1994-06-30 | 1996-01-19 | Sony Corp | Method for manufacturing mos transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905165B1 (en) * | 2002-12-30 | 2009-06-29 | 주식회사 하이닉스반도체 | A method for forming a transistor of a semiconductor device |
| KR100954421B1 (en) * | 2003-04-01 | 2010-04-26 | 매그나칩 반도체 유한회사 | High Voltage Device and Method for the Same |
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