KR0123745B1 - Contact formation method of semiconductor device - Google Patents
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Abstract
Description
제1도는 종래 반도체 장치의 셀프얼라인 콘택구조를 나타낸 단면도이다.1 is a cross-sectional view illustrating a self-aligned contact structure of a conventional semiconductor device.
제2a도 내지 e도는 이중의 스페이서 절연막을 갖는 종래의 반도체 장치의 셀프얼라인 콘택구조 형성 방법을 나타낸 공정순서도.2A to 2E are process flowcharts showing a method for forming a self-aligned contact structure of a conventional semiconductor device having a double spacer insulating film.
제3a도 내지 f도는 본 발명의 실시예에 따른 반도체 장치의 셀프얼라인 콘택구조 형성방법을 나타낸 공정순서도들이다.3A to 3F are process flow charts showing a method for forming a self-aligned contact structure of a semiconductor device according to an embodiment of the present invention.
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 특히 고집적도 및 고신뢰도의 반도체 장치 제조를 가능하게 하는 셀프얼라인 콘택구조 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact of a semiconductor device, and more particularly, to a method for forming a self-aligned contact structure that enables the manufacture of semiconductor devices with high integration and high reliability.
반도체 장치의 고집적화를 위해서는 리소그라피(lithography), 셀구조, 배선과 관련된 새로운 물질 및 절연막과 관련된 물성한계 연구등이 필요하다. 특히 4Mega Bit급 및 16Mega Bit급에서 64Mega Bit급 및 256Mega Bit급으로 그 집적도가 증가하고 있는 DRAM 장치에 있어서, 셀면적의 축소에 따른 접촉창(contact hole)면적의 축소는 필수적이다.Higher integration of semiconductor devices requires research on lithography, cell structure, new materials related to wiring, and physical property limits related to insulating films. In particular, in DRAM devices that have increased in density from 4 Mega Bit class and 16 Mega Bit class to 64 Mega Bit class and 256 Mega Bit class, it is necessary to reduce the contact hole area due to the reduction of cell area.
디자인룰이 0.3㎛-0.4㎛ 정도인 64Mega Bit DRAM 장치에서는, 접촉창을 통상 0.5㎛정도의 피쳐사이즈(feature size)로 형성하더라도 마스크의 미스얼라인(misalign)등에 의해 주변구조물, 즉 게이트 전극이나 비트라인의 노출이 빈번하게 발생하였는데, 이는 게이트 전극과 스토리지 전극 및 비트라인과 스토리지 전극의 접촉을 유발하기 때문에 메모리 장치의 신뢰성 저하에 커다란 요인으로 작용하였다.In a 64 Mega Bit DRAM device having a design rule of about 0.3 μm to 0.4 μm, even if the contact window is formed to a feature size of about 0.5 μm, the peripheral structure, that is, the gate electrode or the like may be caused by misalignment of the mask. The bit line is exposed frequently, which causes contact between the gate electrode and the storage electrode, and the bit line and the storage electrode, which is a significant factor in the deterioration of the reliability of the memory device.
마스크의 미스얼라인등에 의한 주변구조물의 노출이 없으면서도 접촉창의 미소화를 신뢰성있게 달성하기 위한 많은 방법들이 연구개발 되고 있는데, 그중 한가지가 셀프얼라인 콘택(Self-aligned contact)형성 방법이다.Many methods have been researched and developed to achieve the miniaturization of the contact window without the exposure of the peripheral structure by the misalignment of the mask, and one of them is the self-aligned contact formation method.
상기 셀프얼라인 콘택(Self-aligned contact) 형성 방법은 반도체 기판상의 요철부위를 이용하여 에치량을 조절하여 콘택부위만을 오픈시키는 방법으로, 주변 구조물의 높이, 콘택이 형성될 절연물질의 두께 및 식각 방법에 의해 다양한 크기의 콘택을 마스크 사용 없이 얻을 수 있기 때문에, 고집적화에 의해 미소화되는 반도체 장치의 실현에 가장 적합한 방법이다.The self-aligned contact forming method is a method of opening only the contact portion by adjusting the amount of etch using the uneven portion on the semiconductor substrate, the height of the surrounding structure, the thickness of the insulating material to form the contact and the etching Since a contact of various sizes can be obtained without using a mask by the method, it is the most suitable method for realizing a semiconductor device which is miniaturized by high integration.
여기서, 종래의 셀프얼라인 콘택구조의 제조 방법을 제1도 및 제2도를 참조하여 설명한다.Herein, a conventional method for manufacturing a self-aligned contact structure will be described with reference to FIGS. 1 and 2.
제1도는 종래 반도체 장치에서 셀 어레이 영역의 셀프얼라인 콘택구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a self-aligned contact structure of a cell array region in a conventional semiconductor device.
제1도를 참조하여 제조방법을 살펴보면, 필드 산화막(2)이 형성된 반도체 기판(1)상에 게이트 산화막(도시 안됨)을 형성하고, 상기 게이트 산화막 위에 다결정 실리콘 및 절연 물질을 차례로 적층한 다음, 사진식각공정을 통해 상기 절연 물질과 상기 다결정 실리콘을 패턴닝하여 그 상부가 절연막 패턴(4)에 의해 절연되는 게이트 전극(3)을 형성한다.Referring to FIG. 1, a manufacturing method is performed. A gate oxide film (not shown) is formed on a semiconductor substrate 1 on which a field oxide film 2 is formed, and polycrystalline silicon and an insulating material are sequentially stacked on the gate oxide film. The insulating material and the polycrystalline silicon are patterned through a photolithography process to form a gate electrode 3 having an upper portion thereof insulated by the insulating film pattern 4.
이어서, 상기 게이트 전극(3)이 형성된 결과물 전면에 산화막을 침적하고 이를 이방성 식각하여 상기 게이트 전극(3) 및 절연막 패턴(4)측면에 스페이서(5)를 형성한다. 다음에, 결과물 전면에 불순물을 이온주입하여 소오스 및 드레인 영역인 불순물 영역(6)을 형성한 후, 이때 상기 스페이서 형성시 기판 표면에 형성된 게이트 산화막이 함께 식각되어 상기 스페이서 절연막(5)에 의해 셀프얼라인 되는 콘택홀이 형성된다.Subsequently, an oxide film is deposited on the entire surface of the product on which the gate electrode 3 is formed and anisotropically etched to form a spacer 5 on the side of the gate electrode 3 and the insulating film pattern 4. Next, an impurity is implanted into the entire surface of the resultant to form an impurity region 6 which is a source and a drain region. At this time, the gate oxide film formed on the surface of the substrate is etched together when the spacer is formed. Aligned contact holes are formed.
다음에, 상기 셀프얼라인 콘택이 형성된 결과물상에 불순물이 도우핑된 다결정 실리콘을 침적하여 이를 사진식각공정을 이용하여 패터닝하므로서 상기 셀프얼라인 콘택을 통해 불순물 영역(6)에 접속되는 패드 전극(7)을 형성하여 소자를 완성한다.Next, a pad electrode connected to the impurity region 6 through the self-aligned contact is deposited by depositing polycrystalline silicon doped with impurities on the resultant formed self-aligned contact and patterning the same by using a photolithography process ( 7) to complete the device.
한편 반도체 메모리의 집적화로 인한 셀면적의 감소와 함께 열적 예산(thermal budget)의 감소도 필수적으로 따르고 있으며, 이러한 열적 예산의 감소로 n/p형 반도체 소자의 스페이서를 통한 소오스/드레인 영역의 게이트 전극 오버랩에 상당한 어려움을 겪고 있다. 특히 p형 소자의 경우 p단일 소오스/드레인 구조에서는 게이트 전극밑에서 p가 충분히 오버랩되기 위해서는 스페이서가 작아야 하지만 이로인해 n형 소자의 n소오스/드레인간의 펀치 스루우(punch-through)특성을 악화시키기도 한다. 이러한 어려움을 극복하기 위하여 더블 스페이서를 사용하는 방법이 대두되었다.On the other hand, along with the reduction of the cell area due to the integration of semiconductor memory, the thermal budget is also essential, and the reduction of the thermal budget leads to the gate electrode of the source / drain region through the spacer of the n / p type semiconductor device. There is considerable difficulty in overlap. Especially for p-type devices P under the gate electrode in a single source / drain structure The spacers must be small in order for the to fully overlap, but this causes n It also worsens the punch-through characteristics between the source and drain. In order to overcome this difficulty, a method of using a double spacer has emerged.
제2a도 내지 제2e도는 종래의 더블 스페이서를 사용한 셀프얼라인 콘택구조에서, 셀 어레이 및 주변회로 영역의 콘택 구조의 제조 방법을 공정 순서대로 도시한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a contact structure of a cell array and a peripheral circuit region in a self-aligned contact structure using a conventional double spacer in a process order.
제2a도를 참조하면, 필드 산화막(12)이 형성된 반도체 기판(11)상에 게이트 산화막(12')을 형성하고 상기 게이트 산화막(12')위에 다결정 실리콘 및 절연 물질로 차례로 적층하여 다결정 실리콘층 및 제1절연막을 형성한 다음, 사진식각공정을 통해 상기 제1절연막과 다결정 실리콘층을 패터닝하여 그 상부가 제1절연막 패턴(14)에 의해 절연되고 다결정 실리콘층으로 구성되는 게이트 전극(13)을 형성한다. 이어서, 상기 게이트 전극(13)이 형성된 결과물상에 주변회로 영역 및 셀 어레이 영역의 전면에 모두 n불순물을 이온주입(20)하여 n불순물 영역층(15)을 형성한다.Referring to FIG. 2A, a gate oxide film 12 ′ is formed on a semiconductor substrate 11 on which a field oxide film 12 is formed, and a polycrystalline silicon layer is sequentially stacked on the gate oxide film 12 ′ with polycrystalline silicon and an insulating material. And forming a first insulating layer, and then patterning the first insulating layer and the polycrystalline silicon layer through a photolithography process, the upper part of which is insulated by the first insulating layer pattern 14 and formed of a polycrystalline silicon layer. To form. Subsequently, both n and n of the peripheral circuit region and the cell array region are formed on the resultant product on which the gate electrode 13 is formed. Implanting impurities (20) to n The impurity region layer 15 is formed.
제2b도를 참조하면, 상기 제2a도 공정후, 결과물 전면에 제2절연막(16)으로 산화막을 약 1000Å 침적한 후, 주변회로 영역의 p형 소자(a)와 n형 소자(b)가 형성될 영역 및 셀 어레이 영역(c)상에 레지스트를 도포한 후 패터닝하여 n형 소자 영역(b)과 셀 어레이 영역(c)에만 레지스트 패턴(17)을 형성한다.Referring to FIG. 2B, after the process of FIG. 2A, an oxide film is deposited on the entire surface of the resultant with the second insulating film 16, and then the p-type device (a) and the n-type device (b) of the peripheral circuit region are deposited. A resist is applied to the region to be formed and the cell array region c, and then patterned to form the resist pattern 17 only in the n-type device region b and the cell array region c.
제2c도를 참조하면, 상기 레지스트 패턴(17)을 식각마스크로 하여 상기 구조물에 p형 소자가 형성될 부분(a)의 상기 제2절연막(16) 및 게이트 산화막(12')을 이방성 식각하여 상기 p형 소자의 게이트 전극(13) 및 절연막 패턴(14)의 측면에 스페이서 절연막(16a)을 형성한다. 다음에, 결과물 전면에 p불순물 이온(21)을 주입하여 소오스/드레인 영역인 p불순물 영역(18)을 형성한 후 상기 레지스트 패턴(17)을 제거한다.Referring to FIG. 2C, the anisotropic etching of the second insulating layer 16 and the gate oxide layer 12 ′ of the portion (a) where the p-type element is to be formed in the structure using the resist pattern 17 as an etch mask is performed. The spacer insulating film 16a is formed on side surfaces of the gate electrode 13 and the insulating film pattern 14 of the p-type device. Next, p in front of the output Impurity ions 21 are implanted to form the source / drain region p After the impurity region 18 is formed, the resist pattern 17 is removed.
제2d도를 참조하면, 상기 제2c도 후, 결과물 전면에 제3절연막(19)으로 산화막을 다시 약 500Å 침적한 후, 레지스트를 도포하여 상기 구조물에 p형 소자가 형성될 부분과 셀 어레이 영역에 레지스트 패턴(17')을 형성한다.Referring to FIG. 2D, after the second c, the oxide film is deposited on the entire surface of the resultant with the third insulating film 19 again, and then a resist is applied to form a p-type element on the structure and the cell array region. The resist pattern 17 'is formed in this.
제2e도를 참조하면, 상기 레지스트 패턴(17')을 식각마스크로 하여 n형 소자가 형성될 부분의 산화막 침적물을 이방성 식각하여 상기 n형 소자가 형성되는 게이트 전극 및 절연막 패턴 측면에 스페이서(19a)를 약 1500Å을 형성한 다음, 결과물 전면에 n불순물(22)을 이온 주입하여 소오스/드레인인 n불순물 영역(10)을 형성한 후 상기 레지스트 패턴(17')을 제거하여 주변회로 영역의 n/p형 소자를 완성한다.Referring to FIG. 2E, the spacers 19a are formed on the sidewalls of the gate electrode and the insulating layer pattern on which the n-type elements are formed by anisotropically etching oxide film deposits in portions where the n-type elements are to be formed using the resist pattern 17 'as an etching mask. ) Approximately 1500Å, and then n Source / drain n by ion implantation of impurities 22 After the impurity region 10 is formed, the resist pattern 17 'is removed to complete an n / p type element in the peripheral circuit region.
그 다음에, 셀 어레이 영역에 콘택홀 및 패드 전극을 형성하기 위하여, 주변회로 영역은 레지스트 패턴으로 덮고 상기 제1도에 도시한 콘택홀 형성방법과 같이 추가의 공정을 실시한다.Then, in order to form contact holes and pad electrodes in the cell array region, the peripheral circuit region is covered with a resist pattern and an additional process is performed as in the contact hole forming method shown in FIG.
이상의 상기 더블 스페이서를 사용한 셀프얼라인 콘택의 p형 소자는 1000Å의 스페이서로 단일 소오스/드레인을 게이트 전극밑에서 충분히 오버랩 시키면서 n형 소자는 스페이서 형성 이전에 n불순물 이온 주입으로 게이트 전극밑에서 오버랩시킨 다음 약 1500Å의 스페이서로 n불순물 이온을 주입하며 n만에 의한 저항성분을 줄여주는 LDD(lightly doped drain)구조이다.The p-type element of the self-aligned contact using the above double spacer is a spacer of 1000 Å and the n-type element is n before the spacer formation while sufficiently overlapping a single source / drain under the gate electrode. Overlap under the gate electrode by impurity ion implantation and then n Implanting impurity ions n LDD (lightly doped drain) structure reduces resistance caused by bay.
그러나 상기 제2a도 내지 제2e도에 도시한 주변회로 영역이외에 셀 어레이 영역은 상기 제2e도 이후에 콘택홀을 형성하기 위하여 추가의 공정을 진행하여야 하는 단점이 있다. 또한 셀 어레이 영역의 콘택홀 형성시 스페이서의 두께가 커서 콘택 사이즈에 대한 마진을 확보하기 어려운 문제점이 있다.However, in addition to the peripheral circuit regions shown in FIGS. 2A through 2E, the cell array region has a disadvantage in that an additional process must be performed to form a contact hole after the second diagram. In addition, when the contact hole is formed in the cell array region, the thickness of the spacer is large, which makes it difficult to secure a margin for the contact size.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 신뢰성 있는 반도체 장치 제조를 위한 반도체 장치의 콘택홀 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and to provide a method for forming a contact hole in a semiconductor device for manufacturing a reliable semiconductor device.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 콘택구조 형성방법은, 반도체 기판상의 셀 어레이 영역과 주변회로 영역에, 각각 필드 절연막에 의해 분리 절연되고 제1절연층, 제1도전층 및 제2절연층으로 구성되는 게이트 전극 패턴을 형성하는 단계 ; 상기 게이트 전극 패턴을 이온 주입 마스크로 하여, 기판의 전면에 제1불순물을 이온 주입하여 제1불순물 영역을 형성하는 단계 ; 상기 결과물 전면에 걸쳐서 제3절연층을 형성하는 단계 ; 상기 셀 어레이 영역의 상기 게이트 전극 패턴의 측면에 제1스페이서와 그 주변에 상기 반도체 기판을 노출시키는 제1콘택홀들을 형성하는 단계 ; 상기 셀 어레이 영역에 상기 제1콘택홀과 접속되는 제2도전층, 패턴을 형성하는 단계 ; 및 상기 주변회로 영역에 p모스(MOS) 트랜지스터와 LDD(lightly doped drain) 구조의 n모스 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact structure of a semiconductor device, comprising a first insulating layer, a first conductive layer, and a first insulating layer separated from each other by a field insulating film in a cell array region and a peripheral circuit region on a semiconductor substrate. Forming a gate electrode pattern composed of two insulating layers; Forming a first impurity region by ion implanting a first impurity onto the entire surface of the substrate using the gate electrode pattern as an ion implantation mask; Forming a third insulating layer over the entire surface of the resultant product; Forming first contact holes on a side of the gate electrode pattern in the cell array region and exposing the semiconductor substrate around the first spacer; Forming a second conductive layer and a pattern connected to the first contact hole in the cell array region; And forming a p-MOS transistor and an n-MOS transistor having a lightly doped drain (LDD) structure in the peripheral circuit region.
상기 주변회로 영역에 p모스 트랜지스터와 LDD(lightly doped drain) 구조의 n모스 트랜지스터를 형성하는 단계는, 상기 주변회로 영역의 제1부분에 게이트 전극 패턴의 측면에 제2스페이서와 그 주변에 상기 기판을 노출시키는 제2콘택홀들을 형성하는 단계와, 상기 제2스페이서를 정렬축으로 하여 제2불순물을 이온 주입하여 제2불순물 영역을 형성하는 단계와, 상기 결과물 전면에 제4절연층을 형성하는 단계와 상기 주변회로 영역의 제2부분에 형성된 상기 게이트 전극 패턴의 측면에 제3스페이서와 그 주변에 상기 기판을 노출시키는 제3콘택홀들을 형성하는 단계와, 상기 제3스페이서를 정렬축으로 하여 제1불순물을 이온 주입하여 제3불순물 영역을 형성하는 단계를 포함한다.Forming a p-MOS transistor and an n-MOS transistor having a lightly doped drain (LDD) structure in the peripheral circuit region may include forming a second spacer on a side of a gate electrode pattern in a first portion of the peripheral circuit region and the substrate around the substrate. Forming second contact holes exposing the second impurity; forming a second impurity region by ion implanting a second impurity using the second spacer as an alignment axis; and forming a fourth insulating layer on the entire surface of the resultant. And forming third contact holes on the side of the gate electrode pattern formed on the second portion of the peripheral circuit region and exposing the substrate around the third spacer, and the third spacer as an alignment axis. Ion implanting the first impurity to form a third impurity region.
상기 주변회로 영역의 제1부분은 p모스 트랜지스터가 형성되는 영역이며, 상기 주변회로 영역의 제2부분은 n모스 트랜지스터가 형성되는 영역이다.The first portion of the peripheral circuit region is a region where a p MOS transistor is formed, and the second portion of the peripheral circuit region is a region where an n MOS transistor is formed.
또 상기 제1불순물은 n형 불순물로 As 나 P이고 상기 제2불순물은 p형 불순물로 B이다. 상기 제1스페이서와 상기 제2스페이서의 두께는 동일하며 약 1000Å 이하로 형성한다.The first impurity is As or P as an n-type impurity and the second impurity is B as a p-type impurity. The thickness of the first spacer and the second spacer is the same and is formed to about 1000 약 or less.
또한 상기 제3스페이서의 두께는 상기 제2스페이서의 두께보다 두껍게 형성하며, 상기 제1도전층은 폴리실리콘으로 증착하여 형성하거나 폴리사이드 구조로 형성할 수 있다.In addition, the thickness of the third spacer is formed thicker than the thickness of the second spacer, the first conductive layer may be formed by depositing with polysilicon or a polyside structure.
본 발명에 의하면, 이중의 스페이서 공정을 이용하여, 얇은 스페이서(약 1000Å이하)로 콘택의 사이즈에 대한 마진을 확보할 수 있으며, 주변회로 영역의 p모스 트랜지스터는 단일 소오스 및 드레인 영역으로 게이트 전극밑에서 충분히 오버랩되며 n모스 트랜지스터는 제3스페이서를 이용하여 새로운 공정의 추가없이 LDD(lightly doped drain)구조의 반도체 소자를 제작할 수 있다.According to the present invention, using a double spacer process, a thin spacer (about 1000 micrometers or less) can secure a margin for a contact size, and a p-MOS transistor in a peripheral circuit region has a single source and drain region under the gate electrode. The overlapping and n-MOS transistors can be manufactured using a third spacer to fabricate a lightly doped drain (LDD) semiconductor device without adding a new process.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
제3a도 내지 제3f도는 본 발명의 실시예에 의한 반도체 장치의 셀프얼라인 콘택구조 형성방법을 나타낸 공정순서도들이다.3A to 3F are process flowcharts showing a method for forming a self-aligned contact structure of a semiconductor device according to an embodiment of the present invention.
제3a도를 참조하면, 필드 산화막(22)이 형성된 반도체 기판(21)상에 제1절연막으로 게이트 산화막을 형성하고, 상기 게이트 산화막 위에 다결정 실리콘 및 절연 물질을 차례로 적층하여 다결정 실리콘층(제1도전층) 및 제2절연막을 형성한 다음, 사진 식각공정을 통해 상기 제2절연막과 다결정 실리콘층을 패터닝하여 그 상부가 제2절연막 패턴(24)에 의해 절연되고 다결정 실리콘층으로 구성되는 게이트 전극(23)을 형성한다. 상기 제1도전층은 폴리실리콘으로 증착하여 형성하거나 폴리사이드 구조로 형성할 수도 있다. 이어서, 상기 게이트 전극(23)이 형성된 결과물상에 셀 어레이 영역 및 n/p형 모스 트랜지스터가 형성될 주변회로 영역의 전면에 n불순물을 이온 주입(41)하여 n불순물 영역(25)을 형성한다.Referring to FIG. 3A, a gate oxide film is formed as a first insulating film on a semiconductor substrate 21 on which a field oxide film 22 is formed, and polycrystalline silicon and an insulating material are sequentially stacked on the gate oxide film to form a polycrystalline silicon layer (first A conductive layer) and a second insulating layer, and then pattern the second insulating layer and the polycrystalline silicon layer through a photolithography process, the upper part of which is insulated by the second insulating layer pattern 24 and formed of a polycrystalline silicon layer. (23) is formed. The first conductive layer may be formed by depositing with polysilicon or having a polyside structure. Subsequently, n is formed on the front surface of the peripheral circuit region where the cell array region and the n / p type MOS transistor are to be formed on the resultant product on which the gate electrode 23 is formed. Impurity implantation (41) The impurity region 25 is formed.
제3b도를 참조하면, 상기 제2a도 공정후, 결과물 전면에 제3절연막(26)으로 산화막을 침적한 후, 주변회로 영역(e,f)과 셀 어레이 영역(d)의 전면에 레지스트를 도포한 후 패터닝하여 주변회로 영역(e,f)에만 레지스트 패턴(27)을 형성한다. 상기 제3절연막(26)은 본 발명에서는 약 1000Å으로 형성하는데 그 이하로 형성할 수도 있다. 상기 제3절연막(26)은 후 공정에서 스페이서의 역할을 하며 두께를 낮추면, 셀프얼라인 방식에 의한 콘택홀의 형성과 패드 전극의 형성시에 콘택 마진을 확보할 수 있다. 다음에, 상기 레지스트 패턴(27)을 식각마스크로 하여 셀 어레이 영역(d)의 상기 제3절연막(26)을 이방성 식각하여, 셀 어레이 영역의 게이트 전극(23) 및 제2절연막 패턴(24)의 측면에 스페이서(26a)를 형성한다. 상기 스페이서 형성시 기판 표면에 형성된 게이트 산화막이 함께 식각되어 상기 스페이서(26a)에 의해 셀프얼라인 되고 상기 기판이 드러나는 콘택홀이 형성된다.Referring to FIG. 3B, after the process of FIG. 2A, an oxide film is deposited on the entire surface of the resultant with a third insulating film 26, and then a resist is applied to the entire surface of the peripheral circuit regions e and f and the cell array region d. After coating, the resist pattern 27 is formed only in the peripheral circuit regions e and f. In the present invention, the third insulating layer 26 may be formed to about 1000 mW or less. When the third insulating layer 26 serves as a spacer in a later process and has a lower thickness, a contact margin may be secured when forming a contact hole and forming a pad electrode by a self-aligned method. Next, the third insulating layer 26 in the cell array region d is anisotropically etched using the resist pattern 27 as an etch mask, so that the gate electrode 23 and the second insulating layer pattern 24 in the cell array region d are anisotropically etched. The spacer 26a is formed on the side surface of the spacer 26a. When the spacer is formed, the gate oxide layer formed on the surface of the substrate is etched together to form a contact hole self-aligned by the spacer 26a and exposing the substrate.
제3c도를 참조하면, 상기 셀프얼라인 콘택이 형성된 결과물상에 제2도전막으로 불순물이 도우핑된 다결정 실리콘을 침적한 후, 사진식각공정을 이용하여 패터닝하여, 상기 셀프얼라인된 콘택홀을 통해 불순물 영역(25)에 접속되는 패드 전극(28)을 형성한다.Referring to FIG. 3C, polycrystalline silicon doped with impurities with a second conductive layer is deposited on a resultant product on which the self-aligned contact is formed, and then patterned by using a photolithography process to form the self-aligned contact hole. The pad electrode 28 connected to the impurity region 25 is formed.
제3d도를 참조하면, 먼저 상기 레지스트 패턴(27)을 제거한 후, 전면에 다시 레지스트를 도포한 후 셀 어레이 영역과 주변회로 영역의 n형 소자가 형성될 부분에만 레지스트 패턴(29)을 형성한다. 다음에, 주변회로 영역의 p형 소자가 형성될 부분의 산화막을 이방성 식각하여 게이트 전극 및 제2절연막 패턴의 측면에 스페이서 절연막(26a)을 형성한 후, 상기 레지스트 패턴(29)을 마스크로 하여 p불순물 이온(42)을 주입하여 소오스/드레인 영역인 p불순물 영역(30)을 형성한다.Referring to FIG. 3D, first, the resist pattern 27 is removed, and then the resist is coated on the entire surface, and then the resist pattern 29 is formed only at a portion where the n-type elements of the cell array region and the peripheral circuit region are to be formed. . Next, an anisotropic etching of the oxide film of the portion where the p-type element of the peripheral circuit region is to be formed to form a spacer insulating film 26a on the side of the gate electrode and the second insulating film pattern, and then using the resist pattern 29 as a mask p Impurity ions 42 are implanted to form the source / drain region p The impurity region 30 is formed.
제3e도를 참조하면, 상기 레지스트 패턴(29)을 제거하고 셀 어레이 영역과 주변회로 영역의 결과물 전면에 제4절연막(31)으로 산화막을 다시 약 500Å 칩적한다.Referring to FIG. 3E, the resist pattern 29 is removed, and the oxide film is chipped with the fourth insulating layer 31 on the entire surface of the cell array region and the peripheral circuit region.
제3f도를 참조하면, 상기 제3e도후 레지스트를 도포한 후, 셀 어레이 영역과 주변회로 영역의 p형 소자가 형성될 부분에 레지스트 패턴(32a,32b)을 형성한다. 상기 레지스트 패턴(32a,32b)을 식각 마스크로 하여 주변회로 영역의 n형 소자가 형성될 부분의 산화막 침적물을 이방성 식각하여 상기 n형 소자가 형성되는 게이트 전극 및 절연막 패턴 측면에 스페이서(34)를 형성한 다음 결과물 전면에 n불순물을 이온 주입하여 소오스/드레인 영역인 n불순물 영역(33)을 형성하여 소자를 완성한다.Referring to FIG. 3f, after the third e-coating resist is applied, resist patterns 32a and 32b are formed in portions where the p-type elements of the cell array region and the peripheral circuit region are to be formed. The spacers 34 are formed on the sidewalls of the gate electrode and the insulating layer pattern on which the n-type elements are formed by anisotropically etching the oxide deposits on the portions where the n-type elements in the peripheral circuit region are to be formed using the resist patterns 32a and 32b as etch masks. Then n in front of the output Ion implantation of impurities to n source / drain regions The impurity region 33 is formed to complete the device.
본 발명에서, 상기 n형 불순물은 As나 P를 사용하고 p형 불순물은 B를 사용한다. 또 주변회로 영역의 n형 소자는 예를 들면 n모스(MOS : metal oxide semiconductor) 트랜지스터이며 p형 소자는 p 모스 트랜지스터이다.In the present invention, the n-type impurity uses As or P and the p-type impurity uses B. The n-type device in the peripheral circuit area is, for example, an n-MOS (metal oxide semiconductor) transistor, and the p-type device is a p-MOS transistor.
이상의 본 발명에 의하면, 셀프얼라인 콘택을 셀 어레이 영역에 먼저 형성하여 추가의 공정을 하지 않아도 되며, 이중의 스페이서 공정을 이용하여, 얇은 스페이서 절연막(약 1000Å이하)으로 콘택의 사이즈에 대한 마진을 확보할 수 있으며, 주변회로 영역의 p모스 소자는 단일 소오스 및 드레인 영역으로 게이트 전극 밑에서 충분히 오버랩되며 n모스 소자는 상기 스페이서(34)를 이용하여 LDD(lightly doped drain) 구조의 반도체 소자를 제작할 수 있다.According to the present invention, the self-aligned contact is not formed first in the cell array region, and further processing is not necessary. A double spacer process is used to reduce the margin for the contact size with a thin spacer insulating film (about 1000 GPa or less). The p-MOS device in the peripheral circuit region is sufficiently overlapped under the gate electrode with a single source and drain region, and the n-MOS device can fabricate a lightly doped drain (LDD) semiconductor device using the spacer 34. have.
이상, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 당업자의 통상적인 지식의 범위에서 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely, this invention is not limited to this, A deformation | transformation and improvement are possible in the range of the common knowledge of a person skilled in the art.
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