JPH09318975A - 薄膜電界効果型トランジスタ素子アレイおよびその製造 方法 - Google Patents

薄膜電界効果型トランジスタ素子アレイおよびその製造 方法

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JPH09318975A
JPH09318975A JP13715396A JP13715396A JPH09318975A JP H09318975 A JPH09318975 A JP H09318975A JP 13715396 A JP13715396 A JP 13715396A JP 13715396 A JP13715396 A JP 13715396A JP H09318975 A JPH09318975 A JP H09318975A
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electrode line
drain electrode
gate electrode
amorphous silicon
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Takuya Kato
卓哉 加藤
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Abstract

(57)【要約】 【課題】簡略化されたプロセスを使用し、かつ、高品
位，高信頼性を有するＬＣＤを提供する。 【解決手段】金属膜６ａよりなる隣接するゲート電極線
とＩＴＯ膜６ｂからなる画素電極に重なりを設け、画素
電極とゲート電極線の間にアモルファスシリコン半導体
膜４と絶縁膜５の積層膜の孤立パターンを設け、ゲート
電極線とドレイン電極線の交差部にも上記積層膜の孤立
パターンを設け、かつ、ドレイン電極線上の一部に直接
金属膜６ｂの孤立パターンを設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁基板上に設け
られた薄膜電界効果型トランジスタ素子アレイに関し、
特にアクティブマトリックス型液晶ディスプレイに用い
るのに好適な配線電極を有する薄膜電界効果型トランジ
スタ素子アレイおよびその製造方法に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイの需要が高まっ
ているが、中でも薄膜電界効果型トランジスタを一方の
ガラス基板上に一つ一つ画素のスイッチとしてアレイ化
したアクティブマトリックス型液晶ディスプレイが、高
画質ゆえに益々需要が広がっている。このような液晶デ
ィスプレイが今後共発展していくためには、低コスト化
が重要な課題であり、その対策として製造プロセスの簡
略化がある。フォトリソグラフィ（ＰＲ）プロセスの簡
略化に対する従来技術の一例としては２回のＰＲプロセ
スで作成できる構造の薄膜電界効果型トランジスタ素子
を用いたアクティブマトリックス型液晶ディスプレイが
ある。
【０００３】図６（ａ）〜（ｃ）は、このアクティブマ
トリックス型液晶ディスプレイに用いられている第１の
従来例である２回のＰＲプロセスで製造する薄膜電界効
果型トランジスタの構造を示す平面図および断面図であ
る（特表昭５９−５０１５６２）。この従来例の構造
は、Ａ−Ａ′部が薄膜電界効果型トランジスタ、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜２ａが信号
線、金属膜６が制御線、ＩＴＯ膜２ｂが画素電極として
機能する。次に、この従来例の製造工程を説明する。透
光性絶縁基板１上にＩＴＯ膜２とｎ+ アモルファスシリ
コン膜３の積層膜を順次成膜し、リソグラフィ工程を経
てパターンを形成する。次にアモルファスシリコン半導
体膜４、絶縁膜５および金属膜６の積層膜を形成し、リ
ソグラフィ工程を経てパターンを形成する。この際ＩＴ
Ｏ膜２ａ，２ｂ上のｎ+ アモルファスシリコン膜３も除
去される。このように通常６〜７枚のマスクパターンが
必要であるのに対して、この従来例においては２回のＰ
Ｒプロセスで薄膜電界効果型トランジスタ素子アレイを
形成している。
【０００４】第２の従来例として、上記した第１の従来
例において、ＩＴＯ膜２ａに断線が生じた場合の補強を
目的としてｎ+ アモルファスシリコン膜３をＩＴＯ膜２
ａ上の一部に残すことが提案されている（特表昭６２−
５００７４５）。図７（ａ）〜（ｃ）はこの従来例を説
明するための平面図および断面図である。この従来例の
製造工程は、金属膜６ａ，６ｂの形成までは第１の従来
例と同じであり、リソグラフィ工程を経てパターンを形
成する際に、ＩＴＯ膜２ａ上の一部にアモルファスシリ
コン半導体膜４、絶縁膜５および金属膜６ａの積層膜パ
ターンとは孤立させてｎ+ アモルファスシリコン膜、ア
モルファスシリコン半導体膜４、絶縁膜５および金属膜
６ｂの積層膜パターンを残存させている。したがって、
この従来例における信号線部の構造は、Ｃ−Ｃ′線断面
図である（ｃ）図よりわかるようにＩＴＯ膜２ａ、ｎ+
アモルファスシリコン膜３、アモルファスシリコン半導
体膜４、絶縁膜５および金属膜６ｂの積層構造になって
いる。これによりＩＴＯ膜２ａに断線が生じた場合にも
ｎ+ アモルファスシリコン膜３により電気的接続が保た
れる構造になっている。
【０００５】図８（ａ）〜（ｃ）にドレイン線の低抵抗
化を図った第３の従来例の構造を示す。この構造におい
ては、ＩＴＯ膜２ａ上に第１金属膜１０が設けられドレ
イン線が低抵抗になっている。この従来例の製造方法
は、ＩＴＯ膜２ａ，２ｂとｎ+アモルファスシリコン膜
３のパターン形成までは第１の従来例と同じであり、続
いて第１金属膜１０のパターン形成を行ない、その後ア
モルファスシリコン半導体膜３の形成以降は第１の従来
例と同じである。したがって、３回のＰＲプロセスによ
り本構造の低抵抗ドレイン線を実現できる。
【０００６】
【発明が解決しようとする課題】第１の問題点は、第
１，第２の従来例においては、信号線の抵抗が非常に大
きく、画面を大きくした場合に信号入力端より離れた位
置でドレイン信号の遅延により、液晶ディスプレイの正
しい表示が行なわれなくなる点である。その理由は、第
１の従来例においては、信号線が比抵抗が大きいＩＴＯ
膜２ａ単層となることであり、第２の従来例において
は、信号線を構成する積層膜のなかで電気的に寄与する
のはＩＴＯ膜２ａとｎ+ アモルファスシリコン膜３の積
層膜であり、いずれも比抵抗が大きいためである。
【０００７】第２の問題点は、第１〜第３の従来例にお
いては、画素電極と隣接ドレイン電極線の間にリーク電
流が生じるために画素へ書き込まれる電圧が低下し、液
晶ディスプレイの表示が正常でなくなる点である。その
理由は、ゲート電極線が全領域にわたってアモルファス
シリコン半導体膜４、絶縁膜５、および金属部６ａの積
層構造になっており、画素電極と隣接ドレイン電極線の
間に寄与トランジスタが存在するためである。
【０００８】第３の問題点は、第１〜第３の従来例にお
いては、画素電極の電位変動を抑えるための補助容量を
形成できない点である。その理由は、補助容量を画素電
極と前段のゲート電極との間に形成するために、画素電
極パターンすなわちＩＴＯ膜２ｂを前段のゲート電極線
と重ねると、前項で説明した寄与トランジスタを介し
て、画素電極とドレイン電極線の間でリーク電流が生
じ、画素電位を正常に保つことが困難なためである。
【０００９】本発明の目的は、上記欠点を排除し、ドレ
イン信号の遅延が少なく、画素電極と隣接ドレイン電極
線の間のリーク電流が小さく、前段のゲート電極線を対
向電極とする補助容量を設けることができ、かつ、少な
いマスク数で作成可能な薄膜電界効果トランジスタ素子
アレイおよびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の薄膜電界効果型
トランジスタ素子アレイは、隣接するゲート電極線と画
素電極が重なり部を有し、重なり部の画素電極とゲート
電極線の間にアモルファスシリコン半導体膜とゲート絶
縁膜の積層膜の孤立パターンを有し、ゲート電極線とド
レイン電極線の交差部にも上記積層膜の孤立パターンを
有し、かつドレイン電極線上の一部にドレイン電極線に
接するようにゲート金属膜の孤立パターンを有してい
る。
【００１１】また、本発明の薄膜電界効果型トランジス
タ素子アレイの製造方法は、アモルファスシリコン半導
体膜およびゲート絶縁膜の積層膜のパターニングを行な
い、薄膜トランジスタの半導体層およびゲート絶縁膜の
パターン、画素電極とゲート電極線の間で形成される補
助容量の容量絶縁膜のパターン、およびドレイン電極線
とゲート電極線の交差部における層間分離絶縁膜のパタ
ーンを分離させる工程と、低抵抗金属膜のパターニング
を行ないゲート電極線を形成すると同時に、ドレイン電
極線上の一部にも低抵抗金属膜を残存させる工程とを有
する。
【００１２】本発明の薄膜電界効果型トランジスタ素子
アレイは、ドレイン電極線上に直接金属膜を有している
のでドレイン配線抵抗が小さくドレイン信号の遅延が少
ない。また、トランジスタ部分のアモルファスシリコン
半導体膜のパターンが孤立しているので画素電極と隣接
ドレイン電極間には寄生トランジスタが存在せず、リー
ク電流が発生しない。また、画素電極と前段のゲート電
極線の重なり部に存在するアモルファスシリコン半導体
膜のパターンも孤立しているので隣接ドレイン電極線と
の間のリーク電流が発生しない補助容量を形成すること
ができる。
【００１３】本発明の薄膜電界効果型トランジスタ素子
アレイの製造方法は、薄膜トランジスタの半導体層パタ
ーン、補助容量の容量絶縁膜パターン、およびドレイン
電極とゲート電極線の交差部における層間分離絶縁膜パ
ターンを同時に形成できるので製造工程が簡略化されて
いる。また、ドレイン電極線の配線抵抗を小さくするた
めのゲート金属膜のパターンをゲート電極線パターンと
同時に形成することができるので、さらに簡略化された
製造方法となっている。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施の形態を説明
するための平面図であり、図２（ａ），（ｂ）は図１の
Ａ−Ａ′線、Ｂ−Ｂ′線断面図である。ガラスなどの透
光性絶縁基板１上に、厚さ約５００オングストロームの
ＩＴＯ膜２ａからなるドレイン電極線およびＩＴＯ膜２
ｂからなる画素電極が形成されている。ドレイン電極線
幅は１０μｍ程度である。ＩＴＯ膜２ａとＩＴＯ膜２ｂ
の間に、厚さ約５００オングストロームのアモルファス
シリコン半導体膜４と厚さ約３０００オングストローム
の絶縁膜５が設けられ孤立パターンを形成している。Ｉ
ＴＯ膜２ａ，２ｂとアモルファスシリコン半導体膜４の
間には厚さ１００オングストローム程度のｎ+ アモルフ
ァスシリコン膜３が形成されている。絶縁膜５上には金
属膜６ａが形成されており、これらＩＴＯ膜２ａ，２
ｂ，ｎ+ アモルファスシリコン膜３、アモルファスシリ
コン半導体膜４、絶縁膜５、および金属膜６ａにより薄
膜電界効果型トランジスタが構成されている。
【００１５】アモルファスシリコン半導体膜４のパター
ンが孤立しているため、隣接ドレイン電極線との間に寄
生トランジスタが存在せず画素電極と隣接ドレイン電極
線の間のリーク電流が発生しない構造となっている。ま
た、隣接するゲート電極線と画素電極が重なり部を有
し、交差部の画素電極とゲート電極線の間にｎ+ アモル
ファス半導体膜３、アモルファスシリコン半導体膜４お
よび絶縁膜５の積層膜のパターンが孤立して設けられて
いる。この部分は画素電極の電位変動を小さく抑えるた
めの補助容量として機能する。したがって、本実施の形
態の構造は信頼性の高い構造となっている。積層膜のパ
ターンが孤立して設けられているので、補助容量と隣接
ドレイン電極線の間にリーク電流が発生することもな
い。また、ゲート電極線とドレイン電極線の交差部のド
レイン電極線とゲート電極線の間にも、アモルファスシ
リコン半導体膜４と絶縁膜５が孤立パターンとして設け
られており、層間分離絶縁膜の役割を果たしている。ま
た、ドレイン電極線を構成するＩＴＯ膜２ａ上に直接低
抵抗の金属膜６ｂが形成されている。これにより、ドレ
イン電極線の配線抵抗が小さくなり信号の遅延を小さく
することができる。
【００１６】このように、本実施の形態の薄膜電界効果
型トランジスタ素子アレイは、前段のゲート電極線を対
向電極とする補助容量を有し、補助容量とドレイン電極
線との間および画素電極と隣接ドレイン電極線との間の
リーク電流がなく、かつドレイン電極線の配線抵抗が小
さい構造となっている。したがって、大画面化に適し、
かつ信頼性の高い構造となっている。
【００１７】次に本実施の形態の製造方法について図面
を用いて説明する。図３（ａ）〜（ｉ）は本実施の形態
の製造工程を説明するための平面図および断面図であ
る。図３（ａ）の平面図と、そのＡ−Ａ′線，Ｂ−Ｂ′
線断面図である図３（ｂ），（ｃ）に示すように、透光
性絶縁基板１上にスパッタリング法によりＩＴＯ膜を約
５００オングストローム形成し、続いてＣＶＤ法により
ｎ+ アモルファスシリコン膜３を約１００オングストロ
ーム形成する。通常のフォトリソグラフィ工程を経てド
レイン電極線パターンおよび画素電極パターンを形成す
る。ドレイン電極線パターンおよび画素電極パターンは
ＩＴＯ膜２ａ，２ｂとｎ+ アモルファスシリコン膜３の
積層構造となっている。
【００１８】続いて、図３（ｄ）の平面図と、そのＡ−
Ａ′線，Ｂ−Ｂ′線断面図である図３（ｅ），（ｆ）に
示すように、ＣＶＤ法によりアモファスシリコン半導体
膜４を約５００オングストローム、シリコン窒化膜７を
約３０００オングストローム形成する。通常のフォトリ
ソグラフィ工程を経て薄膜トランジスタの半導体層およ
びゲート絶縁膜の積層膜パターン、画素電極とゲート電
極線の間で形成される補助容量の容量絶縁膜パターンお
よびドレイン電極線とゲート電極線の交差部における層
間分離絶縁膜パターンを同時に形成する。これら積層膜
パターン、容量絶縁膜パターンおよび層間分離絶縁膜パ
ターンは、すべてアモルファス半導体膜４とシリコン窒
化膜７の積層パターンである。
【００１９】次に、図３（ｇ）の平面図と、そのＡ−
Ａ′線、Ｂ−Ｂ′線断面図である図３（ｈ），（ｉ）に
示すように、スパッタリング法によりクロム膜を約２０
００オングストローム形成する。通常のフォトリソグラ
フィ工程を経てクロム膜８ａからなるゲート電極線パタ
ーンを形成すると同時に、ドレイン電極線上にもクロム
膜８ｂを残存させたパターンを形成する。
【００２０】以上のような方法により、前段のゲート電
極線を対向電極とする補助容量を有し、補助容量とドレ
イン電極線との間および画素電極と隣接ドレイン電極線
との間のリーク電流がなく、かつドレイン電極線の配線
抵抗が小さい薄膜電界効果型トランジスタ素子アレイが
実現できる。本実施の形態の製造方法によれば、薄膜ト
ランジスタの半導体層およびゲート絶縁膜の積層パター
ン、補助容量の容量絶縁膜パターンおよび層間分離絶縁
膜パターンを同時に形成でき、かつ、ゲート電極線パタ
ーンとドレイン電極線を低抵抗化させるパターンを同時
に形成することができるのでリソグラフィ工程が３回で
済む。したがって、非常に簡略化された製造方法になっ
ている。
【００２１】図４（ａ）〜（ｃ）は、本発明の第２の実
施の形態を説明するための平面図および断面図である。
この実施の形態が第１の実施の形態と異なる主な点は、
アモルファスシリコン半導体膜４の下側全領域にｎ+ ア
モルファスシリコン膜３が形成されている点である。第
１の実施の形態においては、ＩＴＯ膜２の上部にのみｎ
+ アモルファスシリコン膜３が形成されていた。この実
施の形態においては、ｎ+ アモルファスシリコン膜３の
膜厚は１０オングストローム程度と非常に薄くすること
により、トランジスタのオフ抵抗を非常に高く保ってい
る。また、この実施の形態においては、ゲート金属膜に
アルミニウム膜９ａを使用することによりゲート電極線
の配線抵抗をより小さくしている。さらに、ドレイン電
極線と接している金属膜もアルミニウム膜９ｂとなって
おり、ドレイン電極線の配線抵抗もさらに小さくなって
いる。もちろん、この実施の形態の薄膜電界効果型トラ
ンジスタ素子アレイは、第１の実施の形態と同様に前段
のゲート電極線を対向電極とする補助容量を有し、補助
容量とドレイン電極との間および画素電極と隣接ドレイ
ン電極線との間のリーク電流が発生しない構造になって
いる。
【００２２】次にこの実施の形態の製造方法について図
面を用いて説明する。図５（ａ）〜（ｉ）はこの実施の
形態の製造工程を説明するための平面図および断面図で
ある。図５（ａ）の平面図と、そのＡ−Ａ′線、Ｂ−
Ｂ′線断面図である図５（ｂ），（ｃ）に示すように、
透光性絶縁基板１上にスパッタリング法によりＩＴＯ膜
を約５００オングストローム形成する。通常のリソグラ
フィ工程を経てＩＴＯ膜２ａよりなるドレイン電極線パ
ターンおよびＩＴＯ膜２ｂよりなる画素電極パターンを
形成する。
【００２３】次に図５（ｄ）の平面図と、そのＡ−Ａ′
線、Ｂ−Ｂ′線断面図である図５（ｅ），（ｆ）に示す
ように、ＣＶＤ装置内でＡｒガス中にＰＨ3 ガスを添加
してプラズマ処理を施し、全面にリンをドーピングす
る。続いて、アモルファスシリコン半導体膜４を約５０
０オングストローム、シリコン窒化膜７を約３０００オ
ングストローム堆積すると、リンがアモルファスシリコ
ン半導体膜４中へ拡散し、ｎ+ アモルファスシリコン膜
３、アモルファスシリコン半導体膜４およびシリコン窒
化膜７の積層膜が形成される。通常のリソグラフィ工程
を経て薄膜トランジスタのｎ+ アモルファスシリコン膜
３とアモルファスシリコン半導体膜４とゲート絶縁膜で
あるシリコン窒化膜７との積層膜パターン、画素電極と
ゲート電極線の間で形成される補助容量の絶縁膜パター
ン、およびドレイン電極線とゲート電極線の交差部にお
ける層間分離絶縁膜パターンを同時に形成する。次に、
図５（ｇ）の平面図と、そのＡ−Ａ′線、Ｂ−Ｂ′線断
面図である図５（ｈ），（ｉ）に示すように、スパッタ
リング法によりアルミニウム膜を１０００オングストロ
ーム程度形成する。通常のフォトリソグラフィ工程を経
てアルミニウム膜９ａよりなるゲート電極パターンを形
成すると同時にドレイン電極線にもアルミニウム膜９ｂ
を残存させたパターンを形成する。
【００２４】以上のような方法により、図４に示した薄
膜電界効果型トランジスタ素子アレイが実現できる。こ
の実施の形態の製造方法によれば、第１の実施の形態と
同様にフォトリソグラフィ工程が３回で済む。さらに、
第１の実施の形態の製造方法ではｎ+ アモルファスシリ
コン膜の成長工程が孤立して必要であったのに対し、こ
の実施の形態の製造方法では、一続きのＣＶＤ工程によ
りｎ+ アモルファスシリコン膜３、アモルファスシリコ
ン半導体膜４、およびゲート絶縁膜となるシリコン窒化
膜７を形成することができるので、第１の実施の形態の
製造方法よりＣＶＤ工程が少なくなっている。したがっ
て、非常に簡略化された製造方法になっている。
【００２５】以上述べた２つの実施の形態においては、
ゲート金属膜がクロム膜あるいはアルミニウム膜の場合
について説明したが、本発明のゲート金属膜はこれら２
種類に限定されることなく、タンタル膜、モリブデン
膜、タングステン膜、あるいは各種合金膜でも良いこと
は言うまでもない。
【００２６】
【発明の効果】以上述べた本発明の第１の効果は、ドレ
イン電極線の配線抵抗を小さくし、信号の遅延を小さく
することができ、したがって、画面サイズが大きくなっ
ても液晶ディスプレイを正常に動作させることができる
点である。その理由は、ドレイン電極線の一部がＩＴＯ
膜とゲート金属膜の積層構造となっており、ゲート金属
膜がドレイン電極線の配線抵抗を小さくするためであ
る。
【００２７】第２の効果は、画素電極と隣接ドレイン電
極線の間にリーク電流が発生しないので、画素に正常な
電位を書き込むことができ、液晶ディスプレイの表示を
正常に行なうことができ点である。その理由は、画素電
極と隣接ドレイン電極線の間に寄生トランジスタが存在
しないからである。
【００２８】第３の効果は画素電極の電位変動を抑える
ための補助容量を設けることができ、信頼性の高い液晶
ディスプレイを提供することができる点である。その理
由は、補助容量とドレイン電極線の間に寄生トランジス
タが存在しないからである。第４の効果は、簡略化され
た製造プロセスを用いることができるの製造コストを小
さくできる点である。その理由は、薄膜トランジスタの
半導体層およびゲート絶縁膜の積層パターン、補助容量
の容量絶縁膜パターン、および層間分離絶縁膜パターン
を同時に形成し、かつ、ゲート電極線とドレイン電極線
を低抵抗化させる電極パターンを同時に形成しているか
らである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の平面図である。
【図２】（ａ），（ｂ）は図１のＡ−Ａ′線，Ｂ−Ｂ′
線断面図である。
【図３】（ａ）〜（ｉ）は本発明の第１の実施の形態の
製造方法を説明するための平面図および断面図である。
【図４】（ａ）〜（ｃ）は本発明の第２の実施の形態の
平面図および断面図である。
【図５】（ａ）〜（ｉ）は本発明の第２の実施の形態の
製造方法を説明するための平面図および断面図である。
【図６】（ａ）〜（ｃ）は、第１の従来例を示す平面図
および断面図である。
【図７】（ａ）〜（ｃ）は、第２の従来例を示す平面図
および断面図である。
【図８】（ａ）〜（ｃ）は、第３の従来例を示す平面図
および断面図である。
【符号の説明】
１ 透光性絶縁基板 ２ａ，２ｂ ＩＴＯ膜 ３ ｎ+ アモルファスシリコン膜 ４ アモルファスシリコン半導体膜 ５ 絶縁膜 ６ａ，６ｂ 金属膜 ７ シリコン窒化膜 ８ａ，８ｂ クロム膜 ９ａ，９ｂ アルミニウム膜 １０ 第１金属膜 １１ 第２金属膜

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 透光性絶縁基板上に、透明導電膜からな
    るドレイン電極線および画素電極が設けられ、前記ドレ
    イン電極線と画素電極の間に半導体膜、ゲート絶縁膜お
    よびゲート電極が積層された薄膜電界効果型トランジス
    タ素子アレイにおいて、隣接するゲート電極線と前記画
    素電極の一部が重なっており、この重なり部の画素電極
    とゲート電極線の間に前記半導体膜および前記ゲート絶
    縁膜が孤立して設けられることにより補助容量が構成さ
    れ、ゲート電極線とドレイン電極線の交差部のドレイン
    電極線とゲート電極線の間にも前記半導体膜および前記
    ゲート絶縁膜が孤立して設けられることにより層間分離
    絶縁膜が構成されかつ前記ドレイン電極線上のゲート電
    極線との交差部を除いた大部分に、前記ドレイン電極線
    に接するように前記ゲート電極と同一の金属膜が設けら
    れていることを特徴とする薄膜電界効果型トランジスタ
    素子アレイ。
  2. 【請求項２】 前記半導体膜の一部領域あるいは全領域
    の下側にｎ+ 型アモルファスシリコン膜が存在すること
    を特徴とする請求項１記載の薄膜電界効果型トランジス
    タ素子アレイ。
  3. 【請求項３】 透光性絶縁基板上あるいは透光性絶縁基
    板上に形成された絶縁膜上に、透明導電膜とｎ+ 型アモ
    ルファスシリコン膜の第１積層膜を形成する工程と、こ
    の第１積層膜のパターニングを行ないドレイン電極線お
    よび画素電極を形成する工程と、アモルファスシリコン
    半導体膜とゲート絶縁膜の第２積層膜を形成する工程
    と、この第２積層膜のパターニングを行ない薄膜トラン
    ジスタの半導体層およびゲート絶縁膜、画素電極とゲー
    ト電極線の間で形成される補助容量の容量絶縁膜、およ
    びドレイン電極線とゲート電極線の交差部における層間
    分離絶縁膜間を分離させる工程と、低抵抗金属膜を形成
    する工程と、この低抵抗金属膜のパターニングを行ない
    ゲート電極線を形成すると同時に、ドレイン電極線上の
    一部にも前記低抵抗金属膜を残存させる工程とを有する
    ことを特徴とする薄膜電界効果型トランジスタ素子アレ
    イの製造方法。
  4. 【請求項４】 透光性絶縁基板上あるいは透光性絶縁基
    板上に形成された絶縁膜上に透明導電膜を形成する工程
    と、この透明導電膜のパターニングを行ないドレイン電
    極線および画素電極を形成する工程と、表面にリンをド
    ーピングする工程と、アモルファスシリコン半導体膜と
    ゲート絶縁膜の第２積層膜を形成すると同時に前記リン
    をアモルファスシリコン半導体膜中へ拡散させることに
    よりｎ+ アモルファスシリコン膜とアモルファスシリコ
    ン半導体膜とゲート絶縁膜の第３積層膜を形成する工程
    と、この第３積層膜のパターニングを行ない薄膜トラン
    ジスタの半導体層およびゲート絶縁膜、画素電極とゲー
    ト電極線の間で形成される補助容量の容量絶縁膜、およ
    びドレイン電極線とゲート電極線の交差部における層間
    分離絶縁膜を分離させる工程と、低抵抗金属膜を形成す
    る工程と、この低抵抗金属膜のパターニングを行ないゲ
    ート電極線を形成すると同時に、ドレイン電極線上の一
    部にも前記低抵抗金属膜を残存させる工程とを有するこ
    とを特徴とする薄膜電界効果型トランジスタ素子アレイ
    の製造方法。
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