JPH07110495A

JPH07110495A - アクティブマトリクス型液晶表示装置

Info

Publication number: JPH07110495A
Application number: JP25670693A
Authority: JP
Inventors: Masuyuki Ota; 益幸太田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-10-14
Filing date: 1993-10-14
Publication date: 1995-04-25

Abstract

(57)【要約】【目的】データライン（映像信号配線）を、透明導電材
料を用い、画素電極と同じ工程で形成し、工程を短縮
し、かつ、データラインの配線抵抗を下げ、大画面高精
細の液晶表示装置に対応する。【構成】正スタガ構造の薄膜トランジスタをマトリクス
状に有する透過型のアクティブマトリクス方式液晶表示
装置において、データライン（映像信号配線）を、二層
構造にし、第一層を透明導電材料で形成し、第二層を第
一層に電気メッキして金属材料を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に係り、
特に、薄膜トランジスタ等を使用したアクティブマトリ
クス方式の液晶表示装置に関する。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶表示装
置は、マトリクス状に配列された複数の画素電極のそれ
ぞれに対応して非線形素子（スイッチング素子）を設け
たものである。各画素における液晶は理論的には常時駆
動(デューティ比１.０）されているので、時分割駆動方
式を採用している、いわゆる単純マトリクス方式と比べ
てアクティブ方式はコントラストが良く、特にカラー液
晶表示装置では欠かせない技術と成りつつある。スイッ
チング素子として代表的なものは薄膜トランジスタ（Ｔ
ＦＴ）がある。

【０００３】なお、薄膜トランジスタを使用したアクテ
ィブマトリクス方式の液晶表示装置は、例えば、特開昭
63−309921号公報や、「冗長構成を採用した１２.５型
アクティブマトリクス方式カラー液晶ディスプレイ」，
日経エレクトロニクス，頁１９３〜２１０，１９８６年
１２月１５日，日経マグロウヒル社発行で知られてい
る。

【０００４】

【発明が解決しようとする課題】アクティブマトリクス
方式の液晶表示装置は、コストを低減するために、工程
数の削減、特に写真処理回数の削減が必須である。その
ためには、画素電極と配線材料（データライン）を同一
にして、１回の写真処理により、加工形成することが最
も有効である。しかし、画素電極は、光を透過すること
が必須であり、代表的な透明伝導体であるＩＴＯ（イン
ジウムーチンーオキサイド）が使われているが、ＩＴＯ
の比抵抗は金属材料に比べ、一桁以上高いので配線材料
として用いることは難しかった。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、第一の装置として、正スタガ構造の薄膜
トランジスタをマトリクス状に有する透過型のアクティ
ブマトリクス方式液晶表示装置において、データライン
（映像信号配線）が、二層構造であり、第一層が透明導
電材料で形成され、第二層が金属材料で形成され、第一
層，第二層の順に積層されており、第一層と画素電極が
同層，同一材料，同工程で形成され、前記第二層が第一
層に電気メッキして成る金属材料で形成されていること
を特徴とするアクティブマトリクス方式液晶表示装置を
構成したものである。

【０００６】第一の装置を含む第二の装置として、有効
表示エリアが対角１２.５インチ以上を有し、走査線数
７６８ライン以上かつ２５６階調以上、または、走査線
数１０２４ライン以上の性能を有することを特徴とする
アクティブマトリクス方式液晶表示装置を構成したもの
である。

【０００７】

【作用】データライン（映像信号配線）を、透明導電材
料を用いることで、画素電極と同じ工程で形成できるの
で、工程が短縮でき、さらに、データラインに電気メッ
キすることにより、写真処理をしないで、選択的にデー
タラインのみに金属材料を形成することができるので、
画素電極は透明のまま、光を透過する機能を有し、か
つ、金属材料により、データラインの配線抵抗を下げる
ことが可能となる。図１３にデータラインに透明導電材
料であるＩＴＯを用いた時の、ディスプレイの大きさに
対する映像信号電圧の立上り時間の関係を示す。また、
同時にディスプレイの大きさ（それに伴う精細度）に対
する一水平ラインの走査期間の関係を示す。図中の３
τ，５τ，６τは、それぞれ、９５％，９９.３％，９
９.８％まで立ち上がる時間を示し、{（）内は、それ
ぞれ表示可能な階調数を示す。}ＴＶ，ＶＧＡ，ＸＧ
Ａ，１０００lines はそれぞれ、精細度のスペックを示
す。ＩＴＯは、多結晶ＩＴＯで、シート抵抗は４Ω／□
（膜厚２８０ｎｍ）である。例えば、１２.５インチ，
ＶＧＡクラスの液晶表示装置には、１２８階調（２０９
万色）までは、映像信号の立上り時間が一走査期間より
も短いので、ＩＴＯ単層でも可能であるが、それ以上
（例えば、１２.５インチＶＧＡ２５６階調，１７イン
チ１０００lines 等以上）の液晶表示装置には、ＩＴＯ
単層では不可能である。図１４にディスプレイの大きさ
（それに伴う精細度）に対するデータラインに要求され
るシート抵抗の最大許容値を示す。１７インチ１０００
lines 以上の液晶表示装置には、シート抵抗１Ω／□以
下が要求される。しかし、ＩＴＯのシート抵抗は、４Ω
／□程度が限界である（膜厚を増やすと透過率が減少
し、また、ゲートラインがデータラインを乗り越えると
きに断線する）。そこで、ＩＴＯで形成されたデータラ
インに電気メッキで金属材料を形成することによって、
シート抵抗１Ω／□以下の要求を満たすことができ、１
７インチ1000lines 以上のフルカラー（１６７０万色）
の液晶表示装置にも対応できる。

【０００８】

【実施例】以下、アクティブマトリクス方式のカラー液
晶表示装置にこの発明を適用した実施例を説明する。

【０００９】図１はこの発明が適用されるアクティブマ
トリクス方式カラー液晶表示装置の一画素とその周辺を
示す平面図、図２は図１のＡ−Ａ′切断線における断面
を示す図、図３は図１のＢ−Ｂ′切断線における断面図
である。

【００１０】図１に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素には薄膜トラン
ジスタＴＦＴ，透明画素電極ＩＴＯ１が形成されてい
る。走査信号線ＧＬは図では左右方向に延在し、上下方
向に複数本配置されている。映像信号線ＤＬは上下方向
に延在し、左右方向に複数本配置されている。

【００１１】図２に示すように、液晶層ＬＣを基準にし
て下部透明ガラス基板ＳＵＢ１，上部透明ガラス基板Ｓ
ＵＢ２があり、透明ガラス基板ＳＵＢ１，ＳＵＢ２の両
面にはディップ処理等によって形成された酸化シリコン
膜ＳＩＯが設けられている。下部透明ガラス基板ＳＵＢ
１の内側（液晶ＬＣ側）の表面には、薄膜トランジスタ
ＴＦＴおよび透明画素電極ＩＴＯ１，保護膜ＰＳＶ１，
下部配向膜ＯＲＩ１が順次積層して設けられている。

【００１２】また、上部透明ガラス基板ＳＵＢ２の内側
（液晶ＬＣ側）の表面には、遮光膜ＢＭ，カラーフィル
タＦＩＬ，平坦化膜ＰＳＶ２，共通透明画素電極ＩＴＯ
２（ＣＯＭ）および上部配向膜ＯＲＩ２が順次積層して
設けられている。

【００１３】図４は上下のガラス基板ＳＵＢ１，ＳＵＢ
２を含む表示パネルＰＮＬのマトリクス（ＡＲ）周辺の
要部平面を、図５はその周辺部を更に誇張した平面を、
図６は図４及び図５のパネル左上角部に対応するシール
部ＳＬ付近の拡大平面を示す図である。また、図７は、
左側に走査回路が接続されるべき外部接続端子ＧＴＭ付
近の断面図である。同様に図８は、映像信号駆動回路が
接続されるべき外部接続端子ＤＴＭ付近の断面図であ
る。

【００１４】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のためどの品種でも標準化さ
れた大きさのガラス基板を加工してから各品種に合った
サイズに小さくし、いずれの場合も一通りの工程を経て
からガラスを切断する。図４ないし図６は後者の例を示
すもので、図４，図５の両図とも上下基板ＳＵＢ１，Ｓ
ＵＢ２の切断後を、図６は切断前を表しており、ＬＮは
両基板の切断前の縁を、ＣＴ１とＣＴ２はそれぞれ基板
ＳＵＢ１，SUB2の切断すべき位置を示す。いずれの場合
も、完成状態では外部接続端子群Ｔｇ，Ｔｄ（添字略）
が存在する（図で上下辺と左辺の）部分はそれらを露出
するように上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ
１よりも内側に制限されている。端子群Ｔｇ，Ｔｄはそ
れぞれ後述する走査回路接続用端子ＧＴＭ，映像信号回
路接続用端子ＤＴＭとそれらの引出配線部を集積回路チ
ップＣＨＩが搭載されたテープキャリアパッケージＴＣ
Ｐの単位に複数本まとめて名付けたものである。各群の
マトリクス部から外部接続端子部に至るまでの引出配線
は、両端に近づくにつれ傾斜している。これは、パッケ
ージＴＣＰの配列ピッチ及び各パッケージＴＣＰにおけ
る接続端子ピッチに表示パネルＰＮＬの端子ＤＴＭ，Ｇ
ＴＭを合わせるためである。

【００１５】透明ガラス基板ＳＵＢ１，ＳＵＢ２の間に
はその縁に沿って、液晶封入口INJを除き、液晶ＬＣを
封止するようにシールパターンＳＬが形成される。シー
ル材は、例えば、エポキシ樹脂から成る。上部透明ガラ
ス基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少な
くとも一箇所において、本実施例ではパネルの４角で銀
ペースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１
側に形成されたその引出配線ＩＮＴに接続されている。
この引出配線ＩＮＴは後述するゲート端子ＧＴＭ，ドレ
イン端子ＤＴＭと同一製造工程で形成される。

【００１６】配向膜ＯＲＩ１，ＯＲＩ２，透明画素電極
ＩＴＯ１,共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１，ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１，上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００１７】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側，上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。

【００１８】次に、図１，図２に戻り、ＴＦＴ基板ＳＵ
Ｂ１側の構成を詳しく説明する。

【００１９】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００２０】各画素には一つ以上の薄膜トランジスタＴ
ＦＴが設けられる。薄膜トランジスタＴＦＴは、下部透
明ガラス基板ＳＵＢ１面から順に、ソース電極ＳＥ，ド
レイン電極ＤＥ，ｎ＋型（導電型決定不純物リンがドー
プされている）非晶質シリコン（ｎ＋型ａ−Ｓｉ）から
なるｎ＋型半導体層ＮＡＳ，ｉ型（真性，intrinsic,導
電型決定不純物がドープされていない）非晶質シリコン
（ａ−Ｓｉ）から成るｉ型半導体層ＡＳＩ，ゲート絶縁
膜ＧＩ，ゲート電極ＧＴを有す。なお、ソース，ドレイ
ンは本来その間のバイアス極性によって決まるものであ
るが、この液晶表示装置の回路ではその極性は動作中反
転するので、ソース，ドレインは動作中入れ替わると理
解されたい。しかし、以下の説明では、便宜上一方をソ
ース、他方をドレインと固定して表現する。

【００２１】透明画素電極ＩＴＯ１は液晶表示部の画素
電極の一方を構成する。

【００２２】透明画素電極ＩＴＯ１は第一導電膜ｄ１に
よって構成されており、第一導電膜ｄ１を第一のマスク
パターンによってパターニングして設けられる。第一導
電膜ｄ１はスパッタリングで形成された透明導電膜（In
dium-Tin-Oxide ＩＴＯ：ネサ膜）から成り、１０００
〜３０００Åの厚さに（本実施例では、１４００Å程度
の膜厚）形成される。

【００２３】ソース電極ＳＥには、第一導電膜ｄ１で構
成された透明画素電極ＩＴＯ１の一部を用いている。

【００２４】映像信号線ＤＬおよびドレイン電極ＳＥに
は透明画素電極ＩＴＯ１と同層，同一材料の第一導電膜
ｄ１と、第二導電膜ｄ２から成る。ドレイン電極ＳＥに
は、映像信号線ＤＬの一部を用いている。映像信号線Ｄ
Ｌおよびドレイン電極ＳＥの第一の導電膜ｄ１は、第一
のマスクパターンによって、透明画素電極ＩＴＯ１と同
時に設けられる。また第二導電膜ｄ２は、第一の導電膜
ｄ１に電気メッキして形成したＣｒ膜である。Ｃｒ膜の
他に第一導電膜ｄ１上に電気メッキによって形成できる
高融点金属（Ｎｉ，Ｍｏ，Ｔｉ，Ｔａ，Ｗ）膜を用いて
もよい。

【００２５】ｎ＋型半導体層ＮＡＳは、オーミックコン
タクト用のリン（Ｐ）をドープしたｎ＋型非晶質シリコ
ンであり、第二導電膜ｄ２と同様に、電気メッキによ
り、映像信号線ＤＬ上にのみ選択的に形成する。

【００２６】ｉ型半導体層ＡＳＩは、非晶質シリコン
で、１００〜３０００Åの厚さに（本実施例では、１５
０Å程度の膜厚）で形成される。

【００２７】ｉ型半導体層ＡＳＩは外部光又はバックラ
イト光の入射による光リーク(漏れ)電流を抑えるために
１５０Å以下が好ましい絶縁膜ＧＩは、薄膜トランジス
タＴＦＴにおいて、ゲート電極ＧＴと共に半導体層ＡＳ
Ｉに電界を与えるためのゲート絶縁膜として使用され
る。絶縁膜ＧＩはゲート電極ＧＴの下層に形成されてい
る。絶縁膜ＧＩは、例えば、プラズマCVDで形成された
窒化シリコン膜が選ばれ、１２００〜４０００Åの厚さ
に（本実施例では、３５００Å程度）形成される。

【００２８】ｎ＋型半導体層ＮＡＳ，ｉ型半導体層ＡＳ
Ｉおよび絶縁膜ＧＩは、第二のマスクで一括にパターニ
ングされる。

【００２９】走査信号線ＧＬおよびゲート電極ＧＴは、
第三導電膜ｇ１と第四導電膜ｇ２の二層で形成されてい
る。第三導電膜ｇ１はＣｒ膜を用いている。第四導電膜
ｇ２は例えばスパッタで形成されたアルミニウム（Ａ
ｌ）膜またはアルミニウム合金、例えば、Ａｌ−Ｔｉ，
Ａｌ−Ｔａ，Ａｌ−Ｔｉ−Ｔａ等が用いられる。ゲート
電極ＧＴは走査信号線ＧＬの一部で構成されている。

【００３０】この走査信号線ＧＬおよびゲート電極ＧＴ
は、ｉ型半導体層ＡＳ，絶縁膜ＧＩと共に、第三のマス
クパターンでパターニングされる。

【００３１】薄膜トランジスタＴＦＴおよび透明画素電
極ＩＴＯ１上には保護膜ＰＳＶ１が設けられている。保
護膜ＰＳＶ１は主に薄膜トランジスタＴＦＴを湿気等か
ら保護するために形成されており、透明性が高くしかも
耐湿性の良いものを使用する。保護膜ＰＳＶ１はたとえ
ばプラズマＣＶＤ装置で形成した酸化シリコン膜や窒化
シリコン膜で形成されており、１μｍ程度の膜厚で形成
する。

【００３２】保護膜ＰＳＶ１は図６に示すように、マト
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、ま
た上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵＢ
１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡ
ＧＰで接続する部分も除去されている。保護膜ＰＳＶ１
とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護
効果を考え厚くされ、後者はトランジスタの相互コンダ
クタンスｇｍを薄くされる。従って図７に示すように、
保護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広
い範囲に亘って保護するようゲート絶縁膜ＧＩよりも大
きく形成されている。

【００３３】上部透明ガラス基板ＳＵＢ２側には、バッ
クライト光の隣接画素への斜め入射を防ぐために遮光膜
ＢＭが設けられている。図２に示す遮光膜ＢＭの閉じた
多角形の輪郭線は、その内側が遮光膜ＢＭが形成されな
い開口を示している。遮光膜ＢＭは光に対する遮蔽性が
高いたとえばアルミニウム膜やクロム膜等で形成されて
おり、本実施例ではクロム膜がスパッタリングで１３０
０Å程度の厚さに形成される。

【００３４】遮光膜ＢＭは各画素の周囲に格子状に形成
され(いわゆるブラックマトリクス)、この格子で一画素
の有効表示領域が仕切られている。従って、各画素の輪
郭が遮光膜ＢＭによってはっきりとし、コントラストが
向上する。

【００３５】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図２右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００３６】遮光膜ＢＭは図５に示すように周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図１に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図５，図６に
示すように、シール部ＳＬの外側に延長され、パソコン
等の実装機に起因する反射光等の漏れ光がマトリクス部
に入り込むのを防いでいる。他方、この遮光膜ＢＭは基
板ＳＵＢ２の縁よりも約０.３〜１.０mm程内側に留めら
れ、基板ＳＵＢ２の切断領域を避けて形成されている。

【００３７】カラーフィルタＦＩＬは画素に対向する位
置に赤，緑，青の繰り返しでストライプ状に形成され
る。カラーフィルタＦＩＬは透明画素電極ＩＴＯ１の全
てを覆うように大き目に形成され、遮光膜ＢＭはカラー
フィルタＦＩＬおよび透明画素電極ＩＴＯ１のエッジ部
分と重なるよう透明画素電極ＩＴＯ１の周縁部より内側
に形成されている。

【００３８】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ，青色フィ
ルタＢを順次形成する。

【００３９】保護膜ＰＳＶ２はカラーフィルタＦＩＬの
染料が液晶ＬＣに漏れることを防止するために設けられ
ている。保護膜ＰＳＶ２はたとえばアクリル樹脂，エポ
キシ樹脂等の透明樹脂材料で形成されている。

【００４０】共通透明画素電極ＩＴＯ２は、下部透明ガ
ラス基板ＳＵＢ１側に画素ごとに設けられた透明画素電
極ＩＴＯ１に対向し、液晶ＬＣの光学的な状態は各画素
電極ＩＴＯ１と共通透明画素電極ＩＴＯ２との間の電位
差(電界)に応答して変化する。この共通透明画素電極Ｉ
ＴＯ２にはコモン電圧Ｖcom が印加されるように構成さ
れている。本実施例では、コモン電圧Ｖcom は映像信号
線ＤＬに印加される最小レベルの駆動電圧Ｖｄminと最
大レベルの駆動電圧Ｖｄmaxとの中間直流電位に設定さ
れるが、映像信号駆動回路で使用される集積回路の電源
電圧を約半分に低減したい場合は、交流電圧を印加すれ
ば良い。なお、共通透明画素電極ＩＴＯ２の平面形状は
図６，図７を参照されたい。

【００４１】透明画素電極ＩＴＯ１は、薄膜トランジス
タＴＦＴと接続される端部と反対側の端部において、隣
りの走査信号線ＧＬと重なるように形成されている。こ
の重ね合わせは、図３からも明らかなように、透明画素
電極ＩＴＯ１を一方の電極ＰＬ２とし、隣りの走査信号
線ＧＬを他方の電極ＰＬ１とする保持容量素子（静電容
量素子）Ｃaddを構成する。この保持容量素子Ｃaddの誘
電体膜は、薄膜トランジスタＴＦＴのゲート絶縁膜とし
て使用される絶縁膜ＧＩおよび非晶質シリコンＡＳＩで
構成されている。

【００４２】図７は表示マトリクスの走査信号線ＧＬか
らその外部接続端子ＧＴＭまでの接続構造を示す図であ
り、Ａは平面でありＢはＡのＣ−Ｃ′切断線における断
面を示している。なお、同図は図６下方付近に対応し、
斜め配線の部分は便宜上一直線状で表した。

【００４３】ゲート端子ＧＴＭは画素電極ＩＴＯ１と同
レベル（同層，同時形成）の透明導電層ｄ１で構成され
ている。

【００４４】平面図において、左端に位置する端子部Ｇ
ＴＭは保護膜ＰＳＶ１から露出し外部回路との電気的接
触ができるようになっている。ゲート端子ＧＴＭと走査
信号線ＧＬは、電触を防ぐため、保護膜ＰＳＶ１の内側
で接続し、酸化膜で耐腐食性の強い透明導電層ｄ１だ
け、保護膜ＰＳＶ１から露出している。走査信号線ＧＬ
は、ゲート端子ＧＴＭと走査信号線ＧＬの接続におい
て、透明導電層ｄ１(ITO)とＡｌ（ｇ２）がその界面に
自然酸化膜を作り、接続抵抗が高く、ばらつきも大きく
なるので、酸化珪素ＳＩＯ層と接着性が良くＡｌ等より
も耐電触性の高く、透明導電層ｄ１と良好なコンタクト
が得られるＣｒ層ｇ１をバッファ層として、二層構造と
した。Ａｌ（ｇ２）は配線抵抗を下げるために用いてい
る。

【００４５】図では、ゲート線ＧＬとゲート端子の一つ
の対のみが示されているが、実際はこのような対が図６
に示すように上下に複数本並べられ端子群Ｔｇ(図５，
図６)が構成され、ゲート端子の左端は、製造過程で
は、基板の切断領域ＣＴ１を越えて延長され配線ＳＨｇ
によって短絡される。製造過程におけるこのような短絡
線ＳＨｇは配向膜ＯＲＩ１のラビング時等の静電破壊防
止に役立つ。

【００４６】図８は映像信号線ＤＬからその外部接続端
子ＤＴＭまでの接続図であり、Ａはその平面を示し、Ｂ
はＡのＤ−Ｄ′切断線における断面を示す。なお、同図
は図６右上付近に対応し、図面の向きは便宜上変えてあ
るが右端方向が基板ＳＵＢ１の上端部（又は下端部）に
該当する。

【００４７】ＴＳＴｄは検査端子でありここには外部回
路は接続されてないが、プローブ針等を接触できるよう
配線部より幅が広げられている。同様に、ドレイン端子
DTMも外部回路との接続ができるよう配線部より幅が広
げられている。検査端子TSTdと外部接続ドレイン端子Ｄ
ＴＭは上下方向に千鳥状に複数交互に配列され、検査端
子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に到達
することなく終端しているが、ドレイン端子ＤＴＭは、
図６に示すように端子群Ｔｄ（添字省略）を構成し基板
ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製造過
程中は電気メッキの給電および静電破壊防止のためその
全てが互いに配線ＳＨｄによって短絡される。検査端子
ＴＳＴｄが存在する映像信号線ＤＬのマトリクスを挟ん
で反対側にはドレイン接続端子が接続され、逆にドレイ
ン接続端子ＤＴＭが存在する映像信号線ＤＬのマトリク
スを挟んで反対側には検査端子が接続される。

【００４８】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＩＴＯ層ｄ１のみで形成され
ており、映像信号線ＤＬの透明導電層ｄ１を延長して構
成している。透明導電層ｄ１上の金属導電層ｄ２，半導
体層ＮＡＳ，ＡＳＩおよび絶縁膜ＧＩは、第二のマスク
でパターニングされるときに、保護膜ＰＳＶ１の内側に
なるように形成される。図１に示すように、透明導電層
ｄ１上の半導体層NAS,ＡＳＩおよび絶縁膜ＧＩが映像信
号線ＤＬ上に形成されているのは、走査信号線ＧＬのＣ
ｒ層ｇ１をエッチングするときに，金属導電層ｄ２であ
るＣｒ層が、同時にエッチングされないようにするため
である。端子ＤＴＭ上では外部回路との接続を行うため
保護膜ＰＳＶ１は勿論のこと取り除かれている。

【００４９】表示マトリクス部の等価回路とその周辺回
路の結線図を図９に示す。同図は回路図ではあるが、実
際の幾何学的配置に対応して描かれている。ＡＲは複数
の画素を二次元状に配列したマトリクスアレイである。

【００５０】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ，ＢおよびＲがそれぞれ緑，青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，end は走査タイミングの順序に従って
付加されている。

【００５１】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ，下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００５２】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００５３】ＳＵＰは一つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト(上
位演算処理装置）からのＣＲＴ(陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００５４】保持容量素子Ｃadd は、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶg の影響を低減す
るように働く。この様子を式で表すと、次のようにな
る。

【００５５】ΔＶlc＝{Ｃgs／(Ｃgs＋Ｃadd＋Ｃpix）}
×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴの
ゲート電極ＧＴとソース電極ＳＤ１との間に形成される
寄生容量、Ｃpix は透明画素電極ＩＴＯ１（ＰＩＸ）と
共通透明画素電極ＩＴＯ２（ＣＯＭ）との間に形成され
る容量、ΔＶlcはΔＶg による画素電極電位の変化分を
表わす。この変化分ΔＶlcは液晶ＬＣに加わる直流成分
の原因となるが、保持容量Ｃadd を大きくすればする
程、その値を小さくすることができる。また、保持容量
素子Ｃadd は放電時間を長くする作用もあり、薄膜トラ
ンジスタＴＦＴがオフした後の映像情報を長く蓄積す
る。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣ
の寿命を向上し、液晶表示画面の切り替え時に前の画像
が残る、いわゆる、焼き付きを低減することができる。

【００５６】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍(４・Ｃp
ix＜Ｃadd＜８・Ｃpix），寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００５７】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ(Ｙ₀）は共通透明画素電極ＩＴＯ２
(Ｖcom）と同じ電位にする。図６の例では、初段の走査
信号線は端子ＧＴ０，引出線ＩＮＴ，端子ＤＴ０及び外
部配線を通じて共通電極ＣＯＭに短絡される。或いは、
初段の保持容量電極線Ｙ₀は最終段の走査信号線Ｙendに
接続，Ｖcom 以外の直流電位点（交流接地点）に接続す
るか、または、垂直走査回路Ｖから一つ余分に走査パル
スＹ₀を受けるように接続してもよい。

【００５８】つぎに、上述した液晶表示装置の基板ＳＵ
Ｂ１側の製造方法について図１０，図１１を参照して説
明する。なお同図において、中央の文字は工程名の略称
であり、左側は図２に示す画素部分、右側は図７，図８
に示すゲート端子付近およびドレイン端子付近の断面形
状でみた加工の流れを示す。工程Ｄを除き工程Ａ〜工程
Ｆは各写真処理に対応して区分けしたもので、各工程の
いずれの断面図も写真処理後の加工が終わりフォトレジ
ストを除去した段階を示している（Ｂ，Ｃを除く）。

【００５９】なお、写真処理とは本説明ではフォトレジ
ストの塗布からマスクを使用した選択露光を経てそれを
現像するまでの一連の作業を示すものとし、繰り返しの
説明は避ける。以下区分けした工程に従って説明する。

【００６０】工程Ａ（図１０）７０５９ガラス（商品名）から成る下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃，６０分間のベークを行
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１４００Å
のＩＴＯから成る第一導電膜ｄ１をスパッタリングによ
り設け、写真処理後、エッチング液として塩酸と硝酸と
の混酸液で第一導電膜ｄ１を選択的にエッチングするこ
とにより、ゲート端子ＧＴＭ，ドレイン端子ＤＴＭ，映
像信号線ＤＬおよび透明画素電極ＩＴＯ１を形成する。

【００６１】工程Ｂ（図１０）第一導電膜ｄ１に直流メッキで、Ｃｒ膜を形成する。そ
の後、ケイ酸エチルの酢酸溶液に支持電解質として、テ
トラメチルアンモニウムクロライドとアセトンを加え、
不純物ドープ用としてリン化合物を容質に入れて、陰極
に−０.６〜−０.８Ｖの電位を印加し、膜厚が３００
Åのｎ＋型非晶質Ｓｉ膜を設ける。

【００６２】工程Ｃ（図１０）プラズマＣＶＤ装置にホスフィン(ＰＨ３)とアルゴンを
導入し、プラズマを起こし、第一導電膜ｄ１で構成され
るソース電極ＳＥおよび透明画素電極ＩＴＯ１に選択的
にリン（Ｐ）をドープする。これにより、第一導電膜ｄ
１と非晶質シリコンＡＳＩのコンタクトが良好になる。
その後、同一のプラズマＣＶＤ装置にシランガス，水素
ガスを導入して、膜厚が１５０Åのｉ型非晶質Ｓｉ膜を
設けたのち、プラズマＣＶＤ装置にアンモニアガス，シ
ランガス，窒素ガスを導入して、膜厚が３５００Åの窒
化Ｓｉ膜を設ける。

【００６３】工程Ｄ（図１１）第二のマスクで写真処理後、ドライエッチングガスとし
てＳＦ₆を使用して、窒化Ｓｉ膜を選択的にエッチング
する。その後、ドライエッチングガスとしてＳＦ₆，Ｃ
Ｃｌ₄を使用してｉ型非晶質Ｓｉ膜を選択的にエッチン
グする。その後、エッチング液として硝酸第二セリウム
アンモニウム溶液で第一導電膜ｄ２（Ｃｒ）を選択的に
エッチングする。

【００６４】工程Ｅ（図１１）膜厚が６００ÅのＣｒからなる第三導電膜ｇ１をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ，Ａｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｔａ，Ａｌ−Ｔ
ｉ−Ｔａ等からなる第四導電膜ｇ２をスパッタリングに
より設ける。第三のマスクで、写真処理後、第四導電膜
ｇ２をリン酸と硝酸と氷酢酸との混酸液で選択的にエッ
チングし、硝酸第二セリウムアンモニウム溶液で第三導
電膜ｇ１(Ｃｒ)を選択的にエッチングし、走査信号線Ｄ
Ｌ，ゲート電極ＧＴを形成する。工程Ｆ（図１１）プラズマＣＶＤ装置にアンモニアガス，シランガス，窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。第四のマスクで写真処理後、ドライエッチングガス
としてＳＦ₆を使用した写真蝕刻技術で窒化Ｓｉ膜を選
択的にエッチングすることによって、保護膜ＰＳＶ１を
形成する。

【００６５】図１６は、液晶表示モジュールＭＤＬの各
構成部品を示す分解斜視図である。ＳＨＤは金属板から
成る枠状のシールドケース（メタルフレーム），ＬＣＷ
その表示窓、ＰＮＬは液晶表示パネル、ＳＰＢは光拡散
板、ＭＦＲは中間フレーム、ＢＬはバックライト、ＢＬ
Ｓはバックライト支持体、ＬＣＡは下側ケースであり、
図に示すような上下の配置関係で各部材が積み重ねられ
てモジュールＭＤＬが組み立てられる。

【００６６】モジュールＭＤＬは、シールドケースＳＨ
Ｄに設けられた爪ＣＬとフックＦＫによって全体が固定
されるようになっている。

【００６７】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ，バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。

【００６８】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。

【００６９】

【発明の効果】本発明によれば、データライン（映像信
号配線）を、透明導電材料を用いることで、画素電極と
同じ工程で形成できるので、工程が短縮でき、さらに、
データラインに電気メッキすることにより、写真処理を
しないで、選択的にデータラインのみに金属材料を形成
することができるので、画素電極は透明のまま、光を透
過する機能を有し、かつ、金属材料により、データライ
ンの配線抵抗を下げることが可能となる。

【図面の簡単な説明】

【図１】本発明が適用されるアクティブマトリクス方式
のカラー液晶表示装置の液晶表示部の一画素とその周辺
を示す要部の平面図。

【図２】図１のＡ−Ａ′切断線における一画素とその周
辺を示す断面図。

【図３】図１のＢ−Ｂ′切断線における付加容量Ｃadd
の断面図。

【図４】表示パネルのマトリクス周辺部の構成を説明す
るための平面図。

【図５】図４の周辺部をやや誇張し更に具体的に説明す
るためのパネル平面図。

【図６】上下基板の電気的接続部を含む表示パネルの角
部の拡大平面図。

【図７】ゲート端子ＧＴＭとゲート配線ＧＬの接続部近
辺を示す平面と断面図。

【図８】ドレイン端子ＤＴＭと映像信号線ＤＬとの接続
部付近を示す説明図。

【図９】アクティブマトリクス方式のカラー液晶表示装
置のマトリクス部とその周辺を含む回路図。

【図１０】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部およびドレイン端子部の説明
図。

【図１１】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部およびドレイン端子部の説明
図。

【図１２】液晶表示モジュールの分解斜視図。

【図１３】ディスプレイの大きさと映像信号電圧の立上
り時間及び一水平ライン走査期間の関係を示す説明図。

【図１４】ディスプレイの大きさとデータラインに要求
されるシート抵抗の最大許容値を示す説明図。

【符号の説明】

ＳＵＢ…透明ガラス基板、ＧＬ…走査信号線、ＤＬ…映
像信号線、ＧＩ…絶縁膜、ＧＴ…ゲート電極、ＡＳＩ…
ｉ型半導体層、ＮＡＳ…ｎ＋型半導体層、ＳＥ…ソース
電極、ＤＥ…ドレイン電極、ＰＳＶ…保護膜、ＢＭ…遮
光膜、ＬＣ…液晶、ＴＦＴ…薄膜トランジスタ、ＩＴＯ
…透明画素電極。

Claims

【特許請求の範囲】

【請求項１】正スタガ構造の薄膜トランジスタをマトリ
クス状に有する透過型のアクティブマトリクス方式液晶
表示装置において、データラインが、二層構造であり、第一層が透明導電材
料で形成され、第二層が金属材料で形成され、第一層，
第二層の順に積層されており、かつ、前記第一層と画素
電極が同層，同一材料，同工程で形成され、前記第二層
が第一層に電気メッキして成る金属材料で形成されてい
ること特徴とするアクティブマトリクス方式液晶表示装
置。
【請求項２】請求項１において、有効表示エリアが対角
１２.５インチ以上を有し、走査線数７６８ライン以上
かつ２５６階調以上、または、走査線数１０２４ライン
以上の性能を有するアクティブマトリクス方式液晶表示
装置。