JPH09306993A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
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- JPH09306993A JPH09306993A JP8353935A JP35393596A JPH09306993A JP H09306993 A JPH09306993 A JP H09306993A JP 8353935 A JP8353935 A JP 8353935A JP 35393596 A JP35393596 A JP 35393596A JP H09306993 A JPH09306993 A JP H09306993A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 工程を単純化し、配線の抵抗特性及び信頼性
を向上させた半導体装置の金属配線形成方法を提供する
こと。 【解決手段】 本発明は、埋込層と上部導電線を同一物
質で同時に形成する。基板上に第1絶縁層を形成し、そ
の絶縁層を選択的に除去して第1コンタクトホールを形
成し、そのコンタクトホールを含む全面に第1導電性物
質層を形成する。さらに、第1導電性物質層上に第2絶
縁層を形成した後第2絶縁層を選択的に除去して、第1
コンタクトホールより広い幅を有する第2コンタクトホ
ールを形成し、第1、第2コンタクトホールに第2導電
性物質層を形成して上部導電層を形成する。
を向上させた半導体装置の金属配線形成方法を提供する
こと。 【解決手段】 本発明は、埋込層と上部導電線を同一物
質で同時に形成する。基板上に第1絶縁層を形成し、そ
の絶縁層を選択的に除去して第1コンタクトホールを形
成し、そのコンタクトホールを含む全面に第1導電性物
質層を形成する。さらに、第1導電性物質層上に第2絶
縁層を形成した後第2絶縁層を選択的に除去して、第1
コンタクトホールより広い幅を有する第2コンタクトホ
ールを形成し、第1、第2コンタクトホールに第2導電
性物質層を形成して上部導電層を形成する。
Description
【0001】
【発明が属する技術分野】本発明は半導体集積回路の配
線形成方法に係り、特に工程を単純化し、配線の抵抗及
び信頼性の改善に適した半導体装置の配線形成方法に関
する。
線形成方法に係り、特に工程を単純化し、配線の抵抗及
び信頼性の改善に適した半導体装置の配線形成方法に関
する。
【0002】
【従来の技術】一般的に、アルミニウムとその合金薄膜
は電気伝導度が高く、ドライエッチングによるパターン
の形成に優れる。そして、シリコン酸化膜との接着性に
優れるとともに比較的価格が安いので、半導体回路の配
線材料として広く使用されてきた。しかし、集積回路の
集積度が増加するに伴って素子の大きさが減少し、配線
が微細化及び多層化するので、段差を有する平坦でない
部分またはコンタクトホールまたはビアホールなどの内
部でステップカバレージが重要な問題として台頭してき
た。
は電気伝導度が高く、ドライエッチングによるパターン
の形成に優れる。そして、シリコン酸化膜との接着性に
優れるとともに比較的価格が安いので、半導体回路の配
線材料として広く使用されてきた。しかし、集積回路の
集積度が増加するに伴って素子の大きさが減少し、配線
が微細化及び多層化するので、段差を有する平坦でない
部分またはコンタクトホールまたはビアホールなどの内
部でステップカバレージが重要な問題として台頭してき
た。
【0003】即ち、既存の金属配線膜の形成方法である
スパッタリング方法を用いると、このように凸凹のある
部分では、シャドウ効果(shadow effect)によって局部
的に配線膜が薄く形成される。特に1以上の横縦比を有
するコンタクトホールで一層激しく現れる。従って、こ
のような物理的な堆積方法の代わりに均一に堆積できる
CVD法を導入して、タングステン膜を低圧CVD法で
形成することによりステップカバレージを改善する研究
が行われた。
スパッタリング方法を用いると、このように凸凹のある
部分では、シャドウ効果(shadow effect)によって局部
的に配線膜が薄く形成される。特に1以上の横縦比を有
するコンタクトホールで一層激しく現れる。従って、こ
のような物理的な堆積方法の代わりに均一に堆積できる
CVD法を導入して、タングステン膜を低圧CVD法で
形成することによりステップカバレージを改善する研究
が行われた。
【0004】ところが、タングステン配線膜はアルミニ
ウム配線膜に比べて2倍以上の比抵抗を有するので、配
線膜としての適用が難しい。従って、コンタクトホール
に埋込層を形成する方法の開発が進行している。選択的
CVD法によってコンタクトホールに露出された基板を
介して選択的にタングステン膜を成長させて埋込層を形
成したり、バリヤ金属膜または接着層を形成した後、全
面にタングステン膜を堆積し、堆積厚さ以上にエッチバ
ックして形成する方法がある。
ウム配線膜に比べて2倍以上の比抵抗を有するので、配
線膜としての適用が難しい。従って、コンタクトホール
に埋込層を形成する方法の開発が進行している。選択的
CVD法によってコンタクトホールに露出された基板を
介して選択的にタングステン膜を成長させて埋込層を形
成したり、バリヤ金属膜または接着層を形成した後、全
面にタングステン膜を堆積し、堆積厚さ以上にエッチバ
ックして形成する方法がある。
【0005】しかし、このような選択成長法では、絶縁
層上には成長しないように維持することが容易でない。
また、タングステンを堆積し、エッチバックする場合に
は高い横縦比を有するコンタクトホール内に信頼性のあ
るバリヤ層または接着層を形成することが必要である。
このためには、コリメータまたはCVD(CVD)法を
用いてコンタクトホールの底面または側壁にタングステ
ンの核生成が起こりうる最小限の厚さを確報しなければ
ならない。一方、コンタクトホールの深さは絶縁層の平
坦化の程度によって異なるので、コンタクトホールの表
面と埋込層の表面の高さは実質的には同一でない(通
常、埋込層の表面が低い)。
層上には成長しないように維持することが容易でない。
また、タングステンを堆積し、エッチバックする場合に
は高い横縦比を有するコンタクトホール内に信頼性のあ
るバリヤ層または接着層を形成することが必要である。
このためには、コリメータまたはCVD(CVD)法を
用いてコンタクトホールの底面または側壁にタングステ
ンの核生成が起こりうる最小限の厚さを確報しなければ
ならない。一方、コンタクトホールの深さは絶縁層の平
坦化の程度によって異なるので、コンタクトホールの表
面と埋込層の表面の高さは実質的には同一でない(通
常、埋込層の表面が低い)。
【0006】これに対して、CVD法でアルミニウムを
主とする配線膜を形成すると、ステップカバレージが改
善されるとともに、フォトリソグラフィ及びエッチング
工程等の既存のスパッタリングによるアルミニウム配線
膜技術の周辺関連工程との連続性を維持することができ
るので有利である。
主とする配線膜を形成すると、ステップカバレージが改
善されるとともに、フォトリソグラフィ及びエッチング
工程等の既存のスパッタリングによるアルミニウム配線
膜技術の周辺関連工程との連続性を維持することができ
るので有利である。
【0007】一方、銅(Cu)はアルミニウム(Al)
に比べて比抵抗が低く、エレクトロマイグレーションや
ストレスマイグレーションの特性に優れるので、信頼性
を一層改善することができる。従って、銅をスパッタリ
ング法またはCVD法で形成することが研究されてい
る。
に比べて比抵抗が低く、エレクトロマイグレーションや
ストレスマイグレーションの特性に優れるので、信頼性
を一層改善することができる。従って、銅をスパッタリ
ング法またはCVD法で形成することが研究されてい
る。
【0008】しかし、アルミニウムをエッチングすると
きに有用なハロゲン化合物を銅エッチングに適用する場
合には前記ハロゲン化合物の蒸気圧が低いので、適用性
のあるエッチング比を得るためには、処理温度を500
℃程度に上昇させなければならない。従って、銅配線の
場合にはエッチングによる直接パターニングの代わりに
基板に配線パターン形状のトレンチを形成する。そし
て、銅を堆積した後、化学機械的研磨(Chemical Mechan
ical Polishing:CMP)法でエッチバックして埋込形導
電線を形成したり、コンタクトホールまたはビアホール
の下部導電層をシードにして垂直成長によって選択的に
埋込層を形成する方法が試みられている。銅を選択的に
堆積して配線を形成する方法としては、配線形成のため
の犠牲膜としてTEOS酸化膜のパターンを用いて、銅
をシード層を選択的にエッチングすることにより、銅パ
ターンを形成していた。
きに有用なハロゲン化合物を銅エッチングに適用する場
合には前記ハロゲン化合物の蒸気圧が低いので、適用性
のあるエッチング比を得るためには、処理温度を500
℃程度に上昇させなければならない。従って、銅配線の
場合にはエッチングによる直接パターニングの代わりに
基板に配線パターン形状のトレンチを形成する。そし
て、銅を堆積した後、化学機械的研磨(Chemical Mechan
ical Polishing:CMP)法でエッチバックして埋込形導
電線を形成したり、コンタクトホールまたはビアホール
の下部導電層をシードにして垂直成長によって選択的に
埋込層を形成する方法が試みられている。銅を選択的に
堆積して配線を形成する方法としては、配線形成のため
の犠牲膜としてTEOS酸化膜のパターンを用いて、銅
をシード層を選択的にエッチングすることにより、銅パ
ターンを形成していた。
【0009】以下、添付図面を参照して従来の技術によ
る半導体装置の配線形成方法を説明する。図1は従来の
技術による金属配線の工程断面図である(Thin Solid Fi
lms 262(1995年) p.52-59)。まず、図1(a)に示す
ように、基板1上に下部導電線2を形成し、それを含む
全面に酸化膜などを用いて層間絶縁層3を形成する。次
に、前記層間絶縁層3を選択的にエッチングして、後工
程で形成される上部導電線との電気的な接続のためのコ
ンタクトホール4を形成し、前記コンタクトホール4に
W等の導電性物質を堆積し、エッチバックしたり選択成
長させて埋込層5を形成する。そして、その埋込層5を
含む層間絶縁層3上に上部導電線を形成するためのCu
を堆積するための核生成層6を形成する。核生成層6は
接着力及びCuの拡散バリヤとして適するようにWとT
iNの積層膜に形成したものである。次に、前記核生成
層6上に犠牲絶縁膜としてTEOS(Tetraethyleorthos
ilicate)層7を形成する。図1(b)に示すように、上
部導電線の形態に前記TEOS層7を選択的にエッチン
グしてトレンチ8を形成し、核生成層6の一部を露出さ
せる。次に、図1(c)に示すように、(hac)Cu
(VTMS)のような有機金属(Metal Oragnic)ソース
を用いて、露出された核生成層6上にCu膜を選択成長
させることにより、前記トレンチ8を充填する。そし
て、図1(d)に示すように、前記TEOS層7を除去
して、Cu膜を除いた部分の核生成層6を露出させる。
次に、Cu膜をマスクとして露出された核生成層6を選
択的に除去して、核生成層6とCu膜からなる上部導電
線9を形成する。最後に、図1(e)に示すように、拡
散防止及び導電線の保護のためにシリコン窒化膜を堆積
して保護膜10を形成し、上部導電線9を被覆する。
る半導体装置の配線形成方法を説明する。図1は従来の
技術による金属配線の工程断面図である(Thin Solid Fi
lms 262(1995年) p.52-59)。まず、図1(a)に示す
ように、基板1上に下部導電線2を形成し、それを含む
全面に酸化膜などを用いて層間絶縁層3を形成する。次
に、前記層間絶縁層3を選択的にエッチングして、後工
程で形成される上部導電線との電気的な接続のためのコ
ンタクトホール4を形成し、前記コンタクトホール4に
W等の導電性物質を堆積し、エッチバックしたり選択成
長させて埋込層5を形成する。そして、その埋込層5を
含む層間絶縁層3上に上部導電線を形成するためのCu
を堆積するための核生成層6を形成する。核生成層6は
接着力及びCuの拡散バリヤとして適するようにWとT
iNの積層膜に形成したものである。次に、前記核生成
層6上に犠牲絶縁膜としてTEOS(Tetraethyleorthos
ilicate)層7を形成する。図1(b)に示すように、上
部導電線の形態に前記TEOS層7を選択的にエッチン
グしてトレンチ8を形成し、核生成層6の一部を露出さ
せる。次に、図1(c)に示すように、(hac)Cu
(VTMS)のような有機金属(Metal Oragnic)ソース
を用いて、露出された核生成層6上にCu膜を選択成長
させることにより、前記トレンチ8を充填する。そし
て、図1(d)に示すように、前記TEOS層7を除去
して、Cu膜を除いた部分の核生成層6を露出させる。
次に、Cu膜をマスクとして露出された核生成層6を選
択的に除去して、核生成層6とCu膜からなる上部導電
線9を形成する。最後に、図1(e)に示すように、拡
散防止及び導電線の保護のためにシリコン窒化膜を堆積
して保護膜10を形成し、上部導電線9を被覆する。
【0010】
【発明が解決しようとする課題】しかし、前記従来の平
坦化された配線の技術では、コンタクトホール内に埋込
層を形成した後、核生成層及び上部導電線を形成するの
で、埋込層と上部導電線を形成する工程が別個に行われ
る。従って、次の問題点をもつ。埋込層の表面と上部導
電線との間に核生成層のような異種物質による境界が発
生して、接触抵抗の増加やエレクトロマイグレーション
などの信頼性に悪影響を及ぼす。なお、犠牲絶縁膜とし
てTEOS層等を使用するが、これを層間絶縁膜として
用いることができないので効果的でないという問題もあ
る。
坦化された配線の技術では、コンタクトホール内に埋込
層を形成した後、核生成層及び上部導電線を形成するの
で、埋込層と上部導電線を形成する工程が別個に行われ
る。従って、次の問題点をもつ。埋込層の表面と上部導
電線との間に核生成層のような異種物質による境界が発
生して、接触抵抗の増加やエレクトロマイグレーション
などの信頼性に悪影響を及ぼす。なお、犠牲絶縁膜とし
てTEOS層等を使用するが、これを層間絶縁膜として
用いることができないので効果的でないという問題もあ
る。
【0011】本発明は前記従来の技術による金属配線の
問題を解決するためのもので、その目的は埋込層と上部
導電線を同一物質で同時に形成することにより、工程を
単純化し、配線の抵抗特性及び信頼性を向上させた半導
体装置の金属配線形成方法を提供することである。
問題を解決するためのもので、その目的は埋込層と上部
導電線を同一物質で同時に形成することにより、工程を
単純化し、配線の抵抗特性及び信頼性を向上させた半導
体装置の金属配線形成方法を提供することである。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置の金属配線形成方法は、下
部導電層の形成された基板上に第1絶縁層を形成する工
程と、前記第1絶縁層を選択的に除去して第1コンタク
トホールを形成し、そのコンタクトホールを含む全面に
第1導電性物質層を形成する工程と、前記第1導電性物
質層上に第2絶縁層を形成した後第2絶縁層を選択的に
除去して、前記第1コンタクトホールから延びる第1コ
ンタクトホールより広い幅を有する第2コンタクトホー
ルを形成する工程と、前記第1導電性物質層上に第2絶
縁層と同一の高さに第2導電性物質層を形成して上部導
電層を形成する工程と、前記第2絶縁層を除去し、露出
された第1導電層物質層を除去する工程とを含んでいる
ことを特徴とする。
に、本発明による半導体装置の金属配線形成方法は、下
部導電層の形成された基板上に第1絶縁層を形成する工
程と、前記第1絶縁層を選択的に除去して第1コンタク
トホールを形成し、そのコンタクトホールを含む全面に
第1導電性物質層を形成する工程と、前記第1導電性物
質層上に第2絶縁層を形成した後第2絶縁層を選択的に
除去して、前記第1コンタクトホールから延びる第1コ
ンタクトホールより広い幅を有する第2コンタクトホー
ルを形成する工程と、前記第1導電性物質層上に第2絶
縁層と同一の高さに第2導電性物質層を形成して上部導
電層を形成する工程と、前記第2絶縁層を除去し、露出
された第1導電層物質層を除去する工程とを含んでいる
ことを特徴とする。
【0013】
【発明の実施の形態】以下、添付図面を参照して本発明
による半導体装置の配線形成方法を詳細に説明する。図
2は本発明の第1実施形態による半導体層の配線形成方
法を示す工程断面図である本発明の第1実施形態による
半導体装置の配線形成方法は、核生成層上にCu等の導
電性物質を選択的に成長させて導電線のパターンを形成
する方法において、コンタクトホールを充填する埋込層
と導電線を同一物質で同時に形成するものである。
による半導体装置の配線形成方法を詳細に説明する。図
2は本発明の第1実施形態による半導体層の配線形成方
法を示す工程断面図である本発明の第1実施形態による
半導体装置の配線形成方法は、核生成層上にCu等の導
電性物質を選択的に成長させて導電線のパターンを形成
する方法において、コンタクトホールを充填する埋込層
と導電線を同一物質で同時に形成するものである。
【0014】本発明の第1実施形態による半導体装置の
配線形成方法は、まず図2(a)に示すように、半導体
基板20上に下層配線または下部導電層21を形成し、
これを電気的に絶縁させるために酸化膜などを用いて第
1絶縁膜22を形成する。そして、後工程で形成される
上層配線または上部導電層との接続のために、前記第1
絶縁膜22を選択的にエッチングしてコンタクトホール
23を形成する。
配線形成方法は、まず図2(a)に示すように、半導体
基板20上に下層配線または下部導電層21を形成し、
これを電気的に絶縁させるために酸化膜などを用いて第
1絶縁膜22を形成する。そして、後工程で形成される
上層配線または上部導電層との接続のために、前記第1
絶縁膜22を選択的にエッチングしてコンタクトホール
23を形成する。
【0015】次に、図2(b)に示すように、後工程で
形成される上層配線または上部導電層を構成する物質の
拡散を防止し且つ上部導電層を成長させるためのシード
層として、第1導電性物質24をコンタクトホール23
を含んだ第1絶縁膜22上に形成する。第1導電性物質
2はTiNやTiWやW等の金属化合物または金属物質
をスパッタリング法またはCVD法(CVD)で形成す
る。
形成される上層配線または上部導電層を構成する物質の
拡散を防止し且つ上部導電層を成長させるためのシード
層として、第1導電性物質24をコンタクトホール23
を含んだ第1絶縁膜22上に形成する。第1導電性物質
2はTiNやTiWやW等の金属化合物または金属物質
をスパッタリング法またはCVD法(CVD)で形成す
る。
【0016】次に、図2(c)に示すように、第1導電
性物質24を含んだ全面に犠牲絶縁膜としてTEOS酸
化膜のような第2絶縁膜25を形成し、これを導電線の
形態にトレンチを形成して、そのトレンチの下部に第1
導電性物質24を選択的に露出させる。コンタクトホー
ル23をも形成させる。
性物質24を含んだ全面に犠牲絶縁膜としてTEOS酸
化膜のような第2絶縁膜25を形成し、これを導電線の
形態にトレンチを形成して、そのトレンチの下部に第1
導電性物質24を選択的に露出させる。コンタクトホー
ル23をも形成させる。
【0017】次に、図2(d)に示すように、露出した
第1導電性物質24上に第2導電性物質26を成長させ
てコンタクトホール23とトレンチ内に詰めることによ
り、埋込層と上部導電層27を同時に形成する。第2導
電性物質26としてはAlやAgやCu等の金属または
これらの金属合金を使用する。そして、第2導電性物質
26としてアルミニウムAlを利用する場合には、MO
CVD装置を用いる。この際、DMEAA(Dimethyleth
ylamine alane)、即ち〔(CH3)2(CH3CH2)N〕
AlH3を有機化合物ソースとして、バブラー(Bubller)
を用いてキャリヤガスを介して混入させる。この際、圧
力は0.5〜5torr、流量は100〜1000sc
cm、温度は130〜170℃とする。尚、Cuを利用
する場合、そのソースとしては(hfac)Cu(TM
VS)(hexafluroacetylacetonate Cu trimethylvinyls
ilane)のような液体ソース、またはCu(hfac)2
等のような固体ソースを用いてMOCVD法で形成す
る。
第1導電性物質24上に第2導電性物質26を成長させ
てコンタクトホール23とトレンチ内に詰めることによ
り、埋込層と上部導電層27を同時に形成する。第2導
電性物質26としてはAlやAgやCu等の金属または
これらの金属合金を使用する。そして、第2導電性物質
26としてアルミニウムAlを利用する場合には、MO
CVD装置を用いる。この際、DMEAA(Dimethyleth
ylamine alane)、即ち〔(CH3)2(CH3CH2)N〕
AlH3を有機化合物ソースとして、バブラー(Bubller)
を用いてキャリヤガスを介して混入させる。この際、圧
力は0.5〜5torr、流量は100〜1000sc
cm、温度は130〜170℃とする。尚、Cuを利用
する場合、そのソースとしては(hfac)Cu(TM
VS)(hexafluroacetylacetonate Cu trimethylvinyls
ilane)のような液体ソース、またはCu(hfac)2
等のような固体ソースを用いてMOCVD法で形成す
る。
【0018】次に、図2(e)に示すように、犠牲絶縁
膜として用いられた第2絶縁膜25を除去した後、上部
導電層27をマスクとして第1導電性物質24を選択的
に除去すると、本発明の第1実施形態による半導体装置
の配線形成工程が完了する。
膜として用いられた第2絶縁膜25を除去した後、上部
導電層27をマスクとして第1導電性物質24を選択的
に除去すると、本発明の第1実施形態による半導体装置
の配線形成工程が完了する。
【0019】一方、図3は本発明の第2実施形態による
半導体装置の配線形成方法を示す工程断面図である。本
発明の第2実施形態は上部配線を形成した後にも犠牲絶
縁膜を除去せず層間絶縁膜として使用する方法である。
半導体装置の配線形成方法を示す工程断面図である。本
発明の第2実施形態は上部配線を形成した後にも犠牲絶
縁膜を除去せず層間絶縁膜として使用する方法である。
【0020】まず、図3(a)に示すように、基板31
上に下部導電層32を形成し、上記下部導電層32を含
んだ全面に第1絶縁層33を形成する。次に、第1フォ
トレジスト(図示せず)を塗布した後パターニングす
る。前記パターニングされた第1フォトレジストをマス
クとして下部導電層32の表面が一部分露出されるよう
に前記絶縁層33を選択的に除去して、後工程で形成さ
れる上部導電層との電気的連結のためのコンタクトホー
ル34を形成する。
上に下部導電層32を形成し、上記下部導電層32を含
んだ全面に第1絶縁層33を形成する。次に、第1フォ
トレジスト(図示せず)を塗布した後パターニングす
る。前記パターニングされた第1フォトレジストをマス
クとして下部導電層32の表面が一部分露出されるよう
に前記絶縁層33を選択的に除去して、後工程で形成さ
れる上部導電層との電気的連結のためのコンタクトホー
ル34を形成する。
【0021】次に、図3(b)に示すように、露出され
た下部導電層32を含んだ全面に第1導電性物質層35
を形成した後、選択的にエッチングする。第1導電性物
質層35は後工程で形成される上部導電層を構成する物
質の拡散を防止し、且つ上部導電層を成長させるための
シード層として使用する。そして、その物質としてはT
iNやTiWやW等の金属化合物または金属物質を使用
し、スパッタリング法またはCVD法で形成する。
た下部導電層32を含んだ全面に第1導電性物質層35
を形成した後、選択的にエッチングする。第1導電性物
質層35は後工程で形成される上部導電層を構成する物
質の拡散を防止し、且つ上部導電層を成長させるための
シード層として使用する。そして、その物質としてはT
iNやTiWやW等の金属化合物または金属物質を使用
し、スパッタリング法またはCVD法で形成する。
【0022】次に、図3(c)に示すように、第1絶縁
層33を含んだ第1導電性物質層35上に第2絶縁層3
6を形成する。そして、第1導電性物質層35の表面が
露出されるようにTEOS酸化膜のような第2絶縁層3
6を選択的にエッチングして、上部導電層パターンのた
めのトレンチ37を形成する。
層33を含んだ第1導電性物質層35上に第2絶縁層3
6を形成する。そして、第1導電性物質層35の表面が
露出されるようにTEOS酸化膜のような第2絶縁層3
6を選択的にエッチングして、上部導電層パターンのた
めのトレンチ37を形成する。
【0023】次に、図3(d)に示すように、第1導電
性物質層35上に第2導電性物質層を選択的に成長させ
てコンタクトホール34とトレンチ37内に充填するこ
とにより、埋込層と上部導電層38を同時に形成して、
本発明の第2実施形態による半導体装置の配線形成工程
を完了する。第2導電性物質38としてはAlやAgや
Cu等の金属またはこれらの金属合金を使用する。第2
導電性物質38としてアルミニウム(Al)を使用する
場合には、MOCVD装置を用いる。この際、DMEA
A(Dimethylethylamine alane)、即ち〔(CH3)2(C
H3CH2)N〕AlH3を有機金属ソースとして、バブ
ラーを用いてキャリヤガスを介して混入させる。この
際、圧力は0.5〜5torr、流量は100〜100
0sccm、温度は130〜170℃とする。尚、銅
(Cu)を適用する場合、そのソースとしては(hfa
c)Cu(TMVS)(hexafluroacetylacetonate Cu t
rimethylvinylsilane)のような液体ソース、またはCu
(hfac)2等のような固体ソースを用いてMOCV
D法で形成する。
性物質層35上に第2導電性物質層を選択的に成長させ
てコンタクトホール34とトレンチ37内に充填するこ
とにより、埋込層と上部導電層38を同時に形成して、
本発明の第2実施形態による半導体装置の配線形成工程
を完了する。第2導電性物質38としてはAlやAgや
Cu等の金属またはこれらの金属合金を使用する。第2
導電性物質38としてアルミニウム(Al)を使用する
場合には、MOCVD装置を用いる。この際、DMEA
A(Dimethylethylamine alane)、即ち〔(CH3)2(C
H3CH2)N〕AlH3を有機金属ソースとして、バブ
ラーを用いてキャリヤガスを介して混入させる。この
際、圧力は0.5〜5torr、流量は100〜100
0sccm、温度は130〜170℃とする。尚、銅
(Cu)を適用する場合、そのソースとしては(hfa
c)Cu(TMVS)(hexafluroacetylacetonate Cu t
rimethylvinylsilane)のような液体ソース、またはCu
(hfac)2等のような固体ソースを用いてMOCV
D法で形成する。
【0024】
【発明の効果】以上説明した本発明の半導体装置の配線
形成方法は、次の効果がある。第1に、埋込層と上部導
電層を同時に形成するので工程が単純化される。第2
に、埋込層と上部導電層との間に異種物質が形成されな
いので、配線の接触抵抗が少なくなるとともに信頼性が
改善される。第3に、別途の層間絶縁膜を使用しないの
で、工程の効率性を向上させることができる。
形成方法は、次の効果がある。第1に、埋込層と上部導
電層を同時に形成するので工程が単純化される。第2
に、埋込層と上部導電層との間に異種物質が形成されな
いので、配線の接触抵抗が少なくなるとともに信頼性が
改善される。第3に、別途の層間絶縁膜を使用しないの
で、工程の効率性を向上させることができる。
【図1】 従来の技術による半導体装置の配線形成方法
を示す工程断面図である。
を示す工程断面図である。
【図2】 本発明の第1実施形態による半導体装置の配
線形成方法を示す工程断面図である。
線形成方法を示す工程断面図である。
【図3】 本発明の第2実施形態による半導体装置の配
線形成方法を示す工程断面図である。
線形成方法を示す工程断面図である。
20 基板 21 下部導電線 22 第1絶縁層 23 コンタクトホール 24 第1導電性物質層 25 第2絶縁層 26 第2導電性物質層 27 上部導電線
Claims (5)
- 【請求項1】 下部導電層の形成された基板上に第1絶
縁層を形成する工程と、 前記第1絶縁層を選択的に除去してコンタクトホールを
形成し、コンタクトホールを含む領域にシード層を形成
する工程と、 前記シード層を含んだ第1絶縁層上に第2絶縁層を形成
した後第2絶縁層を選択的に除去して、前記コンタクト
ホールから延長される上部導電層パターンを形成する工
程と、 前記コンタクトホールと上部導電層のパターンに第2導
電性物質層を形成する工程とを有することを特徴とする
半導体装置の配線形成方法。 - 【請求項2】 前記シード層は上部導電層の拡散を防止
し、上部導電層を成長させるための導電層であることを
特徴とする請求項1記載の半導体装置の配線形成方法。 - 【請求項3】 下部導電層の形成された基板上に第1絶
縁層を形成する工程と、 前記第1絶縁層を選択的に除去して第1コンタクトホー
ルを形成し、そのコンタクトホールを含む全面に第1導
電性物質層を形成する工程と、 前記第1導電性物質層上に第2絶縁層を形成した後、第
2絶縁層を選択的に除去して、前記第1コンタクトホー
ルから延長され、第1コンタクトホールより広い幅を有
する第2コンタクトホールを形成する工程と、 前記第1導電性物質層上に第2絶縁層と同一の高さに第
2導電性物質層を形成して上部導電層を形成する工程
と、 前記第2絶縁層を除去し、露出された第1導電層物質層
を除去する工程とを有することを特徴とする半導体装置
の配線形成方法。 - 【請求項4】 第1導電性物質層は上部導電層の拡散を
防止し且つ上部導電層を成長させるためのシード層であ
ることを特徴とする請求項9記載の半導体装置の配線形
成方法。 - 【請求項5】 下部導電層の形成された基板上に第1絶
縁層を形成する工程と、 前記第1絶縁層を選択的に除去して第1コンタクトホー
ルを形成し、そのコンタクトホールを含む全面に第1導
電性物質層を形成する工程と、 前記第1導電性物質層を選択的に除去した後、第1導電
層物質層を含んだ全面に第2絶縁層を形成する工程と、 前記第2絶縁層を選択的に除去して、前記第1コンタク
トホールから延長されるとともに、第1コンタクトホー
ルより広い幅を有する第2コンタクトホールを形成する
工程と、 前記第1導電性物質層上に第2導電性物質層を成長さ
せ、第2絶縁層と同一の高さを有する上部導電層を形成
する工程とを有することを特徴とする半導体装置の配線
形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR16461/1996 | 1996-05-16 | ||
KR1019960016461A KR100186509B1 (ko) | 1996-05-16 | 1996-05-16 | 반도체장치의 배선 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09306993A true JPH09306993A (ja) | 1997-11-28 |
Family
ID=19458916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8353935A Pending JPH09306993A (ja) | 1996-05-16 | 1996-12-19 | 半導体装置の配線形成方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH09306993A (ja) |
KR (1) | KR100186509B1 (ja) |
DE (1) | DE19713501C2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980077525A (ko) * | 1997-04-21 | 1998-11-16 | 문정환 | 배선 형성 방법 |
KR100269878B1 (ko) * | 1997-08-22 | 2000-12-01 | 윤종용 | 반도체소자의금속배선형성방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0218950A (ja) * | 1988-07-07 | 1990-01-23 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04298030A (ja) * | 1991-03-27 | 1992-10-21 | Sony Corp | メタルプラグの形成方法 |
US5354712A (en) * | 1992-11-12 | 1994-10-11 | Northern Telecom Limited | Method for forming interconnect structures for integrated circuits |
JPH07235596A (ja) * | 1994-02-22 | 1995-09-05 | Sony Corp | 半導体装置の配線構造及びその形成方法 |
JPH0817918A (ja) * | 1994-06-29 | 1996-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1996
- 1996-05-16 KR KR1019960016461A patent/KR100186509B1/ko not_active IP Right Cessation
- 1996-12-19 JP JP8353935A patent/JPH09306993A/ja active Pending
-
1997
- 1997-04-01 DE DE19713501A patent/DE19713501C2/de not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0218950A (ja) * | 1988-07-07 | 1990-01-23 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR970077205A (ko) | 1997-12-12 |
KR100186509B1 (ko) | 1999-04-15 |
DE19713501C2 (de) | 2002-08-08 |
DE19713501A1 (de) | 1997-11-20 |
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