JPH09300739A - Receiving buffer control device and recording apparatus - Google Patents
Receiving buffer control device and recording apparatusInfo
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- JPH09300739A JPH09300739A JP8122007A JP12200796A JPH09300739A JP H09300739 A JPH09300739 A JP H09300739A JP 8122007 A JP8122007 A JP 8122007A JP 12200796 A JP12200796 A JP 12200796A JP H09300739 A JPH09300739 A JP H09300739A
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- reception buffer
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、記録装置のデータ
入力部においてリングバッファ構成をもつ受信バッファ
の制御を行う受信バッファ制御装置に関するものであ
る。また、本発明は、受信バッファの一部を、ダウンロ
ードしたデータを記憶するダウンロードファイバとして
利用する記録装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reception buffer control device for controlling a reception buffer having a ring buffer structure in a data input section of a recording device. The present invention also relates to a recording device that uses a part of the reception buffer as a download fiber for storing downloaded data.
【０００２】[0002]
【従来の技術】従来、記録装置の入力部には、外部（ホ
スト側）から受信した入出力データ（印字データ等）を
バッファ記憶するための受信バッファが設けられてい
る。この受信バッファはリングバッファの形態に構成さ
れており、この受信バッファに対するデータの入出力制
御が受信バッファ制御装置によって行われる。この受信
バッファ制御装置は、一般に、受信バッファに記憶され
た未処理のデータ数をカウントするアップダウンカウン
タと、受信バッファへのデータ書き込みアドレスを生成
する書き込みアドレス生成カウンタと、書き込みアドレ
スを表すカウント値を書き込みアドレス生成カウンタへ
設定するカウント設定回路と、受信バッファからのデー
タの読み出しアドレスを生成する読み出しアドレス生成
カウンタと、読み出し開始アドレスを表すカウント値を
読み出しアドレス生成カウンタに設定するカウント値設
定回路と、受信バッファの終了アドレス値を記憶するレ
ジスタと、受信バッファ書き込みアドレスと受信バッフ
ァの終了アドレスを比較する比較器と、受信バッファの
読み出しアドレスと受信バッファの終了アドレスとを比
較する比較器とを有している。2. Description of the Related Art Conventionally, a receiving buffer for storing input / output data (print data or the like) received from the outside (host side) in a buffer is provided in an input unit of a recording apparatus. This reception buffer is configured in the form of a ring buffer, and the input / output control of data with respect to this reception buffer is performed by the reception buffer control device. This reception buffer control device generally has an up / down counter that counts the number of unprocessed data stored in the reception buffer, a write address generation counter that generates a data write address to the reception buffer, and a count value that represents the write address. To a write address generation counter, a read address generation counter that generates a read address of data from the reception buffer, and a count value setting circuit that sets a count value representing a read start address to the read address generation counter. , A register that stores the end address value of the receive buffer, a comparator that compares the receive buffer write address with the end address of the receive buffer, and a ratio that compares the read address of the receive buffer with the end address of the receive buffer. And a vessel.
【０００３】未処理の受信バッファ数をカウントするカ
ウンタは、アップダウンカウンタで構成でき、記録装置
の内部動作が受信バッファの書き込みサイクルの時は、
カウントアップが有効になり、受信バッファのアクセス
終了直後にカウントアップする。また、記録装置の内部
動作が受信バッファの読み出しサイクルの時は、カウン
トダウンが有効になり、受信バッファのアクセス終了直
後にカウントダウンする。A counter for counting the number of unprocessed receive buffers can be constituted by an up / down counter, and when the internal operation of the recording apparatus is a write cycle of the receive buffer,
Count-up becomes valid and counts up immediately after access to the receive buffer is completed. Further, when the internal operation of the recording apparatus is the read cycle of the reception buffer, the countdown becomes valid, and the countdown is performed immediately after the access of the reception buffer is completed.
【０００４】書き込みアドレス生成カウンタと、読み出
しアドレス生成カウンタとは、それぞれ、アップカウン
タで構成され、書き込みアドレス生成カウンタは、記録
装置の内部動作が受信バッファの書き込みサイクルの時
に動作状態になり、受信バッファのアクセス終了直後に
カウントアップする。また、読み出しアドレス生成カウ
ンタは、記録装置の内部動作が受信バッファの読み出し
サイクルの時に動作状態になり、受信バッファのアクセ
ス終了直後にカウントアップする。The write address generation counter and the read address generation counter are each configured by an up counter, and the write address generation counter is in an operating state when the internal operation of the recording apparatus is the write cycle of the reception buffer and the reception buffer. Immediately after the end of the access of, it counts up. Further, the read address generation counter is in an operating state when the internal operation of the recording device is a read cycle of the reception buffer, and counts up immediately after the access of the reception buffer is completed.
【０００５】ホストからデータの受信を行うと、記録装
置の内部動作は、受信データの受信バッファへの書き込
みサイクルになり、未処理の受信データ数をカウントす
るカウンタと書き込みアドレスを生成するカウンタは、
カウント可能な状態になる。受信バッファに受信データ
の書き込みが行われると、受信バッファのアクセス終了
後、それぞれのカウンタはカウントアップし、未処理受
信データ数は＋１される。また、書き込みアドレスは、
次の書き込みアドレスを示す。When data is received from the host, the internal operation of the recording apparatus becomes a write data write cycle to the receive buffer, and the counter for counting the number of unprocessed receive data and the counter for generating the write address are
It becomes possible to count. When the reception data is written in the reception buffer, each counter is incremented after the access of the reception buffer is completed, and the number of unprocessed reception data is incremented by one. The write address is
Indicates the next write address.
【０００６】記録装置の制御部がホストからのデータの
受信を確認すると、記録装置の内部動作は受信データの
読み出しサイクルに切り替わり、未処理受信データ数を
カウントするカウンタは、カウントダウン動作が有効に
なり、読み出しアドレス生成カウンタは、動作可能な状
態になる。受信データの受信バッファからの読み出しが
行われると、受信バッファのアクセス終了後、未処理受
信データ数は−１される。また、読み出しアドレス生成
カウンタは１つカウントアップし、次の読み出しアドレ
スを示す。When the control unit of the recording apparatus confirms the reception of the data from the host, the internal operation of the recording apparatus is switched to the read cycle of the received data, and the counter for counting the number of unprocessed received data becomes effective in the countdown operation. The read address generation counter becomes operable. When the reception data is read from the reception buffer, the number of unprocessed reception data is decremented by 1 after the access of the reception buffer is completed. In addition, the read address generation counter counts up by 1 and indicates the next read address.
【０００７】受信バッファの最終アドレスはレジスタに
予め設定されており、書き込みアドレスおよび読み出し
アドレスがレジスタに設定されたアドレスに達すると、
それぞれのアドレスに対応した比較器からアドレスの一
致を示す信号が出力される。書き込みアドレス生成カウ
ンタおよび読み出しアドレス生成カウンタは、最終アド
レスとの一致を示す信号が出力されると、それぞれのカ
ウント値設定回路を介して、受信バッファの開始アドレ
スを示すカウント値が設定される。以上により、受信バ
ッファは、リングバッファ構成をなす。The final address of the receiving buffer is preset in the register, and when the write address and the read address reach the addresses set in the register,
A signal corresponding to each address is output from the comparator corresponding to each address. When a signal indicating a match with the final address is output, the write address generation counter and the read address generation counter set the count value indicating the start address of the reception buffer via the respective count value setting circuits. As described above, the reception buffer has a ring buffer configuration.
【０００８】記録装置の制御部は、受信データの書き込
みサイクルと読み出しサイクルを時分割で処理するた
め、見かけ上、ホストからデータを受信しながら印字動
作を行うことができる。Since the control unit of the recording apparatus processes the writing cycle and the reading cycle of the received data in a time-division manner, it is possible to apparently perform the printing operation while receiving the data from the host.
【０００９】記録装置が、ダウンロードデータを受信可
能なようにモード設定されると、その制御部は、ダウン
ロードデータを記録する領域を受信バッファ内に確保し
て、受信バッファの最終アドレスをレジスタに設定す
る。そして、ホストより、ダウンロードデータが送信さ
れると、制御部は、ダウンロードデータをあらかじめ確
保した領域に記憶していく。When the recording device is set to the mode in which the download data can be received, the control unit secures an area for recording the download data in the reception buffer and sets the final address of the reception buffer in the register. To do. Then, when the download data is transmitted from the host, the control unit stores the download data in the reserved area.
【００１０】[0010]
【発明が解決しようとする課題】従来の受信バッファ
は、カウンタを用いて書き込みアドレスおよび読み出し
アドレスを生成するリングバッファの構成をとるので、
受信バッファとして連続したメモリ領域が必要である。
しかもまた、ダウンロードデータを入力可能にした場
合、ホストから送信されるダウンロードデータのデータ
量を予め認識することは不可能であるので、記録装置と
して確保可能な容量を予め確保しておかないと、一旦ダ
ウンロードデータを受信した後から容量を増やすこと
は、大変困難である。このため、ダウンロードデータ量
が少ないにもかかわらず、ダウンドーロデータ記憶領域
を確保可能な最大量を記録装置内部に予め確保しておか
なければならない。その結果、受信データ用の領域が少
なくなり、データ受信のスループットが低下するという
問題点がある。Since the conventional receiving buffer has a ring buffer structure for generating a write address and a read address by using a counter,
A continuous memory area is required as a receive buffer.
Moreover, when the download data can be input, it is impossible to recognize the data amount of the download data transmitted from the host in advance. Therefore, it is necessary to secure in advance a capacity that can be secured as a recording device. It is very difficult to increase the capacity after receiving the download data once. Therefore, even if the download data amount is small, the maximum amount that can secure the downdolo data storage area must be secured in advance inside the recording device. As a result, there is a problem that the area for receiving data is reduced and the throughput of data reception is reduced.
【００１１】そこで、本発明の目的は、リングバッファ
を構成する受信バッファ内の空き領域を有効に活用し、
スループットの低減を図ることが可能な受信バッファ制
御装置およびこの装置を具えた記録装置を提供すること
にある。Therefore, an object of the present invention is to effectively utilize the free area in the receiving buffer which constitutes the ring buffer,
An object of the present invention is to provide a reception buffer control device capable of reducing the throughput and a recording device equipped with this device.
【００１２】[0012]
【課題を解決するための手段】本発明では、受信バッフ
ァに記憶された未処理のデータ数をカウントするカウン
ト手段と、前記受信バッファへの書き込みアドレスを生
成する書き込みアドレス生成手段と、前記書き込みアド
レス生成手段へ予め定めたアドレスを設定する第１のア
ドレス設定手段と、前記受信バッファからの読み出しア
ドレスを生成する読み出しアドレス生成手段と、前記読
み出しアドレス生成手段へ予め定めたアドレスを設定す
る第２のアドレス設定手段と、前記受信バッファの連続
した開始アドレスを記憶する第１の記憶手段と、前記受
信バッファの連続した終了アドレスを記憶する第２の記
憶手段と、前記書き込みアドレス生成手段により生成さ
れた書き込みアドレスと前記第２の記憶手段に書き込み
まれた最終アドレスとを比較する第１の比較手段と、前
記読み出しアドレス生成手段により生成された読み出し
アドレスと前記第２の記憶手段に書き込みまれた最終ア
ドレスとを比較する第２の比較手段とを具備することに
よって、受信バッファ制御装置を構成することができ
る。According to the present invention, a counting means for counting the number of unprocessed data stored in a receiving buffer, a writing address generating means for generating a writing address to the receiving buffer, and the writing address. First address setting means for setting a predetermined address in the generating means, read address generating means for generating a read address from the reception buffer, and second address setting means for setting a predetermined address in the read address generating means. It is generated by the address setting means, the first storage means for storing the continuous start address of the reception buffer, the second storage means for storing the continuous end address of the reception buffer, and the write address generation means. The write address and the final address written in the second storage means. And a second comparing means for comparing the read address generated by the read address generating means with the final address written in the second storage means. , A reception buffer control device can be configured.
【００１３】また、本発明では、開始アドレスと終了ア
ドレスとによって限界された受信バッファに記憶された
未処理のデータの個数をカウントするカウント手段と、
前記受信バッファへの書き込みアドレスを生成する書き
込みアドレス生成手段と、前記書き込みアドレス生成手
段に対して予め定めたアドレスを設定する第１のアドレ
ス設定手段と、前記受信バッファからの読み出しアドレ
スを生成する読み出しアドレス生成手段と、前記読み出
しアドレス生成手段に対して予め定めたアドレスを設定
する第２のアドレス設定手段と、前記受信バッファにお
ける連続した少なくとも２つの開始アドレスを記憶する
第１の記憶手段と、前記受信バッファにおける連続した
少なくとも２つの終了アドレスを記憶する第２の記憶手
段と、前記第２の記憶手段に記憶されたアドレスと前記
書き込みアドレス生成手段により生成された書き込みア
ドレスとを比較する第１の比較手段と、前記第２の記憶
手段に記憶されたアドレスと前記読み出しアドレス生成
手段により生成された読み出しアドレスとを比較する第
２の比較手段とを具備することによって、受信バッファ
制御装置を構成することができる。Further, according to the present invention, counting means for counting the number of unprocessed data stored in the reception buffer, which is limited by the start address and the end address,
Write address generating means for generating a write address to the receiving buffer, first address setting means for setting a predetermined address for the write address generating means, and reading for generating a read address from the receiving buffer. Address generation means, second address setting means for setting a predetermined address for the read address generation means, first storage means for storing at least two consecutive start addresses in the reception buffer, and Second storage means for storing at least two consecutive end addresses in the reception buffer, and a first storage means for comparing the address stored in the second storage means with the write address generated by the write address generation means. Stored in the comparison means and the second storage means By and a second comparator means for comparing the read address generated by the address and the read address generating means, it is possible to configure the receiving buffer control unit.
【００１４】また、上述した受信バッファ制御装置にお
いて、以下のような構成を付加させることができる。Further, the following structure can be added to the above-mentioned reception buffer control device.
【００１５】例えば、前記第１の記憶手段に、前記受信
バッファの一つの固定された開始アドレスと、前記受信
バッファの所定の位置を示す開始アドレスとを記憶させ
る。そして、前記受信バッファの一つの開始アドレスが
固定値の場合、開始アドレスを記憶する前記第１の記憶
手段の数を、終了アドレスを記憶する前記第２の記憶手
段の数よりも一つ少なくして構成することができる。For example, one fixed start address of the reception buffer and a start address indicating a predetermined position of the reception buffer are stored in the first storage means. When one start address of the reception buffer has a fixed value, the number of the first storage means for storing the start address is reduced by one less than the number of the second storage means for storing the end address. Can be configured.
【００１６】前記第２の記憶手段に、前記受信バッファ
の一つの固定された終了アドレスと、前記受信バッファ
の所定の位置を示す終了アドレスとを記憶させる。そし
て、前記受信バッファの一つの終了アドレスが固定値の
場合、終了アドレスを記憶する前記第２の記憶手段の数
が開始アドレスを記憶する前記第１の記憶手段の数より
も一つ少なくして構成することができる。The second storage means stores one fixed end address of the reception buffer and an end address indicating a predetermined position of the reception buffer. When one end address of the reception buffer is a fixed value, the number of the second storage means for storing the end address is set to be one less than the number of the first storage means for storing the start address. Can be configured.
【００１７】前記第１の記憶手段を前記開始アドレスを
各々別個に記憶する少なくとも２つの記憶手段により構
成したり、また、前記第２の記憶手段を前記終了アドレ
スを各々別個に記憶する少なくとも２つの記憶手段によ
り構成することができる。また、前記書き込みアドレス
生成手段と前記読み出しアドレス生成手段とを、それぞ
れカウンタを用いて構成することができる。The first storage means may be composed of at least two storage means each storing the start address separately, and the second storage means at least two storage means each separately storing the end address. It can be configured by storage means. Further, the write address generating means and the read address generating means can be configured using counters, respectively.
【００１８】前記カウント手段はカウント値を１つずつ
加算・減算するアップダウンカウンタを用いて構成する
ことができる。この場合、当該アップダウンカウンタは
前記受信バッファへの書き込みサイクル時に１つ加算さ
れ、前記受信バッファからの読み出しサイクル時に１つ
減算される。The counting means can be constructed by using an up / down counter for adding / subtracting count values one by one. In this case, the up / down counter is incremented by 1 in the write cycle to the receive buffer and decremented by 1 in the read cycle from the receive buffer.
【００１９】また、本発明は、前述した受信バッファ制
御装置を用いて記録装置を構成することができる。すな
わち、前記受信バッファに対して前記入出力用データの
入出力制御を行う前述した受信バッファ制御装置と、開
始アドレスと終了アドレスとによって限界され、かつ入
出力用データを一時記憶する受信バッファと、前記入出
力用データが記憶される記憶部と、前記記憶部に対して
前記入出力用データの書き込みみおよび読み出ししの制
御を行う記憶制御部とによって、記録装置を構成するこ
とができる。Further, according to the present invention, a recording device can be constructed by using the above-mentioned receiving buffer control device. That is, the above-mentioned reception buffer control device that controls the input / output of the input / output data with respect to the reception buffer, a reception buffer that is limited by a start address and an end address, and temporarily stores the input / output data, A recording device can be configured by a storage unit that stores the input / output data and a storage control unit that controls writing and reading of the input / output data to and from the storage unit.
【００２０】また、上述した記録装置において、以下の
ような構成を付加させることができる。Further, the following configuration can be added to the recording apparatus described above.
【００２１】例えば、前記入出力用データの入出力速度
を制御する速度制御部をさらに設け、前記受信バッファ
の空き領域を当該入出力用データに含まれる他の情報デ
ータの記憶領域として用いることができる。For example, a speed controller for controlling the input / output speed of the input / output data may be further provided, and the free area of the reception buffer may be used as a storage area for other information data included in the input / output data. it can.
【００２２】前記受信バッファの空き領域が前記他の情
報データの量よりも多い場合には、前記受信バッファか
ら未処理のデータを読み出しして処理を行い、前記受信
バッファ内に前記他の情報データを記憶するための空き
領域を確保することができる。When the free area of the reception buffer is larger than the amount of the other information data, unprocessed data is read from the reception buffer and processed, and the other information data is stored in the reception buffer. It is possible to secure an empty area for storing the.
【００２３】また、前記受信バッファの空き領域が前記
他の情報データの量よりも少ない場合には、前記速度制
御部を起動させ前記入出力用データの受信速度を低速に
するとともに、前記受信バッファからの未処理のデータ
の読み出ししと当該データの処理を行い、前記受信バッ
ファ内に前記他の情報データを記憶するための空き領域
を確保することができる。このように、前記受信バッフ
ァ内に確保された空き領域に前記低速の受信速度で前記
他の情報データの記憶を行った後、当該受信速度を前記
低速から定常の速度に戻して未処理のデータを処理する
ことができる。When the free area of the reception buffer is smaller than the amount of the other information data, the speed control unit is activated to reduce the reception speed of the input / output data and the reception buffer It is possible to read the unprocessed data from and to process the data, and to secure a free area in the reception buffer for storing the other information data. As described above, after the other information data is stored in the empty area secured in the reception buffer at the low reception speed, the reception speed is returned from the low speed to the steady speed and the unprocessed data is processed. Can be processed.
【００２４】また、前記受信バッファの空き領域に記憶
された前記他の情報データの記憶領域を示す開始アドレ
スと、前記受信バッファの前記一端の開始アドレスと
を、前記第１の記憶手段に記憶させることができる。ま
た、前記受信バッファの空き領域に記憶された前記他の
情報データの記憶領域を示す終了アドレスと、前記受信
バッファの前記他端の終了アドレスとを、前記第２の記
憶手段に記憶させることができる。Further, a start address indicating a storage area of the other information data stored in the free area of the reception buffer and a start address of the one end of the reception buffer are stored in the first storage means. be able to. Further, an end address indicating a storage area of the other information data stored in the free area of the reception buffer and an end address of the other end of the reception buffer may be stored in the second storage means. it can.
【００２５】この他に、前記入出力用データとしては印
字データを用いることができる。また、前記受信バッフ
ァ制御装置を前記記憶制御部内に具えて構成したり、外
部装置との間で前記入出力用データの入出力処理を行う
インターフェース部を具えて構成することができる。In addition to this, print data can be used as the input / output data. Further, the reception buffer control device can be provided in the storage control unit, or an interface unit for performing input / output processing of the input / output data with an external device can be provided.
【００２６】[0026]
【発明の実施の形態】本発明の実施の形態について説明
する。図１は、本発明記録装置の構成の一例を示す。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described. FIG. 1 shows an example of the configuration of the recording apparatus of the present invention.
【００２７】図１において、１は、記録装置全体を制御
する制御部である。２は、ホストからの印字情報の入力
を行う入力インタフェース部である。３は、印字情報の
受信速度を遅くなるように制御する受信速度制御部であ
る。In FIG. 1, reference numeral 1 is a control unit for controlling the entire recording apparatus. An input interface unit 2 inputs print information from the host. A reception speed control unit 3 controls the reception speed of print information to be slow.
【００２８】４は、受信バッファ２００を含むメモリ５
への書き込み読み出しを制御するメモリ制御部である。
５は、受信バッファ２００としての領域を含むメモリで
ある。６は、ホストからの印字情報に含まれるダウンロ
ードコマンドを検出するダウンロードコマンド検出部で
ある。７は、データバスである。メモリ制御部４には、
受信バッファ２００の書き込みアドレス、読み出しアド
レス等を管理する受信バッファ制御部１００を有してい
る。なお、その他記録装置に必要な部分についての説明
は省略する。Reference numeral 4 denotes a memory 5 including a reception buffer 200.
It is a memory control unit that controls writing and reading to and from.
Reference numeral 5 is a memory including an area serving as the reception buffer 200. A download command detection unit 6 detects a download command included in the print information from the host. 7 is a data bus. The memory control unit 4 includes
The reception buffer 200 has a reception buffer control unit 100 that manages write addresses and read addresses of the reception buffer 200. It should be noted that description of other parts necessary for the recording apparatus is omitted.
【００２９】図２は、本発明による受信バッファ制御部
１００の詳細な回路構成例を示すブロック図である。FIG. 2 is a block diagram showing a detailed circuit configuration example of the reception buffer control unit 100 according to the present invention.
【００３０】図２において、１１は、未処理受信データ
数をカウントするアップダウンカウンタである。１２は
受信データを受信バッファ２００に書き込む書き込みア
ドレスを生成する書き込みアドレス生成カウンタであ
る。１３は、受信データを受信バッファ２００から読み
出す読み出しアドレスを生成する読み出しアドレス生成
カウンタである。１４は、カウンタ１２にカウント値を
ロードするカウント値設定回路である。１５は、カウン
タ１３にカウント値をロードするカウント値設定回路で
ある。In FIG. 2, 11 is an up / down counter for counting the number of unprocessed received data. Reference numeral 12 is a write address generation counter that generates a write address for writing the received data in the reception buffer 200. A read address generation counter 13 generates a read address for reading the received data from the reception buffer 200. Reference numeral 14 is a count value setting circuit that loads the count value into the counter 12. Reference numeral 15 is a count value setting circuit that loads the count value into the counter 13.
【００３１】１６ａは、受信バッファ２００の第１の開
始アドレス値を記憶する第１のレジスタである。１６ｂ
は、受信バッファ２００の第２の開始アドレス値を記憶
する第２のレジスタである。１７ａは、受信バッファ２
００の第１の終了アドレス値を記憶する第３のレジスタ
である。１７ｂは、受信バッファ２００の第２の終了ア
ドレス値を記憶する第４のレジスタである。Reference numeral 16a is a first register for storing the first start address value of the reception buffer 200. 16b
Is a second register that stores the second start address value of the receive buffer 200. 17a is the reception buffer 2
00 is a third register for storing a first end address value of 00. 17b is a fourth register that stores the second end address value of the reception buffer 200.
【００３２】１８ａは、カウンタ１２のカウント値とレ
ジスタ１７ａに記憶された第１の終了アドレス値とを比
較する第１の比較器である。１８ｂは、カウンタ１２の
カウント値とレジスタ１７ｂに記憶された第２の終了ア
ドレス値とを比較する第２の比較器である。１９ａは、
カウンタ１３のカウント値とレジスタ１７ａに記憶され
た第１の終了アドレス値とを比較する第３の比較器であ
る。１９ｂは、カウンタ１３のカウント値とレジスタ１
７ｂに記憶された第２の終了アドレス値とを比較する第
４の比較器である。Reference numeral 18a is a first comparator for comparing the count value of the counter 12 with the first end address value stored in the register 17a. Reference numeral 18b is a second comparator that compares the count value of the counter 12 with the second end address value stored in the register 17b. 19a is
A third comparator for comparing the count value of the counter 13 and the first end address value stored in the register 17a. 19b is the count value of the counter 13 and the register 1
7b is a fourth comparator for comparing with the second end address value stored in 7b.
【００３３】カウント値設定回路１４および１５は、そ
れぞれ、入力端子ＡおよびＢに入力した信号に応じて、
端子Ｑから出力されるデータを選択する。入力端子Ａに
信号が入力されると、入力端子Ｄ１に入力されているデ
ータを出力端子Ｑから出力し、入力端子Ｂに信号が入力
されると、入力端子Ｄ２に入力されているデータを出力
端子Ｑから出力する。The count value setting circuits 14 and 15 respectively respond to the signals input to the input terminals A and B, respectively.
The data output from the terminal Q is selected. When a signal is input to the input terminal A, the data input to the input terminal D1 is output from the output terminal Q, and when a signal is input to the input terminal B, the data input to the input terminal D2 is output. Output from terminal Q.
【００３４】受信バッファ２００内におけるダウンロー
ドバッファ領域と、受信バッファ２００に対する書き込
みアドレスおよび読み出しアドレスとの位置関係を示す
図である。図３において、Ａはメモリ５内に確保された
受信バッファ２００の開始アドレスである。Ｂは、受信
バッファ２００の終了アドレスである。Ｄは、受信バッ
ファ２００内に確保されたダウンロードバッファ２１０
の開始アドレスの１アドレス前のアドレス、すなわち、
受信バッファ２００の終了アドレスである。Ｃは、ダウ
ンロードバッファ２１０の終了アドレスの１アドレス次
のアドレス、すなわち、受信バッファ２００の開始アド
レスである。Ｒは、受信バッファ２００からの読み出し
アドレスである。Ｗは、受信バッファ２００への書き込
みアドレスである。従って、ＲとＷの間の領域（ハッチ
ング領域内）には未処理の受信データが記憶されている
ことがわかる。FIG. 3 is a diagram showing the positional relationship between the download buffer area in the reception buffer 200 and the write address and read address for the reception buffer 200. In FIG. 3, A is a start address of the reception buffer 200 secured in the memory 5. B is the end address of the reception buffer 200. D is a download buffer 210 secured in the reception buffer 200.
The address one address before the start address of, that is,
This is the end address of the reception buffer 200. C is an address one address after the end address of the download buffer 210, that is, the start address of the reception buffer 200. R is a read address from the reception buffer 200. W is a write address to the reception buffer 200. Therefore, it can be seen that unprocessed received data is stored in the area between R and W (in the hatched area).
【００３５】アップダウンカウンタ１１は、受信バッフ
ァ２００への書き込みサイクル時にカウントアップが有
効になり、受信バッファ２００からの読み出しサイクル
時にカウントダウンが有効になり、それぞれ、受信バッ
ファ２００のアクセス終了後に動作する。カウンタ１２
は、受信バッファ２００への書き込みサイクル時に動作
状態になり、カウンタ１３は受信バッファ２００からの
読み出しサイクル時に動作状態になり、それぞれ、受信
バッファ２００のアクセス終了後にカウントアプする。The up-down counter 11 is enabled to count up during a write cycle to the receive buffer 200 and is enabled to count down during a read cycle from the receive buffer 200, and each operates after the access to the receive buffer 200 is completed. Counter 12
Is in an operating state during a write cycle to the receiving buffer 200, and the counter 13 is in an operating state during a reading cycle from the receiving buffer 200, and each counts up after the access to the receiving buffer 200 is completed.
【００３６】次に、動作について示す。ホストからの印
字情報の受信に先立って、制御部１は、受信バッファ２
００の開始アドレス値をレジスタ１６ａに設定し、およ
び受信バッファ２００の終了アドレス値をレジスタ１７
ａに設定しておくものとする。これら開始アドレス値お
よび終了アドレス値は、記録装置内のメモリ５に確保で
きる受信バッファ２００の最大容量値とする。Next, the operation will be described. Prior to receiving the print information from the host, the control unit 1 sets the reception buffer 2
00 is set in the register 16a, and the end address value of the receiving buffer 200 is set in the register 17a.
It shall be set to a. The start address value and the end address value are the maximum capacity value of the reception buffer 200 that can be secured in the memory 5 in the recording device.
【００３７】ホストからの印字情報が入力インタフェー
ス部２を介して入力されると、記録装置内部は受信デー
タの書き込みサイクルになり、メモリ制御部４は受信バ
ッファ制御部１００の書き込みアドレス生成カウンタ１
２の示すアドレスに受信データを自動的に書き込む。カ
ウンタ１１および１２に供給しているクロック信号は、
受信バッファ２００へのアクセス終了後に出力されるの
で、アップダウンカウンタ１１とカウンタ１２はそれぞ
れ１づつカウントアップされる。これにより、アップダ
ウンカウンタ１１のカウント値により未処理受信データ
が１つ受信バッファ２００に記憶されたことが示され
る。また、カウンタ１２により次の受信バッファ２００
への書き込みアドレスが示される。When print information from the host is input through the input interface unit 2, the inside of the recording apparatus enters a write data write cycle, and the memory control unit 4 causes the write address generation counter 1 of the receive buffer control unit 100.
Received data is automatically written to the address indicated by 2. The clock signals supplied to the counters 11 and 12 are
Since it is output after the access to the reception buffer 200 is completed, the up / down counter 11 and the counter 12 are each incremented by one. Thus, the count value of the up / down counter 11 indicates that one unprocessed received data is stored in the reception buffer 200. In addition, the counter 12 causes the next reception buffer 200
The write address to is shown.
【００３８】ホストから印字情報が入力される度毎に、
上述した動作が繰り返され、受信バッファ２００にデー
タが順次に記憶されていく。Each time print information is input from the host,
The above-described operation is repeated, and the data is sequentially stored in the reception buffer 200.
【００３９】制御部１は、受信バッファ２００に未処理
データが記憶されていることが確認されると、受信バッ
ファ２００からのデータ読み出し動作に入る。制御部１
は、受信バッファ２００の読み出しレジスタ２０００を
介して読み出しを行う。受信バッファ２００の読み出し
レジスタ２０００をアクセスすると、受信データ読み出
しサイクルになり、メモリ制御部４は、カウンタ１３に
よって示される受信読み出しアドレスからデータを読み
出し、制御部１に出力する。カウンタ１３に接続してい
るクロック信号は、受信バッファ２００からのアクセス
終了後に出力され、それによりカウンタ１３は１カウン
トアップされて次の読み出しアドレスを示す。アップダ
ウンカウンタ１１は、読み出しサイクルには、カウント
ダウン動作が有効になるため、カウント値が１つダウン
する。従って、未処理受信データ数が１つ減ったことが
示される。制御部１が受信バッファ２００の読み出しレ
ジスタ２０００をアクセスする度毎に、上記動作が繰り
返され、受信バッファ２００からデータが順次読み出さ
れる。When it is confirmed that the unprocessed data is stored in the reception buffer 200, the control unit 1 starts the data reading operation from the reception buffer 200. Control unit 1
Reads through the read register 2000 of the reception buffer 200. When the read register 2000 of the reception buffer 200 is accessed, a reception data read cycle starts, and the memory control unit 4 reads data from the reception read address indicated by the counter 13 and outputs the data to the control unit 1. The clock signal connected to the counter 13 is output after the access from the reception buffer 200 is completed, whereby the counter 13 is incremented by 1 to indicate the next read address. The count-down operation of the up-down counter 11 is reduced by one during the read cycle because the count-down operation is enabled. Therefore, it is indicated that the number of unprocessed received data has decreased by one. Each time the control unit 1 accesses the read register 2000 of the reception buffer 200, the above operation is repeated and the data is sequentially read from the reception buffer 200.
【００４０】カウンタ１２およびカウンタ１３のカウン
ト値とレジスタ１７ａに設定された第１の最終アドレス
値とは、それぞれ、比較器１８ａおよび１９ａで常に比
較され、両者が一致すると、一致信号が出力される。こ
の一致信号が出力されると、これら一致信号は、それぞ
れ、カウント値設定回路１４および１５の入力端子Ａお
よびＢに供給され、レジスタ１６ａおよび１６ｂに設定
された受信バッファ２００の第１および第２の開始アド
レスが、それぞれ、カウンタ１２および１３に設定され
る。これにより受信バッファ２００の書き込みアドレス
および読み出しアドレスは、最初に戻り、持ってリング
バッファを構成する。The count values of the counter 12 and the counter 13 and the first final address value set in the register 17a are constantly compared by the comparators 18a and 19a, respectively, and when they match, a match signal is output. . When this coincidence signal is output, these coincidence signals are supplied to the input terminals A and B of the count value setting circuits 14 and 15, respectively, and the first and second reception buffers 200 set in the registers 16a and 16b. The start addresses of are set in the counters 12 and 13, respectively. As a result, the write address and the read address of the reception buffer 200 return to the beginning and have the ring buffer.
【００４１】ホストよりダウンロードデータを送信する
ためダウンロードコマンドが送信されると、ダウンロー
ドコマンド検出部６は、インタフェース部２を介してそ
のコマンドを検出して制御部１に通知する。制御部１
は、メモリ制御部４に受信データの受信バッファ２００
への自動転送を禁止すると共に、インタフェース部２か
らダウンロードコマンドおよびそれぞれに続く印字情報
等のダウンロードデータを入力し、コマンドの解析を行
う。その解析の結果、最初のダウンロードコマンドの受
信の場合には、ダウンロードデータを受信バッファ２０
０の空き領域に記憶しておく。ここで、制御部１は、ホ
ストからの印字情報の出力がタイムアウトにならないよ
うに低速での受信を行う。When a download command is transmitted from the host to transmit the download data, the download command detecting section 6 detects the command via the interface section 2 and notifies the control section 1 of the command. Control unit 1
Is a reception buffer 200 for receiving data in the memory control unit 4.
In addition to prohibiting the automatic transfer to, the interface unit 2 inputs a download command and subsequent download data such as print information to analyze the command. As a result of the analysis, when the first download command is received, the download data is received in the reception buffer 20.
It is stored in the empty area of 0. Here, the control unit 1 performs reception at low speed so that the output of print information from the host does not time out.
【００４２】ダウンロードデータのデータ量は、コマン
ドの解析で認識でき、受信バッファ２００の空き領域が
ダウンロードデータより多い場合には、制御部１は受信
バッファ２００より未処理データを読み出し、その処理
を行って受信バッファ２００の空き領域の容量を確保す
る。受信バッファ２００にダウンロードデータが記憶さ
れると、制御部１は、ダウンロードデータを記憶した領
域の開始アドレス−１のアドレスＤと終了アドレス＋１
のアドレスＣをそれぞれメモリ制御部４のレジスタ１７
ｂおよびレジスタ１６ｂに書き込み、ついでメモリ制御
部４を通常の受信バッファ制御に切り替え、ホストから
のデータの受信を行う。The data amount of the download data can be recognized by analyzing the command. When the free area of the receiving buffer 200 is larger than the download data, the control unit 1 reads the unprocessed data from the receiving buffer 200 and performs the processing. To secure the capacity of the free area of the reception buffer 200. When the download data is stored in the reception buffer 200, the control unit 1 controls the address D of the start address -1 and the end address +1 of the area storing the download data.
To the register 17 of the memory control unit 4 respectively.
b and the register 16b, and then the memory control unit 4 is switched to the normal reception buffer control to receive the data from the host.
【００４３】レジスタ１６ａ，１６ｂ，１７ａ，１７ｂ
にアドレス値が書き込まれると、受信バッファ２００の
領域に対する各アドレス値の位置関係は図３（Ａ）〜
（Ｆ）のようになる。ここで、Ａ点のアドレスはレジス
タ１６ａに書き込まれる第１の開始アドレス、Ｂ点のア
ドレスはレジスタ１７ａに書き込まれた第１の終了アド
レス、Ｃ点のアドレスはレジスタ１６ｂに書き込まれる
第２の開始アドレス、Ｄ点のアドレスはレジスタ１７ｂ
に書き込まれた第２の終了アドレスを示す。Registers 16a, 16b, 17a, 17b
When the address value is written in, the positional relationship of each address value with respect to the area of the reception buffer 200 is shown in FIG.
It becomes like (F). Here, the address at the point A is the first start address written in the register 16a, the address at the point B is the first end address written in the register 17a, and the address at the point C is the second start address written in the register 16b. The address and the address of the D point are the register 17b
Indicates the second end address written in.
【００４４】受信データの記憶状態が図３の（Ａ）の時
点でデータ受信を行い、書き込みアドレスがＤ点のアド
レスに達すると、比較器１８ｂが一致信号を出力する。
比較器１８ｂの一致信号をカウント値設定回路１４が受
けると、カウント値設定回路１４はカウンタ１２にレジ
スタ１６ｂのアドレス値、すなわちＣ点で示される第２
の開始アドレスを設定する。データ受信が行われると、
第２の開始アドレスから受信データの記憶を開始する。Data is received when the storage state of the received data is as shown in FIG. 3A, and when the write address reaches the address at point D, the comparator 18b outputs a coincidence signal.
When the count value setting circuit 14 receives the coincidence signal of the comparator 18b, the count value setting circuit 14 causes the counter 12 to indicate the address value of the register 16b, that is, the second value indicated by the point C.
Set the start address of. When data is received,
Storage of received data is started from the second start address.
【００４５】受信データの読み出しアドレスに関して
は、同様に、読み出しアドレスが第２の終了アドレスに
達すると、カウンタ１３は比較器１９ｂの一致信号によ
り第２の開始アドレスが設定される。制御部１が受信デ
ータの読み出し動作をさらに行うと、第２の開始アドレ
スよりデータの読み出しを行う。Regarding the read address of the received data, similarly, when the read address reaches the second end address, the counter 13 is set to the second start address by the coincidence signal of the comparator 19b. When the control unit 1 further performs the read operation of the received data, the data is read from the second start address.
【００４６】従って、ダウンロードデータの記憶された
領域を跳ばして受信データの書き込み、読み出しが行わ
れる。Therefore, the received data is written and read by skipping the area where the download data is stored.
【００４７】ダウンロードデータのデータ量について
は、受信バッファ２００の空き領域画ダウンロードデー
タ量よりも少ない場合は、制御部１は、受信速度制御部
３を起動させホストからのデータの受信を低速にする。
その間に制御部１は、受信バッファ２００からのデータ
の読み出しとそのデータの処理を行い、受信バッファ２
００内の空き領域を確保する。受信バッファ２００内に
ダウンロードデータを記憶できる領域が確保できると、
上記と同様の動作を行いダウンロードデータの記憶を行
う。When the download data amount is smaller than the free area image download data amount of the reception buffer 200, the control unit 1 activates the reception speed control unit 3 to slow down the reception of data from the host. .
In the meantime, the control unit 1 reads data from the reception buffer 200 and processes the data,
Secure a free area in 00. If an area for storing download data can be secured in the reception buffer 200,
The same operation as above is performed and the download data is stored.
【００４８】また、ダウンロードデータの記憶がいった
ん行われた後に、再度ダウンロードコマンドを受信した
場合、ダウンロードデータと受信データとの関係は図３
の（Ａ）から（Ｆ）の場合が考えられる。図３における
（Ｂ），（Ｄ）および（Ｆ）の場合、ダウンロード済み
の領域の前後に未処理受信バッファ２００が存在するた
め、新しいダウンロードデータを追加することができな
い。そこで、制御部１は、ダウンロードコマンド検出部
６より、コマンド検出信号が入力されたときに、受信速
度制御部３を起動させ、ホストからの印字情報の入力速
度が低速になるように制御する。制御部１は、その間に
受信バッファ２００から未処理受信データを読み出し処
理を行い受信バッファ２００内の空き領域を確保するよ
うに動作する。受信データの処理が進み、ダウンロード
データ領域の前領域または後領域に空き領域ができる
と、その領域に新たなダウンロードデータを追加記憶し
ていく。When the download command is received again after the download data is once stored, the relationship between the download data and the received data is shown in FIG.
The cases of (A) to (F) are considered. In the case of (B), (D) and (F) in FIG. 3, new download data cannot be added because the unprocessed receive buffer 200 exists before and after the downloaded area. Therefore, the control unit 1 activates the reception speed control unit 3 when the command detection signal is input from the download command detection unit 6, and controls the input speed of print information from the host to be low. During this time, the control unit 1 operates to read the unprocessed reception data from the reception buffer 200 and to secure a free area in the reception buffer 200. When the processing of the received data progresses and a free area is formed in the area before or after the download data area, new download data is additionally stored in the area.
【００４９】新たなダウンロードデータを、既に記憶し
ている領域の前領域に追加した場合、制御部１は追加後
のダウンロードデータ領域の開始アドレス−１のアドレ
ス値をレジスタ１６ｂに書き直す。新たなダウンロード
データを、既に記憶している領域の後領域に追加した場
合は、追加後のダウンロードデータ領域の終了アドレス
＋１のアドレス値をレジスタ１７ｂに書き直す。その後
に、制御部１は、入力データの受信速度を通常速度に戻
し、通常の受信動作を開始させる。その後の受信バッフ
ァ２００への受信データの書き込み、読み出し動作は、
上述したところと同様の動作を行い、追加されたダウン
ロードデータを含めた全ダウンロード領域を除いて受信
データを記憶することが可能である。When new download data is added to the area before the area already stored, the control unit 1 rewrites the address value of the start address-1 of the added download data area in the register 16b. When new download data is added to the rear area of the already stored area, the address value of the end address of the added download data area + 1 is rewritten in the register 17b. After that, the control unit 1 returns the input data reception speed to the normal speed and starts the normal reception operation. Subsequent write and read operations of received data in the receive buffer 200 are
It is possible to perform the same operation as described above and store the received data except for the entire download area including the added download data.
【００５０】[0050]
【発明の効果】以上説明したように、本発明によれば、
リングバッファを構成する受信バッファの両端部の開始
アドレスと終了アドレス、および、その受信バッファ内
の空き領域を示す開始アドレスと終了アドレスを管理す
ることによって、受信バッファ領域の任意の空き領域に
任意の容量のダウンロードデータを記憶することが可能
となり、ダウンロードデータを記憶した場合でも残りの
受信バッファ領域を全て受信バッファに利用できるの
で、記録装置のメモリを有効に利用し、スループットの
低下を押さえられるという効果がある。As described above, according to the present invention,
By managing the start address and end address of both ends of the receive buffer that configures the ring buffer, and the start address and end address that indicate the free area in the receive buffer, any free area in the receive buffer area can be managed. It becomes possible to store a large amount of download data, and even if the download data is stored, the remaining receive buffer area can be used for the receive buffer, so that the memory of the recording device can be effectively used and the decrease in throughput can be suppressed. effective.
【図１】本発明の実施の一形態である記憶装置の構成の
一例を示すブロック図である。FIG. 1 is a block diagram showing an example of a configuration of a storage device according to an embodiment of the present invention.
【図２】受信バッファ制御装置の構成の一例を示す回路
図である。FIG. 2 is a circuit diagram showing an example of a configuration of a reception buffer control device.
【図３】受信バッファ内に設けられたダウンロードバッ
ファ領域と、この領域を含む開始・終了アドレス、書込
み・読出しアドレスの位置関係を示す模式図である。FIG. 3 is a schematic diagram showing a positional relationship between a download buffer area provided in a reception buffer, a start / end address and a write / read address including this area.
【符号の説明】 １ 制御部 ２ インターフェース部 ３ 速度制御部 ４ 記憶制御部 ５ 記憶部 ６ 情報信号検出部（ダウンロードコマンド検出部） １１ カウント手段 １２ 書込アドレス生成手段 １３ 読出アドレス生成手段 １４ 第１のアドレス設定手段 １５ 第２のアドレス設定手段 １６ａ，１６ｂ 第１の記憶手段 １７ａ，１７ｂ 第２の記憶手段 １８ａ，１８ｂ 第１の比較手段 １９ａ，１９ｂ 第２の比較手段 １００ 受信バッファ制御装置 ２００ 受信バッファ[Description of Codes] 1 control unit 2 interface unit 3 speed control unit 4 storage control unit 5 storage unit 6 information signal detection unit (download command detection unit) 11 counting unit 12 write address generating unit 13 read address generating unit 14 first Address setting means 15 second address setting means 16a, 16b first storage means 17a, 17b second storage means 18a, 18b first comparison means 19a, 19b second comparison means 100 reception buffer control device 200 reception buffer
Claims (20)
タ数をカウントするカウント手段と、 前記受信バッファへの書込アドレスを生成する書き込み
アドレス生成手段と、 前記書き込みアドレス生成手段へ予め定めたアドレスを
設定する第１のアドレス設定手段と、 前記受信バッファからの読み出しアドレスを生成する読
み出しアドレス生成手段と、 前記読み出しアドレス生成手段へ予め定めたアドレスを
設定する第２のアドレス設定手段と、 前記受信バッファの連続した開始アドレスを記憶する第
１の記憶手段と、 前記受信バッファの連続した終了アドレスを記憶する第
２の記憶手段と、 前記書き込みアドレス生成手段により生成された書き込
みアドレスと前記第２の記憶手段に書き込みまれた最終
アドレスとを比較する第１の比較手段と、 前記読み出しアドレス生成手段により生成された読み出
しアドレスと前記第２の記憶手段に書き込みまれた最終
アドレスとを比較する第２の比較手段とを具備したこと
を特徴とする受信バッファ制御装置。1. A count means for counting the number of unprocessed data stored in a reception buffer, a write address generation means for generating a write address for the reception buffer, and a predetermined address for the write address generation means. A first address setting means for setting a read address from the reception buffer, a second address setting means for setting a predetermined address to the read address generating means, First storage means for storing consecutive start addresses of the buffer, second storage means for storing consecutive end addresses of the reception buffer, write address generated by the write address generation means, and the second First comparing hand for comparing with the final address written in the storage means When the reception buffer control apparatus characterized by comprising a second comparing means for comparing the generated read address and the second final address write or a in the storage means by the said read address generating means.
限界された受信バッファに記憶された未処理のデータの
個数をカウントするカウント手段と、 前記受信バッファへの書き込みアドレスを生成する書き
込みアドレス生成手段と、 前記書き込みアドレス生成手段に対して予め定めたアド
レスを設定する第１のアドレス設定手段と、 前記受信バッファからの読み出しアドレスを生成する読
み出しアドレス生成手段と、 前記読み出しアドレス生成手段に対して予め定めたアド
レスを設定する第２のアドレス設定手段と、 前記受信バッファにおける連続した少なくとも２つの開
始アドレスを記憶する第１の記憶手段と、 前記受信バッファにおける連続した少なくとも２つの終
了アドレスを記憶する第２の記憶手段と、 前記第２の記憶手段に記憶されたアドレスと前記書き込
みアドレス生成手段により生成された書き込みアドレス
とを比較する第１の比較手段と、 前記第２の記憶手段に記憶されたアドレスと前記読み出
しアドレス生成手段により生成された読み出しアドレス
とを比較する第２の比較手段とを具備したことを特徴と
する受信バッファ制御装置。2. Counting means for counting the number of unprocessed data stored in the reception buffer limited by a start address and an end address, and a write address generation means for generating a write address for the reception buffer. First address setting means for setting a predetermined address for the write address generation means, read address generation means for generating a read address from the reception buffer, and predetermined for the read address generation means Second address setting means for setting an address, first storage means for storing at least two consecutive start addresses in the reception buffer, and second storage means for storing at least two consecutive end addresses in the reception buffer Storage means and the second storage means First comparing means for comparing the generated address with the write address generated by the write address generating means, an address stored in the second storage means and a read address generated by the read address generating means. And a second comparing means for comparing the receiving buffer control device and the receiving buffer control device.
ァの一つの固定された開始アドレスと、前記受信バッフ
ァの所定の位置を示す開始アドレスとを記憶することを
特徴とする請求項１または２記載の受信バッファ制御装
置。3. The first storage means stores one fixed start address of the reception buffer and a start address indicating a predetermined position of the reception buffer. 2. The reception buffer control device described in 2.
が固定値の場合、開始アドレスを記憶する前記第１の記
憶手段の数が終了アドレスを記憶する前記第２の記憶手
段の数よりも一つ少ないことを特徴とする請求項３記載
の受信バッファ制御装置。4. When one start address of the reception buffer is a fixed value, the number of the first storage means for storing the start address is one more than the number of the second storage means for storing the end address. 4. The reception buffer control device according to claim 3, wherein the number is small.
ァの一つの固定された終了アドレスと、前記受信バッフ
ァの所定の位置を示す終了アドレスとを記憶する請求項
１または２記載の受信バッファ制御装置。5. The reception buffer according to claim 1, wherein the second storage means stores one fixed end address of the reception buffer and an end address indicating a predetermined position of the reception buffer. Control device.
が固定値の場合、終了アドレスを記憶する前記第２の記
憶手段の数が開始アドレスを記憶する前記第１の記憶手
段の数よりも一つ少ないことを特徴とする請求項５記載
の受信バッファ制御装置。6. When one end address of the reception buffer has a fixed value, the number of the second storage means for storing the end address is one more than the number of the first storage means for storing the start address. The reception buffer control device according to claim 5, wherein the reception buffer control device is small.
スを各々別個に記憶する少なくとも２つの記憶手段から
なることを特徴とする請求項１，２または３記載の受信
バッファ制御装置。7. The reception buffer control device according to claim 1, wherein the first storage means comprises at least two storage means for storing the start address separately.
スを各々別個に記憶する少なくとも２つの記憶手段から
なることを特徴とする請求項１，２または５記載の受信
バッファ制御装置。8. The reception buffer control device according to claim 1, wherein said second storage means comprises at least two storage means for respectively storing said end address separately.
み出しアドレス生成手段とは、それぞれカウンタを用い
て構成されることを特徴とする請求項１ないし８のいず
れかに記載の受信バッファ制御装置。9. The reception buffer control device according to claim 1, wherein each of the write address generation means and the read address generation means is configured by using a counter.
ずつ加算・減算するアップダウンカウンタを用いて構成
され、当該アップダウンカウンタは前記受信バッファへ
の書き込みサイクル時に１つ加算され、前記受信バッフ
ァからの読み出しサイクル時に１つ減算されることを特
徴とする請求項１ないし９のいずれかに記載の受信バッ
ファ制御装置。10. The counting means is configured by using an up / down counter that adds / subtracts count values one by one, and the up / down counter is incremented by one during a write cycle to the receive buffer, and the up / down counter is added from the receive buffer. 10. The reception buffer control device according to claim 1, wherein one is subtracted during the read cycle of.
て限界され、かつ入出力用データを一時記憶する受信バ
ッファと、 前記受信バッファに対して前記入出力用データの入出力
制御を行う請求項１ないし１０のいずれかに記載の受信
バッファ制御装置と、 前記入出力用データが記憶される記憶部と、 前記記憶部に対して前記入出力用データの書き込みおよ
び読み出しの制御を行う記憶制御部とを具備したことを
特徴とする記録装置。11. A reception buffer, which is limited by a start address and an end address and temporarily stores input / output data, and input / output control of the input / output data is performed on the reception buffer. The reception buffer control device according to claim 1, a storage unit that stores the input / output data, and a storage control unit that controls writing and reading of the input / output data to and from the storage unit. A recording device characterized by the above.
御する速度制御部とをさらに具備し、 前記受信バッファの空き領域を当該入出力用データに含
まれる他の情報データの記憶領域として用いることを特
徴とする請求項１１記載の記録装置。12. A speed control unit for controlling an input / output speed of the input / output data, wherein the free area of the reception buffer is used as a storage area for other information data included in the input / output data. The recording apparatus according to claim 11, wherein:
の情報データの量よりも多い場合、前記受信バッファか
ら未処理のデータを読み出して処理を行い、前記受信バ
ッファ内に前記他の情報データを記憶するための空き領
域を確保することを特徴とする請求項１２記載の記録装
置。13. When the free area of the reception buffer is larger than the amount of the other information data, the unprocessed data is read from the reception buffer for processing, and the other information data is stored in the reception buffer. 13. The recording apparatus according to claim 12, wherein a free area for storing is secured.
の情報データの量よりも少ない場合、前記速度制御部を
起動させ前記入出力用データの受信速度を低速にすると
ともに、前記受信バッファからの未処理のデータの読み
出しと当該データの処理を行い、前記受信バッファ内に
前記他の情報データを記憶するための空き領域を確保す
ることを特徴とする請求項１２記載の記録装置。14. When the free area of the reception buffer is smaller than the amount of the other information data, the speed control unit is activated to reduce the reception speed of the input / output data, and 13. The recording apparatus according to claim 12, wherein an unprocessed data is read and the data is processed to secure an empty area for storing the other information data in the reception buffer.
領域に前記低速の受信速度で前記他の情報データの記憶
を行った後、当該受信速度を前記低速から定常の速度に
戻して未処理のデータを処理することを特徴とする請求
項１４記載の記録装置。15. After the other information data is stored in the empty area secured in the reception buffer at the low reception speed, the reception speed is returned from the low speed to the steady speed and is not processed. The recording device according to claim 14, which processes data.
れた前記他の情報データの記憶領域を示す開始アドレス
と、前記受信バッファの前記一端の開始アドレスとを、
前記第１の記憶手段に記憶することを特徴とする請求項
１２ないし１５のいずれかに記載の記録装置。16. A start address indicating a storage area of the other information data stored in an empty area of the reception buffer, and a start address of the one end of the reception buffer,
The recording device according to claim 12, wherein the recording device stores the data in the first storage unit.
れた前記他の情報データの記憶領域を示す終了アドレス
と、前記受信バッファの前記他端の終了アドレスとを、
前記第２の記憶手段に記憶することを特徴とする請求項
１２ないし１６のいずれかに記載の記録装置。17. An end address indicating a storage area of the other information data stored in an empty area of the reception buffer, and an end address of the other end of the reception buffer,
The recording device according to any one of claims 12 to 16, wherein the recording device stores in the second storage means.
あることを特徴とする請求項１１ないし１７のいずれか
に記載の記録装置。18. The recording apparatus according to claim 11, wherein the input / output data is print data.
憶制御部内に具えたことを特徴とする請求項１１ないし
１８のいずれかに記載の記録装置。19. The recording device according to claim 11, wherein the reception buffer control device is provided in the storage control unit.
の入出力処理を行うインターフェース部を具えたことを
特徴とする請求項１１ないし１９のいずれかに記載の記
録装置。20. The recording apparatus according to claim 11, further comprising an interface unit that performs input / output processing of the input / output data with an external device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122007A JPH09300739A (en) | 1996-05-16 | 1996-05-16 | Receiving buffer control device and recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8122007A JPH09300739A (en) | 1996-05-16 | 1996-05-16 | Receiving buffer control device and recording apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09300739A true JPH09300739A (en) | 1997-11-25 |
Family
ID=14825264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8122007A Pending JPH09300739A (en) | 1996-05-16 | 1996-05-16 | Receiving buffer control device and recording apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09300739A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG90731A1 (en) * | 1999-06-17 | 2002-08-20 | Nec Corp | Method and system for filter-processing by ensuring a memory space for a ring-buffer in digital signal processor |
| JP2011136571A (en) * | 2001-11-09 | 2011-07-14 | Canon Inc | Image forming apparatus and image forming method |
-
1996
- 1996-05-16 JP JP8122007A patent/JPH09300739A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG90731A1 (en) * | 1999-06-17 | 2002-08-20 | Nec Corp | Method and system for filter-processing by ensuring a memory space for a ring-buffer in digital signal processor |
| JP2011136571A (en) * | 2001-11-09 | 2011-07-14 | Canon Inc | Image forming apparatus and image forming method |
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