JPH06195273A - Data communication equipment - Google Patents

Abstract

PURPOSE:To acquire the same data again in the case that processing is interrupted at the time of the read-out of data by accessing a data buffer in an interface. CONSTITUTION:An address designated by a microcomputer 6 is stored in an address buffer 51. A decoder 52 supplies a clock 9 signal to a corresponding read-out registers 421 to 42n by this address, and the read out data is stored in the data buffer 53, and the microcomputer 6 reads the data out of the data buffer 53. In the case that the read-out of the data by the microcomputer 6 is interrupted, when a prescribed address is stored in the address buffer 51, a changeover switch 58 is connected to the Q side of the data buffer 53 by the output of a comparator 57. Accordingly, rotate operation is executed for the data buffer 53, and the just preceding data is held. Therefore, the microcomputer 6 executes the read-out of the data again by reading out the data of the data buffer 53.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はデータ通信方法及び装置
に関するものである。更に詳しくは、映像信号をデジタ
ル演算処理するビデオカメラ等において、信号処理部と
論理演算部との間のデータの通信を行うデータ通信装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data communication method and device. More specifically, the present invention relates to a data communication device that communicates data between a signal processing unit and a logical operation unit in a video camera or the like that digitally processes a video signal.

【０００２】[0002]

【従来の技術】映像信号をデジタル演算処理するビデオ
カメラ（以下デジタルカメラと称す）においては、デジ
タル化された映像信号の処理を行う信号処理部と、論理
演算部（以下マイコンと称す）との間で種々のデータ通
信を行う。例えば、信号処理部では撮像素子より入力さ
れた画像データの信号を処理し、そのデータをマイコン
に送出するとともに、マイコンより信号処理のための各
種データを受信する。以下に、デジタルカメラにおける
マイコンと信号処理部との間の一般的なデータ通信につ
いて図９を用いて説明する。2. Description of the Related Art In a video camera (hereinafter referred to as a digital camera) for digitally processing a video signal, a signal processing unit for processing a digitized video signal and a logical operation unit (hereinafter referred to as a microcomputer) are provided. Various data communication is performed between them. For example, the signal processing unit processes a signal of image data input from the image pickup device, sends the data to the microcomputer, and receives various data for signal processing from the microcomputer. Hereinafter, general data communication between the microcomputer and the signal processing unit in the digital camera will be described with reference to FIG.

【０００３】図９はデジタルカメラにおけるデータ通信
部の概略構成を表すブロック図である。同図において、
１はレンズであり、２はレンズ１により投影された被写
体像を電気信号に変換する撮像素子、３は撮像素子より
の映像信号をデジタル信号に変換するＡ／Ｄ変換部であ
る。４は信号処理部でありＡ／Ｄ変換されたデジタル信
号を演算処理する。５インターフェース部であり、信号
処理部４の内部の各レジスタからのデータの読み出し、
或いは書き込みを行う。６はマイコンであり、インター
フェース部５を介して信号処理部４より読み出したデー
タを受け取って各種制御を実行するとともに、インター
フェース部５を介して信号処理部４へ書き込みデータを
送出する。７は演算処理された映像信号をアナログ信号
に変換してビデオ信号として出力するためのＤ／Ａ変換
部である。FIG. 9 is a block diagram showing a schematic configuration of a data communication unit in a digital camera. In the figure,
Reference numeral 1 is a lens, 2 is an image sensor for converting an object image projected by the lens 1 into an electric signal, and 3 is an A / D converter for converting a video signal from the image sensor into a digital signal. Reference numeral 4 denotes a signal processing unit that performs arithmetic processing on the A / D-converted digital signal. 5 interface unit, reading data from each register inside the signal processing unit 4,
Or write. Reference numeral 6 denotes a microcomputer, which receives data read from the signal processing unit 4 via the interface unit 5 and executes various controls, and sends write data to the signal processing unit 4 via the interface unit 5. Reference numeral 7 is a D / A conversion unit for converting the processed video signal into an analog signal and outputting it as a video signal.

【０００４】レンズ１より投影された被写体像は撮像素
子２により電気信号に変換され、Ａ／Ｄ変換部３でデジ
タル信号に変換されて信号処理部４へ入る。信号処理部
４では入力されたデジタル信号を信号処理する過程にお
いて、必要なデータをマイコン６からインターフェース
部５を介して受け取り、またマイコン６ではこのデータ
を算出するために必要なデータをインターフェース部５
を介して信号処理部４から受け取る。The subject image projected by the lens 1 is converted into an electric signal by the image pickup device 2, converted into a digital signal by the A / D conversion section 3, and inputted into the signal processing section 4. The signal processing unit 4 receives necessary data from the microcomputer 6 through the interface unit 5 in the process of processing the input digital signal, and the microcomputer 6 receives the data necessary for calculating this data.
It is received from the signal processing unit 4 via.

【０００５】信号処理部４において、４ａは信号処理回
路であり、ディジタル化された映像信号の処理を行う。
４１は書き込みレジスタ群であり、複数の書き込みレジ
スタより構成され、マイコン６からの出力データが書き
込まれる。信号処理回路４ａは書き込みレジスタ群４１
より必要なデータを読み出して、信号処理を行う。ま
た、４２は読み出しレジスタ群であり、複数の読み出し
レジスタより構成され、信号処理部４がマイコン６に送
信すべきデータを格納し、マイコン６がこれを読み出
す。インターフェース部５において、５１はアドレスバ
ッファであり、マイコンがアクセスする信号処理部内４
の各レジスタ（４１，４２）を指定するためのアドレス
が一時的に格納される。５２はデコーダであり、アドレ
スバッファ５２に格納されたアドレス値に基づいて、信
号処理部４内の各レジスタ（４１，４２）に対してデー
タ書き込みもしくは読み出しのためのクロック信号を出
力する。５３はデータバッファであり、マイコン６が入
出力するデータを一時的に格納する。In the signal processing unit 4, reference numeral 4a is a signal processing circuit, which processes a digitized video signal.
A write register group 41 is composed of a plurality of write registers, and the output data from the microcomputer 6 is written therein. The signal processing circuit 4a includes a write register group 41.
More necessary data is read out and signal processing is performed. A read register group 42 is composed of a plurality of read registers. The signal processing unit 4 stores data to be transmitted to the microcomputer 6, and the microcomputer 6 reads the data. In the interface section 5, 51 is an address buffer, which is a signal processing section in the signal processing section which is accessed by the microcomputer.
Addresses for designating each register (41, 42) are temporarily stored. A decoder 52 outputs a clock signal for writing or reading data to each register (41, 42) in the signal processing unit 4 based on the address value stored in the address buffer 52. A data buffer 53 temporarily stores data input / output by the microcomputer 6.

【０００６】以上のような構成において、例えばマイコ
ン６が信号処理部４へデータを出力する場合は、まずア
ドレスをアドレスバッファ５１に格納する（アドレス指
定モード）。そして、データの書き込みを行うモード
（データ書き込みモード）に設定し、書き込むデータを
データバッファ５３に格納する。データバッファ５３へ
のデータの格納が完了すると、アドレスバッファ５１の
アドレス値によりデコーダ５２が対象となる書き込みレ
ジスタに対して書き込みクロックを出力し、データバッ
ファ５３に格納されているデータが当該書き込みレジス
タに書き込まれる。In the above configuration, for example, when the microcomputer 6 outputs data to the signal processor 4, the address is first stored in the address buffer 51 (address designation mode). Then, the data write mode is set, and the write data is stored in the data buffer 53. When the storage of the data in the data buffer 53 is completed, the decoder 52 outputs the write clock to the target write register according to the address value of the address buffer 51, and the data stored in the data buffer 53 is stored in the write register. Written.

【０００７】また、マイコン６が信号処理部４のデータ
を読み出す場合は、まず、マイコン６により読み出しの
対象となる読み出しレジスタのアドレスをアドレスバッ
ファ５１に格納する（アドレス指定モード）。そして、
データ読み出しのモード（データ読み出しモード）であ
る旨を指定すると、アドレスバッファ５１のアドレス値
によりデコーダ５２が対象となる読み出しレジスタに対
して、読み出しクロックを出力する。このクロックによ
り当該読み出しレジスタに格納されているデータが読み
出されてデータバッファ５３に格納される。そして、デ
ータバッファ５３に格納されたデータはマイコン６によ
り読み出される。When the microcomputer 6 reads the data of the signal processing section 4, first, the address of the read register to be read by the microcomputer 6 is stored in the address buffer 51 (address designation mode). And
When it is designated that the mode is the data read mode (data read mode), the decoder 52 outputs the read clock to the target read register according to the address value of the address buffer 51. The data stored in the read register is read by this clock and stored in the data buffer 53. Then, the data stored in the data buffer 53 is read by the microcomputer 6.

【０００８】また、マイコン６とインターフェース部５
との間の転送モードは、上述のアドレス指定モード，デ
ータ読み出しモード，データ書き込みモードの他にデー
タ書き込み・アドレスインクリメントモード及びデータ
読み出し・アドレスインクリメントモードがある。デー
タ書き込み・アドレスインクリメントモードは、データ
の書き込み終了後にインターフェース部５のアドレスバ
ッファ５１に設定されているアドレスを自動的に１つイ
ンクリメントさせるモードである。また、データ読み出
し・アドレスインクリメントモードは、データの読み出
しの終了後にインターフェース部５のアドレスバッファ
５１に設定されているアドレスを自動的に１つインクリ
メントするモードである。Further, the microcomputer 6 and the interface unit 5
Transfer modes between and include a data write / address increment mode and a data read / address increment mode in addition to the above-mentioned address specification mode, data read mode, and data write mode. The data write / address increment mode is a mode in which the address set in the address buffer 51 of the interface unit 5 is automatically incremented by one after the data writing is completed. The data read / address increment mode is a mode in which the address set in the address buffer 51 of the interface unit 5 is automatically incremented by one after the data reading is completed.

【０００９】データ書き込み・アドレスインクリメント
モードは、マイコン６が信号処理部４の書き込みレジス
タのいくつかに対してデータを書き込む必要があり、尚
且つこれらの書き込みレジスタのアドレスが連続してい
る場合に有効である。即ち、連続するアドレスの先頭ア
ドレスに対してのみアドレス指定モードでアドレス指定
を行い、その後はデータ書き込み・アドレスインクリメ
ントモードにてデータ書き込みのみを行えばよい。マイ
コン６は書き込みを行う全ての書き込みレジスタに対し
て１つ１つアドレス指定を行う必要がなくなり、データ
処理の効率が向上する。The data write / address increment mode is effective when the microcomputer 6 needs to write data to some of the write registers of the signal processing unit 4 and the addresses of these write registers are continuous. Is. That is, it is only necessary to perform address designation in the address designation mode only for the leading address of consecutive addresses, and then only perform data writing in the data write / address increment mode. The microcomputer 6 does not need to address each write register for writing one by one, and the efficiency of data processing is improved.

【００１０】同様に、データ読み出し・アドレスインク
リメントモードは、マイコン６が信号処理部４の読み出
しレジスタのいくつかよりデータを読み出す必要があ
り、且つこれらの読み出しレジスタのアドレスが連続し
ている場合に有効である。即ち、連続するアドレスの先
頭アドレスに対してのみアドレス指定モードでアドレス
指定を行い、その後はデータ読み出し・アドレスインク
リメントモードにてデータの読み出しのみを行えば良
い。したがって、マイコン６は読み出しを行う全ての読
み出しレジスタの１つ１つに対しアドレスの指定を行う
必要がなくなり、データ処理の効率が向上する。Similarly, the data read / address increment mode is effective when the microcomputer 6 needs to read data from some of the read registers of the signal processing unit 4 and the addresses of these read registers are continuous. Is. That is, it is only necessary to perform the address designation in the address designation mode only for the leading address of consecutive addresses, and then only read the data in the data read / address increment mode. Therefore, the microcomputer 6 does not need to specify an address for each of all read registers for reading, and the efficiency of data processing is improved.

【００１１】[0011]

【発明が解決しようとする課題】上記従来例において、
マイコン６とインターフェース部５との間でデータ読み
出しモードを実行中に、マイコン６に対してより優先度
の高い割り込みが発生しり、或いは送られてきたデータ
が異常であると判断されたときはデータの転送を中断す
る。この場合、読み出しレジスタからのデータの読み出
しは完了してしまい、読み出しレジスタにデータは残ら
ない。従って、再度マイコン６が読み出しモードにより
該当する読み出しレジスタにアクセスしても、読み出す
べきデータは消失しており、マイコン６は再度同じデー
タを読み出すことができないという問題があった。SUMMARY OF THE INVENTION In the above conventional example,
When the data read mode is being executed between the microcomputer 6 and the interface unit 5, a higher priority interrupt is generated to the microcomputer 6, or when it is determined that the transmitted data is abnormal, the data Interrupt the transfer of. In this case, the reading of the data from the read register is completed, and no data remains in the read register. Therefore, even if the microcomputer 6 accesses the corresponding read register again in the read mode, the data to be read is lost, and the microcomputer 6 cannot read the same data again.

【００１２】更に、データ書き込み・アドレスインクリ
メントモードでは、読み出しレジスタと書き込みレジス
タのアドレスが混在する場合に、読み出しレジスタの内
容が消失するという問題がある。例えば、書き込みレジ
スタのアドレスが０１〜０４，０６〜０９であり、アド
レス０５が読み出しレジスタに割り当てられている場合
に、アドレス指定モードでアドレス０１を指定した後に
アドレス０９までデータ書き込み・アドレスインクリメ
ントモードを実行したとする。この場合、途中のアドレ
ス０５の読み出しレジスタに対してもデコーダ５２より
クロックが供給されるので、読み出しレジスタの内容が
出力され、データが消失してしまう。従って、このよう
な場合は、まず、アドレス指定モードでアドレス０１を
指定してデータ書き込み・アドレスインクリメントモー
ドでアドレス０４の書き込みレジスタまでデータの書き
込みを行う。続いてアドレス指定モードでアドレス０６
を指定した後に再びデータ書き込み・アドレスインクリ
メントモードでアドレス０９の書き込みレジスタまでデ
ータを書き込む。このように、２回のアドレスモードに
よるアドレス指定が必要となり、このアドレス指定モー
ドを実行する分、多くの処理時間を要するようになり、
データ転送の効率が悪くなるという問題がある。Further, in the data write / address increment mode, when the addresses of the read register and the write register are mixed, the content of the read register is lost. For example, when the addresses of the write register are 01 to 04 and 06 to 09, and the address 05 is assigned to the read register, after the address 01 is specified in the address specification mode, the data write / address increment mode is executed up to the address 09. Suppose you have done it. In this case, since the decoder 52 also supplies the clock to the read register of the address 05 on the way, the contents of the read register are output and the data is lost. Therefore, in such a case, first, the address 01 is designated in the address designation mode, and the data is written to the write register of the address 04 in the data write / address increment mode. Then, in the addressing mode, address 06
After specifying, the data is written again to the write register at the address 09 in the data write / address increment mode. As described above, it becomes necessary to specify the address in the address mode twice, and a lot of processing time is required for executing the address specification mode.
There is a problem that the efficiency of data transfer deteriorates.

【００１３】同様に、データ読み出し・アドレスインク
リメントモードでは、読み出しレジスタと書き込みレジ
スタのアドレスが混在する場合には、書き込みレジスタ
に対して不必要にクロックが供給され、当該書き込みレ
ジスタの内容が消失するという問題がある。そして、ア
ドレス指定モードを用いる分、多くの処理時間を要する
ようになり、データ読み出しの処理効率が低下する。Similarly, in the data read / address increment mode, when the addresses of the read register and the write register are mixed, the clock is unnecessarily supplied to the write register and the contents of the write register are lost. There's a problem. Then, since the addressing mode is used, much processing time is required, and the processing efficiency of data reading is reduced.

【００１４】本発明は上記の問題点に鑑みてなされたも
のであり、データの読み出し時に処理が中断された場
合、所定のバッファをアクセスすることで、再度同一の
データを獲得することを可能とするデータ通信装置を提
供することを第１の目的とする。The present invention has been made in view of the above problems, and when the processing is interrupted at the time of reading the data, the same data can be acquired again by accessing a predetermined buffer. A first object of the present invention is to provide a data communication device that operates.

【００１５】また、アドレスを自動的にインクリメント
してデータの書き込みを行うとき、書き込み用のデータ
格納部以外のデータ格納部にアクセスすることを禁止す
ることで、データ格納部における不意のデータの消失を
防止することを可能とするデータ通信装置を提供するこ
とを第２の目的とする。Further, when data is written by automatically incrementing the address, by prohibiting access to a data storage unit other than the write data storage unit, an unexpected loss of data in the data storage unit is caused. A second object is to provide a data communication device capable of preventing the above.

【００１６】更に、アドレスを自動的にインクリメント
してデータの読み出しを行うとき、読み出し用のデータ
格納部以外のデータ格納部へアクセスすることを禁止す
ることで、データ格納部における不意のデータの消失を
防止することを可能とするデータ通信装置を提供するこ
とを第３の目的とする。Further, when data is read out by automatically incrementing the address, by prohibiting access to a data storage unit other than the read data storage unit, unexpected data disappearance in the data storage unit. A third object is to provide a data communication device capable of preventing the above.

【００１７】[0017]

【課題を解決するための手段】上記の第１の目的を達成
するための本発明によるデータ通信装置は以下の構成を
備える。即ち、指定されたアドレスに対応するデータ格
納部よりデータを獲得してこれを出力するデータ通信装
置であって、前記アドレスを指定する指定手段と、前記
指定手段により指定されたアドレスに基づいて対応する
データ格納部よりデータを入力してバッファに格納する
格納手段と、前記バッファ内のデータを出力する出力手
段と、前記指定手段により指定されたアドレスが所定の
アドレスであることを判定する判定手段と、前記判定手
段により所定のアドレスであることが判定されたとき、
前記格納手段の実行時に前記バッファ内のデータを直前
のデータに保持する保持手段と、を備える。A data communication apparatus according to the present invention for achieving the above first object has the following configuration. That is, a data communication device which acquires data from a data storage unit corresponding to a designated address and outputs the data, and which corresponds to a designating unit that designates the address and an address designated by the designating unit. Storage means for inputting data from a data storage unit and storing it in a buffer, output means for outputting data in the buffer, and determining means for determining whether the address designated by the designating means is a predetermined address. When the determination means determines that the address is a predetermined address,
Holding means for holding the data in the buffer as the immediately preceding data when the storage means is executed.

【００１８】また、上記の第２の目的を達成するための
他の発明によるデータ通信装置は以下の構成を備える。
即ち、入力したデータを指定されたアドレスに対応する
データ格納部に格納するデータ通信装置であって、デー
タを入力する入力手段と、前記アドレスを指定する指定
手段と、前記指定手段により指定されたアドレスのデー
タ格納部に対して同期信号を供給することにより前記デ
ータを格納する格納手段と、前記指定手段により指定さ
れたアドレスがデータを書き込むデータ格納部のアドレ
スであることを判定する判定手段と、前記判定手段によ
りデータを書き込むデータ格納部のアドレスであると判
定されたとき前記格納手段における同期信号の出力を行
うクロック出力手段と、を備える。A data communication apparatus according to another invention for achieving the above second object has the following configuration.
That is, the data communication device stores the input data in the data storage unit corresponding to the designated address, the input means for inputting the data, the designating means for designating the address, and the designating means designated by the designating means. Storage means for storing the data by supplying a synchronization signal to the data storage portion of the address; and determination means for determining that the address designated by the designating means is the address of the data storage portion to which the data is written. A clock output unit that outputs a synchronization signal in the storage unit when the determination unit determines that the address is the address of the data storage unit to which the data is written.

【００１９】更に、上記の第３の目的を達成するための
他の発明によるデータ通信装置は以下の構成を備える。
即ち、指定されたアドレスに対応するデータ格納部より
データを獲得してこれを出力するデータ通信装置であっ
て、前記アドレスを指定する指定手段と、前記指定手段
により指定されたアドレスのデータ格納部に対して同期
信号を供給することにより該データ格納部よりデータを
入力してこれをバッファに格納する格納手段と、前記バ
ッファ内のデータを出力する出力手段と、前記指定手段
により指定されたアドレスがデータを読み出すデータ格
納部のアドレスであることを判定する判定手段と、前記
判定手段によりデータを読み出すデータ格納部のアドレ
スであると判定されたとき前記格納手段における同期信
号の出力を行うクロック出力手段と、を備える。Further, a data communication apparatus according to another invention for achieving the above third object has the following configuration.
That is, a data communication device that acquires data from a data storage unit corresponding to a designated address and outputs the data, and a designating unit that designates the address, and a data storage unit of the address designated by the designating unit. Storage means for inputting data from the data storage portion and storing it in a buffer by supplying a synchronizing signal to the output means, output means for outputting the data in the buffer, and an address designated by the designating means. And a clock output for outputting a synchronization signal in the storage means when the determination means determines that the address is the address of the data storage section from which data is read. And means.

【００２０】[0020]

【作用】上記の構成により、データを受信する外部装置
等により指定されたアドレスに基づいて対応するデータ
格納部よりデータを入力してこれをバッファに格納し、
このバッファに格納されたデータが出力される。このバ
ッファ内に格納されたデータを再度獲得したい場合は、
データ格納部を特定しない所定のアドレスを指定するこ
とにより、バッファに格納された直前のデータに保持さ
れ、このバッファに保持されたデータが出力される。With the above structure, the data is input from the corresponding data storage unit based on the address designated by the external device or the like for receiving the data, and the data is stored in the buffer.
The data stored in this buffer is output. If you want to reacquire the data stored in this buffer,
By specifying a predetermined address that does not specify the data storage unit, the data stored in the buffer immediately before is stored, and the data stored in this buffer is output.

【００２１】また、他の発明の構成によれば、外部装置
等より入力されたデータが、指定されたアドレスに対応
したデータ格納部に同期信号を供給することにより格納
される。指定されたアドレスがデータの書き込みを行う
データ格納部であるか否かを判定し、データの書き込み
を行うデータ格納部である場合に前記同期信号の出力が
実行される。このため、例えば読み出し用のデータ格納
部に対するアクセスを禁止することができ、読み出しレ
ジスタ内の不意のデータ消失が防止される。According to another aspect of the invention, the data input from the external device or the like is stored by supplying the synchronizing signal to the data storage unit corresponding to the designated address. It is determined whether or not the designated address is a data storage unit for writing data, and if it is a data storage unit for writing data, the output of the synchronization signal is executed. Therefore, for example, it is possible to prohibit access to the read data storage unit and prevent accidental loss of data in the read register.

【００２２】更に、他の発明の構成によれば、データを
受信する外部装置等により指定されたアドレスに基づい
て、対応するデータ格納部に対して同期信号を供給する
ことでデータを入力して、これをバッファに格納し、こ
のバッファに格納されたデータが出力される。このと
き、指定されたアドレスがデータ読み出しを行うデータ
格納部であるか否かを判定し、データの読み出しを行う
データ格納部である場合に前記同期信号の出力が実行さ
れる。このため、例えば書き込み用のデータ格納部に対
するアクセスを禁止することができ、書き込みレジスタ
における不意のデータ消失を防止する。Further, according to another aspect of the invention, the data is input by supplying the synchronizing signal to the corresponding data storage unit based on the address designated by the external device which receives the data. , This is stored in the buffer, and the data stored in this buffer is output. At this time, it is determined whether or not the designated address is a data storage unit for reading data, and if it is a data storage unit for reading data, the output of the synchronization signal is executed. Therefore, for example, access to the data storage unit for writing can be prohibited, and accidental loss of data in the write register can be prevented.

【００２３】[0023]

【実施例】以下に添付の図面を参照して本発明の好適な
実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the accompanying drawings.

【００２４】＜実施例１＞実施例１では本発明の１例で
あるデータ通信装置をデジタルカメラにおける信号処理
部とマイコンの間に適用した場合を説明する。図１は実
施例１のデータ通信装置の回路構成を表すブロック図で
ある。<Embodiment 1> In Embodiment 1, a case where the data communication device as an example of the present invention is applied between a signal processing unit and a microcomputer in a digital camera will be described. FIG. 1 is a block diagram showing the circuit configuration of the data communication apparatus according to the first embodiment.

【００２５】図１において、１は本デジタルカメラにお
けるレンズであり、２はレンズ１により投影された被写
体像を電気信号に変換する撮像素子である。また、３は
Ａ／Ｄ変換部であり、撮像素子２よりの映像信号をデジ
タル信号に変換して次段へ出力する。４は信号処理部で
あり、Ａ／Ｄ変換部３からのデジタル変換された映像信
号を演算処理する。５インターフェース部であり、信号
処理部４の内部のデータレジスタからのデータの読み出
し、あるいは書き込みを行う。６は論理制御部（以下マ
イコンと称す）であり、インターフェース部５が読み出
したデータを受け取って各種制御を実行するとともに、
インターフェース部５を介して信号処理部４へ書き込み
データを送出する。７は演算処理された映像信号をアナ
ログ信号に変換するＤ／Ａ変換部である。In FIG. 1, reference numeral 1 is a lens in the present digital camera, and 2 is an image pickup device for converting a subject image projected by the lens 1 into an electric signal. Reference numeral 3 is an A / D converter, which converts the video signal from the image sensor 2 into a digital signal and outputs it to the next stage. Reference numeral 4 denotes a signal processing unit, which arithmetically processes the digitally converted video signal from the A / D conversion unit 3. 5 interface unit, which reads or writes data from a data register inside the signal processing unit 4. Reference numeral 6 denotes a logic control unit (hereinafter referred to as a microcomputer), which receives data read by the interface unit 5 and executes various controls,
Write data is sent to the signal processing unit 4 via the interface unit 5. Reference numeral 7 denotes a D / A conversion unit that converts the video signal that has been subjected to arithmetic processing into an analog signal.

【００２６】レンズ１より投影された被写体像は撮像素
子２により電気信号に変換され、Ａ／Ｄ変換部３でデジ
タル信号に変換されて信号処理部４へ入る。信号処理部
４では入力されたデジタル信号を信号処理する過程にお
いて、必要なデータをマイコン６からインターフェース
部５を介して受け取り、またマイコン６ではこのデータ
を算出するために必要なデータをインターフェース部５
を介して信号処理部４から受け取る。The image of the subject projected from the lens 1 is converted into an electric signal by the image pickup element 2, converted into a digital signal by the A / D conversion section 3, and inputted into the signal processing section 4. The signal processing unit 4 receives necessary data from the microcomputer 6 through the interface unit 5 in the process of processing the input digital signal, and the microcomputer 6 receives the data necessary for calculating this data.
It is received from the signal processing unit 4 via.

【００２７】信号処理部４において、４１₁ 〜４１_n
は、それぞれマイコン６からのデータを書き込むための
書き込みレジスタである。また、４２₁ 〜４２_n はそれ
ぞれ信号処理部４の内部の各データを収納してマイコン
６に送り出すための読み出しレジスタである。４３はス
テータスレジスタであり、各読み出しレジスタにデータ
が収納されたか否かの状態を各レジスタ毎に保持する。
４４はＯＲ回路であり、各読み出しレジスタ４２₁ 〜４
２_n のロード信号（ＬＤ）からマイコン６に対する割込
み信号（ＩＲＱ）を得る。４５はデータセレクタであ
り、各読み出しレジスタ４２₁ 〜４２_n 及びステータス
レジスタ４３の中から読み出しを実行したレジスタの出
力ラインをインターフェース部５と接続する。尚、上述
の各レジスタはクロック入力によりデータをシリアルに
入出力できるシフトレジスタである。In the signal processing unit 4, 41 _{1 to} 41 _n
Are write registers for writing data from the microcomputer 6, respectively. Further, 42 ₁ through 42 _n is the read register for sending to the microcomputer 6 are housed the respective data within the signal processing unit 4, respectively. Reference numeral 43 is a status register, which holds a state of whether or not data is stored in each read register for each register.
Reference numeral 44 is an OR circuit, and each read register 42 ₁ to 4 4
An interrupt signal (IRQ) to the microcomputer 6 is obtained from the 2 _n load signal (LD). Reference numeral 45 denotes a data selector, which connects the output lines of the read registers 42 _{1 to} 42 _n and the status register 43, which have performed reading, to the interface unit 5. Each of the above registers is a shift register that can serially input / output data by clock input.

【００２８】次に、インターフェース部５について説明
する。５１はアドレスバッファであり、マイコン６から
送られてくるアドレス情報を一時的に保持しておく。５
２はデコーダであり、アドレスバッファ５１のアドレス
出力に基づいて信号処理部４の内部の各レジスタのうち
の１つを選択し、データ読み出し或いは書き込みのため
のクロックを発生する。５３はデータバッファであり、
マイコン６或いは読み出しレジスタ（４２₁ 〜４２_n ）
から送られてくるデータを一時的に保持し書き込みレジ
スタ（４１₁ 〜４１_n ）或いはマイコン６に対して保持
したデータを出力する。５４，５５はデータバッファ５
３の入力先・出力先を切り換える切換スイッチである。
５６はクロック発生器であり、マイコン６及びアドレス
バッファ５１，データバッファ５３に対してシリアルク
ロックを発生するクロック発生器である。尚、上記アド
レスバッファ５１及びデータバッファ５３はシリアルイ
ン・パラレルアウト型のシフトレジスタで構成されてい
る。Next, the interface section 5 will be described. Reference numeral 51 is an address buffer, which temporarily holds the address information sent from the microcomputer 6. 5
Reference numeral 2 denotes a decoder, which selects one of the internal registers of the signal processing unit 4 based on the address output of the address buffer 51 and generates a clock for reading or writing data. 53 is a data buffer,
The microcomputer 6 or read registers (42 ₁ ~42 _n)
The data sent from the CPU 6 is temporarily held and is output to the write registers (41 _{1 to} 41 _n ) or the microcomputer 6. Data buffers 54 and 55
3 is a selector switch for switching the input destination and the output destination.
Reference numeral 56 denotes a clock generator, which is a clock generator that generates a serial clock for the microcomputer 6, the address buffer 51, and the data buffer 53. The address buffer 51 and the data buffer 53 are serial-in / parallel-out type shift registers.

【００２９】また、５７はコンパレータであり、アドレ
スバッファ５１の出力が特定のアドレス値か否かを判別
する。５８はデータレジスタの入力を切り換える切換ス
イッチであり、通常は切り換えスイッチ５４側に接続さ
れている。Reference numeral 57 is a comparator, which determines whether or not the output of the address buffer 51 has a specific address value. Reference numeral 58 denotes a changeover switch for changing over the input of the data register, which is normally connected to the changeover switch 54 side.

【００３０】図２はマイコン６とインターフェース部５
との間のシリアル通信のタイミングを表すタイミング図
である。この間の通信制御は図１のＣＬＫにて示される
クロックライン、ＤＷで示される書き込みデータライ
ン、ＤＲで示される読み出しデータライン、更にＭＯＤ
Ｅで示されるモード選択ラインによって行われる。ここ
で、モード選択ライン（ＭＯＤＥライン）上の信号は、
アドレス指定，データ読み出し，データ書き込み，デー
タ読み出し・アドレスインクリメント，データ書き込み
アドレスインクリメントの各モードを選択する信号であ
る。FIG. 2 shows the microcomputer 6 and the interface unit 5.
FIG. 6 is a timing chart showing the timing of serial communication with and. The communication control during this period is controlled by the clock line indicated by CLK, the write data line indicated by DW, the read data line indicated by DR in FIG.
This is done by the mode selection line indicated by E. Here, the signal on the mode selection line (MODE line) is
This signal selects each mode of address designation, data read, data write, data read / address increment, and data write address increment.

【００３１】図２の（Ａ）はアドレス指定モードにおけ
るタイミング図である。マイコン６からインターフェー
ス部５にＭＯＤＥラインを通してアドレス指定のモード
情報が伝わると、インターフェース部５のクロック発生
器５６はマイコン６にＣＬＫラインを通してクロック信
号を送る。マイコン６からはこのクロック信号に同期し
てアドレス信号が出力され、インターフェース部５でこ
のアドレス信号を受け取る。そして、インターフェース
部５のアドレスバッファ５１にアドレスが設定される。
図２に示すＡＤＲは、このアドレスバッファ５１に設定
されたアドレスを示す。FIG. 2A is a timing diagram in the addressing mode. When the addressing mode information is transmitted from the microcomputer 6 to the interface unit 5 through the MODE line, the clock generator 56 of the interface unit 5 sends a clock signal to the microcomputer 6 through the CLK line. An address signal is output from the microcomputer 6 in synchronization with this clock signal, and the interface unit 5 receives this address signal. Then, the address is set in the address buffer 51 of the interface unit 5.
ADR shown in FIG. 2 indicates an address set in the address buffer 51.

【００３２】図２の（Ｂ）はデータ書き込みモードにお
けるタイミング図である。上述のアドレス指定モードに
よるアドレス指定の後、マイコン６からＭＯＤＥライン
を通してデータ書き込みのモード情報が伝わると、イン
ターフェース部５のクロック発生器５６は、アドレス指
定時と同様にマイコン６にＣＬＫラインを通してクロッ
ク信号を送る。マイコン６ではこのクロックに合わせて
ＤＷラインを通して書き込みデータ信号を送り、インタ
ーフェース部５のデータバッファ５３に書き込みデータ
が格納される。FIG. 2B is a timing chart in the data write mode. After the addressing in the addressing mode described above, when the data writing mode information is transmitted from the microcomputer 6 through the MODE line, the clock generator 56 of the interface unit 5 sends the clock signal to the microcomputer 6 through the CLK line as in the addressing. To send. The microcomputer 6 sends a write data signal through the DW line in synchronization with this clock, and the write data is stored in the data buffer 53 of the interface unit 5.

【００３３】そして、データバッファ５３への書き込み
が終了すると、インターフェース部５のデコーダ５２は
アドレスバッファ５１に格納されているアドレスに基づ
いてそのアドレスの書き込みレジスタ（４１₁ 〜４１
_n ）に対してのみＷＣＬＫ₁ …ＷＣＬＫ_n に示すクロッ
クラインを通して書き込み用のクロックを送る。クロッ
ク発生器５６はこのクロックと同期したクロックをデー
タバッファ５３へ送り、データバッファ５３はこのクロ
ックに同期して書き込みライン（ＷＤ）にデータを出力
する。ここで、切換スイッチ５４，５５はＭＯＤＥライ
ンのデータ書き込み情報によりそれぞれマイコン側、信
号処理側に選択されている。また、このときの切換スイ
ッチ５８は切換スイッチ５４側に選択されている。When the writing to the data buffer 53 is completed, the decoder 52 of the interface section 5 determines the write register (41 _{1 to} 41) of the address based on the address stored in the address buffer 51.
Only for _n ), the clock for writing is sent through the clock line indicated by WCLK ₁ ... WCLK _n . The clock generator 56 sends a clock synchronized with this clock to the data buffer 53, and the data buffer 53 outputs data to the write line (WD) in synchronization with this clock. Here, the changeover switches 54 and 55 are selected to the microcomputer side and the signal processing side, respectively, by the data write information of the MODE line. Further, the changeover switch 58 at this time is selected to the changeover switch 54 side.

【００３４】次に、データ読み出しモード時の動作につ
いて説明する。図１の信号処理部４の内部において、読
み出しレジスタ４２₁ 〜４２_n のどれかにロード信号Ｌ
₁ 〜Ｌ_n の入力タイミングでデータがロードされた場
合、このロード信号はＯＲ回路４４を通してマイコン６
の割り込み信号（ＩＲＱ）となる。更にロード信号は、
その読み出しレジスタに対応したステータスレジスタ４
３のビットを立ち上げ、このビットは該当する読み出し
レジスタにロードされたデータが読み出されるまでホー
ルドされる。Next, the operation in the data read mode will be described. In the signal processing unit 4 of FIG. 1, the load signal L is input to any of the read registers 42 _{1 to} 42 _{n.
When the} data is loaded at the input timing of _{1 to} L _n, the load signal is sent to the microcomputer 6 through the OR circuit 44.
Interrupt signal (IRQ). Furthermore, the load signal is
Status register 4 corresponding to the read register
Bit 3 is raised, and this bit is held until the data loaded in the corresponding read register is read.

【００３５】ＯＲ回路４４を通ったロード信号は図１に
示すＩＲＱラインを通してマイコン６に割り込みをかけ
る。このときマイコン６はどの読み出しレジスタがロー
ドされたかの情報をステータスレジスタ４３より得るた
めの通信を開始する。先ずステータスレジスタ４３のア
ドレスを設定するため、アドレス指定モードにて（図２
の（Ａ）に示すタイミング）ステータスレジスタ４３の
アドレスをＤＷラインを通してインターフェース部５の
アドレスバッファ５１へ送る。この後、マイコン６は図
２の（Ｃ）に示すようにインターフェース部５へＭＯＤ
Ｅラインを通してデータ読み出しモードの情報を送る。
インターフェース部５の内部のデコーダ５２はこのモー
ドの情報を受け取ると、先に送られたアドレスに基づ
き、ＳＥＬラインを通してデータセレクタ４５をステー
タスレジスタ４３の出力が得られるように設定する。更
にデコーダ５２はステータスレジスタのみに対してＲＣ
ＬＫ _n+1 のクロックラインを用いてクロックを送る。ス
テータスレジスタ４３はこのクロックに同期してデータ
をＲＤラインを通してインターフェース部５へ転送す
る。The load signal passed through the OR circuit 44 is shown in FIG.
Interrupt the microcomputer 6 through the IRQ line shown
It At this time, the microcomputer 6 determines which read register is low.
Information from the status register 43
Communication is started. First, the status register 43
In order to set the dress, in the addressing mode (Fig. 2
(Timing shown in (A)) of the status register 43
The address of the interface unit 5 through the DW line
Send to address buffer 51. After this, the microcomputer 6
MOD to interface unit 5 as shown in (C) of 2
Data read mode information is sent through the E line.
The decoder 52 inside the interface unit 5 uses this mode.
When the address information is received, it will be based on the address sent earlier.
The data selector 45 through the SEL line.
It is set so that the output of the task register 43 can be obtained. Change
In addition, the decoder 52 RCs only the status register.
LK _{n + 1} Send the clock using the clock line. Su
The status register 43 synchronizes the data with this clock.
To the interface section 5 through the RD line
It

【００３６】インターフェース部５のデータバッファ５
３がこのステータスデータの受け取りを完了するとクロ
ック発生器５６よりマイコン６に対してＣＬＫラインを
介してクロック信号が出力される。即ち、クロック発生
器５６は図２の（Ｃ）に示すタイミングで、ＣＬＫライ
ンを通してマイコン６にクロック信号を、データバッフ
ァ５３へはこれと同期したクロックを送る。このクロッ
クによりデータバッファ５３はＤＲラインを通して格納
されているデータ（ステータスレジスタ４３から得たデ
ータ）をマイコン６に送る。Data buffer 5 of interface section 5
When 3 receives the status data, the clock signal is output from the clock generator 56 to the microcomputer 6 through the CLK line. That is, the clock generator 56 sends a clock signal to the microcomputer 6 through the CLK line and a clock synchronized with the clock signal to the data buffer 53 at the timing shown in FIG. By this clock, the data buffer 53 sends the data stored in the DR line (data obtained from the status register 43) to the microcomputer 6.

【００３７】マイコン６においてステータスレジスタ４
３のデータを受け取ると、このデータにより、信号処理
部４のどの読み出しレジスタがロードされたかを判別
し、そのレジスタのアドレスを図４（Ａ）のタイミング
に従ってインターフェース部５へ送り、インターフェー
ス部５のアドレスバッファ５１を設定する。この後、マ
イコン６からＭＯＤＥラインを通してインターフェース
部５にデータ読み出しモードの情報を送る。インターフ
ェース部５のデコーダ５２は先に設定されたアドレスに
基づき、データセレクタ４５を設定し、そのアドレスに
基づいた読み出しレジスタのみにＲＣＬＫ₁ …ＲＣＬＫ
_n のいずれかのクロックラインを通してクロック信号を
送る。クロック信号を受けた読み出しレジスタからはク
ロックと同期してデータが出力され、インターフェース
部５のデータバッファ５３へ転送される。データバッフ
ァ５３はこのデータをクロック発生器５６のクロックに
より図４の（Ｃ）に示すタイミングでデータの送信を行
う。即ち、ＣＬＫラインのクロック信号と同期させてデ
ータをマイコン６へＲＤラインを介して送る。尚、ここ
では切換スイッチ５４，５５はＭＯＤＥラインのデータ
読み出し情報によりそれぞれ信号処理部側、マイコン側
に選択されている。Status register 4 in microcomputer 6
When the data of No. 3 is received, it is determined which read register of the signal processing unit 4 is loaded by this data, and the address of the register is sent to the interface unit 5 in accordance with the timing of FIG. The address buffer 51 is set. After that, the information of the data read mode is sent from the microcomputer 6 to the interface section 5 through the MODE line. The decoder 52 of the interface unit 5 sets the data selector 45 based on the previously set address, and only the read registers based on the address have RCLK ₁ ... RCLK.
Send the clock signal through any of the _n clock lines. Data is output from the read register receiving the clock signal in synchronization with the clock and transferred to the data buffer 53 of the interface unit 5. The data buffer 53 transmits this data at the timing shown in FIG. 4C by the clock of the clock generator 56. That is, the data is sent to the microcomputer 6 via the RD line in synchronization with the clock signal on the CLK line. Here, the changeover switches 54 and 55 are selected to the signal processing unit side and the microcomputer side, respectively, according to the data read information of the MODE line.

【００３８】また、マイコン６とインターフェース部５
との間の転送モードは、上述のアドレス指定モード，デ
ータ読み出しモード，データ書き込みモードの他にデー
タ書き込み・アドレスインクリメントモード及びデータ
読み出し・アドレスインクリメントモードがある。デー
タ書き込み・アドレスインクリメントモードは、データ
の書き込み終了後にインターフェース部５のアドレスバ
ッファに設定されているアドレスを１つインクリメント
させるモードである。また、データ読み出し・アドレス
インクリメントモードは、データの読み出しの終了後に
インターフェース部５のアドレスバッファに設定されて
いるアドレスを１つインクリメントするモードである。Further, the microcomputer 6 and the interface unit 5
Transfer modes between and include a data write / address increment mode and a data read / address increment mode in addition to the above-mentioned address specification mode, data read mode, and data write mode. The data write / address increment mode is a mode in which the address set in the address buffer of the interface unit 5 is incremented by one after the data writing is completed. The data read / address increment mode is a mode in which the address set in the address buffer of the interface unit 5 is incremented by one after the data reading is completed.

【００３９】図２の（Ｄ）はデータ書き込み・アドレス
インクリメントモードである。このデータ書き込み・ア
ドレスインクリメントモードは、マイコン６が信号処理
部４の書き込みレジスタのいくつかに対してデータを書
き込む必要があり、尚且つこれらの書き込みレジスタの
アドレスが連続している場合に有効である。即ち、連続
するアドレスの先頭アドレスに対してのみアドレス指定
モードでアドレス指定を行い、その後はデータ書き込み
・アドレスインクリメントモードにてデータ書き込みの
みを行えば済む。マイコン６は書き込みを行う全ての書
き込みレジスタに対して１つ１つアドレス指定を行う必
要がなくなり、データ処理の効率を向上するものであ
る。図２の（Ｄ）に示す如くＭＯＤＥラインにデータ書
き込み・アドレスインクリメントモードである旨の情報
を出力して、データの書き込みを行う。データの書き込
み自体は図２の（Ａ）と同様であるが、データの書き込
みが終了した時点でアドレスバッファ５１内のアドレス
値が１つインクリメントされる。FIG. 2D shows a data write / address increment mode. This data write / address increment mode is effective when the microcomputer 6 needs to write data to some of the write registers of the signal processing unit 4 and the addresses of these write registers are continuous. . That is, it is only necessary to perform addressing in the addressing mode only for the leading address of consecutive addresses, and then only perform data writing in the data writing / address incrementing mode. The microcomputer 6 does not need to address each write register for writing one by one, thereby improving the efficiency of data processing. As shown in FIG. 2D, information indicating that the mode is the data write / address increment mode is output to the MODE line to write the data. The data writing itself is the same as that in FIG. 2A, but the address value in the address buffer 51 is incremented by 1 when the data writing is completed.

【００４０】同様に、データ読み出し・アドレスインク
リメントモードは、マイコン６が信号処理部４の読み出
しレジスタのいくつかよりデータを読み出す必要があ
り、且つこれらの読み出しレジスタのアドレスが連続し
ている場合に有効である。即ち、連続するアドレスの先
頭アドレスに対してのみアドレス指定モードでアドレス
指定を行い、その後はデータ読み出し・アドレスインク
リメントモードにてデータの読み出しを行えば良い。し
たがって、マイコン６は読み出しを行う全ての読み出し
レジスタの１つ１つに対しアドレスの指定を行う必要が
なくなり、データ処理の効率が向上する。図２の（Ｅ）
に示す如くＭＯＤＥラインにデータ読み出し・アドレス
インクリメントモードである旨の情報を出力して、デー
タの読み出しを行う。データの読み出し自体は図２の
（Ｃ）と同様であるが、データの読み出しが終了した時
点でアドレスバッファ５１内のアドレス値が１つインク
リメントされる。Similarly, the data read / address increment mode is effective when the microcomputer 6 needs to read data from some of the read registers of the signal processing unit 4 and the addresses of these read registers are continuous. Is. That is, it is only necessary to perform the address designation in the address designation mode only for the leading address of consecutive addresses, and thereafter to read the data in the data read / address increment mode. Therefore, the microcomputer 6 does not need to specify an address for each of all read registers for reading, and the efficiency of data processing is improved. Figure 2 (E)
As shown in, information indicating that the mode is the data read / address increment mode is output to the MODE line to read the data. The data reading itself is the same as that in FIG. 2C, but the address value in the address buffer 51 is incremented by 1 when the data reading is completed.

【００４１】また、本実施例１のデータ通信装置におい
ては、信号処理部４の内部の読み出しレジスタ４２₁ 〜
４２_n はそれぞれ図３に示されるパラレルイン・シリア
ルアウト型のシフトレジスタで構成されている。図３に
示す４２ａはＮＯＴゲート、４２ｂはＮＡＮＤゲートで
ある。また、４２ｃは非同期のセット・リセット付のＤ
タイプフリップフロップである。信号処理部４において
信号処理中の映像信号は輝度信号、色差信号等の多くの
データに分けられて特定のタイミングでそれぞれの読み
出しレジスタ４２₁ 〜４２_n にロードされる。図３はこ
れらのうちの１つの読み出しレジスタの構成を表すもの
である。Further, in the data communication apparatus of the first embodiment, the read registers 42 ₁ to 42 inside the signal processing unit 4 are
Each 42 _n is composed of a parallel-in / serial-out type shift register shown in FIG. 42a shown in FIG. 3 is a NOT gate, and 42b is a NAND gate. 42c is a D with asynchronous set / reset
It is a type flip-flop. The video signal undergoing signal processing in the signal processing unit 4 is divided into a large amount of data such as a luminance signal and a color difference signal and loaded into the respective read registers 42 _{1 to} 42 _n at a specific timing. FIG. 3 shows the configuration of one of these read registers.

【００４２】各入力データは図３に示すＤＡＴＡライン
に常時入力されていて、ＬＤに示す入力が“Ｈ”となっ
た時に、ＤＡＴＡライン上の入力データがフリップフロ
ップ４２ｃにホールドされる。このＬＤの“Ｈ”になる
タイミングは信号処理部４において特定のタイミングで
出力されるよう制御されている。前述のようにＬＤの出
力はそのままマイコン６に対するＩＲＱ信号となる。Ｉ
ＲＱ信号により割り込みが発生すると、マイコン６はス
テータスレジスタ４３のデータを読み出すことによりど
の読み出しレジスタがロードされたか判断する。そし
て、マイコン６はこの読み出しレジスタのデータを読み
出すデータ読み出しモードにより、インターフェース部
５を介してデータを転送させる。Each input data is always input to the DATA line shown in FIG. 3, and when the input to LD becomes "H", the input data on the DATA line is held in the flip-flop 42c. The timing when the LD becomes "H" is controlled by the signal processing unit 4 so as to be output at a specific timing. As described above, the output of the LD becomes the IRQ signal for the microcomputer 6 as it is. I
When an interrupt is generated by the RQ signal, the microcomputer 6 reads the data in the status register 43 to determine which read register is loaded. Then, the microcomputer 6 transfers the data via the interface unit 5 in the data read mode for reading the data in the read register.

【００４３】インターフェース部５より出力されるデー
タ転送のための転送クロック（ＲＣＬＫ₁ 〜ＲＣＬＫ
_n ）は図３に示すＲＣＬＫに入力される。このクロック
により読み出しレジスタにロードされているデータは右
方向へシフト動作しながらＱからインターフェース部５
のデータレジスタ５３へ送られる。この時、Ｑの出力は
同時に図３に示す左端のフリップフロップの入力Ｄへも
送られ、ローテイト動作によりデータ転送終了後も同じ
データが読み出しレジスタに残るようになっている。従
ってマイコン６がデータ読み出しモードによりインター
フェース部５からデータを転送している途中で外部から
優先順位の高い割り込みがかかり、インターフェース部
５とのデータ転送を放棄しなければならないような場合
や、データ転送ラインＤＲに外部からノイズが混入し、
インターフェース部５から送られてきたデータが異常な
値であるとマイコン６が判断したような場合は、マイコ
ン６は同じアドレス設定のまま、再度データ読み出しモ
ードによりデータ転送を行なえば同じデータを読み出す
ことができる。Transfer clocks (RCLK _{1 to} RCLK) for transferring data output from the interface unit 5
_n ) is input to RCLK shown in FIG. The data loaded in the read register by this clock shifts to the right from Q to the interface unit 5
Data register 53. At this time, the output of Q is also sent to the input D of the leftmost flip-flop shown in FIG. 3 at the same time, and the same data remains in the read register even after the data transfer is completed by the rotate operation. Therefore, when the microcomputer 6 is in the process of transferring data from the interface unit 5 in the data read mode, an interrupt with a high priority is applied from the outside and the data transfer with the interface unit 5 must be abandoned, or Noise is mixed into the line DR from the outside,
If the microcomputer 6 determines that the data sent from the interface unit 5 is an abnormal value, the microcomputer 6 should read the same data if data transfer is performed again in the data read mode with the same address setting. You can

【００４４】図１に示す信号処理部４の内部において、
読み出しレジスタ４２₁ 〜４２_n のうちのある読み出し
レジスタにデータがロードされ、ＯＲ回路４４を通して
マイコン６に割り込み信号ＩＲＱを与えた場合、マイコ
ン６はステータスレジスタ４３のデータを読み出す。こ
の読み出したステータスレジスタ４３のデータによりマ
イコン６は信号処理部４の内部のどの読み出しレジスタ
がロードされたか判断し、そのロードされた読み出しレ
ジスタのアドレス指定をインターフェース部５に対して
行ない、次いでデータ読み出しモードによりロードされ
た読み出しレジスタのデータを読み出すことは上述し
た。In the signal processing unit 4 shown in FIG.
When data is loaded into a read register of the read registers 42 _{1 to} 42 _n and the interrupt signal IRQ is given to the microcomputer 6 through the OR circuit 44, the microcomputer 6 reads the data of the status register 43. Based on the read data of the status register 43, the microcomputer 6 determines which read register in the signal processing unit 4 is loaded, addresses the loaded read register to the interface unit 5, and then reads the data. Reading the data in the read register loaded according to the mode is described above.

【００４５】このようなデータ読み出しの過程の途中
で、例えば外部から優先順位の高い別の割り込みがマイ
コン６に対して発生し、上記のデータ転送を放棄しなけ
ればならなくなった時、あるいはデータ転送ラインＤＲ
に外部からノイズが混入し、インターフェース部５から
送られてきたデータが異常な値となりマイコン６がこの
データが異常な値であると判断した時は、マイコン６は
信号処理部４からのデータを再度獲得し直す必要があ
る。ここで、本実施例１の読み出しレジスタは図３で説
明した如くローテイト動作を行うので、再読み出しを行
うには、同じ読み出しレジスタよりデータの読み出しを
行うことで達成し得る。しかしながら、読み出しレジス
タの内容は信号処理部４により書き換えられてしまう可
能性があり、読み出しレジスタの内容が書き換えれると
マイコン６によるデータの再読み出しはできなくなる。In the middle of such a data reading process, for example, when another interrupt having a high priority occurs from the outside to the microcomputer 6 and the above data transfer has to be abandoned, or the data transfer is performed. Line DR
When noise is mixed from the outside into the data and the data sent from the interface unit 5 becomes an abnormal value and the microcomputer 6 determines that this data is an abnormal value, the microcomputer 6 outputs the data from the signal processing unit 4. You need to get it again. Here, since the read register of the first embodiment performs the rotate operation as described with reference to FIG. 3, rereading can be achieved by reading data from the same read register. However, the contents of the read register may be rewritten by the signal processing unit 4, and if the contents of the read register are rewritten, the microcomputer 6 cannot reread the data.

【００４６】本実施例１のデータ通信装置は、上述のよ
うな問題をも解決するものである。再読み出しの実行に
際して、まず、マイコン６は予め定められた特定のアド
レス値をインターフェース部５に対してアドレス指定モ
ードにより設定する。アドレスバッファ５１にこのアド
レス値が設定されると、コンパレータ５７はこのアドレ
ス値が先に定められた特定のアドレス値であることを判
別し、このときのコンパレータ５７の出力により切り換
えスイッチ５８はアドレスバッファ５１の出力Ｑ側に接
続される。The data communication apparatus according to the first embodiment also solves the above problem. When executing re-reading, first, the microcomputer 6 sets a predetermined specific address value to the interface unit 5 in the addressing mode. When this address value is set in the address buffer 51, the comparator 57 determines that this address value is a predetermined specific address value, and the output of the comparator 57 at this time causes the changeover switch 58 to switch the address buffer. It is connected to the output Q side of 51.

【００４７】この状態で、マイコン６はデータ読み出し
モードによりデータ読み出しを行なう。アドレスバッフ
ァ５１に設定されているアドレス値は信号処理部４の内
部の各読み出しレジスタ４２₁ 〜４２_n 及び各書き込み
レジスタ４１₁ 〜４１_n に割りあてられているアドレス
値以外の特定のアドレス値であるので、デコーダ５２か
らはどのレジスタに対しても転送クロック（ＲＣＬＫ，
ＷＣＬＫ）は出力されない。一方、インターフェース部
５のクロック発生器５６は通常のデータ読み出しモード
でデコーダ５２から読み出しレジスタ４２₁ 〜４２_n に
対して転送クロックが出力されている場合と同様に、デ
コーダ５２の出力の転送クロックと同期したクロックを
データレジスタ５３に出力する。このクロック発生器５
６からのクロックによりデータレジスタ５３は右方向へ
シフト動作を開始するが、このデータレジスタ５３の出
力Ｑは切り換えスイッチ５８によりこのデータレジスタ
自身のＤ入力へ接続されているため、結果としてデータ
レジスタ５３はローテイト動作を実行し、データレジス
タ５３内のデータはローテイト動作により１周して元の
データに戻る。このあとクロック発生器５６はデータレ
ジスタ５３のデータをマイコン６に対して転送させるた
めのクロックを、ＣＬＫラインを通してマイコン６に、
更にこれと同期してデータバッファ５３にも出力する。In this state, the microcomputer 6 reads data in the data read mode. The address value set in the address buffer 51 is a specific address value other than the address values assigned to the read registers 42 _{1 to} 42 _n and the write registers 41 _{1 to} 41 _n inside the signal processing unit 4. Therefore, the transfer clock (RCLK, RCLK,
WCLK) is not output. On the other hand, the clock generator 56 of the interface unit 5 uses the transfer clock of the output of the decoder 52 as in the case where the transfer clock is output from the decoder 52 to the read registers 42 _{1 to} 42 _{n in the} normal data read mode. The synchronized clock is output to the data register 53. This clock generator 5
The data register 53 starts the shift operation to the right by the clock from 6, but the output Q of this data register 53 is connected to the D input of this data register itself by the changeover switch 58, and as a result, the data register 53. Performs a rotate operation, and the data in the data register 53 makes one round by the rotate operation and returns to the original data. After that, the clock generator 56 sends a clock for transferring the data of the data register 53 to the microcomputer 6 to the microcomputer 6 through the CLK line.
Further, in synchronization with this, the data is also output to the data buffer 53.

【００４８】以上の過程でマイコン６が受け取ったデー
タは先に外部からの別の割り込みあるいは転送ラインＤ
Ｗのノイズ等で読み出すことのできなかったデータであ
る。従って、読み出しが中断されてから再度読み出しが
実行されるまでの過程の途中で、信号処理部４の内部で
目的とするデータを収納していた読み出しレジスタが次
のロードによりデータを書き換えられたとしても、マイ
コン６は目的とするデータを再び読み出すことができ
る。In the above process, the data received by the microcomputer 6 is transferred to another external interrupt or transfer line D first.
This is data that could not be read due to W noise or the like. Therefore, in the middle of the process from the interruption of the reading to the execution of the reading again, it is assumed that the reading register, which stores the target data in the signal processing unit 4, is rewritten by the next load. However, the microcomputer 6 can read the target data again.

【００４９】＜実施例２＞次に実施例２を図４を用いて
説明する。実施例２のデータ通信装置は実施例１のデー
タ通信装置の変形例を示す。尚、図４のブロック図にお
いて図１と同様の機能を有する構成については同一の参
照番号を付し、ここではその説明を省略することとす
る。５８１はＡＮＤゲートであり、データバッファ５３
を制御するクロックを、データバッファ５３に対して供
給するか否かを制御する。<Second Embodiment> Next, a second embodiment will be described with reference to FIG. The data communication device of the second embodiment is a modification of the data communication device of the first embodiment. In the block diagram of FIG. 4, configurations having the same functions as those in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted here. Reference numeral 581 denotes an AND gate, which is the data buffer 53.
It is controlled whether or not the clock for controlling is supplied to the data buffer 53.

【００５０】実施例１と同様に、マイコン６が信号処理
部４の内部のある読み出しレジスタのデータを読み出す
過程の途中で外部からの別の割り込み、あるいは転送ラ
インＤＷのノイズ等でマイコン６が正常なデータが受け
られなかった場合、マイコン６は予め定められた特定の
アドレス値をインターフェース部５に対してアドレス指
定モードにより設定する。図４に示すコンパレータ５７
はアドレスバッファ５１のアドレス値が上記の特定のア
ドレス値以外の場合は“Ｈ”レベルを出力しているが、
上記特定のアドレス値の場合は“Ｌ”レベルを出力す
る。但しこの“Ｌ”レベルになる期間は、デコーダ５２
が通常の読み出しモードの場合に信号処理部４の読み出
しレジスタに対して転送クロックを出力するべき期間で
ある。即ち、この転送クロックと同期したクロックをデ
ータバッファ５３に対してクロック発生器５６が出力し
ている期間である。Similar to the first embodiment, during the process in which the microcomputer 6 reads data in a certain read register inside the signal processing unit 4, another interrupt from the outside or noise on the transfer line DW causes the microcomputer 6 to operate normally. If such data is not received, the microcomputer 6 sets a predetermined specific address value for the interface unit 5 in the addressing mode. The comparator 57 shown in FIG.
Outputs "H" level when the address value of the address buffer 51 is other than the above specific address value.
In the case of the above specific address value, "L" level is output. However, during this "L" level period, the decoder 52
Is a period in which the transfer clock should be output to the read register of the signal processing unit 4 in the normal read mode. That is, it is a period during which the clock generator 56 outputs a clock synchronized with this transfer clock to the data buffer 53.

【００５１】次にマイコン６はデータ読み出しモードに
よりインターフェース部５との間でデータ転送を行な
う。インターフェース部５のアドレスバッファ５１に前
述の特定のアドレス値が設定されるとコンパレータ５７
の出力は“Ｌ”レベルとなりＡＮＤゲート５８の片方の
入力を“Ｌ”にする。従ってクロック発生器５６より読
み出しレジスタからのデータ転送用のクロックがデータ
バッファ５３に対して出力されていても、ＡＮＤゲート
５８からはこのクロックは出力されず、従って、データ
バッファ５３のデータはシフトされない。Next, the microcomputer 6 transfers data with the interface section 5 in the data read mode. When the above-mentioned specific address value is set in the address buffer 51 of the interface unit 5, the comparator 57
Output becomes "L" level and one input of the AND gate 58 becomes "L". Therefore, even if the clock generator 56 outputs the data transfer clock from the read register to the data buffer 53, this clock is not output from the AND gate 58, and therefore the data in the data buffer 53 is not shifted. .

【００５２】このあとクロック発生器５６は従来例同様
データレジスタ５３のデータをマイコン６に対して転送
させるためのクロックをＣＬＫラインを通してマイコン
６に供給し、これと同期してアドレスバッファ５３にも
出力する。このとき、コンパレータ５７の出力は“Ｈ”
となるため、クロック発信器５６からのクロックにより
データバッファ５３内に格納されたデータが順次読み出
されてマイコン６へ入力される。このようにして、マイ
コン６がそれ以前に読み出そうとしたデータと同じデー
タを再び読み出すことができる。After that, the clock generator 56 supplies the clock for transferring the data of the data register 53 to the microcomputer 6 through the CLK line to the microcomputer 6 as in the conventional example, and outputs it to the address buffer 53 in synchronization with this. To do. At this time, the output of the comparator 57 is "H".
Therefore, the data stored in the data buffer 53 is sequentially read by the clock from the clock oscillator 56 and input to the microcomputer 6. In this way, the same data that the microcomputer 6 tried to read before can be read again.

【００５３】以上説明したように、上記実施例１または
２のデータ通信装置においては、マイコン６がデータ読
み出しを割り込みにより中断、あるいはインターフェー
ス部５より送られてきたデータが異常であると判断した
場合に、マイコン６は以下のようにしてデータを再度読
み出すことができる。即ち、マイコン６は予め定められ
た特定のアドレス値をインターフェース部５内のアドレ
スバッファ５１に設定し、データ読み出しモードにより
インターフェース部５との間でデータ転送を行なえばよ
い。そして、このように構成することで、例えば読み出
しの中断から再読み出しの間に対象としている読み出し
レジスタのデータが書き換えられたとしても、以前のデ
ータを再度読み出すことができる。As described above, in the data communication device according to the first or second embodiment, when the microcomputer 6 determines that the data reading is interrupted by an interrupt or the data sent from the interface unit 5 is abnormal. In addition, the microcomputer 6 can read the data again as follows. That is, the microcomputer 6 may set a predetermined specific address value in the address buffer 51 in the interface unit 5 and transfer data to and from the interface unit 5 in the data read mode. With this configuration, even if the data in the target read register is rewritten between the interruption of reading and the re-reading, the previous data can be read again.

【００５４】＜実施例３＞次に実施例３のデータ通信装
置について図５及び図６を用いて説明する。実施例３の
データ通信装置は上記実施例１で説明したデータ書き込
み・アドレスインクリメントモードにおける、読み出し
レジスタ内のデータの不意の消失を防止するものであ
る。本実施例３のデータ通信装置においても、上述の各
実施例の如く、アドレス指定モード，データ書き込みモ
ード，データ読み出しモード，データ書き込み・アドレ
スインクリメントモード，データ読み出し，アドレスイ
ンクリメントモードにおいて動作する。<Third Embodiment> Next, a data communication apparatus according to a third embodiment will be described with reference to FIGS. The data communication apparatus according to the third embodiment prevents the data in the read register from being unintentionally lost in the data write / address increment mode described in the first embodiment. The data communication apparatus according to the third embodiment also operates in the addressing mode, the data writing mode, the data reading mode, the data writing / address increment mode, the data reading, and the address increment mode as in the above-described embodiments.

【００５５】図５は本実施例３のデータ通信装置の回路
構成を表すブロック図である。同図において、図１に示
した構成と同一の機能を有する構成については同一の参
照番号を付し、ここではその説明を省略することとす
る。５８２₁ 〜５８２_n+1 はＡＮＤゲートであり、詳細
な説明は後述する。５７１はコンパレータであり、アド
レスバッファ５１に設定されているアドレス値が読み出
しレジスタのアドレスであるか否かを比較する。FIG. 5 is a block diagram showing the circuit configuration of the data communication apparatus of the third embodiment. In the figure, the components having the same functions as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted here. Reference numerals 582 _{1 to} 582 _{n + 1} are AND gates, and detailed description will be given later. Reference numeral 571 is a comparator, which compares whether or not the address value set in the address buffer 51 is the address of the read register.

【００５６】マイコン６が信号処理部４の中の書き込み
レジスタ（４２₁ 〜４２_n ）のうちのアドレスが連続し
たいくつかに対してデータの書き込みを行う場合、マイ
コン６は先ずこれらの書き込みレジスタの先頭のアドレ
スの指定をアドレス指定モードにて行う。この後、マイ
コン６は図２の（Ｄ）に示すデータ書き込み・アドレス
インクリメントモードにおいて、アドレスバッファ５１
内のアドレスをインクリメントしながら、書き込みデー
タをインターフェース部５へ転送する。そして、これを
書き込むべきレジスタの数の分だけ繰り返す。[0056] If the relative few to address of the write registers in the microcomputer 6 of the signal processing unit 4 (42 ₁ ~42 _n) are continuous writing data, the microcomputer 6 is first of these write registers The top address is specified in the address specification mode. After that, the microcomputer 6 sets the address buffer 51 in the data write / address increment mode shown in FIG.
The write data is transferred to the interface unit 5 while incrementing the address in the. Then, this is repeated for the number of registers to be written.

【００５７】図６は各書き込みレジスタ及び読み出しレ
ジスタのアドレスの１例を表す図である。FIG. 6 is a diagram showing an example of addresses of each write register and read register.

【００５８】データ書き込み・アドレスインクリメント
モードにおいて、アドレスバッファ５１に設定されるア
ドレスが全て書き込みレジスタのアドレスならば、デコ
ーダ５２から転送クロックがＷＣＬＫ₁ 〜ＷＣＬＫ_n の
ラインを通して、信号処理部４の内部の書き込みレジス
タ（４１₁ 〜４１_n ）へ送られる。そして、この転送ク
ロックに同期して、書き込みデータがデータレジスタ５
３からＷＤラインを通して、書き込みレジスタへ転送さ
れる。即ち、図６の（Ａ）に示すように、連続するアド
レスＡ_m 〜Ａ_m+nが 全て書き込みレジスタのアドレスと
なっている場合は、問題なくデータ書き込み・アドレス
インクリメントモードが実行される。In the data write / address increment mode, if all the addresses set in the address buffer 51 are the addresses of the write register, the transfer clock from the decoder 52 passes through the lines WCLK ₁ to WCLK _n , and the inside of the signal processing unit 4 operates. It is sent to the write registers (41 _{1 to} 41 _n ). Then, the write data is transferred to the data register 5 in synchronization with this transfer clock.
3 through the WD line to the write register. That is, as shown in FIG. 6A, when all the consecutive addresses A _{m to} A _{m + n} are addresses of the write register, the data write / address increment mode is executed without any problem.

【００５９】次に、本データ通信装置によりデータ書き
込み・アドレスインクリメントモードを実行した場合
に、書き込みレジスタのアドレスが連続せず、図６の
（Ｂ）の如く、途中に読み出しレジスタのアドレスＡ
_m+p+1 が存在する場合の本データ通信装置の動作を説明
する。この場合、マイコン６は書き込む先頭アドレス
（Ａ_m）を指定し、データ書き込み・アドレスインクリ
メントモードでデータの書き込みを繰り返す。Next, when the data write / address increment mode is executed by the present data communication device, the addresses of the write register are not continuous, and the address A of the read register is interrupted as shown in FIG. 6B.
The operation of the data communication device when _{m + p + 1} exists will be described. In this case, the microcomputer 6 specifies the start address (A _m ) to be written, and repeats writing data in the data writing / address increment mode.

【００６０】ここで、インターフェース部５におけるア
ドレスバッファ５１の出力はデコーダ５２へ出力される
とともに、コンパレータ５７１にも出力される。このコ
ンパレータ５７１において、アドレスバッファ５１のア
ドレスが読み出しレジスタのアドレスであるか否かを比
較する。アドレスバッファ５１に設定されているアドレ
スが読み出しアドレスで、且つマイコン６のモード指定
がデータ書き込み、もしくはデータ書き込み・アドレス
インクリメントモードの時、コンパレータ５７１の出力
は“Ｌ”となる。このため、ＡＮＤゲート５８２₁ 〜５
８２_n の出力が“Ｌ”に固定され、転送クロックが読み
出しレジスタ（４２₁ 〜４２_n ）に入力されることを禁
止する。Here, the output of the address buffer 51 in the interface section 5 is output to the decoder 52 and also to the comparator 571. The comparator 571 compares whether the address of the address buffer 51 is the address of the read register. When the address set in the address buffer 51 is a read address and the mode designation of the microcomputer 6 is data writing or data writing / address increment mode, the output of the comparator 571 becomes "L". For this reason, AND gate 582 _1-5
82 _n output is fixed to "L", the transfer clock is inhibited from being input to the read register (42 ₁ ~42 _n).

【００６１】従って、マイコン６は図６の（Ｂ）のよう
な連続する書き込みアドレス（Ａ_m〜Ａ_m+n ）の途中に
読み出しレジスタのアドレス（Ａ_m+p+1 ）が存在する場
合にそのままデータ書き込み・アドレスインクリメント
モードを用いることができる。即ち、図６の（Ｂ）の読
み出しレジスタ４２_x に対しては転送クロックが出力さ
れず、読み出しレジスタ４２_x に格納されているデータ
を消失することはない。Therefore, when the address (A _{m + p + 1} ) of the read register exists in the middle of the continuous write addresses (A _{m to} A _{m + n} ) as shown in FIG. The data write / address increment mode can be used as it is. That is, the transfer clock is not output to the read register 42 _x in FIG. 6B, and the data stored in the read register 42 _x is not lost.

【００６２】以上説明したように、本実施例３のデータ
通信装置によれば、マイコン６が複数の書き込みレジス
タに対して、データ書き込み・アドレスインクリメント
モードによるデータの書き込みを行う場合、書き込みレ
ジスタのアドレスが読み出しレジスタのアドレスを含ん
で連続している場合でも、マイコン６は先頭アドレスの
アドレス指定を行うだけで、データ書き込み・アドレス
インクリメントモードを繰り返せばよい。従って、マイ
コン６によるデータ書き込みの処理時間が短縮されると
いう効果がある。As described above, according to the data communication apparatus of the third embodiment, when the microcomputer 6 writes data in a plurality of write registers in the data write / address increment mode, the address of the write register is changed. Even when the address of the read register is continuous, the microcomputer 6 only needs to specify the address of the head address and repeat the data write / address increment mode. Therefore, there is an effect that the processing time of data writing by the microcomputer 6 is shortened.

【００６３】＜実施例４＞次に実施例４のデータ通信装
置について図７及び図８を用いて説明する。本実施例４
のデータ通信装置では、データ読み出し・アドレスイン
クリメントモードにおいて読み出しレジスタと書き込み
レジスタのアドレスが混在する場合に、書き込みレジス
タにおけるデータの消失を防止する。本データ通信装置
は、上述の各実施例の如く、アドレス指定モード，デー
タ書き込みモード，データ読み出しモード，データ書き
込み・アドレスインクリメントモード，データ読み出
し，アドレスインクリメントモードにおいて動作する。<Fourth Embodiment> Next, a data communication apparatus according to a fourth embodiment will be described with reference to FIGS. 7 and 8. Example 4
In the data communication device, the data loss in the write register is prevented when the addresses of the read register and the write register are mixed in the data read / address increment mode. The data communication device operates in the addressing mode, the data writing mode, the data reading mode, the data writing / address incrementing mode, the data reading, and the address incrementing mode as in the above-described embodiments.

【００６４】図７は本実施例４のデータ通信装置の回路
構成を表すブロック図である。同図において、図１に示
した構成と同一の機能を有する構成については同一の参
照番号を付し、ここではその説明を省略することとす
る。５８３₁ 〜５８３_n+1 はＡＮＤゲートであり、詳細
な説明は後述する。FIG. 7 is a block diagram showing the circuit configuration of the data communication apparatus according to the fourth embodiment. In the figure, the components having the same functions as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted here. Reference numerals 583 _{1 to} 583 _{n + 1} are AND gates, and a detailed description will be given later.

【００６５】信号処理部４の内部において読み出しレジ
スタ４２₁ 〜４２_n のうちのいくつか、或いは全てにデ
ータがロードされＯＲ回路４４を通してマイコン６に割
り込み信号（ＩＲＱ）を与えた場合、マイコン６はステ
ータスレジスタ４３のアドレスを設定するための通信を
行い、続いてデータ読み出しモードによりステータスレ
ジスタ４３のデータを読み出す。この読み出したステー
タスレジスタ４３のデータによりマイコン６はどの読み
出しレジスタがロードされたかを判断するが、このロー
ドされた読み出しレジスタが連続している場合、マイコ
ン６は先ずこれら読み出すべきレジスタの先頭アドレス
のアドレスをアドレス指定モードにて指定する。次に、
マイコン６は図２の（Ｅ）に示されるデータ読み出し・
アドレスインクリメントモードにおいてアドレスをイン
クリメントしながら、読み出しレジスタにロードされて
いるデータをインターフェース部５を介して転送させ
る。この処理を読み出すべき読み出しレジスタの数の分
だけ繰り返す。When data is loaded into some or all of the read registers 42 _{1 to} 42 _n inside the signal processing unit 4 and an interrupt signal (IRQ) is given to the microcomputer 6 through the OR circuit 44, the microcomputer 6 operates as follows. Communication for setting the address of the status register 43 is performed, and then the data of the status register 43 is read in the data read mode. The microcomputer 6 determines which read register is loaded by the read data of the status register 43. When the loaded read registers are continuous, the microcomputer 6 first reads the address of the start address of these registers to be read. In the addressing mode. next,
The microcomputer 6 reads the data shown in FIG.
In the address increment mode, the data loaded in the read register is transferred through the interface unit 5 while incrementing the address. This process is repeated by the number of read registers to be read.

【００６６】図８は、実施例４の書き込みレジスタ及び
読み出しレジスタのアドレスの１例を表す図である。デ
ータ読み出し・アドレスインクリメントモードによりア
ドレスバッファ５１に設定さるアドレスが全て読み出し
レジスタのアドレスとなれば、デコーダ５２から転送ク
ロックがＲＣＬＫ₁ 〜ＲＣＬＫ_n のラインを通して読み
出しレジスタ４２₁ 〜４２_n へ送られ、このクロックに
同期して読み出しレジスタにロードされていたデータが
ＲＤラインを通してインターフェース部５のデータバッ
ファ５３へ転送される。即ち、この場合は図８（Ａ）に
示すように連続するアドレスＡ_m 〜Ａ_m+n が全て読み出
しレジスタのアドレスである。FIG. 8 is a diagram showing an example of addresses of the write register and the read register of the fourth embodiment. If the data read address increment mode the address of all the read register set monkey address in the address buffer 51, a transfer clock from the decoder 52 is sent to the read register 42 ₁ through 42 _n via line RCLK ₁ ~RCLK _n, this The data loaded in the read register in synchronization with the clock is transferred to the data buffer 53 of the interface unit 5 through the RD line. That is, the address A _m ~A _m + _n this case continuous, as shown in FIG. 8 (A) is an address of all the read register.

【００６７】一方、信号処理部４の内部においてロード
された読み出しレジスタがアドレスが連続せず、図２
（Ｂ）に示すように途中に書き込みレジスタのアドレス
Ａ_{m+p+ 1} が存在する場合について説明する。On the other hand, the read registers loaded inside the signal processing unit 4 do not have consecutive addresses, and
A case where the address A _{m + p + 1} of the write register exists on the way as shown in FIG.

【００６８】先ず、読み出すべきレジスタの先頭のアド
レス（Ａ_m ）のアドレス指定を行い、その後データ読み
出し・アドレスインクリメントモードにてデータの読み
出しを繰り返す。ここで、インターフェース部５におけ
るアドレスバッファ５１の出力はデコーダ５２へ出力さ
れるとともにコンパレータ５７２にも出力される。この
コンパレータ５７２において、アドレスバッファ５１に
設定されているアドレスが書き込みレジスタのアドレス
か否かが比較される。First, the head address (A _m ) of the register to be read is specified, and then the data read is repeated in the data read / address increment mode. Here, the output of the address buffer 51 in the interface unit 5 is output to the decoder 52 and also to the comparator 572. The comparator 572 compares whether the address set in the address buffer 51 is the address of the write register.

【００６９】アドレスバッファ５１に設定されているア
ドレスが書き込みレジスタのアドレスであり、且つマイ
コン６のモード指定がデータ読み出し、或いはデータ読
み出しインクリメントモードであるとき、コンパレータ
５７の出力は“Ｌ”となる。このため、インターフェー
ス部５において、書き込みレジスタに対する転送クロッ
クＷＣＬＫ₁ 〜ＷＣＬＫ_n の出力をゲートしているＡＮ
Ｄゲート５８₁ 〜５８ _n が“Ｌ”に固定され、書き込み
レジスタへの転送クロックの出力が禁止される。Addresses set in the address buffer 51
Address is the address of the write register, and
The mode designation of controller 6 is data read or data read
When in overflow increment mode, the comparator
The output of 57 becomes "L". Therefore, the interface
In the transfer unit 5, the transfer clock for the write register is
W WCLK₁ ~ WCLK_n Gates the output of
D gate 58₁ ~ 58 _n Is fixed to "L" and write
Output of the transfer clock to the register is prohibited.

【００７０】従って、マイコン６は図８の（Ｂ）に示す
ような連続する読み出しレジスタのアドレスＡ_m 〜Ａ
_m+n の途中に書き込みレジスタ４１_x のアドレスＡ
_m+p+1 が存在する場合でも、そのままデータ読み出し・
アドレスインクリメントモードによりＡ_m 〜Ａ_m+n の間
を処理することができる。即ち、書き込みレジスタ４１
_x には転送クロックが出力されず、書き込みレジスタ４
１_x に格納されているデータを消失させることはない。Therefore, the microcomputer 6 causes the continuous read register addresses A _{m to} A as shown in FIG.
Address A of write register 41 _{x in} the middle of _{m + n
Even if m + p + 1} exists, data read
It can be processed between A _m ~A _m + _n by the address increment mode. That is, the write register 41
_The transfer clock is not output to _x , and the write register 4
It does not erase the data stored in _1x .

【００７１】以上説明したように、実施例５のデータ通
信装置によれば、マイコン６が読み出しレジスタのいく
つか、或いは全てに対して、ロードされているデータを
読み出すときに、読み出しレジスタのアドレスが、その
途中に書き込みレジスタのアドレスを含んで連続してい
る場合でも、先頭アドレスの指定を行うだけで後はデー
タ読み出し・アドレスインクリメントモードによるデー
タ読み出しを繰り返せばよく、マイコン６によるデータ
読み出しの処理時間を短縮することができる。As described above, according to the data communication apparatus of the fifth embodiment, when the microcomputer 6 reads the loaded data from some or all of the read registers, the read register addresses are changed. Even if the addresses of the write register are continuous in the middle, it is sufficient to specify the start address and then repeat the data read / data read in the address increment mode. Can be shortened.

【００７２】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。また、本発明は、システム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。The present invention may be applied to a system composed of a plurality of devices or an apparatus composed of a single device. Further, it goes without saying that the present invention can be applied to the case where it is achieved by supplying a program to a system or an apparatus.

【００７３】[0073]

【発明の効果】以上説明したように本発明のデータ通信
装置によれば、データの読み出し時に処理が中断された
場合でも、所定のバッファをアクセスすることで、再度
同一のデータを獲得することが可能となり、確実にデー
タの再読み出しができる。As described above, according to the data communication apparatus of the present invention, even if the processing is interrupted at the time of reading the data, the same data can be acquired again by accessing the predetermined buffer. It becomes possible and the data can be surely read again.

【００７４】また、他の発明によれば、アドレスを自動
的にインクリメントしてデータの書き込みを行うとき、
書き込み用のデータ格納部以外のデータ格納部へアクセ
スすることを禁止することで、データ格納部における不
意のデータの消失が防止される。According to another invention, when data is written by automatically incrementing the address,
By prohibiting access to a data storage unit other than the write data storage unit, it is possible to prevent accidental loss of data in the data storage unit.

【００７５】更に、他の発明によれば、アドレスを自動
的にインクリメントしてデータの読み出しを行うとき、
読み出し用のデータ格納部以外のデータ格納部へアクセ
スすることを禁止することで、データ格納部の不意のデ
ータの消失が防止される。Further, according to another invention, when data is read out by automatically incrementing the address,
By prohibiting access to a data storage unit other than the read data storage unit, it is possible to prevent accidental loss of data in the data storage unit.

【００７６】[0076]

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例１のデータ通信装置の回路構成を表すブ
ロック図である。FIG. 1 is a block diagram illustrating a circuit configuration of a data communication device according to a first exemplary embodiment.

【図２】マイコンとインターフェース部との間のシリア
ル通信のタイミングを表すタイミング図である。FIG. 2 is a timing diagram showing the timing of serial communication between a microcomputer and an interface unit.

【図３】実施例１の読み出しレジスタの回路構成を表す
ブロック図である。FIG. 3 is a block diagram illustrating a circuit configuration of a read register according to the first exemplary embodiment.

【図４】実施例２のデータ通信装置の回路構成を表すブ
ロック図である。FIG. 4 is a block diagram illustrating a circuit configuration of a data communication device according to a second exemplary embodiment.

【図５】実施例３のデータ通信装置の回路構成を表すブ
ロック図である。FIG. 5 is a block diagram illustrating a circuit configuration of a data communication device according to a third exemplary embodiment.

【図６】実施例３の書き込みレジスタ及び読み出しレジ
スタのアドレスの１例を表す図である。FIG. 6 is a diagram illustrating an example of addresses of a write register and a read register according to a third embodiment.

【図７】実施例４のデータ通信装置の回路構成を表すブ
ロック図である。FIG. 7 is a block diagram illustrating a circuit configuration of a data communication device according to a fourth exemplary embodiment.

【図８】実施例４の書き込みレジスタ及び読み出しレジ
スタのアドレスの１例を表す図である。FIG. 8 is a diagram showing an example of addresses of a write register and a read register according to a fourth embodiment.

【図９】デジタルカメラにおける信号処理部とマイコン
間のデータ通信部の一般的な構成を示すブロック図であ
る。FIG. 9 is a block diagram showing a general configuration of a data communication unit between a signal processing unit and a microcomputer in a digital camera.

【符号の説明】[Explanation of symbols]

４ 信号処理部 ４１₁ 〜４１_n 書き込みレジスタ ４２₁ 〜４２_n 読み出しレジスタ ５ インターフェース部 ５１ アドレスバッファ ５２ デコーダ ５３ データバッファ ５４，５５，５８ 切換スイッチ ５６ クロック発生器 ５７ コンパレータ ６ マイコン4 signal processing section 41 _{1 to} 41 _n write register 42 _{1 to} 42 _n read register 5 interface section 51 address buffer 52 decoder 53 data buffer 54, 55, 58 changeover switch 56 clock generator 57 comparator 6 microcomputer

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 指定されたアドレスに対応するデータ格
納部よりデータを獲得してこれを出力するデータ通信装
置であって、 前記アドレスを指定する指定手段と、 前記指定手段により指定されたアドレスに基づいて対応
するデータ格納部よりデータを入力してバッファに格納
する格納手段と、 前記バッファ内のデータを出力する出力手段と、 前記指定手段により指定されたアドレスが所定のアドレ
スであることを判定する判定手段と、 前記判定手段により所定のアドレスであることが判定さ
れたとき、前記格納手段の実行時に前記バッファ内のデ
ータを直前のデータに保持する保持手段と、 を備えることを特徴とするデータ通信装置。1. A data communication device for acquiring data from a data storage unit corresponding to a designated address and outputting the data, comprising: designating means for designating the address; and an address designated by the designating means. Storage means for inputting data from the corresponding data storage portion and storing it in a buffer, output means for outputting the data in the buffer, and determining that the address designated by the designating means is a predetermined address And a holding unit that holds the data in the buffer as the immediately preceding data when the storage unit executes the storage unit, when the determination unit determines that the address is a predetermined address. Data communication device. 【請求項２】 前記バッファは、クロック入力によりデ
ータの読み書きを実行するシフトレジスタにより構成さ
れ、 前記保持手段は、前記判定手段により所定のアドレスで
あることが判定されたとき、前記格納手段の実行時にお
いて前記バッファにローテイト動作を行わせることによ
り前記バッファ内のデータを直前のデータに保持する、 ことを特徴とする請求項１に記載のデータ通信装置。2. The buffer is configured by a shift register that reads and writes data by a clock input, and the holding unit executes the storage unit when the determination unit determines that the address is a predetermined address. The data communication device according to claim 1, wherein the data in the buffer is held as the immediately preceding data by causing the buffer to perform a rotation operation at any time. 【請求項３】 前記バッファは、クロック入力によりデ
ータの読み書きを実行するシフトレジスタにより構成さ
れ、 前記保持手段は、前記判定手段により所定のアドレスで
あることが判定されたとき、前記格納手段の実行におい
て前記バッファへの前記クロックの供給を禁止すること
により、前記バッファ内のデータを直前のデータに保持
する、 ことを特徴とする請求項１に記載のデータ通信装置。3. The buffer is composed of a shift register that reads and writes data by clock input, and the holding means executes the storage means when the judging means judges that the address is a predetermined address. 2. The data communication device according to claim 1, wherein the data in the buffer is held as the immediately preceding data by prohibiting the supply of the clock to the buffer in. 【請求項４】 入力したデータを指定されたアドレスに
対応するデータ格納部に格納するデータ通信装置であっ
て、 データを入力する入力手段と、 前記アドレスを指定する指定手段と、 前記指定手段により指定されたアドレスのデータ格納部
に対して同期信号を供給することにより前記データを格
納する格納手段と、 前記指定手段により指定されたアドレスがデータを書き
込むデータ格納部のアドレスであることを判定する判定
手段と、 前記判定手段によりデータを書き込むデータ格納部のア
ドレスであると判定されたとき前記格納手段における同
期信号の出力を行うクロック出力手段と、 を備えることを特徴とするデータ通信装置。4. A data communication device for storing input data in a data storage unit corresponding to a specified address, comprising: input means for inputting data; designating means for designating the address; and the designating means. Storage means for storing the data by supplying a synchronization signal to the data storage portion at the designated address, and determining that the address designated by the designation means is the address of the data storage portion to which the data is written A data communication device comprising: a determination unit; and a clock output unit that outputs a synchronization signal in the storage unit when the determination unit determines that the address is the address of a data storage unit in which data is written. 【請求項５】 指定されたアドレスに対応するデータ格
納部よりデータを獲得してこれを出力するデータ通信装
置であって、 前記アドレスを指定する指定手段と、 前記指定手段により指定されたアドレスのデータ格納部
に対して同期信号を供給することにより該データ格納部
よりデータを入力してこれをバッファに格納する格納手
段と、 前記バッファ内のデータを出力する出力手段と、 前記指定手段により指定されたアドレスがデータを読み
出すデータ格納部のアドレスであることを判定する判定
手段と、 前記判定手段によりデータを読み出すデータ格納部のア
ドレスであると判定されたとき前記格納手段における同
期信号の出力を行うクロック出力手段と、 を備えることを特徴とするデータ通信装置。5. A data communication device for acquiring data from a data storage unit corresponding to a designated address and outputting the data, comprising a designating unit for designating the address, and an address designated by the designating unit. Storage means for inputting data from the data storage portion and supplying it to a buffer by supplying a synchronization signal to the data storage portion, output means for outputting the data in the buffer, and designation by the designation means Determining means for determining that the determined address is an address of a data storing section for reading data, and outputting a synchronization signal in the storing means when it is determined by the determining means that it is an address of a data storing section for reading data. A data communication device, comprising: a clock output unit for performing.