JPH09198305A - Memory controller - Google Patents

Abstract

PROBLEM TO BE SOLVED: To perform read-out at high speed while effectively using the function of burst transfer to a cache memory even when it is not the read-out of continuous addresses by providing a comparing means and an access selecting means. SOLUTION: A control signal is inputted from a timing generator 1-8 to an address latch 1-4, a CPU address CA is latched, a memory address MA is generated and the address is supplied to a memory 1-2. Data are written from a CPU 1-1 through a CPU (I/F) 1-3 to a register 1-6. A subtracter 1-5 performs the calculation of CA-MA and supplies the result to a comparator 1-7. The comparator 17 inputs the compared result of register and subtracter data and to the device 1-8. The device 1-8 receives a request from the (I/F) 1-3 and supplies a chip select signal CS and a clock signal to the memory 1-2 through the optimum access method corresponding to the result of the comparator 1-7. Further, the control signal is supplied for reporting the timing of address updating.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明はメモリの制御に関
し、パーソナルコンピュータを始めワードプロセッサ、
携帯情報端末、家庭用コンシューマ機などのバースト転
送機能を備えたメモリを搭載した情報機器全般のメモリ
制御に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to memory control and relates to word processors, such as personal computers.
The present invention relates to memory control of general information equipment equipped with a memory having a burst transfer function, such as a portable information terminal and a household consumer device.

【０００２】[0002]

【従来の技術】従来の技術としては特開昭６３−７３４
３３号公報に示されるバースト転送機能を持ったメモリ
は連続アドレスしたアドレスよりデータを取り出す場合
は非常に高速でアクセス可能であるので、この特性をい
かし、キャッシュメモリに高速にデータを転送してい
た。2. Description of the Related Art As a conventional technique, Japanese Patent Laid-Open No. 63-734
Since the memory having the burst transfer function disclosed in Japanese Patent No. 33 can be accessed at very high speed when data is fetched from consecutively addressed addresses, this characteristic is used to transfer data to the cache memory at high speed. .

【０００３】すなわち、キャッシュメモリ転送されたデ
ータの管理を工夫していた。That is, the management of the data transferred to the cache memory has been devised.

【０００４】[0004]

【発明が解決しようとする課題】バースト転送機能付き
のメモリのバースト転送機能を使うと連続アドレスの読
み出しについて非常に高速で読み出しが可能である。従
来はこの機能をキャッシュメモリにデータを転送する時
につかっていた。そして、特開昭６３−７４３３号公報
のようにキャッシュメモリの管理に工夫をして、更に高
速化を計っていた。When the burst transfer function of the memory having the burst transfer function is used, continuous addresses can be read at extremely high speed. Conventionally, this function was used when transferring data to the cache memory. Then, as in Japanese Patent Laid-Open No. 63-7433, the cache memory management is devised to further increase the speed.

【０００５】しかし、読み出すアドレスが連続していな
いとバースト転送機能を使用しない通常のアクセスをお
こなう必要があり、バースト転送よりもかなり遅くなっ
てしまう。However, if the addresses to be read are not consecutive, it is necessary to perform normal access without using the burst transfer function, which is much slower than the burst transfer.

【０００６】本発明は、連続アドレスの読み出しではな
くても、キャッシュメモリへのバースト転送機能を有効
に使い、高速に読み出しをおなうことを課題とする。It is an object of the present invention to use the burst transfer function to the cache memory effectively and to perform high-speed reading even if reading of continuous addresses is not performed.

【０００７】また、データを読み飛ばすためにキャッシ
ュメモリにデータをバースト転送するタイミングを使用
すると、読みとる必要のないデータに対しても読み取る
ために必要なデータ確定時間をとってしまうため、読み
飛ばすデータにたいしては、データ確定時間を無くし、
より高速にデータを読み飛ばすことを課題とする。Further, if the timing of burst transfer of data to the cache memory is used to skip the data, the data definite time required for reading the data that does not need to be read is taken. As for the
The task is to skip the data at a higher speed.

【０００８】[0008]

【課題を解決するための手段】請求項１記載のメモリ制
御装置は、シリアル動作でアクセス可能なメモリ制御装
置であって、バースト転送機能を有するメモリの読み出
しを行うにあたり、アドレスＡをアクセスした後、アド
レスＢをアクセスする場合において、キャッシュメモリ
へのバースト転送機能を使用して前記アドレスＡと前記
アドレスＢとの間のデータを読み飛ばして前記アドレス
Ｂのデータを読み出すアクセス手段１と、一旦アクセス
を終了して再度通常のアクセスにて前記アドレスＢのデ
ータを読み出すアクセス手段２との所要時間を比較する
比較手段と、該比較手段にて比較されたアクセス手段の
内、所要時間の短い方のアクセス手段を選択して実行す
るアクセス選択手段とを備えたことを特徴とするメモリ
制御装置である。A memory control device according to claim 1 is a memory control device that can be accessed by a serial operation, and after accessing an address A when reading a memory having a burst transfer function. , When accessing the address B, the access means 1 for reading the data at the address B by skipping the data between the address A and the address B by using the burst transfer function to the cache memory, and once accessing Of the access means which compares the required time with the access means 2 for reading the data of the address B by the normal access and the access means compared by the comparing means, whichever has the shorter required time. A memory control device comprising: an access selection unit that selects and executes an access unit.

【０００９】請求項２記載のメモリ制御装置は、バース
ト転送機能を使用してアドレスＡとアドレスＢとの間の
データを読み飛ばすときに、キャッシュメモリへのバー
スト転送サイクルを使用せずにメモリのスペックの最速
のアクセスタイムで読み飛ばすタイミングを生成するタ
イミング生成手段を備えたことを特徴とする請求項１記
載のメモリ制御装置である。According to another aspect of the memory control device of the present invention, when the data between address A and address B is skipped by using the burst transfer function, the burst transfer cycle to the cache memory is not used. 2. The memory control device according to claim 1, further comprising a timing generation unit that generates a timing of skipping the reading at the fastest access time of the specifications.

【００１０】請求項３記載のメモリ制御装置は、前記比
較手段はレジスタに設定されていることを特徴とする請
求項１記載のメモリ制御装置である。A memory control device according to a third aspect of the present invention is the memory control device according to the first aspect, wherein the comparing means is set in a register.

【００１１】[0011]

【発明の実施の形態】本発明の実施例を図１〜図７に基
づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS.

【００１２】図１は本発明の機能が搭載されるメモリ制
御装置の構成であり、（１−１）のＣＰＵはこの装置の
中央処理部であって、装置全体の情報加工処理、入出力
部制御等をおこなう演算処理部分である。アドレスパイ
プライン機能を備えており、メモリアクセスサイクルに
入る前にアドレスを出力する機能を有する。キャッシュ
メモリも内蔵しており、キャッシュメモリへデータをバ
ースト転送にてデータを読み込む。FIG. 1 shows the configuration of a memory control device in which the functions of the present invention are mounted. The CPU of (1-1) is the central processing unit of this device, and the information processing and input / output unit of the entire device. This is an arithmetic processing part that performs control and the like. It has an address pipeline function and has a function of outputting an address before entering a memory access cycle. It also has a built-in cache memory and reads data by burst transfer to the cache memory.

【００１３】（１−２）のメモリは、この情報処理装置
にて処理される情報、およびプログラムを記録している
装置であり、バースト転送機能を備えている。The memory (1-2) is a device for recording information processed by this information processing device and a program, and has a burst transfer function.

【００１４】本発明で使用するメモリとして、図２と図
３によって規定されるメモリを想定する。As the memory used in the present invention, the memory defined by FIGS. 2 and 3 is assumed.

【００１５】Ｔａ：チップセレクト信号（ＣＳ）立ち下
がりよりデータが確定するまでのアクセス時間２００Ｎ
Ｓ（図２） Ｔｂ：クロック信号（ＣＬＫ）立ち上がりからよりデー
タが確定するまでのアクセス時間３０ＮＳ（図３） ＣＬＫ立ち上がりからデータが出力される３０ＮＳの間
はデータ不定とする。Ta: Access time 200N from the fall of the chip select signal (CS) until the data is determined
S (FIG. 2) Tb: Access time 30NS from rising of clock signal (CLK) until data is more fixed (FIG. 3) Data is undefined during 30NS from the rising of CLK to the output of data.

【００１６】チップセレクト信号（ＣＳ）が立ち下がっ
たときメモリ内部のアドレスカウンタにアドレスを取り
込み、ＣＳがローのときＣＬＫを入力するとそのカウン
タをインクリメントし、インクリメントされたアドレス
のデータを出力するものとする。When the chip select signal (CS) falls, the address is taken into the address counter inside the memory, and when CS is low, when CLK is input, the counter is incremented and the data of the incremented address is output. To do.

【００１７】ＣＳがアクティブの間データが出力され、
ＣＳがインアクティブのときはデータはハイインピーダ
ンスとする。Data is output while CS is active,
Data is high impedance when CS is inactive.

【００１８】次に信号の説明を行う。Next, signals will be described.

【００１９】ＣＳ：メモリに対するチップセレクト信
号。立ち下がりで、メモリ内部のアドレスカウンタにメ
モリアドレスＭＡを記録する。CS: Chip select signal for the memory. At the fall, the memory address MA is recorded in the address counter inside the memory.

【００２０】ＭＡ：メモリに対するアドレスの入力。MA: Address input to memory.

【００２１】ＣＬＫ：メモリに対するクロック入力であ
り、ＣＳがローのときＣＬＫの立ち上がりにてメモリ内
部のアドレスカウンタをインクリメントする。このメモ
リはインクリメントされたアドレスにたいしては高速に
データを出力することができる。CLK: A clock input to the memory. When CS is low, the address counter in the memory is incremented at the rising edge of CLK. This memory can output data at high speed to the incremented address.

【００２２】ＤＡＴＡ：メモリのデータの入出力バス。DATA: An input / output bus for memory data.

【００２３】（１−３）のＣＰＵ（Ｉ／Ｆ）はＣＰＵと
周辺デバイスとのインターフェースをとる装置である。The CPU (I / F) in (1-3) is a device that interfaces between the CPU and peripheral devices.

【００２４】（１−４）のアドレスラッチ装置は、（１
−１）のＣＰＵがアクセスしたアドレスを記録する装置
である。（１−１）のＣＰＵがアクセスをはじめると、
ＣＰＵ（Ｉ／Ｆ）よりラッチの要求があり、ＣＰＵアド
レスＣＡをラッチし、そのラッチしたデータをＭＡとし
てメモリに出力する。The address latch device of (1-4) is (1
-1) is a device for recording the address accessed by the CPU. When the CPU of (1-1) starts access,
There is a latch request from the CPU (I / F), the CPU address CA is latched, and the latched data is output to the memory as MA.

【００２５】（１−５）の減算器は（１−１）のＣＰＵ
がアクセス中のアドレスＣＡから（１−４）のアドレス
ラッチ装置のデータＭＡをひく演算をおこなう装置であ
る。The subtractor of (1-5) is the CPU of (1-1)
Is a device for performing an operation of subtracting the data MA of the address latch device of (1-4) from the address CA being accessed.

【００２６】（１−６）のレジスタは、目標のアドレス
をバースト転送機能を利用したほうが速いか、通常アク
セスのほうが速いか、判断する基準を記録するレジスタ
である。The register (1-6) is a register for recording a criterion for judging whether the target address is faster using the burst transfer function or faster in the normal access.

【００２７】（１−７）の比較器は（１−５）の減算器
の出力と（１−６）のレジスタのデータを比較する装置
である。The comparator (1-7) is a device for comparing the output of the subtractor (1-5) with the data of the register (1-6).

【００２８】（１−８）のタイミング生成装置は、（１
−２）のＣＰＵ（Ｉ／Ｆ）よりメモリのアクセス要求が
あったとき、（１−７）の比較器の出力により最適のメ
モリアクセスを選択しアクセスをおこなう装置であり、
最少１０ＮＳの幅の信号をコントロールできるものとす
る。The timing generator of (1-8) uses (1
-2) is a device which, when a memory access request is issued from the CPU (I / F), selects the optimum memory access by the output of the comparator of (1-7) and performs the access.
It shall be possible to control signals with a minimum width of 10 NS.

【００２９】次にブロックのつながりの説明を行う。Next, the connection of blocks will be described.

【００３０】（１−１）のＣＰＵは（１−３）のＣＰＵ
（Ｉ／Ｆ）にアクセスの始まりを示すための制御信号を
ＣＰＵ（Ｉ／Ｆ）に入力し、レディ信号ＸＲＤＹが有効
になったときアクセスが終了したことを知り、次のアク
セスに移る。The CPU of (1-1) is the CPU of (1-3)
A control signal for indicating the start of access to (I / F) is input to the CPU (I / F), and when the ready signal XRDY becomes valid, it is known that the access has been completed, and the process proceeds to the next access.

【００３１】（１−２）のメモリは、ＣＰＵとデータの
やり取りを行う。The memory (1-2) exchanges data with the CPU.

【００３２】（１−３）のＣＰＵ（Ｉ／Ｆ）はＣＰＵが
（１−６）のレジスタに書き込みを行うとき、（１−
２）に対してメモリアクセスを行うときそれらのデバイ
スとのインターフェースを行う。When the CPU writes data in the register (1-6), the CPU (I / F) (1-3) reads (1-
When the memory is accessed to 2), it interfaces with those devices.

【００３３】（１−４）のアドレスラッチ装置には、
（１−８）のタイミング生成装置から制御信号が入力さ
れ、この信号によりＣＰＵアドレスＣＡをラッチし、メ
モリアドレスＭＡを生成し（１−２）のメモリにアドレ
スを供給する。In the address latch device of (1-4),
A control signal is input from the timing generator of (1-8), the CPU address CA is latched by this signal, a memory address MA is generated, and the address is supplied to the memory of (1-2).

【００３４】（１−６）のレジスタは（１−１）のＣＰ
Ｕより（１−３）のＣＰＵ（Ｉ／Ｆ）を通し、データが
書き込まれる。The register of (1-6) is the CP of (1-1)
Data is written from U through the CPU (I / F) of (1-3).

【００３５】（１−５）の減算器は、（ＣＡ−ＭＡ）の
計算を行い、その結果を（１−７）の比較器に供給す
る。The subtractor (1-5) calculates (CA-MA) and supplies the result to the comparator (1-7).

【００３６】（１−７）の比較器は、レジスタと減算器
のデータを比較し、（１−８）のタイミング生成装置に
比較結果を入力する。The comparator (1-7) compares the data of the register and the data of the subtracter, and inputs the comparison result to the timing generation device (1-8).

【００３７】（１−８）のタイミング生成装置は（１−
３）のＣＰＵ（Ｉ／Ｆ）より要求を受け、（１−７）の
比較器の結果より最適のアクセス法により、（１−２）
のメモリに対してチップセレクト信号ＣＳおよびクロッ
ク信号を供給する。更に（１−４）のアドレスラッチ装
置にたいして、アドレスを更新するタイミングを知らせ
るためＣＬＫなどの制御信号を供給する。The timing generator of (1-8) is (1-
The request from the CPU (I / F) of 3) is received, and (1-2)
The chip select signal CS and the clock signal are supplied to the memory. Further, a control signal such as CLK is supplied to the address latch device of (1-4) to notify the timing of updating the address.

【００３８】次にキャッシュメモリの説明を行う。Next, the cache memory will be described.

【００３９】メインメモリとは別にＣＰＵの近く又はＣ
ＰＵの内部に置く高速メモリで、メインメモリの使用頻
度の高いデータを記録する。ＣＰＵがメインメモリの読
み出しを行うとき、キャッシュメモリの中に読み出すア
ドレスのデータがあれば、メインメモリを読まずにキャ
ッシュメモリを読む。Aside from the main memory, near the CPU or C
A high-speed memory placed inside the PU to record frequently used data in the main memory. When the CPU reads the main memory, if there is data at the address to be read in the cache memory, the cache memory is read without reading the main memory.

【００４０】次にバースト転送機能を有するメモリにつ
いて説明する。Next, a memory having a burst transfer function will be described.

【００４１】クロック入力により、自動的にメモリ内部
のアドレスカウンタをインクリメントし、インクリメン
トされたアドレスのデータを高速に出力する。連続アド
レスを読み出すとき、非常に高速に読み出しを行うこと
ができる。When the clock is input, the address counter inside the memory is automatically incremented, and the data of the incremented address is output at high speed. When reading consecutive addresses, reading can be performed at a very high speed.

【００４２】請求項１について以下に説明する。Claim 1 will be described below.

【００４３】前回のアクセスがメモリ以外の時のメモリ
アドレスＡをアクセス後、メモリアドレスＢをアクセス
するときのタイミングを図４を使い説明する。The timing when the memory address B is accessed after the memory address A when the previous access was other than the memory is explained with reference to FIG.

【００４４】ＣＰＵ：ＣＰＵのアクセスサイクルを示
す。CPU: Indicates an access cycle of the CPU.

【００４５】ＣＡ：ＣＰＵがアクセスするアドレスを示
す。アドレスパイプライン機能のため、アドレスが先だ
しされている。CA: Indicates an address accessed by the CPU. The address is advanced because of the address pipeline function.

【００４６】ＣＳ：（１−８）のタイミング生成装置が
メモリにたいして出力するチップセレクト信号。CS: A chip select signal output from the timing generator (1-8) to the memory.

【００４７】ＭＡ：メモリに入力するメモリアドレス。
（１−１）のＣＰＵはアドレスパイプライン機能を持っ
ており、アクセスの途中で次のアドレスが出力されるた
め、（１−４）のアドレスラッチ装置で現在アクセス中
のアドレスを保持する。MA: Memory address to be input to the memory.
Since the CPU of (1-1) has an address pipeline function and the next address is output during the access, the address latch device of (1-4) holds the address currently being accessed.

【００４８】ＣＬＫ：バースト転送時、（１−８）のタ
イミング生成装置がメモリにたいして出力するクロック
信号。CLK: Clock signal output from the timing generator (1-8) to the memory during burst transfer.

【００４９】ＤＡＴＡ：メモリより出力されたデータ。DATA: Data output from the memory.

【００５０】ＸＲＤＹ：（１−３）のＣＰＵ（Ｉ／Ｆ）
が（１−８）のタイミング生成装置がメモリアクセスを
終了したことをＣＰＵに知らせる信号。この信号がロー
であれば、ＣＰＵは現在のアクセスを終わり、次のアク
セスに移る。XRDY: (1-3) CPU (I / F)
Is a signal for notifying the CPU that the timing generator of (1-8) has completed the memory access. If this signal is low, the CPU ends the current access and moves on to the next access.

【００５１】（１−１）のＣＰＵよりアドレスＡのリー
ド要求があれば（１−２）のＣＰＵ（Ｉ／Ｆ）がこれを
検知し、（１−８）のタイミング生成装置にリードを要
求しリード動作を開始する。この時、ＣＰＵ（Ｉ／Ｆ）
からの要求により（１−３）のアドレスラッチ装置がア
ドレスが記録する。アクセス終了後、タイミング生成装
置はＣＳをアクティブ（ロー出力）にしたままで動作を
いったん終わる（図４）。If there is a read request for the address A from the CPU in (1-1), the CPU (I / F) in (1-2) detects this and requests the read to the timing generation device in (1-8). Then the read operation is started. At this time, CPU (I / F)
The address is recorded by the address latch device of (1-3) according to the request from. After the access is completed, the timing generator temporarily terminates the operation while keeping CS active (low output) (FIG. 4).

【００５２】次のアクセスがメモリ以外だった場合、Ｃ
Ｓをインアクティブ（ハイ出力）にし、メモリのデータ
出力をハイインピーダンスにする（図２）。If the next access is other than memory, C
S is made inactive (high output) and the data output of the memory is made high impedance (FIG. 2).

【００５３】前回のアクセスがメモリだった場合のメモ
リアクセスについて説明する（ＣＳがアクティブだった
場合は、前回のアクセスがメモリであり、インアクティ
ブの場合はメモリ以外と判断できる）。（１−５）の減
算器により今回のメモリアドレスからアドレスラッチ装
置に記録されたデータをひいた値が（１−７）の比較器
に入力されている。この値と（１−６）のレジスタの値
を比較し、レジスタの値が大きければ図５のアクセスを
おこなう。レジスタの値のほうが小さければ図６のアク
セスをおこなう。The memory access when the previous access was a memory will be described (when CS is active, it can be determined that the previous access is a memory, and when CS is inactive, it is other than the memory). The value obtained by subtracting the data recorded in the address latch device from the memory address of this time by the subtractor of (1-5) is input to the comparator of (1-7). This value is compared with the value of the register (1-6), and if the value of the register is large, the access shown in FIG. 5 is performed. If the register value is smaller, the access shown in FIG. 6 is performed.

【００５４】図５は通常アクセスのタイミングチャート
であり、メモリ内部のアドレスカウンタにアドレスを記
録するため一度ＣＳを立ち上げて立ち下げる必要があり
タイミング生成装置は最少１０ＮＳの信号を制御できる
のとしているので、この立ち上げ、立ち下げに１０ＮＳ
かかる。データを取り込むＣＰＵのセットアップ、ホー
ルドタイムを考えるとデータは１０ＮＳは確定している
必要があるとすると（以下、データを読み取るためには
１０ＮＳの間データが確定してる必要があるとする）、
この時間にアクセス時間Ｔａを加え、読み出しサイクル
は２２０ＮＳかかる。FIG. 5 is a timing chart of normal access. Since the address is recorded in the address counter inside the memory, it is necessary to raise and lower CS once, and the timing generation device can control signals of a minimum of 10 NS. So, 10NS for this startup and shutdown
Take it. Considering the setup and hold time of the CPU that takes in the data, it is assumed that the data must be fixed for 10 NS (hereinafter, it is assumed that the data must be fixed for 10 NS to read the data).
The access time Ta is added to this time, and the read cycle takes 220 NS.

【００５５】図６はバースト転送のタイミングチャート
であり、このタイミングはＣＰＵ内のキャッシュメモリ
にデータをバースト転送するタイミングである。クロッ
ク立ち上がり後、アクセス時間のＴｂ後データが出力さ
れ、１０ＮＳのデータ確定時間とあわせて１データあた
り４０ＮＳでデータを読み出すことができる。この図は
（ＣＡ−ＭＡ）、つまり（メモリアクセスＢのアドレス
−メモリアクセスＡのアドレス）が４の場合を示してい
る。FIG. 6 is a timing chart of burst transfer, and this timing is the timing of burst transfer of data to the cache memory in the CPU. After the clock rises, the data is output after Tb of the access time, and the data can be read at 40 NS per data together with the data confirmation time of 10 NS. This figure shows a case where (CA-MA), that is, (address of memory access B-address of memory access A) is 4.

【００５６】クロック出力によりアドレスラッチ装置の
データもインクリメントし、アクセスしたアドレスの記
録を最新のものに更新する。こうすることにより、ＣＰ
Ｕが最後にアクセスしたアドレスを記録しておくことが
できる。The data of the address latch device is also incremented by the clock output, and the record of the accessed address is updated to the latest one. By doing this, CP
The address that U last accessed can be recorded.

【００５７】次にレジスタの設定値の説明を行う。Next, the setting value of the register will be described.

【００５８】図５のタイミングでアクセスするか図６の
タイミングでアクセスするか、タイミング生成装置が判
断するための、基準の値である。アドレスＡの後、アド
レスＢをアクセスしたとき、通常読み出しに２２０ＮＳ
かかる（図５）。This is a reference value for the timing generation device to determine whether to access at the timing of FIG. 5 or at the timing of FIG. 220 NS for normal read when address B is accessed after address A
Such (FIG. 5).

【００５９】しかし、このメモリは連続したアドレスに
対する読み出しの場合、図６のバースト転送機能を利用
し、１データあたり４０ＮＳで読み出せる。（メモリア
クセスＢのアドレス−メモリアクセスＡのアドレス）の
値が５以下であれば、バースト転送を行い、途中のデー
タを読み飛ばし、アドレスＢのテータを読み出した方が
速い（通常アクセス２２０ＮＳ＞４０ＮＳ×５＝２００
ＮＳ）。今回のメモリアクセスのアドレスと前回のメモ
リアクセスのアドレスの差がいくつ以上だと、バースト
転送を利用せずに通常アクセスを行ったほうが速いかを
このレジスタに設定をする。However, this memory uses the burst transfer function shown in FIG. 6 to read data at 40 NS per data in the case of reading continuous addresses. If the value of (address of memory access B-address of memory access A) is 5 or less, it is faster to perform burst transfer, skip data in the middle, and read data at address B (normal access 220NS> 40NS). × 5 = 200
NS). If the difference between the address of this memory access and the address of the previous memory access is more than this, this register is set whether the normal access is faster without using burst transfer.

【００６０】請求項２について以下に説明する。Claim 2 will be described below.

【００６１】バースト転送によりデータを読み飛ばす場
合、読み飛ばすデータは確定させる必要はない。したが
ってデータ確定期間１０ＮＳなしにＴｂのみの３０ＮＳ
でデータを読み飛ばすことができる。この場合、キャッ
シュメモリにバースト転送するタイミングを使わずに、
図７のタイミングでアクセスをおこなう。When skipping data by burst transfer, it is not necessary to determine the skipped data. Therefore, TNS only 30NS without data confirmation period 10NS
You can skip the data with. In this case, without using the timing of burst transfer to the cache memory,
Access is performed at the timing shown in FIG.

【００６２】このようにすれば、請求項１で説明した条
件と同じ条件でアクセスしたとき、３０ＮＳ×４＋デー
タ確定時間１０ＮＳ＝１３０ＮＳでデータを読み取るこ
とができる。With this arrangement, when the access is made under the same conditions as those described in claim 1, the data can be read in 30NS × 4 + data confirmation time 10NS = 130NS.

【００６３】請求項２では請求項１と違い、キャッシュ
メモリへのデータ転送のタイミング以外、図７のタイミ
ングも生成しなければならないため、タイミング生成装
置は複雑になるが、請求項１より高速な読み出しが可能
となる。このタイミングを使えば６アドレス先のデータ
まで（２２０ＮＳ＞３０ＮＳ×６＋１０ＮＳ）、通常ア
クセスよりバースト転送機能を利用したほうがデータを
速く読み取ることができる。Unlike the first aspect, in the second aspect, since the timing of FIG. 7 must be generated in addition to the timing of data transfer to the cache memory, the timing generation device becomes complicated, but it is faster than the first aspect. Readout is possible. If this timing is used, data up to 6 addresses ahead (220NS> 30NS × 6 + 10NS) can be read faster by using the burst transfer function than by normal access.

【００６４】[0064]

【発明の効果】請求項１の記載の発明によれば、読み出
しが連続アドレスからではなくてもバースト転送きのう
を有したメモリの特徴をいかし、高速で読み出しをおこ
なうことができる。According to the first aspect of the present invention, even if reading is not performed from continuous addresses, high speed reading can be performed by utilizing the characteristics of the memory having burst transfer capacity.

【００６５】請求項２の記載の発明によれば、キャッシ
ュメモリへバースト転送するタイミングより目的のアド
レスまでのデータを高速で読み飛ばすことができる。According to the second aspect of the invention, the data up to the target address can be skipped at high speed from the timing of burst transfer to the cache memory.

【００６６】請求項３記載の発明によれば、通常アクセ
スでデータを読み出したほうが速いか、バースト転送機
能によりデータを読み出した方がよいか判断するための
基準をレジスタに設定するため、メモリのアクセス時間
が変わっても、回路を再度設計しなくても、レジスタに
書き込む値を変えるだけで対応できる。According to the third aspect of the present invention, the standard for determining whether it is faster to read the data by the normal access or the data should be read by the burst transfer function is set in the register. Even if the access time changes, you can deal with it by changing the value written in the register without redesigning the circuit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るメモリ制御装置のハード構成図で
ある。FIG. 1 is a hardware configuration diagram of a memory control device according to the present invention.

【図２】本発明に係るメモリの通常アクセスの仕様を示
す図である。FIG. 2 is a diagram showing a normal access specification of a memory according to the present invention.

【図３】本発明に係るメモリのバースト転送の仕様を示
す図である。FIG. 3 is a diagram showing specifications of burst transfer of a memory according to the present invention.

【図４】通常アクセスのタイミングチャート（その１）
である。FIG. 4 is a timing chart of normal access (No. 1)
It is.

【図５】通常アクセスのタイミングチャート（その２）
である。FIG. 5 is a timing chart of normal access (No. 2)
It is.

【図６】バースト転送のタイミングチャート（その１）
である。FIG. 6 is a timing chart of burst transfer (No. 1)
It is.

【図７】バースト転送のタイミングチャート（その２）
である。FIG. 7 is a timing chart of burst transfer (No. 2)
It is.

【符号の説明】[Explanation of symbols]

１−１ ＣＰＵ １−２ メモリ １−３ ＣＰＵ（Ｉ／Ｆ） １−４ アドレスラッチ １−５ 減算器 １−６ レジスタ １−７ 比較器 １−８ タイミング生成装置 1-1 CPU 1-2 Memory 1-3 CPU (I / F) 1-4 Address Latch 1-5 Subtractor 1-6 Register 1-7 Comparator 1-8 Timing Generation Device

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 シリアル動作でアクセス可能なメモリ制
御装置であって、バースト転送機能を有するメモリの読
み出しを行うにあたり、アドレスＡをアクセスした後、
アドレスＢをアクセスする場合において、キャッシュメ
モリへのバースト転送機能を使用して前記アドレスＡと
前記アドレスＢとの間のデータを読み飛ばして前記アド
レスＢのデータを読み出すアクセス手段１と、一旦アク
セスを終了して再度通常のアクセスにて前記アドレスＢ
のデータを読み出すアクセス手段２との所要時間を比較
する比較手段と、該比較手段にて比較されたアクセス手
段の内、所要時間の短い方のアクセス手段を選択して実
行するアクセス選択手段とを備えたことを特徴とするメ
モリ制御装置。1. A memory control device which can be accessed by serial operation, wherein when a memory having a burst transfer function is read, after an address A is accessed,
When the address B is accessed, the access means 1 for skipping the data between the address A and the address B and reading the data at the address B using the burst transfer function to the cache memory is temporarily accessed. After the end and normal access again, the address B
Comparing means for comparing the required time with the access means 2 for reading the data, and an access selecting means for selecting and executing the access means having the shorter required time among the access means compared by the comparing means. A memory control device comprising: 【請求項２】 バースト転送機能を使用してアドレスＡ
とアドレスＢとの間のデータを読み飛ばすときに、キャ
ッシュメモリへのバースト転送サイクルを使用せずにメ
モリのスペックの最速のアクセスタイムで読み飛ばすタ
イミングを生成するタイミング生成手段を備えたことを
特徴とする請求項１記載のメモリ制御装置。2. An address A using the burst transfer function.
When data between the address B and the address B is skipped, a timing generation means is provided for generating a timing for skipping at the fastest access time of the memory specifications without using a burst transfer cycle to the cache memory. The memory control device according to claim 1. 【請求項３】 前記比較手段はレジスタに設定されてい
ることを特徴とする請求項１記載のメモリ制御装置。3. The memory control device according to claim 1, wherein the comparison means is set in a register.