JPH09289250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09289250A JPH09289250A JP8102261A JP10226196A JPH09289250A JP H09289250 A JPH09289250 A JP H09289250A JP 8102261 A JP8102261 A JP 8102261A JP 10226196 A JP10226196 A JP 10226196A JP H09289250 A JPH09289250 A JP H09289250A
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】
【課題】 反応性イオンエッチングによってフォトレジ
ストの上面に形成された硬化層を酸素雰囲気中における
プラズマ処理により除去する際、ヴァイアホールの内壁
がエッチングされ、開口径が設計寸法より大きくなって
しまう。 【解決手段】 ヴァイアホール１０内にフォトレジスト
１５が形成された状態において、酸素雰囲気中において
プラズマにさらすことによりフォトレジスト９上に形成
された硬化層１１を除去する。
ストの上面に形成された硬化層を酸素雰囲気中における
プラズマ処理により除去する際、ヴァイアホールの内壁
がエッチングされ、開口径が設計寸法より大きくなって
しまう。 【解決手段】 ヴァイアホール１０内にフォトレジスト
１５が形成された状態において、酸素雰囲気中において
プラズマにさらすことによりフォトレジスト９上に形成
された硬化層１１を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ヴァイアホール上に配線が形成され
る半導体装置の製造方法に関する。
方法に関し、特に、ヴァイアホール上に配線が形成され
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１１〜１５は、従来の半導体装置の製
造方法の一例を示す断面図である。
造方法の一例を示す断面図である。
【０００３】まず、半導体基板１上に、素子分離領域
３、ゲート酸化膜２１、ゲート電極２２及びサイドウォ
ール２３をそれぞれ形成し、その後、第１の層間絶縁膜
４を形成することによりコンタクトホール５を形成し、
コンタクトホール５の内部に約３０ｎｍ厚のチタン及び
約１００ｎｍ厚の窒化チタンからなるバリアメタル１２
を形成する。そして、ＷＦ６とＨ２を原料ガスとするＣ
ＶＤ法によりタングステン１３を全面に形成してエッチ
バックを行うことにより、コンタクトホール５内にタン
グステン１３を埋設形成する。その後、第１の配線６を
スパッタ法等により形成し、フォトリソグラフィー工程
及び反応性イオンエッチングにより所望のパターンに形
成する（図１１）。このとき、半導体基板１中の不純物
分布等においては、イオン注入、アニール工程によって
所望のものになるようにするが、このプロセスに関して
は、本発明と直接関係ないため、省略する。
３、ゲート酸化膜２１、ゲート電極２２及びサイドウォ
ール２３をそれぞれ形成し、その後、第１の層間絶縁膜
４を形成することによりコンタクトホール５を形成し、
コンタクトホール５の内部に約３０ｎｍ厚のチタン及び
約１００ｎｍ厚の窒化チタンからなるバリアメタル１２
を形成する。そして、ＷＦ６とＨ２を原料ガスとするＣ
ＶＤ法によりタングステン１３を全面に形成してエッチ
バックを行うことにより、コンタクトホール５内にタン
グステン１３を埋設形成する。その後、第１の配線６を
スパッタ法等により形成し、フォトリソグラフィー工程
及び反応性イオンエッチングにより所望のパターンに形
成する（図１１）。このとき、半導体基板１中の不純物
分布等においては、イオン注入、アニール工程によって
所望のものになるようにするが、このプロセスに関して
は、本発明と直接関係ないため、省略する。
【０００４】次に、水素化アモルファスカーボン７を約
０．１μｍの厚さに形成し、その上にフッ素化アモルフ
ァスカーボン８を約１．０μｍの厚さに形成する（図１
２）。
０．１μｍの厚さに形成し、その上にフッ素化アモルフ
ァスカーボン８を約１．０μｍの厚さに形成する（図１
２）。
【０００５】次に、フッ素化アモルファスカーボン８上
にフォトレジスト９を約１μｍの厚さに形成し、その
後、ヴァイアホール１０が開口される部分に露光を行
い、現像することによってヴァイアホール１０が形成さ
れる部分のフォトレジスト９を除去し、フォトレジスト
９が部分的に除去された状態において、反応性イオンエ
ッチングによりフッ素化アモルファスカーボン８及び水
素化アモルファスカーボン７をエッチングし、ヴァイア
ホール１０を形成する。このとき、フォトレジスト９の
上面は、プラズマにさらされるため、硬化層１１が形成
されている（図１３）。
にフォトレジスト９を約１μｍの厚さに形成し、その
後、ヴァイアホール１０が開口される部分に露光を行
い、現像することによってヴァイアホール１０が形成さ
れる部分のフォトレジスト９を除去し、フォトレジスト
９が部分的に除去された状態において、反応性イオンエ
ッチングによりフッ素化アモルファスカーボン８及び水
素化アモルファスカーボン７をエッチングし、ヴァイア
ホール１０を形成する。このとき、フォトレジスト９の
上面は、プラズマにさらされるため、硬化層１１が形成
されている（図１３）。
【０００６】次に、酸素雰囲気中におけるプラズマ処理
によりフォトレジスト９の上面の硬化層１１を除去し、
その後、フォトレジスト９を有機系の剥離液により除去
する（図１４）。
によりフォトレジスト９の上面の硬化層１１を除去し、
その後、フォトレジスト９を有機系の剥離液により除去
する（図１４）。
【０００７】次に、ヴァイアホール１０の表面に、約３
０ｎｍ厚のチタン及び約１００ｎｍ厚の窒化チタンから
なるバリアメタル１２を形成し、その後、ＷＦ６とＨ２
を原料ガスとするＣＶＤ法によりタングステン１３を全
面に形成し、エッチバックを行うことにより、ヴァイア
ホール１０の内部を埋め込み、アルミニウム１４をスパ
ッタ法により形成、パターニングする（図１５）。
０ｎｍ厚のチタン及び約１００ｎｍ厚の窒化チタンから
なるバリアメタル１２を形成し、その後、ＷＦ６とＨ２
を原料ガスとするＣＶＤ法によりタングステン１３を全
面に形成し、エッチバックを行うことにより、ヴァイア
ホール１０の内部を埋め込み、アルミニウム１４をスパ
ッタ法により形成、パターニングする（図１５）。
【０００８】
【発明が解決しようとする課題】上述したような従来の
半導体装置の製造方法においては、反応性イオンエッチ
ングによってフォトレジストの上面に形成された硬化層
を酸素雰囲気中におけるプラズマ処理により除去する
際、ヴァイアホールの内壁がエッチングされ、開口径が
設計寸法より大きくなってしまうという問題点がある。
半導体装置の製造方法においては、反応性イオンエッチ
ングによってフォトレジストの上面に形成された硬化層
を酸素雰囲気中におけるプラズマ処理により除去する
際、ヴァイアホールの内壁がエッチングされ、開口径が
設計寸法より大きくなってしまうという問題点がある。
【０００９】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、フォトレジ
ストの上面に形成された硬化層を酸素雰囲気中における
プラズマ処理により除去する際、ヴァイアホールの内壁
がエッチングされることのない半導体装置の製造方法を
提供することを目的とする。
する問題点に鑑みてなされたものであって、フォトレジ
ストの上面に形成された硬化層を酸素雰囲気中における
プラズマ処理により除去する際、ヴァイアホールの内壁
がエッチングされることのない半導体装置の製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、半導体基板上にヴァイアホールを
形成し、該ヴァイアホール上に配線を形成する半導体装
置の製造方法であって、前記半導体基板上に第１の層間
絶縁膜を形成する工程と、該第１の層間絶縁膜の前記ヴ
ァイアホールが形成される部分に導電性のコンタクトホ
ールを形成する工程と、前記第１の層間絶縁膜上に第２
の層間絶縁膜を形成する工程と、該第２の層間絶縁膜上
に感光性有機膜を形成する工程と、該感光性有機膜が形
成された半導体基板の前記ヴァイアホールが形成される
部分に露光を行い現像する工程と、前記第２の層間絶縁
膜を選択的にエッチングし、前記ヴァイアホールを形成
する工程と、該ヴァイアホールが形成された半導体基板
上に塗布膜を形成する工程と、該塗布膜が形成された半
導体基板を酸素雰囲気中においてプラズマにさらす工程
と、前記塗布膜及び前記感光性有機膜を剥離する工程
と、前記ヴァイアホール上に配線を形成する工程を順次
行うことを特徴とする。
に本発明においては、半導体基板上にヴァイアホールを
形成し、該ヴァイアホール上に配線を形成する半導体装
置の製造方法であって、前記半導体基板上に第１の層間
絶縁膜を形成する工程と、該第１の層間絶縁膜の前記ヴ
ァイアホールが形成される部分に導電性のコンタクトホ
ールを形成する工程と、前記第１の層間絶縁膜上に第２
の層間絶縁膜を形成する工程と、該第２の層間絶縁膜上
に感光性有機膜を形成する工程と、該感光性有機膜が形
成された半導体基板の前記ヴァイアホールが形成される
部分に露光を行い現像する工程と、前記第２の層間絶縁
膜を選択的にエッチングし、前記ヴァイアホールを形成
する工程と、該ヴァイアホールが形成された半導体基板
上に塗布膜を形成する工程と、該塗布膜が形成された半
導体基板を酸素雰囲気中においてプラズマにさらす工程
と、前記塗布膜及び前記感光性有機膜を剥離する工程
と、前記ヴァイアホール上に配線を形成する工程を順次
行うことを特徴とする。
【００１１】また、前記第２の層間絶縁膜のエッチング
は、反応性エッチングによることを特徴とする。
は、反応性エッチングによることを特徴とする。
【００１２】また、前記第２の層間絶縁膜は、アモルフ
ァスカーボンを含むことを特徴とする。
ァスカーボンを含むことを特徴とする。
【００１３】また、前記感光性有機膜は、フォトレジス
トであることを特徴とする。
トであることを特徴とする。
【００１４】また、前記塗布膜は、前記感光性有機膜と
同じ材料からなることを特徴とする。
同じ材料からなることを特徴とする。
【００１５】また、前記塗布膜は、ポリイミドからなる
ことを特徴とする。
ことを特徴とする。
【００１６】（作用）上記のように構成された本発明に
おいては、酸素雰囲気中においてプラズマにさらすこと
により感光性有機性膜上に形成された硬化層を除去する
際、ヴァイアホール内には塗布膜が形成されているの
で、ヴァイアホールの内壁となる第２の層間絶縁膜が酸
素プラズマに直接さらされることがない。
おいては、酸素雰囲気中においてプラズマにさらすこと
により感光性有機性膜上に形成された硬化層を除去する
際、ヴァイアホール内には塗布膜が形成されているの
で、ヴァイアホールの内壁となる第２の層間絶縁膜が酸
素プラズマに直接さらされることがない。
【００１７】それにより、ヴィアホールの内壁がエッチ
ングされることによってヴァイアホールの開口径が設計
寸法より大きくことがない。
ングされることによってヴァイアホールの開口径が設計
寸法より大きくことがない。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１９】（第１の実施の形態）図１〜５は、本発明
の半導体装置の製造方法の第１の実施の形態を示す断面
図である。
の半導体装置の製造方法の第１の実施の形態を示す断面
図である。
【００２０】まず、半導体基板１上に、素子分離領域
３、ゲート酸化膜２１、ゲート電極２２及びサイドウォ
ール２３をそれぞれ形成し、その後、第１の層間絶縁膜
４を形成することによりコンタクトホール５を形成し、
コンタクトホール５の内部に約３０ｎｍ厚のチタン及び
約１００ｎｍ厚の窒化チタンからなるバリアメタル１２
を形成する。そして、ＷＦ６とＨ２を原料ガスとするＣ
ＶＤ法によりタングステン１３を全面に形成してエッチ
バックを行うことにより、コンタクトホール５内にタン
グステン１３を埋設形成する。その後、第１の配線６を
スパッタ法等により形成し、フォトリソグラフィー工程
及び反応性イオンエッチングにより所望のパターンに形
成する。次に、第２の層間絶縁膜である水素化アモルフ
ァスカーボン７を約０．１μｍの厚さに形成し、その上
に同じく第２の層間絶縁膜であるフッ素化アモルファス
カーボン８を約１．０μｍの厚さに形成する。次に、フ
ッ素化アモルファスカーボン８上に感光性有機膜である
フォトレジスト９を約１μｍの厚さに形成し、その後、
ヴァイアホール１０が開口される部分に露光を行い、現
像することによってヴァイアホール１０が形成される部
分のフォトレジスト９を除去し、フォトレジスト９が部
分的に除去された状態において、反応性イオンエッチン
グによりフッ素化アモルファスカーボン８及び水素化ア
モルファスカーボン７をエッチングし、ヴァイアホール
１０を形成する。このとき、フォトレジスト９の上面
は、プラズマにさらされるため、硬化層１１が形成され
ている（図１）。
３、ゲート酸化膜２１、ゲート電極２２及びサイドウォ
ール２３をそれぞれ形成し、その後、第１の層間絶縁膜
４を形成することによりコンタクトホール５を形成し、
コンタクトホール５の内部に約３０ｎｍ厚のチタン及び
約１００ｎｍ厚の窒化チタンからなるバリアメタル１２
を形成する。そして、ＷＦ６とＨ２を原料ガスとするＣ
ＶＤ法によりタングステン１３を全面に形成してエッチ
バックを行うことにより、コンタクトホール５内にタン
グステン１３を埋設形成する。その後、第１の配線６を
スパッタ法等により形成し、フォトリソグラフィー工程
及び反応性イオンエッチングにより所望のパターンに形
成する。次に、第２の層間絶縁膜である水素化アモルフ
ァスカーボン７を約０．１μｍの厚さに形成し、その上
に同じく第２の層間絶縁膜であるフッ素化アモルファス
カーボン８を約１．０μｍの厚さに形成する。次に、フ
ッ素化アモルファスカーボン８上に感光性有機膜である
フォトレジスト９を約１μｍの厚さに形成し、その後、
ヴァイアホール１０が開口される部分に露光を行い、現
像することによってヴァイアホール１０が形成される部
分のフォトレジスト９を除去し、フォトレジスト９が部
分的に除去された状態において、反応性イオンエッチン
グによりフッ素化アモルファスカーボン８及び水素化ア
モルファスカーボン７をエッチングし、ヴァイアホール
１０を形成する。このとき、フォトレジスト９の上面
は、プラズマにさらされるため、硬化層１１が形成され
ている（図１）。
【００２１】次に、塗布膜であるフォトレジスト１５を
全面に塗布形成する。このとき、ヴァイアホール１０の
内部にもフォトレジスト１５が埋設形成される（図
２）。
全面に塗布形成する。このとき、ヴァイアホール１０の
内部にもフォトレジスト１５が埋設形成される（図
２）。
【００２２】次に、酸素雰囲気中におけるプラズマ処理
によりフォトレジスト９の上面に形成されているフォト
レジスト１５及び硬化層１１を除去する（図３）。
によりフォトレジスト９の上面に形成されているフォト
レジスト１５及び硬化層１１を除去する（図３）。
【００２３】次に、フォトレジスト９及びヴァイアホー
ル１０の内部に残ったフォトレジスト１５をフェノール
やジクロルベンゼン等を含む有機系の剥離液により除去
する（図４）。
ル１０の内部に残ったフォトレジスト１５をフェノール
やジクロルベンゼン等を含む有機系の剥離液により除去
する（図４）。
【００２４】次に、ヴァイアホール１０の内部に約３０
ｎｍ厚のチタン及び約１００ｎｍ厚の窒化チタンからな
るバリアメタル１２を形成し、その後、ＷＦ６とＨ２を
原料ガスとするＣＶＤ法によりタングステン１３を全面
に形成し、エッチバックを行うことにより、ヴァイアホ
ール１０の内部を埋め込み、第２の配線となるアルミニ
ウム１４をスパッタ法により形成、パターニングする
（図５）。
ｎｍ厚のチタン及び約１００ｎｍ厚の窒化チタンからな
るバリアメタル１２を形成し、その後、ＷＦ６とＨ２を
原料ガスとするＣＶＤ法によりタングステン１３を全面
に形成し、エッチバックを行うことにより、ヴァイアホ
ール１０の内部を埋め込み、第２の配線となるアルミニ
ウム１４をスパッタ法により形成、パターニングする
（図５）。
【００２５】以下に、上述した製造方法により製造され
た半導体装置のヴァイアホール径と従来の製造方法によ
り製造された半導体装置のヴァイアホール径の違いにつ
いて説明する。
た半導体装置のヴァイアホール径と従来の製造方法によ
り製造された半導体装置のヴァイアホール径の違いにつ
いて説明する。
【００２６】図６は、本発明の半導体装置の製造方法に
より製造されたヴァイアホール径と従来の半導体装置の
製造方法により製造されたヴァイアホール径とを比較す
るグラクである。なお、図２に示すグラフにおいては、
ヴァイアホールの設計上のサイズが０．８μｍ□〜０．
３μｍ□の場合について示している。
より製造されたヴァイアホール径と従来の半導体装置の
製造方法により製造されたヴァイアホール径とを比較す
るグラクである。なお、図２に示すグラフにおいては、
ヴァイアホールの設計上のサイズが０．８μｍ□〜０．
３μｍ□の場合について示している。
【００２７】図６に示すように、従来の半導体装置の製
造方法により製造されたヴァイアホール径においては、
サイズが小さくなるのに伴って、できあがり寸法の設計
上のサイズに対する比が大きくなっていくのに対して、
本発明の半導体装置の製造方法により製造されたヴァイ
アホール径においては、設計上のサイズに対する違いが
０．１μｍ以下となっている。
造方法により製造されたヴァイアホール径においては、
サイズが小さくなるのに伴って、できあがり寸法の設計
上のサイズに対する比が大きくなっていくのに対して、
本発明の半導体装置の製造方法により製造されたヴァイ
アホール径においては、設計上のサイズに対する違いが
０．１μｍ以下となっている。
【００２８】（第２の実施の形態）図７〜１０は、本発
明の半導体装置の製造方法の第２の実施の形態を示す断
面図である。
明の半導体装置の製造方法の第２の実施の形態を示す断
面図である。
【００２９】まず、半導体基板１上に、素子分離領域
３、ゲート酸化膜２１、ゲート電極２２及びサイドウォ
ール２３をそれぞれ形成し、その後、第１の層間絶縁膜
４を形成することによりコンタクトホール５を形成し、
コンタクトホール５の内部に約３０ｎｍ厚のチタン及び
約１００ｎｍ厚の窒化チタンからなるバリアメタル１２
を形成する。そして、ＷＦ６とＨ２を原料ガスとするＣ
ＶＤ法によりタングステン１３を全面に形成してエッチ
バックを行うことにより、コンタクトホール５内にタン
グステン１３を埋設形成する。その後、第１の配線６を
スパッタ法等により形成し、フォトリソグラフィー工程
及び反応性イオンエッチングにより所望のパターンに形
成する。次に、第２の層間絶縁膜である水素化アモルフ
ァスカーボン７を約０．１μｍの厚さに形成し、その上
に同じく第２の層間絶縁膜であるフッ素化アモルファス
カーボン８を約１．０μｍの厚さに形成する。次に、フ
ッ素化アモルファスカーボン８上に感光性有機膜である
フォトレジスト９を約１μｍの厚さに形成し、その後、
ヴァイアホール１０が開口される部分に露光を行い、現
像することによってヴァイアホール１０が形成される部
分のフォトレジスト９を除去し、フォトレジスト９が部
分的に除去された状態において、反応性イオンエッチン
グによりフッ素化アモルファスカーボン８及び水素化ア
モルファスカーボン７をエッチングし、ヴァイアホール
１０を形成する。このとき、フォトレジスト９の上面
は、プラズマにさらされるため、硬化層１１が形成され
ている（図７）。
３、ゲート酸化膜２１、ゲート電極２２及びサイドウォ
ール２３をそれぞれ形成し、その後、第１の層間絶縁膜
４を形成することによりコンタクトホール５を形成し、
コンタクトホール５の内部に約３０ｎｍ厚のチタン及び
約１００ｎｍ厚の窒化チタンからなるバリアメタル１２
を形成する。そして、ＷＦ６とＨ２を原料ガスとするＣ
ＶＤ法によりタングステン１３を全面に形成してエッチ
バックを行うことにより、コンタクトホール５内にタン
グステン１３を埋設形成する。その後、第１の配線６を
スパッタ法等により形成し、フォトリソグラフィー工程
及び反応性イオンエッチングにより所望のパターンに形
成する。次に、第２の層間絶縁膜である水素化アモルフ
ァスカーボン７を約０．１μｍの厚さに形成し、その上
に同じく第２の層間絶縁膜であるフッ素化アモルファス
カーボン８を約１．０μｍの厚さに形成する。次に、フ
ッ素化アモルファスカーボン８上に感光性有機膜である
フォトレジスト９を約１μｍの厚さに形成し、その後、
ヴァイアホール１０が開口される部分に露光を行い、現
像することによってヴァイアホール１０が形成される部
分のフォトレジスト９を除去し、フォトレジスト９が部
分的に除去された状態において、反応性イオンエッチン
グによりフッ素化アモルファスカーボン８及び水素化ア
モルファスカーボン７をエッチングし、ヴァイアホール
１０を形成する。このとき、フォトレジスト９の上面
は、プラズマにさらされるため、硬化層１１が形成され
ている（図７）。
【００３０】次に、塗布膜であるポリイミド１６を全面
に塗布形成する。このとき、ヴァイアホール１０の内部
にもポリイミド１６が埋設形成される（図８）。
に塗布形成する。このとき、ヴァイアホール１０の内部
にもポリイミド１６が埋設形成される（図８）。
【００３１】次に、酸素雰囲気中におけるプラズマ処理
により、フォトレジスト９の上面の硬化層１１が露出す
るまでポリイミド１６をエッチングする（図９）。
により、フォトレジスト９の上面の硬化層１１が露出す
るまでポリイミド１６をエッチングする（図９）。
【００３２】次に、フォトレジスト９及びヴァイアホー
ル１０の内部に残ったポリイミド１６をフェノールやジ
クロルベンゼン等を含む有機系の剥離液により除去する
（図１０）。ここで、ポリイミド１６は熱処理が加えら
れていないため、剥離液につけることにより除去するこ
とができる。
ル１０の内部に残ったポリイミド１６をフェノールやジ
クロルベンゼン等を含む有機系の剥離液により除去する
（図１０）。ここで、ポリイミド１６は熱処理が加えら
れていないため、剥離液につけることにより除去するこ
とができる。
【００３３】その後、図５に示したものと同様の工程に
より、第２の配線が形成される。
より、第２の配線が形成される。
【００３４】
【発明の効果】以上説明したように本発明においては、
ヴァイアホール内に塗布膜が形成された状態において、
酸素雰囲気中においてプラズマにさらすことにより感光
性有機性膜上に形成された硬化層を除去する構成とした
ため、ヴァイアホールの内壁となる第２の層間絶縁膜が
酸素プラズマに直接さらされてエッチングされることが
ない。
ヴァイアホール内に塗布膜が形成された状態において、
酸素雰囲気中においてプラズマにさらすことにより感光
性有機性膜上に形成された硬化層を除去する構成とした
ため、ヴァイアホールの内壁となる第２の層間絶縁膜が
酸素プラズマに直接さらされてエッチングされることが
ない。
【００３５】それにより、ヴァイアホールの開口径が設
計寸法より大きくなることを防ぐことができる。
計寸法より大きくなることを防ぐことができる。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図２】本発明の半導体装置の製造方法の第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図３】本発明の半導体装置の製造方法の第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図４】本発明の半導体装置の製造方法の第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図５】本発明の半導体装置の製造方法の第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図６】本発明の半導体装置の製造方法により製造され
たヴァイアホール径と従来の半導体装置の製造方法によ
り製造されたヴァイアホール径とを比較するグラクであ
る。
たヴァイアホール径と従来の半導体装置の製造方法によ
り製造されたヴァイアホール径とを比較するグラクであ
る。
【図７】本発明の半導体装置の製造方法の第２の実施の
形態を示す断面図である。
形態を示す断面図である。
【図８】本発明の半導体装置の製造方法の第２の実施の
形態を示す断面図である。
形態を示す断面図である。
【図９】本発明の半導体装置の製造方法の第２の実施の
形態を示す断面図である。
形態を示す断面図である。
【図１０】本発明の半導体装置の製造方法の第２の実施
の形態を示す断面図である。
の形態を示す断面図である。
【図１１】従来の半導体装置の製造方法の一例を示す断
面図である。
面図である。
【図１２】従来の半導体装置の製造方法の一例を示す断
面図である。
面図である。
【図１３】従来の半導体装置の製造方法の一例を示す断
面図である。
面図である。
【図１４】従来の半導体装置の製造方法の一例を示す断
面図である。
面図である。
【図１５】従来の半導体装置の製造方法の一例を示す断
面図である。
面図である。
１ 半導体基板 ２ 拡散層 ３ 素子分離領域 ４ 層間絶縁膜 ５ コンタクトホール ６ 第１の配線 ７ 水素化アモルファスカーブン ８ フッ素化アモルファスカーボン ９，１５ フォトレジスト １０ ヴァイアホール １１ 硬化層 １２ バリアメタル １３ タングステン １４ アルミニウム １６ ポリイミド ２１ ゲート酸化膜 ２２ ゲート電極 ２３ サイドウォール
Claims (6)
- 【請求項１】 半導体基板上にヴァイアホールを形成
し、該ヴァイアホール上に配線を形成する半導体装置の
製造方法であって、 前記半導体基板上に第１の層間絶縁膜を形成する工程
と、 該第１の層間絶縁膜の前記ヴァイアホールが形成される
部分に導電性のコンタクトホールを形成する工程と、 前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する
工程と、 該第２の層間絶縁膜上に感光性有機膜を形成する工程
と、 該感光性有機膜が形成された半導体基板の前記ヴァイア
ホールが形成される部分に露光を行い現像する工程と、 前記第２の層間絶縁膜を選択的にエッチングし、前記ヴ
ァイアホールを形成する工程と、 該ヴァイアホールが形成された半導体基板上に塗布膜を
形成する工程と、 該塗布膜が形成された半導体基板を酸素雰囲気中におい
てプラズマにさらす工程と、 前記塗布膜及び前記感光性有機膜を剥離する工程と、 前記ヴァイアホール上に配線を形成する工程を順次行う
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第２の層間絶縁膜のエッチングは、反応性エッチン
グによることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または請求項２に記載の半導体
装置の製造方法において、 前記第２の層間絶縁膜は、アモルファスカーボンを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、 前記感光性有機膜は、フォトレジストであることを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、 前記塗布膜は、前記感光性有機膜と同じ材料からなるこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項１乃至４のいすれか１項に記載の
半導体装置の製造方法において、 前記塗布膜は、ポリイミドからなることを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102261A JPH09289250A (ja) | 1996-04-24 | 1996-04-24 | 半導体装置の製造方法 |
| KR1019970015131A KR100242366B1 (ko) | 1996-04-24 | 1997-04-23 | 반도체 장치의 제조방법 |
| US08/838,985 US5990003A (en) | 1996-04-24 | 1997-04-23 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102261A JPH09289250A (ja) | 1996-04-24 | 1996-04-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289250A true JPH09289250A (ja) | 1997-11-04 |
Family
ID=14322660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102261A Pending JPH09289250A (ja) | 1996-04-24 | 1996-04-24 | 半導体装置の製造方法 |
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| JP (1) | JPH09289250A (ja) |
| KR (1) | KR100242366B1 (ja) |
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| DE60043337D1 (de) * | 1999-12-15 | 2009-12-31 | Panasonic Corp | Leiterplatte und herstellungsverfahren der leiterplatte |
| US6486058B1 (en) * | 2000-10-04 | 2002-11-26 | Integrated Device Technology, Inc. | Method of forming a photoresist pattern using WASOOM |
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Family Cites Families (6)
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|---|---|---|---|---|
| JPS60115248A (ja) * | 1983-10-21 | 1985-06-21 | Daiichi Seikou Kk | 気密封止型半導体装置及びその製造方法 |
| US4806453A (en) * | 1986-05-07 | 1989-02-21 | Shipley Company Inc. | Positive acting bilayer photoresist development |
| DE3686721D1 (de) * | 1986-10-08 | 1992-10-15 | Ibm | Verfahren zur herstellung einer kontaktoeffnung mit gewuenschter schraege in einer zusammengesetzten schicht, die mit photoresist maskiert ist. |
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| US5827780A (en) * | 1996-04-01 | 1998-10-27 | Hsia; Liang Choo | Additive metalization using photosensitive polymer as RIE mask and part of composite insulator |
| US5833817A (en) * | 1996-04-22 | 1998-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving conformity and contact bottom coverage of sputtered titanium nitride barrier layers |
-
1996
- 1996-04-24 JP JP8102261A patent/JPH09289250A/ja active Pending
-
1997
- 1997-04-23 KR KR1019970015131A patent/KR100242366B1/ko not_active IP Right Cessation
- 1997-04-23 US US08/838,985 patent/US5990003A/en not_active Expired - Fee Related
Patent Citations (3)
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|---|---|---|---|---|
| JPS60115245A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100242366B1 (ko) | 2000-03-02 |
| US5990003A (en) | 1999-11-23 |
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