JPH0290614A - スルーホールの形成方法 - Google Patents
スルーホールの形成方法Info
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Landscapes
- Electrodes Of Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は主に多層配線構造を有する半導体装置の製造に
有効な方法に関し、特に下層配線と上層配線間の接続孔
（以下スルーホールという）の形成方法に関するもので
ある。
有効な方法に関し、特に下層配線と上層配線間の接続孔
（以下スルーホールという）の形成方法に関するもので
ある。
従来の技術
半導体装置の製造方法に於て、配線の高密度化の為の多
層配線技術が重要になってきている。下層配線によって
形成された段差を軽減する為に、様々な平坦化方法が検
討されている。その中でＳＯＧ法は、工程が簡便でスル
ープットが高い等の理由から既に実用化されている技術
である。また配線の微細化に伴い、これまで以上の平坦
性が要求される様になり、ＳＯＧ材料も、より厚膜化で
きる材料が開発されてきた。即ち従来のシラノール系材
料から側鎖にアルキル基やフェニル基を持った有機シロ
キサン系へと改良されてきた。その結果、ＳＯＧ法によ
る平坦化により平坦性、耐クラツク性が爪間的に向上し
た。以下にＳＯＧ法による多層配線の形成方法について
第４図を用いて説明する。
層配線技術が重要になってきている。下層配線によって
形成された段差を軽減する為に、様々な平坦化方法が検
討されている。その中でＳＯＧ法は、工程が簡便でスル
ープットが高い等の理由から既に実用化されている技術
である。また配線の微細化に伴い、これまで以上の平坦
性が要求される様になり、ＳＯＧ材料も、より厚膜化で
きる材料が開発されてきた。即ち従来のシラノール系材
料から側鎖にアルキル基やフェニル基を持った有機シロ
キサン系へと改良されてきた。その結果、ＳＯＧ法によ
る平坦化により平坦性、耐クラツク性が爪間的に向上し
た。以下にＳＯＧ法による多層配線の形成方法について
第４図を用いて説明する。
トランジスター等が形成された半導体基板１０上に、第
１の配線７１１１を形成する。ＩＯＡは表面の５ＩＯＩ
！膜である。次に層間絶縁膜としてＣｖＤ Ｓ １０＊
膜１２、ＳＯＧ膜１３、ＣＶＤ５ＩＯ＋膜１４をそれぞ
れ堆積する（第４図（ａ））。次にフォトリソグラフィ
ーによりレジストパターン２１を形成し、ドライエツチ
ングによりスルーホール３１を形成する（第４図（ｂ）
）。ドライエツチング後のレジストは、表面層がエツチ
ングガスによって変質しているので通常の酸類には溶解
しない。その為０窒プラズマ処理によりレジスト３１を
除去する（第４図（Ｃ））。その後配線金属層を堆積し
て、フォトリソ、エツチングにより第２の配線層４１を
形成する（第４図（ｄ））。
１の配線７１１１を形成する。ＩＯＡは表面の５ＩＯＩ
！膜である。次に層間絶縁膜としてＣｖＤ Ｓ １０＊
膜１２、ＳＯＧ膜１３、ＣＶＤ５ＩＯ＋膜１４をそれぞ
れ堆積する（第４図（ａ））。次にフォトリソグラフィ
ーによりレジストパターン２１を形成し、ドライエツチ
ングによりスルーホール３１を形成する（第４図（ｂ）
）。ドライエツチング後のレジストは、表面層がエツチ
ングガスによって変質しているので通常の酸類には溶解
しない。その為０窒プラズマ処理によりレジスト３１を
除去する（第４図（Ｃ））。その後配線金属層を堆積し
て、フォトリソ、エツチングにより第２の配線層４１を
形成する（第４図（ｄ））。
発明が解決しようとする課題
有機シロキサン系材料は、０２プラズマにより膜中の有
機物が酸化されてしまう性質がある。その結果、膜中の
有機物が反応ガスとして膜の外へ放出されるので膜減り
が生じる。若しくは有機物の抜けた部分がホールとして
残るために、膜の耐湿性が低下する。
機物が酸化されてしまう性質がある。その結果、膜中の
有機物が反応ガスとして膜の外へ放出されるので膜減り
が生じる。若しくは有機物の抜けた部分がホールとして
残るために、膜の耐湿性が低下する。
上記の様な従来のＳＯＧ法による平坦化後でのスルーホ
ール形成方法では、レジスト除去の為の０２プラズマ処
理時にスルーホールの側壁部でＳＯＧ膜が露出している
。その為第４図（Ｃ）に示すように、スルーホールの側
壁部でＳＯＧ膜の変質または膜減りが生じ、洗浄工程時
の吸水や次工程の配線金属層の堆積時にステップカバレ
ッジの低下・配線層との反応といった問題を起こす。そ
の結果、スルーホール部での接続不良（以下コンタクト
不良と言う）となって歩留低下を引き起こす。
ール形成方法では、レジスト除去の為の０２プラズマ処
理時にスルーホールの側壁部でＳＯＧ膜が露出している
。その為第４図（Ｃ）に示すように、スルーホールの側
壁部でＳＯＧ膜の変質または膜減りが生じ、洗浄工程時
の吸水や次工程の配線金属層の堆積時にステップカバレ
ッジの低下・配線層との反応といった問題を起こす。そ
の結果、スルーホール部での接続不良（以下コンタクト
不良と言う）となって歩留低下を引き起こす。
本発明アは、以上の観点からＳＯＧ法による平坦化技術
を用いた場合に、スルーホール形成後のレジスト除去工
程であるＯＲプラズマ処理による５ＯＧｆｉの変質、及
びそのために起こるコンタクト不良の回避を目的とした
スルーホールの形成方法を提供することを目的としてい
る。
を用いた場合に、スルーホール形成後のレジスト除去工
程であるＯＲプラズマ処理による５ＯＧｆｉの変質、及
びそのために起こるコンタクト不良の回避を目的とした
スルーホールの形成方法を提供することを目的としてい
る。
課題を解決するための手段
本発明は、ＳＯＧ法による平坦化を行なった後にスルー
ホールを形成する際、スルーホール形成後のレジスト除
去工程であるｏ２プラズマ処理時にスルーホール側面で
ＳＯＧ膜が露出しない様なプロセスを用いたパターン形
成方法である。即ちレジストパターンをマスクにして塗
布膜および無機膜をエツチングしてスルーホールを開口
した後、レジストを全面被覆してからＯ２プラズマによ
りレジストを全面エッチする、もしくはレジストパター
ンをマスクにして金属膜または無機膜のみをエツチング
し、レジストを０２プラズマにより除去した後、残され
た金属膜または無機膜をマスクにして塗布膜および無機
膜をエツチングすることを特徴としたスルーホールの形
成方法である。
ホールを形成する際、スルーホール形成後のレジスト除
去工程であるｏ２プラズマ処理時にスルーホール側面で
ＳＯＧ膜が露出しない様なプロセスを用いたパターン形
成方法である。即ちレジストパターンをマスクにして塗
布膜および無機膜をエツチングしてスルーホールを開口
した後、レジストを全面被覆してからＯ２プラズマによ
りレジストを全面エッチする、もしくはレジストパター
ンをマスクにして金属膜または無機膜のみをエツチング
し、レジストを０２プラズマにより除去した後、残され
た金属膜または無機膜をマスクにして塗布膜および無機
膜をエツチングすることを特徴としたスルーホールの形
成方法である。
作用
本発明による方法を用いると、ＳＯＧ法による平坦化技
術を用いた場合に、スルーホール形成後のレジスト除去
工程である０２プラズマ処理によるＳＯＧＭの変質を防
止することが出来、その結果としてスルーホール部での
コンタクト不良を回避する事が出来る。
術を用いた場合に、スルーホール形成後のレジスト除去
工程である０２プラズマ処理によるＳＯＧＭの変質を防
止することが出来、その結果としてスルーホール部での
コンタクト不良を回避する事が出来る。
実施例
以下、図面に基づいて本発明について更に詳しく説明す
る。
る。
（実施例１）
第１図の（ａ）〜（ｅ）は本発明によるスルーホールの
形成方法を示したものである。トランジスター等が形成
された半導体基板１０上に第１の配線層１１を形成する
。次に層間絶縁膜としてＣＶＤ５１０２膜１２を０．２
ｇｏ＋１ＳＯＧ膜１３を平坦部で０．８μ■、ＣＶＤ５
１０２膜１４を０．２μＩそれぞれ順々に堆積する。こ
の時ＳＯＧ膜１２の配線層１１上での厚さはおよそ０．
４μＩ程度になる。次にフォトリソグラフィーによりレ
ジストパターン２１を形成し、 ドライエツチングによ
りスルーホール３１を形成する（第１図（ａ））。次に
その上からレジスト２２を塗布して全面を被覆する（第
１図（ｂ））。次にドライエツチングにより変質したレ
ジスト２１の表面層を０２プラズマ処理により除去する
。この時、ＳＯＧ膜１膜上３出しない程度にスルーホー
ル部のレジスト２２が残るようにする（第１図（Ｃ））
。次に硝酸で洗浄する（ｍ１図（ｄ） ）。０２プラズ
マ処理で残したレジストについては、ドライエツチング
によって変質していないので硝酸等に容易に溶解する。
形成方法を示したものである。トランジスター等が形成
された半導体基板１０上に第１の配線層１１を形成する
。次に層間絶縁膜としてＣＶＤ５１０２膜１２を０．２
ｇｏ＋１ＳＯＧ膜１３を平坦部で０．８μ■、ＣＶＤ５
１０２膜１４を０．２μＩそれぞれ順々に堆積する。こ
の時ＳＯＧ膜１２の配線層１１上での厚さはおよそ０．
４μＩ程度になる。次にフォトリソグラフィーによりレ
ジストパターン２１を形成し、 ドライエツチングによ
りスルーホール３１を形成する（第１図（ａ））。次に
その上からレジスト２２を塗布して全面を被覆する（第
１図（ｂ））。次にドライエツチングにより変質したレ
ジスト２１の表面層を０２プラズマ処理により除去する
。この時、ＳＯＧ膜１膜上３出しない程度にスルーホー
ル部のレジスト２２が残るようにする（第１図（Ｃ））
。次に硝酸で洗浄する（ｍ１図（ｄ） ）。０２プラズ
マ処理で残したレジストについては、ドライエツチング
によって変質していないので硝酸等に容易に溶解する。
最後に第２の配線層４１を形成する（第１図（ｅ））。
この様な方法では、０２プラズマ処理の際スルーホール
部をレジスト２２で覆っているのでスルーホール側面で
のＳＯＧ膜の変質や膜減り等は起こらない。故にスルー
ホールのコンタクト不良の心配はない。
部をレジスト２２で覆っているのでスルーホール側面で
のＳＯＧ膜の変質や膜減り等は起こらない。故にスルー
ホールのコンタクト不良の心配はない。
（実施例２）
本発明によるスルーホールの形成方法の第２の実施例を
、第２図の（ａ）〜（Ｃ）に示す。まずトランジスター
等が形成された半導体基板１０上に実施例１と同様に第
１の配線層１１を形成する。
、第２図の（ａ）〜（Ｃ）に示す。まずトランジスター
等が形成された半導体基板１０上に実施例１と同様に第
１の配線層１１を形成する。
次に層間絶縁膜としてＣＶＤＳｉＯ２膜１２、ＳＯＧ膜
１膜上３ＶＤ５Ｉ０２膜１４をそれぞれ堆積する。ここ
で金属膜１５を堆積した後、フォトリソグラフィーによ
りレジストパターン２１を形成す：６ （第２図（ａ）
）。次にレジストパターン２１をマスクに金属膜１５を
エツチングした後ドライエツチングにより変質したレジ
スト２１の表面層を０２プラズマ処理により除去する（
第２図（ｂ））。今度は残された金ｍ膜１５をマスクに
下層のＣＶＤ５１０２膜１２、ＳＯＧ膜１膜上３びＣＶ
Ｄ５１０２膜１４をエツチングする（第２図（Ｃ））。
１膜上３ＶＤ５Ｉ０２膜１４をそれぞれ堆積する。ここ
で金属膜１５を堆積した後、フォトリソグラフィーによ
りレジストパターン２１を形成す：６ （第２図（ａ）
）。次にレジストパターン２１をマスクに金属膜１５を
エツチングした後ドライエツチングにより変質したレジ
スト２１の表面層を０２プラズマ処理により除去する（
第２図（ｂ））。今度は残された金ｍ膜１５をマスクに
下層のＣＶＤ５１０２膜１２、ＳＯＧ膜１膜上３びＣＶ
Ｄ５１０２膜１４をエツチングする（第２図（Ｃ））。
この方法においても０２プラズマ処理のＦ’１ＳＯＧ膜
は表面に露出していないので、実施例１と同様にスルー
ホール側面でのＳＯＧ膜の変質や膜減り等は起こらない
。故にスルーホールのコンタクト不良の心配はない。ま
た特に実施例２では、ＣｖＤ Ｓ ＩＯ＊膜１４が０２
プラズマ処理の際のＳＯＧ膜のマスクとなるので、実施
例１の場合のレジストをマスクとした場合よりも膜厚の
制御性・均一性に優れている。
は表面に露出していないので、実施例１と同様にスルー
ホール側面でのＳＯＧ膜の変質や膜減り等は起こらない
。故にスルーホールのコンタクト不良の心配はない。ま
た特に実施例２では、ＣｖＤ Ｓ ＩＯ＊膜１４が０２
プラズマ処理の際のＳＯＧ膜のマスクとなるので、実施
例１の場合のレジストをマスクとした場合よりも膜厚の
制御性・均一性に優れている。
（実施例３）
本発明によるスルーホールの形成方法の第３の実施例を
、第３図の（ａ）〜（Ｃ）に示す。まずトランジスター
等が形成された半導体基板１０上に実施例１、実施例２
と同様に第１の配線層１１を形成する。次に層間絶縁膜
としてＣＶＤ５ＩＣｈ膜１２、ＳＯＧ膜１膜上３ＶＤ５
ｉ０２膜１４をそれぞれ堆積する（第３図（ａ））。こ
こで上層のＣＶＤ Ｓ ｌ０２ｐＡ１４の膜厚を約１．
０μ■と、実施例１．２の場合よりも厚くしておく。次
にフォトリソグラフィーによりレジストパターン２１を
形成し、レジストパターン２１をマスクに上層のＣｖＤ
Ｓ１０２膜１４をエツチングする（第３図（ｂ））。
、第３図の（ａ）〜（Ｃ）に示す。まずトランジスター
等が形成された半導体基板１０上に実施例１、実施例２
と同様に第１の配線層１１を形成する。次に層間絶縁膜
としてＣＶＤ５ＩＣｈ膜１２、ＳＯＧ膜１膜上３ＶＤ５
ｉ０２膜１４をそれぞれ堆積する（第３図（ａ））。こ
こで上層のＣＶＤ Ｓ ｌ０２ｐＡ１４の膜厚を約１．
０μ■と、実施例１．２の場合よりも厚くしておく。次
にフォトリソグラフィーによりレジストパターン２１を
形成し、レジストパターン２１をマスクに上層のＣｖＤ
Ｓ１０２膜１４をエツチングする（第３図（ｂ））。
この時ＳＯＧ膜１３が露出しないように、ＣＶＤ８１０
２膜１４を約０．２μ■残した段階でエツチングする（
第３図（Ｃ））。この後、スルーホール部の下層の配線
層が露出するまで全面にエッチバックすると、上層のＣ
Ｖ Ｄ Ｓ １Ｏｅｆ／！Ｘ １４上に形成されたパタ
ーンがそのまま転写されて第１図（ｄ）の様にスルーホ
ールが形成される。この方法においても０２プラズマ処
理の際ＳＯＧ膜は表面に露出していないので、実施例１
．２と同様にスルーホール側面でのＳＯＧ膜の変質や膜
減り等は起こらない。故にスルーホールのコンタクト不
良の心配はない。また実施例２と比較すると、金属層１
５を堆積する工程を省略することができるという利点も
ある。
２膜１４を約０．２μ■残した段階でエツチングする（
第３図（Ｃ））。この後、スルーホール部の下層の配線
層が露出するまで全面にエッチバックすると、上層のＣ
Ｖ Ｄ Ｓ １Ｏｅｆ／！Ｘ １４上に形成されたパタ
ーンがそのまま転写されて第１図（ｄ）の様にスルーホ
ールが形成される。この方法においても０２プラズマ処
理の際ＳＯＧ膜は表面に露出していないので、実施例１
．２と同様にスルーホール側面でのＳＯＧ膜の変質や膜
減り等は起こらない。故にスルーホールのコンタクト不
良の心配はない。また実施例２と比較すると、金属層１
５を堆積する工程を省略することができるという利点も
ある。
実施例１〜３では、第１の配線層１１とＳＯＧ膜１膜上
３にＣＶＤ５ｔＯ２膜１２を挟んでいる。
３にＣＶＤ５ｔＯ２膜１２を挟んでいる。
これはＳＯＧ膜と下地との密着性を向上させるためのも
のであり、第１の配線層と密着性の良いＳＯＧ膜を用い
ればＣＶＤ５ＩＯ＊膜１２゛は必ずしも必要ではない。
のであり、第１の配線層と密着性の良いＳＯＧ膜を用い
ればＣＶＤ５ＩＯ＊膜１２゛は必ずしも必要ではない。
発明の効果
本発明による方法を用いると、ＳＯＧ法による平坦化技
術を用いた場合に、スルーホール形成後のレジスト除去
工程であるＯ、プラズマ処理によるＳＯＧ膜の変質を防
止することが出来、その結果としてスルーホール部での
コンタクト不良を回避する事が出来る。
術を用いた場合に、スルーホール形成後のレジスト除去
工程であるＯ、プラズマ処理によるＳＯＧ膜の変質を防
止することが出来、その結果としてスルーホール部での
コンタクト不良を回避する事が出来る。
第１図、第２図、第３図は本発明にかかるスルーホール
の形成方法の一実施例を説明するための部分工程断面図
、第４図は従来のスルーホールの形成方法の部分工程断
面図である。 １０・・・基板、 １１、４１・・・配線層、１２．１
４・・・ＣＶＤ５１０ｍ膜、 １３・・・ＳＯＧ膜、２
１．２２・・・レジストパターン、３１・・・スルーホ
ール代理人の氏名 弁理士 粟野重孝 はか１名図 ４１第２の１乞Ｓ影響 Ｏ２プラス゛マ 第 図
の形成方法の一実施例を説明するための部分工程断面図
、第４図は従来のスルーホールの形成方法の部分工程断
面図である。 １０・・・基板、 １１、４１・・・配線層、１２．１
４・・・ＣＶＤ５１０ｍ膜、 １３・・・ＳＯＧ膜、２
１．２２・・・レジストパターン、３１・・・スルーホ
ール代理人の氏名 弁理士 粟野重孝 はか１名図 ４１第２の１乞Ｓ影響 Ｏ２プラス゛マ 第 図
Claims (3)
- （１）配線層、塗布膜および無機膜の形成された半導体
基板上に、レジストパターンを形成する工程と、前記レ
ジストパターンをマスクにして前記塗布膜および無機膜
をエッチングする工程と、レジストを全面被覆する工程
と、Ｏ＿２プラズマにより前記塗布膜が露出しない程度
にレジストを全面エッチする工程を有するスルーホール
の形成方法。 - （２）配線層、塗布膜および無機膜の形成された半導体
基板上に、金属膜を堆積する工程と、前記金属膜上にレ
ジストパターンを形成する工程と、前記レジストパター
ンをマスクにして前記金属膜をエッチングする工程と、
前記レジストをＯ＿２プラズマにより除去する工程と、
残された前記金属膜をマスクにして前記塗布膜および無
機膜をエッチングする工程を有するスルーホールの形成
方法。 - （３）配線層、塗布膜および無機膜の形成された半導体
基板上に、レジストパターンを形成する工程と、前記レ
ジストパターンをマスクにして前記無機膜の一部を前記
塗布膜が露出しない程度にエッチングする工程と、前記
レジストをＯ＿２プラズマにより除去する工程と、前記
塗布膜および無機膜を全面エッチする工程を有するスル
ーホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243003A JP2537994B2 (ja) | 1988-09-28 | 1988-09-28 | スル―ホ―ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243003A JP2537994B2 (ja) | 1988-09-28 | 1988-09-28 | スル―ホ―ルの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290614A true JPH0290614A (ja) | 1990-03-30 |
| JP2537994B2 JP2537994B2 (ja) | 1996-09-25 |
Family
ID=17097443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243003A Expired - Lifetime JP2537994B2 (ja) | 1988-09-28 | 1988-09-28 | スル―ホ―ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2537994B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289250A (ja) * | 1996-04-24 | 1997-11-04 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100946A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-28 JP JP63243003A patent/JP2537994B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100946A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289250A (ja) * | 1996-04-24 | 1997-11-04 | Nec Corp | 半導体装置の製造方法 |
| US5990003A (en) * | 1996-04-24 | 1999-11-23 | Nec Corporation | Method of fabricating a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2537994B2 (ja) | 1996-09-25 |
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