JPH09284106A - 可変遅延制御装置 - Google Patents
可変遅延制御装置Info
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- JPH09284106A JPH09284106A JP8094133A JP9413396A JPH09284106A JP H09284106 A JPH09284106 A JP H09284106A JP 8094133 A JP8094133 A JP 8094133A JP 9413396 A JP9413396 A JP 9413396A JP H09284106 A JPH09284106 A JP H09284106A
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Abstract
(57)【要約】
【課題】 重み付けされた遅延時間を持つ複数の遅延素
子を多段縦続接続して構成される可変遅延装置の各遅延
時間のバラツキを小さくする。 【解決手段】 可変遅延装置を所定の遅延時間範囲内で
高分解能で遅延時間ブロックを設定する可変遅延装置
と、この可変遅延装置が発生する遅延時間にオフセット
遅延時間を加えるオフセット遅延装置と、可変遅延装置
に関して直線化補正のための直線性変換テーブルとを設
け、この直線性変換テーブルを各遅延時間ブロックに共
用することにより、直線化補正のために必要な変換テー
ブルのメモリ容量を縮小した。
子を多段縦続接続して構成される可変遅延装置の各遅延
時間のバラツキを小さくする。 【解決手段】 可変遅延装置を所定の遅延時間範囲内で
高分解能で遅延時間ブロックを設定する可変遅延装置
と、この可変遅延装置が発生する遅延時間にオフセット
遅延時間を加えるオフセット遅延装置と、可変遅延装置
に関して直線化補正のための直線性変換テーブルとを設
け、この直線性変換テーブルを各遅延時間ブロックに共
用することにより、直線化補正のために必要な変換テー
ブルのメモリ容量を縮小した。
Description
【０００１】
【発明の属する技術分野】この発明は例えばタイミング
信号の発生用等として利用される可変遅延装置の遅延時
間を制御する可変遅延制御装置に関する。
信号の発生用等として利用される可変遅延装置の遅延時
間を制御する可変遅延制御装置に関する。
【０００２】
【従来の技術】従来より、例えばＩＣ試験装置では各種
のタイミングを持つ信号を発生させる手段として可変遅
延装置を利用している。図４に簡単な構成の可変遅延装
置の一例を示す。図中１は入力端子、２は出力端子を示
す。入力端子１に入力されたパルス信号は可変遅延装置
３に設定された遅延時間τだけ遅延されて出力端子２に
出力される。
のタイミングを持つ信号を発生させる手段として可変遅
延装置を利用している。図４に簡単な構成の可変遅延装
置の一例を示す。図中１は入力端子、２は出力端子を示
す。入力端子１に入力されたパルス信号は可変遅延装置
３に設定された遅延時間τだけ遅延されて出力端子２に
出力される。
【０００３】可変遅延装置３は複数の遅延ユニットの縦
続接続により構成される。図４に示す例では遅延ユニッ
ト３Ａ，３Ｂを２段縦続接続した例を示す。各遅延ユニ
ット３Ａと３Ｂは切替回路ＳＷと、遅延素子ＤＬとによ
って構成される。切替回路ＳＷは２個のアンドゲート
と、１個のオアゲードによって構成することができる。
２個のアンドゲートによって遅延素子ＤＬを含まない直
通回路と遅延素子ＤＬを含む回路を選択し、縦続接続さ
れる遅延素子ＤＬの数及び遅延素子ＤＬの組合せによっ
て遅延時間τが決定される。
続接続により構成される。図４に示す例では遅延ユニッ
ト３Ａ，３Ｂを２段縦続接続した例を示す。各遅延ユニ
ット３Ａと３Ｂは切替回路ＳＷと、遅延素子ＤＬとによ
って構成される。切替回路ＳＷは２個のアンドゲート
と、１個のオアゲードによって構成することができる。
２個のアンドゲートによって遅延素子ＤＬを含まない直
通回路と遅延素子ＤＬを含む回路を選択し、縦続接続さ
れる遅延素子ＤＬの数及び遅延素子ＤＬの組合せによっ
て遅延時間τが決定される。
【０００４】一般に、この種の可変遅延装置３では遅延
素子ＤＬの遅延時間τに重み付けをし、例えば前段の遅
延素子に１ns，後段の遅延素子に２nsを設定したとする
と、図５に示すように、制御端子Ｄ１とＤ２に論理信号
０，０を与えた場合は遅延量は０，Ｄ１とＤ２に１，０
を与えると遅延量は１ns，Ｄ１とＤ２に０，１を与える
と遅延量は２ns，Ｄ１とＤ２に１，１を与えると遅延量
は３nsとなる。このように、２段の遅延ユニット３Ａと
３Ｂによって４種の遅延時間を設定することができる。
実際には遅延ユニットを多段接続し、多くの数の遅延時
間を得るように構成される。
素子ＤＬの遅延時間τに重み付けをし、例えば前段の遅
延素子に１ns，後段の遅延素子に２nsを設定したとする
と、図５に示すように、制御端子Ｄ１とＤ２に論理信号
０，０を与えた場合は遅延量は０，Ｄ１とＤ２に１，０
を与えると遅延量は１ns，Ｄ１とＤ２に０，１を与える
と遅延量は２ns，Ｄ１とＤ２に１，１を与えると遅延量
は３nsとなる。このように、２段の遅延ユニット３Ａと
３Ｂによって４種の遅延時間を設定することができる。
実際には遅延ユニットを多段接続し、多くの数の遅延時
間を得るように構成される。
【０００５】図６はその一例を示す。図示する遅延ユニ
ット３Ａは遅延時間が０秒と１nsに切り替えることがで
きる遅延ユニット、３Ｂは遅延時間が０秒と２nsに切替
えられる遅延ユニット、遅延ユニット３Ｃは遅延時間が
０秒と４nsに切り替えることができる遅延ユニット、遅
延ユニット３Ｄは遅延時間が０秒と８nsに切り替えるこ
とができる遅延ユニットを示す。
ット３Ａは遅延時間が０秒と１nsに切り替えることがで
きる遅延ユニット、３Ｂは遅延時間が０秒と２nsに切替
えられる遅延ユニット、遅延ユニット３Ｃは遅延時間が
０秒と４nsに切り替えることができる遅延ユニット、遅
延ユニット３Ｄは遅延時間が０秒と８nsに切り替えるこ
とができる遅延ユニットを示す。
【０００６】これら４個の遅延ユニット３Ａ〜３Ｄを縦
続接続することにより、入力端子１と出力端子２との間
の遅延時間を０秒、１ns，２ns，３ns，４ns，５ns，６
ns，７ns，８ns，……１５nsの１６段階に切り替えるこ
とができる。図６に示す４はこの切替制御を行う可変遅
延制御装置を示す。ところで、上述では各遅延ユニット
３Ａ〜３Ｄに用いる遅延素子の遅延時間を１ns，２ns，
４ns，８nsのように理想値であるものとして説明した
が、現実には理想値に設定することはむずかしい。例え
ば各遅延ユニット３Ａ〜３Ｄに用いる遅延素子の遅延時
間が表１に示すように0.５nsずつプラス側にずれて製造
された場合には、先に説明した１６段階の遅延時間０n
s，１ns，２ns，３ns，……１５nsに切り替える遅延ユ
ニットの組合せと同じ組合せで切替制御したとすると、
図７に示すように設定データＴ−ＤＡＴに対し、実際の
実データＴＳ−ＤＡＴは設定値１nsに対して1.５ns，設
定値２nsに対して2.５ns，設定値３nsに対して4.０nsの
ように図７に点線で示す遅延時間が与えられ、目標値Ａ
から大きく掛け離れた遅延特性となる。
続接続することにより、入力端子１と出力端子２との間
の遅延時間を０秒、１ns，２ns，３ns，４ns，５ns，６
ns，７ns，８ns，……１５nsの１６段階に切り替えるこ
とができる。図６に示す４はこの切替制御を行う可変遅
延制御装置を示す。ところで、上述では各遅延ユニット
３Ａ〜３Ｄに用いる遅延素子の遅延時間を１ns，２ns，
４ns，８nsのように理想値であるものとして説明した
が、現実には理想値に設定することはむずかしい。例え
ば各遅延ユニット３Ａ〜３Ｄに用いる遅延素子の遅延時
間が表１に示すように0.５nsずつプラス側にずれて製造
された場合には、先に説明した１６段階の遅延時間０n
s，１ns，２ns，３ns，……１５nsに切り替える遅延ユ
ニットの組合せと同じ組合せで切替制御したとすると、
図７に示すように設定データＴ−ＤＡＴに対し、実際の
実データＴＳ−ＤＡＴは設定値１nsに対して1.５ns，設
定値２nsに対して2.５ns，設定値３nsに対して4.０nsの
ように図７に点線で示す遅延時間が与えられ、目標値Ａ
から大きく掛け離れた遅延特性となる。
【０００７】 表１ 設定データ（T-DAT) 実 測 値 １ns ─────→ 1.５ns ２ns 2.５ns ４ns 4.５ns ６ns 8.５ns 表２ 設定データ（T-DAT) 実データ(TS-DAT) １ns ─────→ 1.５ns ２ns 2.５ns ３ns 2.５ns ４ns 4.５ns ５ns 4.５ns ６ns （1.５＋4.５）ns ７ns （2.５＋4.５）ns ８ns 8.５ns このため現実では各遅延素子の遅延時間を実測し、その
実測値を基に誤差値が最も小さくなる組合せを選択す
る。表２にその組合せの例を示す。表２に示した組合せ
を図７に実線で示す。
実測値を基に誤差値が最も小さくなる組合せを選択す
る。表２にその組合せの例を示す。表２に示した組合せ
を図７に実線で示す。
【０００８】表２に示したように、遅延素子の実測した
遅延時間を基に、その組合せを適切に選択することによ
り、目標値Ａに近い遅延特性を得ることができる。可変
遅延制御装置４では設定データＴ−ＤＡＴが入力される
ごとに、この設定データＴ−ＤＡＴを実測値に基づく組
合せの実データＴＳ−ＤＡＴに変換して可変遅延装置３
の遅延時間を制御している。
遅延時間を基に、その組合せを適切に選択することによ
り、目標値Ａに近い遅延特性を得ることができる。可変
遅延制御装置４では設定データＴ−ＤＡＴが入力される
ごとに、この設定データＴ−ＤＡＴを実測値に基づく組
合せの実データＴＳ−ＤＡＴに変換して可変遅延装置３
の遅延時間を制御している。
【０００９】従って、可変遅延制御装置４には直線性変
換テーブルを用意し、この直線性変換テーブルによって
設定データＴ−ＤＡＴを実データＴＳ−ＤＡＴに変換し
ている。
換テーブルを用意し、この直線性変換テーブルによって
設定データＴ−ＤＡＴを実データＴＳ−ＤＡＴに変換し
ている。
【００１０】
【発明が解決しようとする課題】上述では設定データＴ
−ＤＡＴ及び実データＴＳ−ＤＡＴが共に４ビットの場
合を例示したから、変換テーブルの容量はアドレス数×
ビット幅＝１６×４ビット＝６４ビットのメモリが必要
となる。ここで現実として例えば設定データＴ−ＤＡＴ
のビット幅が１１ビットであるものとすると、２０４８
×１１＝２２５２８ビットの容量のメモリが必要とな
る。可変遅延装置３の可変遅延量の分解能を高く、また
可変範囲を広く採る場合には設定データＴ−ＤＡＴのビ
ット幅が大きくなり、これに伴ってアドレス数も大きく
なるため、直線性変換テーブルには記憶容量の大きいメ
モリを用いなければならなくなる不都合がある。またＩ
Ｃテスタでは、このような可変遅延装置を数多く用いる
ので、直線性変換テーブルに用いるメモリの数も多くな
り、コストの上昇も避けられない不都合もある。
−ＤＡＴ及び実データＴＳ−ＤＡＴが共に４ビットの場
合を例示したから、変換テーブルの容量はアドレス数×
ビット幅＝１６×４ビット＝６４ビットのメモリが必要
となる。ここで現実として例えば設定データＴ−ＤＡＴ
のビット幅が１１ビットであるものとすると、２０４８
×１１＝２２５２８ビットの容量のメモリが必要とな
る。可変遅延装置３の可変遅延量の分解能を高く、また
可変範囲を広く採る場合には設定データＴ−ＤＡＴのビ
ット幅が大きくなり、これに伴ってアドレス数も大きく
なるため、直線性変換テーブルには記憶容量の大きいメ
モリを用いなければならなくなる不都合がある。またＩ
Ｃテスタでは、このような可変遅延装置を数多く用いる
ので、直線性変換テーブルに用いるメモリの数も多くな
り、コストの上昇も避けられない不都合もある。
【００１１】この発明の目的は設定データのビット幅が
大きくても直線性変換テーブルを構成するメモリの容量
を小さくすることができる可変遅延制御装置を提供しよ
うとするものである。
大きくても直線性変換テーブルを構成するメモリの容量
を小さくすることができる可変遅延制御装置を提供しよ
うとするものである。
【００１２】
【課題を解決するための手段】この発明では設定データ
の下位桁ビットを用いて設定データのビット幅より小さ
いビット幅で目的とする遅延時間の可変範囲より小さい
範囲で所定の分解能で設定データを実データに変換する
遅延時間ブロックを設け、この遅延時間ブロックで変換
した実データにより下位桁側の遅延時間を設定すると共
に、設定データの上位桁ビットにより上位桁側の遅延時
間（以下オフセット遅延時間と称す）を設定し、このオ
フセット遅延時間と下位桁側の遅延時間を加えて所望の
遅延時間を得る構成にすると共に、オフセット遅延時間
の変更に伴う遅延時間ブロックの相互間の誤差を補正す
るブロック間補正値を記憶したブロック間補正値記憶手
段を設け、このブロック間補正値記憶手段からブロック
間補正値を読み出し、このブロック間補正値を各オフセ
ット遅延時間を変更するごとに、遅延時間ブロックを読
み出すための設定データに加算し、遅延時間ブロック相
互の誤差を修正する。
の下位桁ビットを用いて設定データのビット幅より小さ
いビット幅で目的とする遅延時間の可変範囲より小さい
範囲で所定の分解能で設定データを実データに変換する
遅延時間ブロックを設け、この遅延時間ブロックで変換
した実データにより下位桁側の遅延時間を設定すると共
に、設定データの上位桁ビットにより上位桁側の遅延時
間（以下オフセット遅延時間と称す）を設定し、このオ
フセット遅延時間と下位桁側の遅延時間を加えて所望の
遅延時間を得る構成にすると共に、オフセット遅延時間
の変更に伴う遅延時間ブロックの相互間の誤差を補正す
るブロック間補正値を記憶したブロック間補正値記憶手
段を設け、このブロック間補正値記憶手段からブロック
間補正値を読み出し、このブロック間補正値を各オフセ
ット遅延時間を変更するごとに、遅延時間ブロックを読
み出すための設定データに加算し、遅延時間ブロック相
互の誤差を修正する。
【００１３】従って、この発明によれば直線性変換テー
ブルは狭い範囲の遅延時間を設定する遅延時間ブロック
に対してだけ設ければよいから、変換テーブルに用いる
メモリは小容量のもので済むことになり、コストダウン
が期待できる。
ブルは狭い範囲の遅延時間を設定する遅延時間ブロック
に対してだけ設ければよいから、変換テーブルに用いる
メモリは小容量のもので済むことになり、コストダウン
が期待できる。
【００１４】
【発明の実施の形態】図１にこの発明による可変遅延制
御装置の実施例を示す。図１に示す３は図４で説明した
と同様に可変遅延装置を示す。この発明では可変遅延装
置３を設定データＴ−ＤＡＴの下位ビットで制御される
可変遅延装置３Ｘと、設定データＴ−ＤＡＴの上位ビッ
トで制御され、オフセット遅延時間を発生するオフセッ
ト遅延装置３Ｙとに分離して構成する。下位ビット側の
可変遅延装置３Ｘは例えば１１ビットの設定データＴ−
ＤＡＴの中の下位側の８ビットのデータによって遅延時
間が制御される。設定データＴ−ＤＡＴが下位ビット側
であることから、可変遅延時間の設定は例えば１ns間隔
で２8 ポイント（２５６ポイント）の遅延時間を設定す
ることができる。図２にこの遅延時間ブロックを示す。
図２に実線で囲んだ遅延時間ブロックＡ１はオフセット
遅延装置３Ｙのオフセット遅延時間が０秒の場合の遅延
時間ブロックを示す。
御装置の実施例を示す。図１に示す３は図４で説明した
と同様に可変遅延装置を示す。この発明では可変遅延装
置３を設定データＴ−ＤＡＴの下位ビットで制御される
可変遅延装置３Ｘと、設定データＴ−ＤＡＴの上位ビッ
トで制御され、オフセット遅延時間を発生するオフセッ
ト遅延装置３Ｙとに分離して構成する。下位ビット側の
可変遅延装置３Ｘは例えば１１ビットの設定データＴ−
ＤＡＴの中の下位側の８ビットのデータによって遅延時
間が制御される。設定データＴ−ＤＡＴが下位ビット側
であることから、可変遅延時間の設定は例えば１ns間隔
で２8 ポイント（２５６ポイント）の遅延時間を設定す
ることができる。図２にこの遅延時間ブロックを示す。
図２に実線で囲んだ遅延時間ブロックＡ１はオフセット
遅延装置３Ｙのオフセット遅延時間が０秒の場合の遅延
時間ブロックを示す。
【００１５】オフセット遅延時間はこの例では１１ビッ
トの設定データの中の上位３ビットで、オフセット遅延
装置３Ｙのオフセット遅延時間を設定する構成としたか
ら、２3 （８）ポイントのオフセット遅延時間ＯＦ
Ｓ0 ，ＯＦＳ1 ，ＯＦＳ2 …ＯＦＳ7 を発生させること
ができる。この８ポイントのオフセット遅延時間ＯＦＳ
0〜ＯＦＳ7 により遅延時間ブロックＡ１はＡ２，Ａ
３，Ａ４…Ａ８の８ポイントの位置に移動させることが
できる。
トの設定データの中の上位３ビットで、オフセット遅延
装置３Ｙのオフセット遅延時間を設定する構成としたか
ら、２3 （８）ポイントのオフセット遅延時間ＯＦ
Ｓ0 ，ＯＦＳ1 ，ＯＦＳ2 …ＯＦＳ7 を発生させること
ができる。この８ポイントのオフセット遅延時間ＯＦＳ
0〜ＯＦＳ7 により遅延時間ブロックＡ１はＡ２，Ａ
３，Ａ４…Ａ８の８ポイントの位置に移動させることが
できる。
【００１６】この遅延時間ブロックＡ１〜Ａ８と８ポイ
ントのオフセット遅延時間の組合せによって２５６×８
＝２０４８ポイントの遅延時間を設定することができ
る。可変遅延装置３を遅延時間ブロックＡ１〜Ａ８を発
生する可変遅延装置３Ｘとオフセット遅延装置３Ｙに分
割したことにより、直線性変換テーブルは８ビットのビ
ット幅を持つメモリで構成することができる。図１に示
す５は、この直線性変換テーブルを示す。この直線性変
換テーブル５では遅延時間ブロックＡ１内の２５６ポイ
ントの各遅延時間を遅延素子ＤＬ（図４参照）を各実測
して求めた遅延時間に従って誤差が最も小さくなる遅延
素子ＤＬの組合せを記憶させ、８ビットの設定データＴ
−ＤＡＴが入力されるごとに、直線性が良好となる組合
せを持つ実データＴＳ−ＤＡＴに変換する。この直線性
変換デーブル５を用意することにより、遅延時間ブロッ
クＡ１がＡ１〜Ａ８の何れの位置に設定されても直線性
変換テーブル５は共用することができる。よって容量の
小さいメモリによって変換テーブル５を構成することが
できる。
ントのオフセット遅延時間の組合せによって２５６×８
＝２０４８ポイントの遅延時間を設定することができ
る。可変遅延装置３を遅延時間ブロックＡ１〜Ａ８を発
生する可変遅延装置３Ｘとオフセット遅延装置３Ｙに分
割したことにより、直線性変換テーブルは８ビットのビ
ット幅を持つメモリで構成することができる。図１に示
す５は、この直線性変換テーブルを示す。この直線性変
換テーブル５では遅延時間ブロックＡ１内の２５６ポイ
ントの各遅延時間を遅延素子ＤＬ（図４参照）を各実測
して求めた遅延時間に従って誤差が最も小さくなる遅延
素子ＤＬの組合せを記憶させ、８ビットの設定データＴ
−ＤＡＴが入力されるごとに、直線性が良好となる組合
せを持つ実データＴＳ−ＤＡＴに変換する。この直線性
変換デーブル５を用意することにより、遅延時間ブロッ
クＡ１がＡ１〜Ａ８の何れの位置に設定されても直線性
変換テーブル５は共用することができる。よって容量の
小さいメモリによって変換テーブル５を構成することが
できる。
【００１７】この発明では更に第２の変換テーブルを設
ける。この第２の変換テーブルは遅延時間ブロックＡ１
〜Ａ８がどの位置に設定されても、各ブロック相互間の
誤差値（段差）を小さくするための補正データを出力す
るブロック間補正値記憶手段６として動作する。つま
り、各遅延時間ブロックＡ１〜Ａ８のブロック相互には
図３に拡大して示すようにブロック間誤差が存在する。
図３に示す例では、遅延時間ブロックＡ１とＡ２との間
にブロック間誤差δ１が存在する場合を示す。このブロ
ック間誤差δ１を例えば遅延時間ブロックＡ２に加えて
修正すれば遅延時間ブロックＡ１とＡ２の遅延時間は連
続した１本の線上に乗せることができる。従って、ブロ
ック間補正値記憶手段６には３ビットのオフセット遅延
時間の発生データ（０，０，０），（０，０，１），
（０，１，０），（０，１，１），（１，０，０），
（１，０，１），（１，１，０），（１，１，１）に対
応して各ブロックＡ１〜Ａ８のブロック間誤差値δ１〜
δ７を求めて記憶させる。
ける。この第２の変換テーブルは遅延時間ブロックＡ１
〜Ａ８がどの位置に設定されても、各ブロック相互間の
誤差値（段差）を小さくするための補正データを出力す
るブロック間補正値記憶手段６として動作する。つま
り、各遅延時間ブロックＡ１〜Ａ８のブロック相互には
図３に拡大して示すようにブロック間誤差が存在する。
図３に示す例では、遅延時間ブロックＡ１とＡ２との間
にブロック間誤差δ１が存在する場合を示す。このブロ
ック間誤差δ１を例えば遅延時間ブロックＡ２に加えて
修正すれば遅延時間ブロックＡ１とＡ２の遅延時間は連
続した１本の線上に乗せることができる。従って、ブロ
ック間補正値記憶手段６には３ビットのオフセット遅延
時間の発生データ（０，０，０），（０，０，１），
（０，１，０），（０，１，１），（１，０，０），
（１，０，１），（１，１，０），（１，１，１）に対
応して各ブロックＡ１〜Ａ８のブロック間誤差値δ１〜
δ７を求めて記憶させる。
【００１８】ブロック間補正値記憶手段６に記憶するブ
ロック間誤差値δ１〜δ７は、直線性変換テーブル５に
供給する８ビットの設定データに対応付けした同様の８
ビットのデータで構成する。更に詳しくは下位７ビット
をブロック間補正値に割当て、最上位の１ビットに誤差
の極性が＋か、−かを割り当てるブロック間誤差値δ１
〜δ７も例えば１nsの分解能に正規化し、ブロック間誤
差値が＋１nsであった場合には８ビットのデータ中最下
位のビットに１を立て、この最下位ビットに１が立った
８ビットのデータを変換テーブル５に供給する８ビット
の設定データＴ−ＤＡＴに加算すればよい。つまり、８
ビットの設定データも最下位ビットがこの例では１nsに
対応し、下位から２ビット目は２ns，３ビット目は４n
s，４ビット目は８ns…に重み付けされている。従っ
て、ビットごとに重み付けされている設定データに誤差
値を加減算すれば修正が可能である。誤差値を加減算し
て修正した８ビットの設定データを変換テーブル５に入
力し、変換テーブル５から直線化補正された実データＴ
Ｓ−ＤＡＴが読み出される。
ロック間誤差値δ１〜δ７は、直線性変換テーブル５に
供給する８ビットの設定データに対応付けした同様の８
ビットのデータで構成する。更に詳しくは下位７ビット
をブロック間補正値に割当て、最上位の１ビットに誤差
の極性が＋か、−かを割り当てるブロック間誤差値δ１
〜δ７も例えば１nsの分解能に正規化し、ブロック間誤
差値が＋１nsであった場合には８ビットのデータ中最下
位のビットに１を立て、この最下位ビットに１が立った
８ビットのデータを変換テーブル５に供給する８ビット
の設定データＴ−ＤＡＴに加算すればよい。つまり、８
ビットの設定データも最下位ビットがこの例では１nsに
対応し、下位から２ビット目は２ns，３ビット目は４n
s，４ビット目は８ns…に重み付けされている。従っ
て、ビットごとに重み付けされている設定データに誤差
値を加減算すれば修正が可能である。誤差値を加減算し
て修正した８ビットの設定データを変換テーブル５に入
力し、変換テーブル５から直線化補正された実データＴ
Ｓ−ＤＡＴが読み出される。
【００１９】なお、誤差データを直線性変換テーブル５
の出力側で加減算した場合は、直線性変換テーブル５に
記憶した直線化補正のための各遅延素子の組合せの関係
が崩れてしまうため、直線性変換テーブル５の出力側で
誤差データを加減算することはここでは採用しないこと
にする。
の出力側で加減算した場合は、直線性変換テーブル５に
記憶した直線化補正のための各遅延素子の組合せの関係
が崩れてしまうため、直線性変換テーブル５の出力側で
誤差データを加減算することはここでは採用しないこと
にする。
【００２０】
【発明の効果】以上説明したように、この発明によれば
一つの可変遅延装置３Ｘを共用して直線化補正を施して
遅延時間ブロックＡ１を得ると共に、この直線化補正し
た遅延時間ブロックＡ１にオフセット遅延時間を加算し
て広い範囲の遅延時間を得るように構成したから、直線
化補正のための直線性変換テーブル５は小さい記憶容量
のメモリによって構成することができる。因みに１１ビ
ット中の８ビットで遅延時間ブロックＡ１の遅延時間を
制御する場合には、変換テーブル５は２8 ×８ビット＝
２０４８ビットのメモリ容量でよい。またブロック間補
正値記憶手段６は８×８ビット＝６４ビットのメモリ容
量でよい。従って全部で２１１２ビットのメモリ容量で
済むから従来の約１／１０のメモリ容量に縮小すること
ができる。
一つの可変遅延装置３Ｘを共用して直線化補正を施して
遅延時間ブロックＡ１を得ると共に、この直線化補正し
た遅延時間ブロックＡ１にオフセット遅延時間を加算し
て広い範囲の遅延時間を得るように構成したから、直線
化補正のための直線性変換テーブル５は小さい記憶容量
のメモリによって構成することができる。因みに１１ビ
ット中の８ビットで遅延時間ブロックＡ１の遅延時間を
制御する場合には、変換テーブル５は２8 ×８ビット＝
２０４８ビットのメモリ容量でよい。またブロック間補
正値記憶手段６は８×８ビット＝６４ビットのメモリ容
量でよい。従って全部で２１１２ビットのメモリ容量で
済むから従来の約１／１０のメモリ容量に縮小すること
ができる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するためのグラフ。
【図３】図２に示した遅延時間ブロック間の誤差を説明
するためのグラフ。
するためのグラフ。
【図４】従来の技術を説明するための接続図。
【図５】図４に示した可変遅延装置の制御状態を説明す
るための図。
るための図。
【図６】従来の多段縦続接続した可変遅延装置を説明す
るためのブロック図。
るためのブロック図。
【図７】従来の可変遅延装置の不都合を説明するための
グラフ。
グラフ。
１ 入力端子 ２ 出力端子 ３ 可変遅延装置 ３Ｘ 遅延時間ブロックを発生する可変遅延装置 ３Ｙ オフセット遅延装置 ４ 可変遅延制御装置 ５ 直線性変換テーブル ６ ブロック間補正値記憶手段 ７ 加算器 Ａ１〜Ａ８ 遅延時間ブロック ＯＦＳ1 〜ＯＦＳ7 オフセット遅延時間
Claims (1)
- 【請求項１】 Ａ．重み付けされた遅延時間を持つ複数
の遅延素子を任意に組み合わせて直列接続し、その直列
接続により所定範囲内でほぼ連続的に変化する遅延時間
ブロックを得る可変遅延装置と、 Ｂ．この可変遅延装置と直列接続されて上記可変遅延装
置に設定される遅延時間にオフセット遅延時間を与える
オフセット遅延装置と、 Ｃ．上記可変遅延装置を構成する複数の遅延素子の実測
遅延時間を基に、上記遅延時間ブロック内の遅延時間の
変化を直線性よく変化させるための上記遅延素子の直列
接続の組合せを記憶し、設定データをその組合せを持つ
実データに変換する直線性変換テーブルと、 Ｄ．上記オフセット遅延時間を変更することにより発生
する隣接する上記遅延時間ブロック相互の間の接合誤差
値を補正するブロック間補正値を読み出すブロック間補
正値記憶手段と、 Ｅ．このブロック間補正値記憶手段から読み出したブロ
ック間補正値を上記遅延時間ブロックを読み出すための
設定データに加算し、遅延時間ブロック相互の誤差を修
正する加算器と、 によって構成したことを特徴とする可変遅延制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09413396A JP3374649B2 (ja) | 1996-04-16 | 1996-04-16 | 可変遅延制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09413396A JP3374649B2 (ja) | 1996-04-16 | 1996-04-16 | 可変遅延制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284106A true JPH09284106A (ja) | 1997-10-31 |
| JP3374649B2 JP3374649B2 (ja) | 2003-02-10 |
Family
ID=14101910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09413396A Expired - Fee Related JP3374649B2 (ja) | 1996-04-16 | 1996-04-16 | 可変遅延制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374649B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339282A (ja) * | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
-
1996
- 1996-04-16 JP JP09413396A patent/JP3374649B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339282A (ja) * | 2000-05-30 | 2001-12-07 | Advantest Corp | 可変遅延回路及び半導体回路試験装置 |
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| Publication number | Publication date |
|---|---|
| JP3374649B2 (ja) | 2003-02-10 |
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