JP3156152B2

JP3156152B2 - 振幅確率分布測定装置

Info

Publication number: JP3156152B2
Application number: JP34064396A
Authority: JP
Inventors: 晴彦細谷; 政治内野
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1996-12-05
Filing date: 1996-12-05
Publication date: 2001-04-16
Anticipated expiration: 2016-12-05
Also published as: JPH10170574A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電磁環境を統計的
に評価するための一つの尺度として、妨害波等の電界強
度の振幅確率分布（以下、ＡＰＤと記す）、即ち、妨害
波等の信号の包絡線のレベルが、予め設定されたしきい
値以上になる時間率を測定する振幅確率分布測定装置に
おいて、その構成を簡素化し、測定を効率的に行うため
の技術に関する。

【０００２】

【従来の技術】従来の電磁環境計測では、搬送周波数１
ＧＨｚ以下の周波数帯のアナログ通信に対する影響を評
価するため、信号包絡線の準せん頭値や平均値等を測定
するものであった。しかし、今後増大が見込まれている
１ＧＨｚを越える周波数帯での、広帯域ディジタル通信
への妨害波の影響を評価するためには、妨害波包絡線の
統計パラメータを測定する必要がある。

【０００３】前記したＡＰＤはその統計バラメータの一
つであり、次の式Ｐ（ｅ_i）＝（１／Ｔ）Σｔ_k（ｅ_i）（ｔ_k（ｅ_i）はしきい値電圧ｅ_iを越えている時間、
Ｔは計測時間）で定義されている。

【０００４】このＡＰＤを測定するために、従来では、
スペクトラムアナライザや電界強度計等で検出した妨害
波の包短線信号を、図１１に示すＡＰＤ測定装置１０に
入力している。

【０００５】このＡＰＤ測定装置１０は、計測部１１と
演算処理部１８とによって構成されており、計測部１１
は、入力端子１１ａから入力される信号Ｖと、しきい値
電圧発生回路１２から出力される値の異なるしきい値電
圧ｅ₁、ｅ₂、…、ｅ_mとを各電圧比較器１３₁〜１３
_mによってそれぞれ比較する。各電圧比較器１３₁〜１
３_mは、入力信号Ｖが各しきい値を越えている間だけ計
数許可信号を２進カウンタ１４₁〜１４_mにそれぞれ出
力し、各２進カウンタ１４₁〜１４_mは、計数許可信号
を受けている間、クロック信号発生器１５から出力され
る一定周期Ｔｃのクロック信号を計数する。

【０００６】したがって、計測時間Ｔが経過した後の各
２進カウンタ１４₁〜１４_mの計数結果は、入力信号Ｖ
がＴ時間の間に各しきい値電圧ｅ₁、ｅ₂、…、ｅ_mを
越えている時間の総和をそれぞれ表すことになる。

【０００７】各２進カウンタ１４₁〜１４_mの出力は、
データバス１６に並列に接続されてインタフェース回路
１７へ出力される。

【０００８】インタフェース回路１７は、パーソナルコ
ンピュータ等で構成された演算処理部１８に接続されて
いる。演算処理部１８は、計測部１１に対する計測の制
御、計測結果の読み出し、ＡＰＤの算出および表示を行
なう。

【０００９】即ち、演算処理部１８は、計測部１１に対
して計測時間Ｔの計測を行わせ、その計測が完了した時
点で、データバス１６に接続されている各２進カウンタ
１４₁〜１４_mの計数結果を順番に読み出し、時間Ｔに
対する各計数結果の割合を求め、これを表示データに変
換して図示しない表示器の画面にグラフ表示して、電磁
環境の評価を可能にする。

【００１０】

【発明が解決しようとする課題】しかしながら、前記し
たような従来のＡＰＤ測定装置で、高い振幅分解能と時
間分解能を実現しようとすると以下のような問題が発生
する。

【００１１】即ち、前記した従来のＡＰＤ測定装置で振
幅分解能を高くするために、しきい値電圧の差を小さく
してしきい値の数を増やすと、それに応じて電圧比較器
および２進カウンタの数を増やさなければならない。例
えば、１００段階のしきい値設定する場合には、電圧比
較器および２進カウンタを１００個ずつ設ける必要があ
り、これでは、計測部の構成が大型化するだけでなく消
費電力が増加して、例えば携帯用のＡＰＤ測定装置とし
ては実現が困難である。

【００１２】また、前記のように１００個の２進カウン
タを共通のデータバスに接続していたのでは、そのバス
の静電容量が異常に増加し、計測データの読み出しを正
常に行うことができなくなったり、あるいはその読み出
し速度が極めて遅くなってしまう。

【００１３】また、前記した従来のＡＰＤ測定装置で時
間分解能を高くするためには、高速な電圧比較器だけで
なく、高速で且つ桁数の多いカウンタを用いなければな
らない。例えば、クロック信号の周期Ｔｃを２０ナノ秒
とした場合、計測時間Ｔが１秒であっても、そのサンプ
リング回数は５×１０⁷回となり、最大５×１０⁷まで
計数するのに必要な２６桁の２進カウンタが必要にな
る。しかし、このように桁数の多いカウンタでは、カウ
ンタ全体で各桁の遅延時間の桁数倍の遅延が発生し、こ
の遅延によって装置全体の動作速度が制限されてしま
い、例えば数ナノ秒以下の動作速度を実現することは現
状では極めて困難である。

【００１４】また、前記した従来のＡＰＤ測定装置で
は、計測データを全て読み出してからでないと次の計測
を開始することができず、この計測データを読み出して
いる間に発生した妨害波を見逃してしまうという問題が
ある。

【００１５】本発明は、これらの課題を解決するために
なされたもので、小型且つ少ない消費電力で高い振幅分
解能の測定を可能にし、また、極めて高い時間分解能で
の計測を可能にした振幅確率分布測定装置を提供するこ
とを目的としている。

【００１６】

【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１の振幅確率分布測定装置は、ｎビ
ットのデータの記憶および変更が可能な２^m個の記憶回
路と、入力信号をサンプリングしｍビット並列のデータ
に変換し、該変換したデータを前記２^m個の記憶回路の
いずれかを選択するためのデータとして順次出力するＡ
／Ｄ変換器と、前記２^m個の記憶回路のうち、前記Ａ／
Ｄ変換器の出力データによって選択された記憶回路に記
憶されているデータを、ｎ次原始多項式に対応した線形
論理回路によって次段階のデータに遷移させるデータ遷
移手段と、前記Ａ／Ｄ変換器によるサンプリングが所定
の計測時間行われた後に前記２^m個の記憶回路に記憶さ
れているデータを計測データとして順次読み出す計測デ
ータ読出手段と、予め所定の基準データを前記ｎ次原始
多項式の遷移過程にしたがって遷移させたときのデータ
と前記基準データからの遷移回数値とが対応付けられて
記憶され、前記計測データ読出手段によって読み出され
た計測データに対応する遷移回数値を順次出力する遷移
回数出力手段とを備え、前記遷移回数出力手段から出力
される各記憶回路毎の遷移回数値に基づいて、前記Ａ／
Ｄ変換器のしきい値電圧に対する前記入力信号の振幅確
率分布を求めることを特徴としている。

【００１７】本発明の請求項４記載の振幅確率分布測定
装置は、ｎビットのデータの記憶および変更が可能な２
^m個の記憶回路と、入力信号をサンプリングしｍビット
並列のデータに変換し、該変換したデータを前記２^m個
の記憶回路のいずれかを選択するためのデータとして順
次出力するＡ／Ｄ変換器と、前記２^m個の記憶回路のう
ち、前記Ａ／Ｄ変換器の出力データによって選択された
記憶回路に記憶されているデータを、２のべき乗から１
を減じた値（２ⁿⁱ−１）が互いに素となり且つその総和
（ｎ₁＋ｎ₂＋…＋ｎ_r）が前記数ｎに等しくなるビッ
ト数のデータに分割し、該各分割データをそのビット数
を次数とする原始多項式に対応した複数の線形論理回路
によってそれぞれ次段階のデータに遷移させるデータ遷
移手段と、前記Ａ／Ｄ変換器によるサンプリングが所定
の計測時間行われた後に前記２^m個の記憶回路に記憶さ
れているデータを計測データとして順次読み出す計測デ
ータ読出手段と、予め所定の基準データを前記各原始多
項式の遷移過程にしたがってそれぞれ遷移させたときの
データと前記基準データからの遷移回数値とが対応付け
られて記憶され、前記計測データ読出手段によって読み
出された計測データの分割データにそれぞれ対応する複
数の遷移回数値を出力する遷移回数出力手段と、前記遷
移回数出力手段から出力された複数の遷移回数値に基づ
いて、該遷移回数の基になる計測データを記憶していた
前記記憶回路が前記所定の計測時間の間に前記Ａ／Ｄ変
換器の出力データによって選択された回数を該記憶回路
に対応する頻度データとして算出する頻度演算手段とを
備え、前記頻度演算手段によって算出された頻度データ
に基づいて、前記Ａ／Ｄ変換器のしきい値電圧に対する
前記入力信号の振幅確率分布を求めることを特徴として
いる。

【００１８】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。図１は、高い振幅分解能を簡単な構
成で実現した第１の実施形態のＡＰＤ測定装置２０の構
成を示す図である。図１において、このＡＰＤ測定装置
２０は、計測部２１と演算処理部４０とによって構成さ
れている。

【００１９】スペクトラムアナライザや電界強度測定用
の受信機によって検出した包短線信号Ｖ（以下信号Ｖと
記す）は、計測部２１の入力端子２１ａを介してＡ／Ｄ
変換器２２に入力される。Ａ／Ｄ変換器２２は、クロッ
ク信号発生器２３から所定周期Ｔｓ（例えば２０ナノ
秒）で出力されるクロック信号Ｃに同期して信号Ｖをサ
ンプリングし所定の振幅分解能２^m（例えばｍ＝８）の
並列のデータＡに変換して順次出力する。なお、Ａ／Ｄ
変換器２２の量子化の幅をΔｅとし、信号ＶをＭ回目に
サンプリングしたときの電圧をＥ_Mとすると、Ａ／Ｄ変
換器２２から出力されるデータＡはＥ_MをΔｅで除算し
たときの商（余りは切捨て）を２進数で表した値とな
る。

【００２０】Ａ／Ｄ変換器２２から出力されるｍビット
のデータは、データ切換スイッチ２４を介してメモリ２
５のアドレス端子Ａｄに入力される。

【００２１】データ切換スイッチ２４は、例えば２：１
のデマルチプレクサ回路によって構成され、演算処理部
４０からの切換制御により、計測中はＡ／Ｄ変換器２２
の出力をメモリ２５のアドレス端子Ａｄへ入力し、計測
が終了して計測データを読み出すときには、演算処理部
４０からのアドレスデータをアドレス端子Ａｄへ入力す
る。

【００２２】メモリ２５は、この実施形態の記憶回路を
構成するものであり、アドレス端子Ａｄの他に、互いに
独立したデータ出力端子Ｏとデータ入力端子Ｉを有する
Ｉ／Ｏ分離型のスタティックＲＡＭによって構成され、
ｎビット（例えば２６ビット）のデータを記憶するため
の記憶回路が、少なくともＡ／Ｄ変換器２２の振幅分解
能に対応した組（例えば分解能を８ビットとすると２５
６組）分設けられている。

【００２３】メモリ２５は、読出信号Ｒが入力される
と、そのときアドレス端子Ａｄに入力されているデータ
で選択されたアドレスに記憶されているデータをデータ
出力端子Ｏから並列出力し、書込信号Ｗが入力される
と、そのときアドレス端子Ａｄに入力されているデータ
で選択されたアドレスに、データ入力端子Ｉに入力され
ているデータを書き込む。

【００２４】メモリ２５のデータ出力端子Ｏとデータ入
力端子Ｉの間には、データ出力端子Ｏから出力されるｎ
ビットデータを、異なるｎビットデータに変換してメモ
リ２５のデータ入力端子Ｉに入力するデータ変換回路２
６が接続されている。

【００２５】このデータ変換回路２６は、後述する書換
制御回路３１とともにこの実施形態のデータ遷移手段を
形成するものであり、メモリ２５から出力されたｎビッ
トデータをＧｎ＝１＋ｈ₁ｘ＋ｈ₂ｘ²＋…＋ｈ_n-1ｘ^n-1＋ｘⁿ ……（１）（ただし、係数ｈ₁〜ｈ_n-1は０または１）で表される
ｎ次原始多項式によって決まる次段階の異なるデータに
変換して出力する。

【００２６】ここで、データ変換回路２６の詳細を説明
する前に、原始多項式を用いたデータ変換の原理につい
て説明する。

【００２７】入力されるｎビットデータＤを列ベクトル
Ｄ＝（ｄ₁，ｄ₂，…，ｄ_n）とし、変換後のデータ
Ｄ′を列ベクトルＤ′＝（ｄ₁′，ｄ₂′，…，
ｄ_n′）としたとき、列ベクトルＤ、Ｄ′が、前記式
（１）の第２項目以降の係数を第１行とする正方行列Ｑ
ｎを用いて、Ｄ′＝Ｑｎ・Ｄ、即ち、次式（２）

【数１】の関係を満たすようにデータの変換を行う。なお、ここ
で変換後のデータｄ₁′〜ｄ_n′は、２を法とする行列
演算（和が偶数のとき０、奇数のとき１）の結果であ
る。

【００２８】このようなデータ変換を行うと、ｎビット
全て０のデータが入力されない限り、入力データと出力
データとは１対１の関係があり、そのデータの種類は２
ⁿ−１通りとなる。そして、変換後のデータが次回の入
力データとして入力されるようにすれば、初期データの
列ベクトルＤ₀に対して、ｋ回目の変換によって得られ
る列ベクトルＤ_kは、Ｑｎ^k・Ｄ₀によって得られる。

【００２９】初期データの列ベクトルＤ₀が既知であれ
ば、ｋ＝１、ｋ＝２、…、ｋ＝２ⁿ−１（＝ｓ）までの
変換結果Ｄ₁、Ｄ₂、…、Ｄｓも予め判る。したがっ
て、このｋに対する変換結果Ｄ₀、Ｄ₁、Ｄ₂、…、Ｄ
ｓを予めテーブルに記憶しておき、計測終了後のメモリ
２５のデータに対応するｋの値をテーブルから読み出せ
ば、メモリ２５の各アドレスが選択された回数が判り、
Ａ／Ｄ変換器２２に入力される信号Ｖの振幅頻度が判
る。

【００３０】ここで、前記したようにｎを例えば２６と
すると、その原始多項式は、Ｇｎ＝１＋ｘ²＋ｘ⁶＋ｘ²⁶ で与えられるがこの原始多項式に対応したテーブルの容
量は、約２１０Ｍバイト以上となってしまい通常のメモ
リで構成することは困難である。そこで、この実施形態
では、ｎビットのデータを、２のべき乗から１を減じた
値（２ⁿⁱ−１）が互いに素となり、その総和（ｎ₁＋ｎ
₂＋…＋ｎ_r）がｎに等しくなるビット数のデータに分
割する。例えば、２６ビットのデータを、７ビット（ｎ
₁＝７）、９ビット（ｎ₂＝９）、１０ビット（ｎ₃＝
１０）のデータに分割して、テーブルの容量を少なくし
ている。ただし、このように分割した場合、計測後にメ
モリ２５から読み出した７ビット、９ビット、１０ビッ
トのデータに対応するｋの値をそれぞれのテーブルから
単純に読み出しただけでは頻度データは得られないが、
前記したように、各分割したデータのビット数につい
て、その２のべき乗から１を減じた値が互いに素なの
で、剰余数系または中華剰余定理と呼ばれる方法によっ
て頻度データを得ることができる。

【００３１】以下、データ変換回路２６の具体例を図２
に基づいて説明する。このデータ変換回路２５は、７次
原始多項式（１＋ｘ＋ｘ⁷）と９次原始多項式（１＋ｘ
⁴＋ｘ⁹）と１０次原始多項式（１＋ｘ³＋ｘ¹⁰）とに
それぞれ対応した３組の線形論理回路２７〜２９によっ
て２６ビットのデータ変換を行うものである。

【００３２】即ち、線形論理回路２７は、７次原始多項
式（１＋ｘ＋ｘ⁷）に基づいて７ビットの入力データを
変換するものであり、メモリ２５から出力される第１〜
第７ビットまでの７ビットデータ（ｄ_{0 ,}ｄ_{1 ,}…_,ｄ
₆）をラッチ回路２７ａでラッチし、第１ビットおよび
第２ビットのラッチデータｄ₀、ｄ₁をＥＸＯＲ回路２
７ｂに入力してその出力を第７ビットの変換データ
ｄ₆′とし、第２〜第７ビットのラッチデータｄ_{1 ,}ｄ
_{2 ,}…_,ｄ₆をそれぞれ１ビット分ずらして第１〜第６
ビットの変換データｄ₀′_,ｄ₁′_,…_,ｄ₅′とし、
メモリ２５のデータ入力端子Ｉの第１〜第７ビットに入
力する。

【００３３】この線形論理回路２７は、第１行が７次原
始多項式（１＋ｘ＋ｘ⁷）の係数に対応して（１０００
００１）となる正方行列Ｑ₇を用いてデータの変換を行
っていることになり、その変換データを次回の入力デー
タとして入力することによって、７ビット全部が０のデ
ータを除く（２⁷−１）種類の異なる７ビットデータを
決まった順番に発生する。

【００３４】また、線形論理回路２８は、９次原始多項
式（１＋ｘ⁴＋ｘ⁹）に基づいて９ビットの入力データ
を変換するものであり、メモリ２５から出力される第８
〜第１６ビットまでの９ビットデータ（ｄ_{7 ,}ｄ_{9 ,}…
_,ｄ₁₅）をラッチ回路２８ａでラッチし、第８ビットお
よび第１２ビットのラッチデータｄ₇、ｄ₁₁をＥＸＯＲ
回路２８ｂに入力してその出力を第１６ビットの変換デ
ータｄ₁₅′とし、第９〜第１６ビットのラッチデータｄ
_{8 ,}ｄ_{9 ,}…_,ｄ₁₅をそれぞれ１ビット分ずらして第８
〜第１５ビットの変換データｄ₇′_,ｄ₈′_,…
_,ｄ₁₄′とし、メモリ２５のデータ入力端子Ｉの第８〜
第１６ビットに入力する。

【００３５】この線形論理回路２８は、第１行が９次原
始多項式（１＋ｘ⁴＋ｘ⁹）の係数に対応して（０００
１００００１）となる正方行列Ｑ₉を用いてデータの変
換を行っていることになり、その変換データを次回の入
力データとして入力するように構成することによって、
（２⁹−１）種類の異なる９ビットデータを決まった順
番に発生する。

【００３６】同様に、線形論理回路２９は１０次原始多
項式（１＋ｘ³＋ｘ¹⁰）に基づいて１０ビットの入力デ
ータを変換するものであり、メモリ２５から出力される
第１７〜第２６ビットまでの１０ビットデータ（ｄ_{16 ,}
ｄ_17,…_,ｄ₂₅）をラッチ回路２９ａでラッチし、第１
７ビットおよび第２０ビットのラッチデータｄ₁₆、ｄ₁₉
をＥＸＯＲ回路２９ｂに入力してその出力を第２６ビッ
トの変換データｄ₂₅′とし、第１８〜第２６ビットのラ
ッチデータｄ_17,ｄ_18,…_,ｄ₂₅をそれぞれ１ビット分
ずらして第１７〜第２５ビットの変換データｄ₁₆′_,ｄ
₁₇′_,…_,ｄ₂₄′とし、メモリ２５のデータ入力端子Ｉ
の第１７〜第２６ビットに入力する。

【００３７】この線形論理回路２９は、第１行が１０次
原始多項式（１＋ｘ³＋ｘ¹⁰）の係数に対応して（００
１００００００１）となる正方行列Ｑ₁₀を用いてデータ
の変換を行っていることになり、その変換データを次回
の入力データとして入力するように構成することによっ
て、（２¹⁰−１）種類の異なる１０ビットデータを決ま
った順番に発生する。

【００３８】なお、上記した各線形論理回路２７〜２９
は、共に３つの項からなる原始多項式を用いているが、
このように最小項数の多項式を用いることで、実際の回
路構成を簡単化（ＥＸＯＲ回路が少ない）することがで
きる。

【００３９】上記した、２⁷−１（＝１２７）、２⁹−
１（＝５１１）、２¹⁰−１（＝１０２３）は互いに素な
整数であるから、データ変換回路２６は、（２⁷−１）
・（２⁹−１）・（２¹⁰−１）通り（６６３８９６３１
通り）のデータを出力することができ、これは前記した
ように２０ナノ秒の時間分解能で１秒間計測するときに
必要な最大計数値５×１０⁷よりも大きい。なお、ラッ
チ回路２７ａ〜２９ａは、共通のラッチ信号Ｌによって
入力データをラッチする。

【００４０】なお、図１においてメモリ２５のデータ入
力端子Ｉに接続されているスイッチ３０は、計測開始時
にメモリ２５に基準となる初期データ（全ビット１）を
セットするためのものである。

【００４１】メモリ２５からのデータの読み出しおよび
変換データの書込みは、書換制御回路３１によって行わ
れる。

【００４２】書換制御回路３１は、図３に示すように、
クロック信号発生器２３から出力されるクロック信号Ｃ
の一周期Ｔｓの間に、メモリ２５に対する読出信号Ｒ、
データ変換回路２６に対するラッチ信号Ｌ、およびメモ
リ２５に対する書込信号Ｗを順番に出力する。

【００４３】したがって、Ａ／Ｄ変換器２２から出力さ
れたデータで選択されたアドレスに記憶されているデー
タは、書換制御回路３１からの読出信号Ｒによってメモ
リ２５からデータ変換回路２６へ出力されて次段階の異
なるデータに変換され、この変換されたデータが書込信
号Ｗによって前のデータの代わりに書き込まれる。

【００４４】この書換制御回路３１の動作は、インタフ
ェース回路３２を介して接続されている演算処理部４０
によって制御される。

【００４５】演算処理部４０は、例えばパーソナルコン
ピュータによって構成されており、図１ではその機能を
ブロック化して示している。

【００４６】演算処理部４０には、計測部２１の計測動
作を制御するための測定制御部４１が設けられている。

【００４７】即ち、初期データ設定手段４２は、測定要
求を受けると、データ切換スイッチ２４をインタフェー
ス回路３２側に接続し、スイッチ３０を初期データに接
続して、メモリ２５に対して書込信号Ｗとともにアドレ
スデータを０〜２^m−１まで入力して、メモリ２５に初
期データをセットする。

【００４８】また、計測指令手段４３は、初期データ設
定手段４２の処理が終了すると、データ切換スイッチ２
４をＡ／Ｄ変換器２２側に接続し、スイッチ３０をデー
タ変換回路２６側に接続して、書換制御回路３１を所定
の計測時間Ｔ作動させる。この処理によって、メモリ２
５の各アドレスには、初期データからＡ／Ｄ変換器２２
の出力データで選択された回数分遷移したデータが記憶
されることになる。

【００４９】計測データ読出手段４４は、この計測が終
了するとデータ切換スイッチ２４をインタフェース回路
３２側に切り換え、書換制御回路３１の動作を停止させ
て、メモリ２５に対して読出信号Ｒとともにアドレスデ
ータを０〜２^m−１まで入力して、メモリ２５に記憶さ
れている計測データをアドレス順に読み出す。

【００５０】メモリ２５から読み出された計測データ
は、インタフェース回路３２を介して演算処理部４０に
入力される。この演算処理部４０には、前記したよう
に、データ変換回路２６の各線形論理回路２７〜２９に
対応する変換テーブル４５、４６、４７が設けられてい
る。

【００５１】変換テーブル４５〜４７は、この実施形態
の遷移回数出力手段を構成するものであり、変換テーブ
ル４５には、前記７次原始多項式に基づいて基準となる
初期データＤａ₀からｋ_a回目（ｋ_a＝０〜１２６）に
変換された各データＤａ₀、Ｄａ₁、Ｄａ₂、…、Ｄａ
₁₂₆が各値ｋ_aに対応付けされて記憶されており、メモ
リ２５から読み出される２６ビットの計測データの第１
〜第７ビットのデータに対応した値ｋ_aを出力する。

【００５２】変換テーブル４６には、前記９次原始多項
式に基づいて初期データＤｂ₀からｋ_b回目（ｋ_b＝０
〜５１０）に変換された各データＤｂ₀、Ｄｂ₁、Ｄｂ
₂、…、Ｄｂ₅₁₀が各値ｋ_bに対応付けされて記憶され
ており、メモリ２５から読み出される計測データの第８
〜第１６ビットのデータに対応した値ｋ_bを出力する。

【００５３】変換テーブル４７には、前記１０次原始多
項式に基づいて初期データＤｃ₀からｋ_c回目（ｋ_c＝
０〜１０２２）に変換された各データＤｃ₀、Ｄｃ₁、
Ｄｃ₂、…、Ｄｃ₁₀₂₂が各値ｋ_cに対応付けされて記憶
されており、メモリ２５から読み出される計測データの
第１７〜第２６ビットのデータに対応した値ｋ_cを出力
する。

【００５４】ここで、入力される計測データがデータ変
換回路２６によって実際に書換えられた回数Ｆ（その計
測データを記憶していたメモリ２５のアドレスがＡ／Ｄ
変換器２２の出力データによって選択された回数）と、
各変換テーブル４５〜４７の出力値ｋ_a、ｋ_b、ｋ_cの
関係を図４に示す。

【００５５】この図において、前記したように１２７
（＝２⁷−１）、５１１（＝２⁹−１）、１０２３（＝
２¹⁰−１）は互いに素なので、各変換テーブル４５〜４
７から出力される値ｋ_a、ｋ_b、ｋ_cが共に等しくなる
のは、０〜１２６までの範囲である。したがって、この
範囲で、ｋ_a＝ｋ_b＝ｋ_cが成立する場合には、その値
が実際の書換回数Ｆを直接表すことになる。

【００５６】しかし、書換回数Ｆが１２６回を越えた計
測データに対する各変換テーブル４５〜４７から出力さ
れる値ｋ_a、ｋ_b、ｋ_cから真の書換回数Ｆを直接求め
ることができない。

【００５７】そこで、この実施形態では、各変換テーブ
ル４５〜４７から出力される値ｋ_a、ｋ_b、ｋ_cを頻度
演算手段４８に入力して、剰余数系または中華剰余定理
と呼ばれる方法を用いて実際の書換回数Ｆを求めてい
る。

【００５８】以下、前記方法の一演算手順であるＧａｒ
ｎｅｒ法を示す。即ち、頻度演算手段４８は、予めｍ₁
＝２⁷−１、ｍ₂＝２⁹−１、ｍ₃＝２¹⁰−１の各値、
ｍ₁・ｍ₂の値、ｍ₁・ｍ₂・ｍ₃の値、および次の合
同式（３）Ｕ_ij・ｍ_i≡１（ｍｏｄｍ_j） ……（３）（ここで、（ｍｏｄｙ）は演算結果をｙで割ったとき
の余りを示す）を満たす３個の係数Ｕ_ij（ｉ＜ｊ）を記
憶している。

【００５９】そして、以下の漸化式により、ｋ_a、
ｋ_b、ｋ_cからｖ_a、ｖ_b、ｖ_cを計算する。ｖ_a＝ｋ_a ｖ_b＝（ｋ_b−ｖ_a）Ｕ₁₂ ｍｏｄｍ₂ ｖ_c＝〔（ｋ_c−ｖ_a）Ｕ₁₃−ｖ_b〕Ｕ₂₃ ｍｏｄｍ
₃ そして、書換回数Ｆを次式（４）Ｆ＝（ｖ_a＋ｍ₁ｖ_b＋ｍ₁ｍ₂ｖ_c）ｍｏｄｍ₁ｍ₂ｍ₃ ……（４）の演算によって求める。

【００６０】頻度演算手段４８は、上記演算を変換テー
ブル４５〜４７から出力される値ｋ_a、ｋ_b、ｋ_cに対
して順次行い、メモリ２５の各アドレス値（０〜２^m−
１）に対する演算結果Ｆ（０）、Ｆ（１）、…、Ｆ（２
^m−１）を各しきい値電圧毎の頻度データとして頻度デ
ータメモリ４９に記憶する。

【００６１】振幅確率演算手段５０は、頻度データメモ
リ４９に記憶された各頻度データについて、次式（５）Ｐ（ｚΔｅ）＝（１／Ｎ）ΣＦ（ｊ） ……（５）（ただし、ΔｅはＡ／Ｄ変換器２２の量子化の幅、Ｎは
一定時間Ｔの間に行うサンプリング回数、記号Σはｊ＝
ｚ〜２^m−１）の演算をｚ＝０〜２^m−１について行
い、信号Ｖが各しきい値電圧ｚΔｅを越える時間率、即
ちＡＰＤを求める。

【００６２】このようにして求められた信号Ｖの振幅確
率分布は、表示制御手段５１に出力され、例えば図５に
示すように、表示器５２の画面上にグラフ表示される。

【００６３】以上のように、この実施形態のＡＰＤ測定
装置は、２^m個の記憶回路をスタティックＲＡＭ型のメ
モリ２５で構成するとともに、各記憶回路のデータの内
容を複数の線形論理回路からなるデータ変換回路２６と
書換制御回路３１によって遷移させるようにしているの
で、２進カウンタを用いた従来装置に比べて、極めて小
規模に実装することができ、少ない消費電力で小型な高
い振幅分解能のＡＰＤ測定装置を提供することができ、
携帯使用等に特に便利である。また、各しきい値電圧毎
の計測結果はメモリ２５のデータ出力端子から読み出さ
れるので、振幅分解能を高くしてもその読出用のバスの
静電容量が増加することはなく、計測結果を安定に且つ
高速に読み出すことができる。

【００６４】

【他の実施の形態】前記第１の実施形態では、スタティ
ックＲＡＭ型のメモリ２５で２^m個の記憶回路を構成
し、各記憶回路の記憶内容を共通のデータ変換回路で変
換して書き換えるようにして、小型で消費電力が少なく
高い振幅分解能測定が可能なＡＰＤ測定装置の例を示し
たが、この実施形態のＡＰＤ測定装置２０の時間分解能
はスタティックＲＡＭ型のメモリのアクセス速度によっ
て制限され、現状では前記した程度の速度が限界とな
る。そこで次に、より高い時間分解能が得られるＡＰＤ
測定装置を第２の実施形態として説明する。なお、以下
の説明では、前記第１の実施形態と同一回路については
同一符号を付して説明を省略する。

【００６５】図６は、第２の実施形態のＡＰＤ測定装置
６０の構成を示している。このＡＰＤ測定装置６０は前
記したＡＰＤ測定装置２０と同様に計測部６１と演算処
理部７０とで構成されており、計測部６１は、入力端子
６１ａから入力される信号ＶをＡ／Ｄ変換器２２によっ
てｍビット（例えば８ビット）並列のデータＡに変換し
て、デコーダ６２へ出力する。

【００６６】デコーダ６２は２^m（＝Ｍ）本の出力端子
を有しており、入力されるデータＡが示す値（０〜２^m
−１）に対応した出力端子から選択信号を出力する。

【００６７】デコーダ６２の各出力端子には、本発明の
記憶回路とデータ遷移手段とが一体に形成された記憶変
換回路６３₁〜６３_Mが接続されている。

【００６８】また、各記憶変換回路６３₁〜６３_Mに
は、計測データをシリアル転送するための転送用シフト
レジスタ６７₁〜６７_Mがそれぞれ設けられている。

【００６９】図７は、ｎを前記第１の実施形態の２６ビ
ットよりも４ビット多い３０にした場合の１組の記憶変
換回路６３および転送用シフトレジスタ６７の具体的な
回路構成を示している。この図に示すように、記憶変換
回路６３は３０ビットのデータの記憶およびその書換え
を行うために、線形帰還型の３組の線形論理回路６４、
６５、６６に分割されている。

【００７０】線形論理回路６４は、９次原始多項式（１
＋ｘ⁴＋ｘ⁹）に基づいて９ビットデータの書換えを行
うもので、９段のシフトレジスタ６４ａの最終段の出力
と、最終段側から数えて５段目の出力とをＥＸＯＲ回路
６４ｂに入力し、その出力を初段に入力するように構成
されている。

【００７１】線形論理回路６５は、１０次原始多項式
（１＋ｘ³＋ｘ¹⁰）に基づいて１０ビットデータの書換
えを行うもので、１０段のシフトレジスタ６５ａの最終
段の出力と、最終段側から数えて４段目の出力とをＥＸ
ＯＲ回路６５ｂに入力し、その出力を初段に入力するよ
うに構成されている。

【００７２】線形論理回路６６は、１１次原始多項式
（１＋ｘ²＋ｘ¹¹）に基づいて１１ビットデータの書換
えを行うもので、１１段のシフトレジスタ６６ａの最終
段の出力と、最終段側から数えて３段目の出力とをＥＸ
ＯＲ回路６６ｂに入力し、その出力を初段に入力するよ
うに構成されている。

【００７３】各シフトレジスタ６４ａ〜６６ａは、演算
処理部７０からセット信号Ｓを受けると基準となる初期
データ（例えば全ビット１のデータ）をセットし、デコ
ーダ６２からの選択信号を受けている状態でクロック信
号Ｃが立ち下がると、そのデータを初段側から後段側へ
１段シフトして、データを次段階へ遷移させる。

【００７４】したがって、各線形論理回路６４〜６６の
遷移前の各段のデータと遷移後の各段のデータとの間に
は、前記第１の実施形態と同様に式（２）の関係がそれ
ぞれ成り立ち、計測時間Ｔが経過した後に各線形論理回
路６４〜６６に保持されている計測データから、初期デ
ータからの遷移回数を求めることができる。

【００７５】転送用シフトレジスタ６７は、計測時間Ｔ
が経過した後の各線形論理回路６４〜６６に保持されて
いるデータをラッチして出力するためのものであり、並
列入力直列出力型の３０段のシフトレジスタによって構
成されている。この転送用シフトレジスタ６７は、演算
処理部７０からの転送用セット信号Ｓ_Tを受けると、各
シフトレジスタ６４ａ〜６６ａの各段の出力データをラ
ッチし、このラッチした３０ビットのデータを転送用ク
ロック信号Ｃ_Tを受ける毎に１ビットずつシリアル出力
する。

【００７６】なお、Ｍ個の転送用シフトレジスタ６７₁
〜６７_Mは全体として直列に接続されていて、共通の転
送用クロック信号Ｃ_Tでデータをシフトするので、Ｍ個
の記憶変換回路６３₁〜６３_Mの計測データは、Ｍ番目
の転送用シフトレジスタ６４_Mから１本のデータ線を介
して読み出すことができる。

【００７７】この計測データは、インタフェース６８を
介して演算処理部７０へ送られる。演算処理部７０は測
定制御部７１によって計測部６１の動作を制御してい
る。測定制御部７１の初期データ設定手段７２は、測定
要求を受けると、デコーダ６２の動作を停止させて、各
記憶変換回路６３₁〜６３_Mに初期データをセットし、
初期データのセットが終了すると、計測指令手段７３に
よってデコーダ６２が計測時間Ｔ動作状態となり、この
計測時間が終了すると、各記憶変換回路６３₁〜６３_M
には、計測時間中に、初期データからＡ／Ｄ変換器２２
の出力データで選択された回数分遷移したデータが記憶
されることになる。

【００７８】そして、計測データ読出手段７４は、計測
が終了した直後に各転送用シフトレジスタ６７₁〜６７
_Mに転送用セット信号Ｓ_Tを出力して、各記憶変換回路
６３ ₁〜６３_mに記憶されている計測データをラッチさ
せ、続いて各転送用シフトレジスタ６７₁〜６７_Mに転
送用クロック信号Ｃ_Tを３０×Ｍ回出力して、計測デー
タを演算処理部７０に取り込む。

【００７９】計測部６１から演算処理部７０に入力され
る計測データは、シリアルパラレル変換手段７５によっ
て３０ビット単位毎に並列データに変換され、そのうち
の第１〜第９ビットが変換テーブル７６に入力され、第
１０〜第１９ビットが変換テーブル７７に入力され、第
２０〜第３０ビットが変換テーブル７８に入力される。

【００８０】変換テーブル７６は、入力される９ビット
のデータが初期データから何回遷移したかを表す値ｋ_a
を各９ビットデータにそれぞれ対応して予め記憶してお
り、入力したデータに対応する値ｋ_aを出力する。

【００８１】変換テーブル７７は、入力される１０ビッ
トのデータが初期データから何回遷移したかを表す値ｋ
_bを各１０ビットデータにそれぞれ対応して予め記憶し
ており、入力したデータに対応する値ｋ_bを出力する。

【００８２】変換テーブル７８は、入力される１１ビッ
トのデータが初期データから何回遷移したかを表す値ｋ
_cを各１１ビットデータにそれぞれ対応して予め記憶し
ており、入力したデータに対応する値ｋ_cを出力する。

【００８３】頻度演算手段４８は、各変換テーブル７６
〜７８から出力されるｋ_a、ｋ_b、ｋ_cに対して前記第
１の実施形態と同様の演算を順次行い、各記憶変換回路
６３₁〜６３_M毎の頻度データＦ（０）、Ｆ（１）、
…、Ｆ（２^m−１）求めて頻度データメモリ４９に記憶
し、振幅確率演算手段５０が、頻度データメモリ４９に
記憶された各頻度データについて前記式（５）の演算を
行い、信号Ｖが各しきい値電圧ｚΔｅを越える時間率、
即ちＡＰＤを求める。

【００８４】なお、このＡＰＤ測定装置６０は、計測時
間Ｔが終了した直後に、各記憶変換回路６３₁〜６３_M
のデータを転送用シフトレジスタ６７₁〜６７_Mに転送
するので、この転送用シフトレジスタ６７₁〜６７_Mか
らデータを読み出している間に次の計測を行うことがで
きる。

【００８５】即ち、３０ビットデータをＭ（＝２^m）個
シリアルに出力するために必要な時間は、ｍを８とし転
送用クロック信号Ｃ_Tの周期を１マイクロ秒としても約
８ミリ秒で済んでしまうので、計測時間１秒の間に、こ
のデータの転送とＡＰＤの算出を十分余裕を持って行う
ことができる。したがって、計測を連続して行うことが
でき、不感時間のない測定が可能であり、単発的に発生
する妨害波を見逃さずに済む。

【００８６】このような連続測定を行う場合、演算処理
部７０は、最初の初期データの設定時以外は、デコーダ
６２の動作を停止させずに計測時間が経過する毎に転送
用セット信号Ｓ_Tを出力して、その計測データを読み出
す。この場合、前回の頻度データと今回の頻度データの
差を求めてから、振幅確率の演算を行えばよい。また、
表示制御手段７９は、前回の測定結果を次回の測定結果
で順次更新しながら表示器５２に表示したり、複数回の
測定結果を時間軸を含めて３次元表示してもよい。

【００８７】このように、第２の実施形態のＡＰＤ測定
装置６０は、シフトレジスタからなる線形帰還型の線形
論理回路によって各しきい値電圧毎の頻度を計測してい
るので、従来のような多数桁のカウンタの遅延時間によ
る制限がなくなり、極めて高い時間分解能で計測が行
え、しかも、その計測データを計測時間が終了したとき
に、転送用シフトレジスタへ記憶して読み出すようにし
ているから、不感時間を殆ど発生させないで連続した測
定が可能になり、計測データの読み出しも高速に行うこ
とができる。

【００８８】この第２の実施形態のＡＰＤ測定装置６０
は高速動作を主眼にしたもので、連続計測を可能にして
いたが、図８に示す計測部８１のように、ＲＡＭ型のメ
モリ８２、９２、データ変換回路８３、９３、ラッチ回
路８４、９４、書換制御回路８６、９６を２組ずつ設け
るとともに、Ａ／Ｄ変換器２２の出力データを第１のメ
モリ８２と第２のメモリ９２に交互に与えるための第１
のデータ切換スイッチ９７と、第１のメモリ８２の計測
データと第２のメモリ９２の計測データを切り換えて演
算処理部へ送るための第２のデータ切換スイッチ９８と
を設けて、第１、第２のデータ切換スイッチ９７、９８
を計測時間Ｔが経過する毎に切り換えるようにすれば、
図９に示すように、一方のメモリ側が計測している間
に、他方のメモリ側から計測データの読み出し、演算お
よび初期データ設定が行え、余裕を持って連続測定をす
ることができる。

【００８９】なお、この実施形態では、データの入出力
端子が共通な一般的なメモリを用いるとともに、メモリ
からのデータを読み出しすときに各ラッチ回路８４、９
４の出力をハイインピーダンス状態にしている。また、
このようにラッチ回路８４、９４をデータ変換回路８
３、９３の出力側に設ける場合には、図２に示した各ラ
ッチ回路２７ａ〜２９ａは不要であり、その入出力を直
結させてよい。

【００９０】前記各実施形態では、データ遷移手段にお
いて、ｎビットのデータを分割していたが、高い振幅分
解能は要求されるが時間分解能はそれほど要求されてい
ない場合、即ち、ｎが小さくｍが大きい場合には、変換
テーブルの容量が少なくて済むので、ｎ次原始多項式を
用いてデータを遷移させるようにしてもよい。この場合
でも、従来装置のようにカウンタの数を増加させるより
実装上有利である。

【００９１】また、前記した図８の計測部では、ＲＡＭ
型のメモリを用いていたが、シフトレジスタ型の記憶回
路を用いた計測部においても、その記憶回路、データ遷
移手段、計測データ読出手段を２組ずつ設けてＡ／Ｄ変
換器のデータを交互に与えるようにしてもよい。

【００９２】また、多点測定、例えば、ＩＣの複数の端
子の信号を同時に測定するような場合には、図１０に示
す計測部１００のように、前記した計測部６１のインタ
フェース６８を外部に設けた計測部６１′を複数用い、
その転送用シフトレジスタの入出力を直列に接続すれ
ば、各入力端子１００ａに入力される信号Ｖ₁〜Ｖ_nに
対する多くの計測データを容易に演算処理部７０に取り
込むことができる。

【００９３】なお、前記した各実施形態では、計測部と
演算処理部とを別体に構成していたが、これは、本発明
を限定するものではなく、前記した各実施形態の各機能
を同一筐体内に設けてもよい。

【００９４】

【発明の効果】以上説明したように、本発明の振幅確率
分布測定装置は、Ａ／Ｄ変換器の出力データによって選
択した記憶回路のデータを、原始多項式に対応した線形
論理回路によって、次段階の異なるデータへ遷移させ、
計測が終了したときに、その記憶回路のデータの基準デ
ータからの遷移回数を求めて、その記憶回路が計測時間
内にＡ／Ｄ変換器の出力データで選択された回数を求め
て、その振幅確率分布を算出するようにしているので、
カウンタによる計数方法に比べて、小規模な構成で、且
つ少ない消費電力で高い振幅分解能の測定が可能にな
る。

【００９５】また、記憶回路に記憶されているｎビット
のデータを、２のべき乗から１を減じた値が互いに素と
なり且つその総和がｎとなるビット数のデータに分割
し、その分割したデータのビット数にそれぞれ対応する
次数の原始多項式によってデータを遷移させるようにし
ているので、時間分解能を高くしても、装置が大型化し
ないで済む。

【００９６】また、記憶回路としてＲＡＭ型のメモリや
シフトレジスタを用いた振幅確率分布測定装置では、各
記憶回路の読み出しラインを並列接続しないで済むの
で、読み出し動作が不安定になったり、その速度が低下
することもなく、安定且つ高速な読み出しが可能にな
る。

【００９７】また、シフトレジスタを用いて記憶回路と
データ遷移手段とを一体化させた振幅確率分布測定装置
では、格段に高い時間分解能の測定が可能になり、ま
た、この記憶回路としてシフトレジスタのデータを転送
用シフトレジスタでラッチして出力する振幅確率分布測
定装置では、計測を連続して行うことができ、不感時間
のない測定が可能になる。また、転送用シフトレジスタ
を直列に接続した振幅確率分布測定装置では、各記憶回
路の計測データを一本の信号線で読み出すことができ、
高速な読み出しが可能になり、装置を簡単化できる。

【００９８】また、記憶回路、データ遷移手段および計
測データ読出主を２組設けて交互に計測を行わせるもの
でも連続測定が容易に実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示すブロック
図

【図２】第１の実施形態の要部の回路図

【図３】第１の実施形態の要部の動作を説明するための
タイムチャート

【図４】第１の実施形態の要部の動作を説明するための
図

【図５】第１の実施形態の測定結果の一例を示す図

【図６】本発明の第２の実施形態の構成を示すブロック
図

【図７】第２の実施形態の要部の回路図

【図８】本発明の他の実施形態の要部の構成を示すブロ
ック図

【図９】本発明の他の実施形態の動作を説明するための
タイミングチャート

【図１０】本発明の他の実施形態の構成を示すブロック
図

【図１１】従来装置の構成を示すブロック図

【符号の説明】

２０ＡＰＤ測定装置２２Ａ／Ｄ変換器２３クロック信号発生器２４データ切換スイッチ２５メモリ２６データ変換回路２７〜２９線形論理回路３１書換制御回路４０演算処理部４５〜４７変換テーブル４８頻度演算手段５０振幅確率演算手段５１表示制御手段５２表示器

フロントページの続き (56)参考文献特開平１−297564（ＪＰ，Ａ) 特開昭62−88969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 29/08 H04L 13/00 H04B 1/60 - 17/02

Claims

(57)【特許請求の範囲】

【請求項１】ｎビットのデータの記憶および変更が可能
な２^m個の記憶回路と、入力信号をサンプリングしｍビット並列のデータに変換
し、該変換したデータを前記２^m個の記憶回路のいずれ
かを選択するためのデータとして順次出力するＡ／Ｄ変
換器と、前記２^m個の記憶回路のうち、前記Ａ／Ｄ変換器の出力
データによって選択された記憶回路に記憶されているデ
ータを、ｎ次原始多項式に対応した線形論理回路によっ
て次段階のデータに遷移させるデータ遷移手段と、前記Ａ／Ｄ変換器によるサンプリングが所定の計測時間
行われた後に前記２^m個の記憶回路に記憶されているデ
ータを計測データとして順次読み出す計測データ読出手
段と、予め所定の基準データを前記ｎ次原始多項式の遷移過程
にしたがって遷移させたときのデータと前記基準データ
からの遷移回数値とが対応付けられて記憶され、前記計
測データ読出手段によって読み出された計測データに対
応する遷移回数値を順次出力する遷移回数出力手段とを
備え、前記遷移回数出力手段から出力される各記憶回路毎の遷
移回数値に基づいて、前記Ａ／Ｄ変換器のしきい値電圧
に対する前記入力信号の振幅確率分布を求めることを特
徴とする振幅確率分布測定装置。
【請求項２】前記各記憶回路はｎ段のシフトレジスタに
よって構成され、前記データ遷移手段は、前記記憶回路が前記Ａ／Ｄ変換
器の出力データによって選択される毎に、前記シフトレ
ジスタの各段の出力のうち、前記ｎ次原始多項式に対応
した段の排他的論理和出力を初段に帰還して、該データ
を次段階に遷移させることを特徴とする請求項１記載の
振幅確率分布測定装置。
【請求項３】前記２^m個の記憶回路は、ｍビットのアド
レスを有するＲＡＭ型のメモリによって構成され、前記データ遷移手段は、前記メモリに記憶されているデ
ータのうち、前記Ａ／Ｄ変換器の出力データによって選
択されたアドレスのデータを読み出す手段と、該読み出
したデータを前記ｎ次原始多項式に対応した線形論理回
路によって次段階のデータに変換する手段と、該変換し
たデータを変換前のデータと同一アドレスに書き込む手
段とによって構成されていることを特徴とする請求項１
記載の振幅確率分布測定装置。
【請求項４】ｎビットのデータの記憶および変更が可能
な２^m個の記憶回路と、入力信号をサンプリングしｍビット並列のデータに変換
し、該変換したデータを前記２^m個の記憶回路のいずれ
かを選択するためのデータとして順次出力するＡ／Ｄ変
換器と、前記２^m個の記憶回路のうち、前記Ａ／Ｄ変換器の出力
データによって選択された記憶回路に記憶されているデ
ータを、２のべき乗から１を減じた値（２ⁿⁱ−１）が互
いに素となり且つその総和（ｎ₁＋ｎ₂＋…＋ｎ_r）が
前記数ｎに等しくなるビット数のデータに分割し、該各
分割データをそのビット数を次数とする原始多項式に対
応した複数の線形論理回路によってそれぞれ次段階のデ
ータに遷移させるデータ遷移手段と、前記Ａ／Ｄ変換器によるサンプリングが所定の計測時間
行われた後に前記２^m個の記憶回路に記憶されているデ
ータを計測データとして順次読み出す計測データ読出手
段と、予め所定の基準データを前記各原始多項式の遷移過程に
したがってそれぞれ遷移させたときのデータと前記基準
データからの遷移回数値とが対応付けられて記憶され、
前記計測データ読出手段によって読み出された計測デー
タの分割データにそれぞれ対応する複数の遷移回数値を
出力する遷移回数出力手段と、前記遷移回数出力手段から出力された複数の遷移回数値
に基づいて、該遷移回数の基になる計測データを記憶し
ていた前記記憶回路が前記所定の計測時間の間に前記Ａ
／Ｄ変換器の出力データによって選択された回数を該記
憶回路に対応する頻度データとして算出する頻度演算手
段とを備え、前記頻度演算手段によって算出された頻度データに基づ
いて、前記Ａ／Ｄ変換器のしきい値電圧に対する前記入
力信号の振幅確率分布を求めることを特徴とする振幅確
率分布測定装置。
【請求項５】前記記憶回路は前記各分割データのビット
数にそれぞれ対応した段数を有する複数のシフトレジス
タによって構成され、前記データ遷移手段は、前記記憶回路が前記Ａ／Ｄ変換
器の出力データによって選択される毎に、前記各シフト
レジスタの各段の出力のうち、前記各原始多項式に対応
した段の排他的論理和出力を初段に帰還して、前記各シ
フトレジスタのデータを次段階に遷移させることを特徴
とする請求項４記載の振幅確率分布測定装置。
【請求項６】前記２^m個の記憶回路、前記データ遷移手
段および前記計測データ読出手段をそれぞれ２組ずつ設
けるとともに、一方の組の記憶回路と他方の組の記憶回
路に対して、前記Ａ／Ｄ変換器の出力データを前記所定
の計測時間ずつ交互に与えるデータ切換手段を設け、前記Ａ／Ｄ変換器の出力データが一方の記憶回路側に入
力されている間に、他方の記憶回路に記憶されている計
測データを読み出し、前記Ａ／Ｄ変換器の出力データが
他方の記憶回路側に入力されている間に、一方の記憶回
路に記憶されている計測データを読み出するようにした
ことを特徴とする請求項４または請求項５記載の振幅確
率分布測定装置。
【請求項７】前記計測データ読出手段は、並列入力直列
出力型のｎ段の転送用シフトレジスタを備え、前記記憶
回路の各シフトレジスタの各段の並列出力を前記転送用
シフトレジスタにセットし、該セットしたデータを直列
に読み出すように構成されていることを特徴とする請求
項５記載の振幅確率分布測定装置。
【請求項８】前記各記憶回路毎の前記転送用シフトレジ
スタが全体として直列に接続され、２^m個の記憶回路に
記憶されている計測データを一つの転送用シフトレジス
タの出力から読み出せるように構成されていることを特
徴とする請求項７記載の振幅確率分布測定装置。
【請求項９】前記２^m個の記憶回路は、ｍビットのアド
レスを有するＲＡＭ型のメモリによって構成され、前記データ遷移手段は、前記メモリに記憶されているデ
ータのうち、前記Ａ／Ｄ変換器の出力データによって選
択されたアドレスのデータを読み出す手段と、該読み出
したデータを、２のべき乗から１を減じた値（２ⁿⁱ−
１）が互いに素となり且つその総和（ｎ₁＋ｎ₂＋…＋
ｎ_r）が前記数ｎに等しくなるビット数のデータに分割
し、該各分割データをそのビット数を次数とする原始多
項式に対応した複数の線形論理回路によってそれぞれ次
段階のデータに変換する手段と、該変換したデータを変
換前のデータと同一アドレスに書き込む手段とによって
構成されていることを特徴とする請求項４記載の振幅確
率分布測定装置。
【請求項１０】前記メモリ、前記データ遷移手段、およ
び前記データ計測手段を２組設けるとともに、前記Ａ／
Ｄ変換器の出力データを一方のメモリと他方のメモリに
所定の計測時間ずつ交互に与えるデータ切換手段を設
け、前記Ａ／Ｄ変換器の出力データが一方のメモリ側に入力
されている間に、他方のメモリに記憶されている計測デ
ータを読み出し、前記Ａ／Ｄ変換器の出力データが他方
のメモリ側に入力されている間に、一方のメモリに記憶
されている計測データを読み出すようにしたことを特徴
とする請求項９記載の振幅確率分布測定装置。