JP3156152B2 - 振幅確率分布測定装置 - Google Patents
振幅確率分布測定装置Info
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Description
に評価するための一つの尺度として、妨害波等の電界強
度の振幅確率分布(以下、APDと記す)、即ち、妨害
波等の信号の包絡線のレベルが、予め設定されたしきい
値以上になる時間率を測定する振幅確率分布測定装置に
おいて、その構成を簡素化し、測定を効率的に行うため
の技術に関する。
GHz以下の周波数帯のアナログ通信に対する影響を評
価するため、信号包絡線の準せん頭値や平均値等を測定
するものであった。しかし、今後増大が見込まれている
1GHzを越える周波数帯での、広帯域ディジタル通信
への妨害波の影響を評価するためには、妨害波包絡線の
統計パラメータを測定する必要がある。
つであり、次の式 P(ei )=(1/T)Σtk (ei ) (tk (ei )はしきい値電圧ei を越えている時間、
Tは計測時間)で定義されている。
スペクトラムアナライザや電界強度計等で検出した妨害
波の包短線信号を、図11に示すAPD測定装置10に
入力している。
演算処理部18とによって構成されており、計測部11
は、入力端子11aから入力される信号Vと、しきい値
電圧発生回路12から出力される値の異なるしきい値電
圧e1 、e2 、…、em とを各電圧比較器131 〜13
m によってそれぞれ比較する。各電圧比較器131 〜1
3m は、入力信号Vが各しきい値を越えている間だけ計
数許可信号を2進カウンタ141 〜14m にそれぞれ出
力し、各2進カウンタ141 〜14m は、計数許可信号
を受けている間、クロック信号発生器15から出力され
る一定周期Tcのクロック信号を計数する。
2進カウンタ141 〜14m の計数結果は、入力信号V
がT時間の間に各しきい値電圧e1 、e2 、…、em を
越えている時間の総和をそれぞれ表すことになる。
データバス16に並列に接続されてインタフェース回路
17へ出力される。
ンピュータ等で構成された演算処理部18に接続されて
いる。演算処理部18は、計測部11に対する計測の制
御、計測結果の読み出し、APDの算出および表示を行
なう。
して計測時間Tの計測を行わせ、その計測が完了した時
点で、データバス16に接続されている各2進カウンタ
141 〜14m の計数結果を順番に読み出し、時間Tに
対する各計数結果の割合を求め、これを表示データに変
換して図示しない表示器の画面にグラフ表示して、電磁
環境の評価を可能にする。
たような従来のAPD測定装置で、高い振幅分解能と時
間分解能を実現しようとすると以下のような問題が発生
する。
幅分解能を高くするために、しきい値電圧の差を小さく
してしきい値の数を増やすと、それに応じて電圧比較器
および2進カウンタの数を増やさなければならない。例
えば、100段階のしきい値設定する場合には、電圧比
較器および2進カウンタを100個ずつ設ける必要があ
り、これでは、計測部の構成が大型化するだけでなく消
費電力が増加して、例えば携帯用のAPD測定装置とし
ては実現が困難である。
タを共通のデータバスに接続していたのでは、そのバス
の静電容量が異常に増加し、計測データの読み出しを正
常に行うことができなくなったり、あるいはその読み出
し速度が極めて遅くなってしまう。
間分解能を高くするためには、高速な電圧比較器だけで
なく、高速で且つ桁数の多いカウンタを用いなければな
らない。例えば、クロック信号の周期Tcを20ナノ秒
とした場合、計測時間Tが1秒であっても、そのサンプ
リング回数は5×107 回となり、最大5×107 まで
計数するのに必要な26桁の2進カウンタが必要にな
る。しかし、このように桁数の多いカウンタでは、カウ
ンタ全体で各桁の遅延時間の桁数倍の遅延が発生し、こ
の遅延によって装置全体の動作速度が制限されてしま
い、例えば数ナノ秒以下の動作速度を実現することは現
状では極めて困難である。
は、計測データを全て読み出してからでないと次の計測
を開始することができず、この計測データを読み出して
いる間に発生した妨害波を見逃してしまうという問題が
ある。
なされたもので、小型且つ少ない消費電力で高い振幅分
解能の測定を可能にし、また、極めて高い時間分解能で
の計測を可能にした振幅確率分布測定装置を提供するこ
とを目的としている。
に、本発明の請求項1の振幅確率分布測定装置は、nビ
ットのデータの記憶および変更が可能な2m 個の記憶回
路と、入力信号をサンプリングしmビット並列のデータ
に変換し、該変換したデータを前記2m 個の記憶回路の
いずれかを選択するためのデータとして順次出力するA
/D変換器と、前記2m 個の記憶回路のうち、前記A/
D変換器の出力データによって選択された記憶回路に記
憶されているデータを、n次原始多項式に対応した線形
論理回路によって次段階のデータに遷移させるデータ遷
移手段と、前記A/D変換器によるサンプリングが所定
の計測時間行われた後に前記2m個の記憶回路に記憶さ
れているデータを計測データとして順次読み出す計測デ
ータ読出手段と、予め所定の基準データを前記n次原始
多項式の遷移過程にしたがって遷移させたときのデータ
と前記基準データからの遷移回数値とが対応付けられて
記憶され、前記計測データ読出手段によって読み出され
た計測データに対応する遷移回数値を順次出力する遷移
回数出力手段とを備え、前記遷移回数出力手段から出力
される各記憶回路毎の遷移回数値に基づいて、前記A/
D変換器のしきい値電圧に対する前記入力信号の振幅確
率分布を求めることを特徴としている。
装置は、nビットのデータの記憶および変更が可能な2
m 個の記憶回路と、入力信号をサンプリングしmビット
並列のデータに変換し、該変換したデータを前記2m 個
の記憶回路のいずれかを選択するためのデータとして順
次出力するA/D変換器と、前記2m 個の記憶回路のう
ち、前記A/D変換器の出力データによって選択された
記憶回路に記憶されているデータを、2のべき乗から1
を減じた値(2ni−1)が互いに素となり且つその総和
(n1 +n2 +…+nr )が前記数nに等しくなるビッ
ト数のデータに分割し、該各分割データをそのビット数
を次数とする原始多項式に対応した複数の線形論理回路
によってそれぞれ次段階のデータに遷移させるデータ遷
移手段と、前記A/D変換器によるサンプリングが所定
の計測時間行われた後に前記2m個の記憶回路に記憶さ
れているデータを計測データとして順次読み出す計測デ
ータ読出手段と、予め所定の基準データを前記各原始多
項式の遷移過程にしたがってそれぞれ遷移させたときの
データと前記基準データからの遷移回数値とが対応付け
られて記憶され、前記計測データ読出手段によって読み
出された計測データの分割データにそれぞれ対応する複
数の遷移回数値を出力する遷移回数出力手段と、前記遷
移回数出力手段から出力された複数の遷移回数値に基づ
いて、該遷移回数の基になる計測データを記憶していた
前記記憶回路が前記所定の計測時間の間に前記A/D変
換器の出力データによって選択された回数を該記憶回路
に対応する頻度データとして算出する頻度演算手段とを
備え、前記頻度演算手段によって算出された頻度データ
に基づいて、前記A/D変換器のしきい値電圧に対する
前記入力信号の振幅確率分布を求めることを特徴として
いる。
施形態を説明する。図1は、高い振幅分解能を簡単な構
成で実現した第1の実施形態のAPD測定装置20の構
成を示す図である。図1において、このAPD測定装置
20は、計測部21と演算処理部40とによって構成さ
れている。
の受信機によって検出した包短線信号V(以下信号Vと
記す)は、計測部21の入力端子21aを介してA/D
変換器22に入力される。A/D変換器22は、クロッ
ク信号発生器23から所定周期Ts(例えば20ナノ
秒)で出力されるクロック信号Cに同期して信号Vをサ
ンプリングし所定の振幅分解能2m (例えばm=8)の
並列のデータAに変換して順次出力する。なお、A/D
変換器22の量子化の幅をΔeとし、信号VをM回目に
サンプリングしたときの電圧をEM とすると、A/D変
換器22から出力されるデータAはEM をΔeで除算し
たときの商(余りは切捨て)を2進数で表した値とな
る。
のデータは、データ切換スイッチ24を介してメモリ2
5のアドレス端子Adに入力される。
のデマルチプレクサ回路によって構成され、演算処理部
40からの切換制御により、計測中はA/D変換器22
の出力をメモリ25のアドレス端子Adへ入力し、計測
が終了して計測データを読み出すときには、演算処理部
40からのアドレスデータをアドレス端子Adへ入力す
る。
構成するものであり、アドレス端子Adの他に、互いに
独立したデータ出力端子Oとデータ入力端子Iを有する
I/O分離型のスタティックRAMによって構成され、
nビット(例えば26ビット)のデータを記憶するため
の記憶回路が、少なくともA/D変換器22の振幅分解
能に対応した組(例えば分解能を8ビットとすると25
6組)分設けられている。
と、そのときアドレス端子Adに入力されているデータ
で選択されたアドレスに記憶されているデータをデータ
出力端子Oから並列出力し、書込信号Wが入力される
と、そのときアドレス端子Adに入力されているデータ
で選択されたアドレスに、データ入力端子Iに入力され
ているデータを書き込む。
力端子Iの間には、データ出力端子Oから出力されるn
ビットデータを、異なるnビットデータに変換してメモ
リ25のデータ入力端子Iに入力するデータ変換回路2
6が接続されている。
制御回路31とともにこの実施形態のデータ遷移手段を
形成するものであり、メモリ25から出力されたnビッ
トデータを Gn=1+h1 x+h2 x2 +…+hn-1 xn-1 +xn ……(1) (ただし、係数h1 〜hn-1 は0または1)で表される
n次原始多項式によって決まる次段階の異なるデータに
変換して出力する。
する前に、原始多項式を用いたデータ変換の原理につい
て説明する。
D=(d1 ,d2 ,…,dn )とし、変換後のデータ
D′を列ベクトルD′=(d1 ′,d2 ′,…,
dn ′)としたとき、列ベクトルD、D′が、前記式
(1)の第2項目以降の係数を第1行とする正方行列Q
nを用いて、D′=Qn・D、即ち、次式(2)
で変換後のデータd1 ′〜dn ′は、2を法とする行列
演算(和が偶数のとき0、奇数のとき1)の結果であ
る。
全て0のデータが入力されない限り、入力データと出力
データとは1対1の関係があり、そのデータの種類は2
n −1通りとなる。そして、変換後のデータが次回の入
力データとして入力されるようにすれば、初期データの
列ベクトルD0 に対して、k回目の変換によって得られ
る列ベクトルDk は、Qnk ・D0 によって得られる。
ば、k=1、k=2、…、k=2n−1(=s)までの
変換結果D1 、D2 、…、Dsも予め判る。したがっ
て、このkに対する変換結果D0 、D1 、D2 、…、D
sを予めテーブルに記憶しておき、計測終了後のメモリ
25のデータに対応するkの値をテーブルから読み出せ
ば、メモリ25の各アドレスが選択された回数が判り、
A/D変換器22に入力される信号Vの振幅頻度が判
る。
すると、その原始多項式は、 Gn=1+x2 +x6 +x26 で与えられるがこの原始多項式に対応したテーブルの容
量は、約210Mバイト以上となってしまい通常のメモ
リで構成することは困難である。そこで、この実施形態
では、nビットのデータを、2のべき乗から1を減じた
値(2ni−1)が互いに素となり、その総和(n1 +n
2 +…+nr )がnに等しくなるビット数のデータに分
割する。例えば、26ビットのデータを、7ビット(n
1 =7)、9ビット(n2 =9)、10ビット(n3 =
10)のデータに分割して、テーブルの容量を少なくし
ている。ただし、このように分割した場合、計測後にメ
モリ25から読み出した7ビット、9ビット、10ビッ
トのデータに対応するkの値をそれぞれのテーブルから
単純に読み出しただけでは頻度データは得られないが、
前記したように、各分割したデータのビット数につい
て、その2のべき乗から1を減じた値が互いに素なの
で、剰余数系または中華剰余定理と呼ばれる方法によっ
て頻度データを得ることができる。
に基づいて説明する。このデータ変換回路25は、7次
原始多項式(1+x+x7 )と9次原始多項式(1+x
4 +x9 )と10次原始多項式(1+x3 +x10)とに
それぞれ対応した3組の線形論理回路27〜29によっ
て26ビットのデータ変換を行うものである。
式(1+x+x7 )に基づいて7ビットの入力データを
変換するものであり、メモリ25から出力される第1〜
第7ビットまでの7ビットデータ(d0 , d1 , …, d
6 )をラッチ回路27aでラッチし、第1ビットおよび
第2ビットのラッチデータd0 、d1 をEXOR回路2
7bに入力してその出力を第7ビットの変換データ
d6 ′とし、第2〜第7ビットのラッチデータd1 , d
2 , …, d6 をそれぞれ1ビット分ずらして第1〜第6
ビットの変換データd0 ′, d1 ′, …, d5 ′とし、
メモリ25のデータ入力端子Iの第1〜第7ビットに入
力する。
始多項式(1+x+x7 )の係数に対応して(1000
001)となる正方行列Q7 を用いてデータの変換を行
っていることになり、その変換データを次回の入力デー
タとして入力することによって、7ビット全部が0のデ
ータを除く(27 −1)種類の異なる7ビットデータを
決まった順番に発生する。
式(1+x4 +x9 )に基づいて9ビットの入力データ
を変換するものであり、メモリ25から出力される第8
〜第16ビットまでの9ビットデータ(d7 , d9 , …
, d15)をラッチ回路28aでラッチし、第8ビットお
よび第12ビットのラッチデータd7 、d11をEXOR
回路28bに入力してその出力を第16ビットの変換デ
ータd15′とし、第9〜第16ビットのラッチデータd
8 , d9 , …, d15をそれぞれ1ビット分ずらして第8
〜第15ビットの変換データd7 ′, d8 ′, …
, d14′とし、メモリ25のデータ入力端子Iの第8〜
第16ビットに入力する。
始多項式(1+x4 +x9 )の係数に対応して(000
100001)となる正方行列Q9 を用いてデータの変
換を行っていることになり、その変換データを次回の入
力データとして入力するように構成することによって、
(29 −1)種類の異なる9ビットデータを決まった順
番に発生する。
項式(1+x3 +x10)に基づいて10ビットの入力デ
ータを変換するものであり、メモリ25から出力される
第17〜第26ビットまでの10ビットデータ(d16 ,
d17, …, d25)をラッチ回路29aでラッチし、第1
7ビットおよび第20ビットのラッチデータd16、d19
をEXOR回路29bに入力してその出力を第26ビッ
トの変換データd25′とし、第18〜第26ビットのラ
ッチデータd17, d18, …, d25をそれぞれ1ビット分
ずらして第17〜第25ビットの変換データd16′, d
17′, …, d24′とし、メモリ25のデータ入力端子I
の第17〜第26ビットに入力する。
原始多項式(1+x3 +x10)の係数に対応して(00
10000001)となる正方行列Q10を用いてデータ
の変換を行っていることになり、その変換データを次回
の入力データとして入力するように構成することによっ
て、(210−1)種類の異なる10ビットデータを決ま
った順番に発生する。
は、共に3つの項からなる原始多項式を用いているが、
このように最小項数の多項式を用いることで、実際の回
路構成を簡単化(EXOR回路が少ない)することがで
きる。
1(=511)、210−1(=1023)は互いに素な
整数であるから、データ変換回路26は、(27 −1)
・(29 −1)・(210−1)通り(66389631
通り)のデータを出力することができ、これは前記した
ように20ナノ秒の時間分解能で1秒間計測するときに
必要な最大計数値5×107 よりも大きい。なお、ラッ
チ回路27a〜29aは、共通のラッチ信号Lによって
入力データをラッチする。
力端子Iに接続されているスイッチ30は、計測開始時
にメモリ25に基準となる初期データ(全ビット1)を
セットするためのものである。
変換データの書込みは、書換制御回路31によって行わ
れる。
クロック信号発生器23から出力されるクロック信号C
の一周期Tsの間に、メモリ25に対する読出信号R、
データ変換回路26に対するラッチ信号L、およびメモ
リ25に対する書込信号Wを順番に出力する。
れたデータで選択されたアドレスに記憶されているデー
タは、書換制御回路31からの読出信号Rによってメモ
リ25からデータ変換回路26へ出力されて次段階の異
なるデータに変換され、この変換されたデータが書込信
号Wによって前のデータの代わりに書き込まれる。
ェース回路32を介して接続されている演算処理部40
によって制御される。
ピュータによって構成されており、図1ではその機能を
ブロック化して示している。
作を制御するための測定制御部41が設けられている。
求を受けると、データ切換スイッチ24をインタフェー
ス回路32側に接続し、スイッチ30を初期データに接
続して、メモリ25に対して書込信号Wとともにアドレ
スデータを0〜2m −1まで入力して、メモリ25に初
期データをセットする。
定手段42の処理が終了すると、データ切換スイッチ2
4をA/D変換器22側に接続し、スイッチ30をデー
タ変換回路26側に接続して、書換制御回路31を所定
の計測時間T作動させる。この処理によって、メモリ2
5の各アドレスには、初期データからA/D変換器22
の出力データで選択された回数分遷移したデータが記憶
されることになる。
了するとデータ切換スイッチ24をインタフェース回路
32側に切り換え、書換制御回路31の動作を停止させ
て、メモリ25に対して読出信号Rとともにアドレスデ
ータを0〜2m −1まで入力して、メモリ25に記憶さ
れている計測データをアドレス順に読み出す。
は、インタフェース回路32を介して演算処理部40に
入力される。この演算処理部40には、前記したよう
に、データ変換回路26の各線形論理回路27〜29に
対応する変換テーブル45、46、47が設けられてい
る。
の遷移回数出力手段を構成するものであり、変換テーブ
ル45には、前記7次原始多項式に基づいて基準となる
初期データDa0 からka 回目(ka =0〜126)に
変換された各データDa0 、Da1 、Da2 、…、Da
126 が各値ka に対応付けされて記憶されており、メモ
リ25から読み出される26ビットの計測データの第1
〜第7ビットのデータに対応した値ka を出力する。
式に基づいて初期データDb0 からkb 回目(kb =0
〜510)に変換された各データDb0 、Db1 、Db
2 、…、Db510 が各値kb に対応付けされて記憶され
ており、メモリ25から読み出される計測データの第8
〜第16ビットのデータに対応した値kb を出力する。
項式に基づいて初期データDc0 からkc 回目(kc =
0〜1022)に変換された各データDc0 、Dc1 、
Dc2 、…、Dc1022が各値kc に対応付けされて記憶
されており、メモリ25から読み出される計測データの
第17〜第26ビットのデータに対応した値kc を出力
する。
換回路26によって実際に書換えられた回数F(その計
測データを記憶していたメモリ25のアドレスがA/D
変換器22の出力データによって選択された回数)と、
各変換テーブル45〜47の出力値ka 、kb 、kc の
関係を図4に示す。
(=27 −1)、511(=29 −1)、1023(=
210−1)は互いに素なので、各変換テーブル45〜4
7から出力される値ka 、kb 、kc が共に等しくなる
のは、0〜126までの範囲である。したがって、この
範囲で、ka =kb =kc が成立する場合には、その値
が実際の書換回数Fを直接表すことになる。
測データに対する各変換テーブル45〜47から出力さ
れる値ka 、kb 、kc から真の書換回数Fを直接求め
ることができない。
ル45〜47から出力される値ka、kb 、kc を頻度
演算手段48に入力して、剰余数系または中華剰余定理
と呼ばれる方法を用いて実際の書換回数Fを求めてい
る。
ner法を示す。即ち、頻度演算手段48は、予めm1
=27 −1、m2 =29 −1、m3 =210−1の各値、
m1 ・m2 の値、m1 ・m2 ・m3 の値、および次の合
同式(3) Uij・mi ≡1(mod mj ) ……(3) (ここで、(mod y)は演算結果をyで割ったとき
の余りを示す)を満たす3個の係数Uij(i<j)を記
憶している。
kb 、kc からva 、vb 、vc を計算する。 va =ka vb =(kb −va )U12 mod m2 vc =〔(kc −va )U13−vb 〕U23 mod m
3 そして、書換回数Fを次式(4) F=(va +m1 vb +m1 m2 vc )mod m1 m2 m3 ……(4) の演算によって求める。
ブル45〜47から出力される値ka 、kb 、kc に対
して順次行い、メモリ25の各アドレス値(0〜2m −
1)に対する演算結果F(0)、F(1)、…、F(2
m −1)を各しきい値電圧毎の頻度データとして頻度デ
ータメモリ49に記憶する。
リ49に記憶された各頻度データについて、次式(5) P(zΔe)=(1/N)ΣF(j) ……(5) (ただし、ΔeはA/D変換器22の量子化の幅、Nは
一定時間Tの間に行うサンプリング回数、記号Σはj=
z〜2m −1)の演算をz=0〜2m −1について行
い、信号Vが各しきい値電圧zΔeを越える時間率、即
ちAPDを求める。
率分布は、表示制御手段51に出力され、例えば図5に
示すように、表示器52の画面上にグラフ表示される。
装置は、2m 個の記憶回路をスタティックRAM型のメ
モリ25で構成するとともに、各記憶回路のデータの内
容を複数の線形論理回路からなるデータ変換回路26と
書換制御回路31によって遷移させるようにしているの
で、2進カウンタを用いた従来装置に比べて、極めて小
規模に実装することができ、少ない消費電力で小型な高
い振幅分解能のAPD測定装置を提供することができ、
携帯使用等に特に便利である。また、各しきい値電圧毎
の計測結果はメモリ25のデータ出力端子から読み出さ
れるので、振幅分解能を高くしてもその読出用のバスの
静電容量が増加することはなく、計測結果を安定に且つ
高速に読み出すことができる。
ックRAM型のメモリ25で2m 個の記憶回路を構成
し、各記憶回路の記憶内容を共通のデータ変換回路で変
換して書き換えるようにして、小型で消費電力が少なく
高い振幅分解能測定が可能なAPD測定装置の例を示し
たが、この実施形態のAPD測定装置20の時間分解能
はスタティックRAM型のメモリのアクセス速度によっ
て制限され、現状では前記した程度の速度が限界とな
る。そこで次に、より高い時間分解能が得られるAPD
測定装置を第2の実施形態として説明する。なお、以下
の説明では、前記第1の実施形態と同一回路については
同一符号を付して説明を省略する。
60の構成を示している。このAPD測定装置60は前
記したAPD測定装置20と同様に計測部61と演算処
理部70とで構成されており、計測部61は、入力端子
61aから入力される信号VをA/D変換器22によっ
てmビット(例えば8ビット)並列のデータAに変換し
て、デコーダ62へ出力する。
を有しており、入力されるデータAが示す値(0〜2m
−1)に対応した出力端子から選択信号を出力する。
記憶回路とデータ遷移手段とが一体に形成された記憶変
換回路631 〜63M が接続されている。
は、計測データをシリアル転送するための転送用シフト
レジスタ671 〜67M がそれぞれ設けられている。
ットよりも4ビット多い30にした場合の1組の記憶変
換回路63および転送用シフトレジスタ67の具体的な
回路構成を示している。この図に示すように、記憶変換
回路63は30ビットのデータの記憶およびその書換え
を行うために、線形帰還型の3組の線形論理回路64、
65、66に分割されている。
+x4 +x9 )に基づいて9ビットデータの書換えを行
うもので、9段のシフトレジスタ64aの最終段の出力
と、最終段側から数えて5段目の出力とをEXOR回路
64bに入力し、その出力を初段に入力するように構成
されている。
(1+x3 +x10)に基づいて10ビットデータの書換
えを行うもので、10段のシフトレジスタ65aの最終
段の出力と、最終段側から数えて4段目の出力とをEX
OR回路65bに入力し、その出力を初段に入力するよ
うに構成されている。
(1+x2 +x11)に基づいて11ビットデータの書換
えを行うもので、11段のシフトレジスタ66aの最終
段の出力と、最終段側から数えて3段目の出力とをEX
OR回路66bに入力し、その出力を初段に入力するよ
うに構成されている。
処理部70からセット信号Sを受けると基準となる初期
データ(例えば全ビット1のデータ)をセットし、デコ
ーダ62からの選択信号を受けている状態でクロック信
号Cが立ち下がると、そのデータを初段側から後段側へ
1段シフトして、データを次段階へ遷移させる。
遷移前の各段のデータと遷移後の各段のデータとの間に
は、前記第1の実施形態と同様に式(2)の関係がそれ
ぞれ成り立ち、計測時間Tが経過した後に各線形論理回
路64〜66に保持されている計測データから、初期デ
ータからの遷移回数を求めることができる。
が経過した後の各線形論理回路64〜66に保持されて
いるデータをラッチして出力するためのものであり、並
列入力直列出力型の30段のシフトレジスタによって構
成されている。この転送用シフトレジスタ67は、演算
処理部70からの転送用セット信号ST を受けると、各
シフトレジスタ64a〜66aの各段の出力データをラ
ッチし、このラッチした30ビットのデータを転送用ク
ロック信号CT を受ける毎に1ビットずつシリアル出力
する。
〜67M は全体として直列に接続されていて、共通の転
送用クロック信号CT でデータをシフトするので、M個
の記憶変換回路631 〜63M の計測データは、M番目
の転送用シフトレジスタ64M から1本のデータ線を介
して読み出すことができる。
介して演算処理部70へ送られる。演算処理部70は測
定制御部71によって計測部61の動作を制御してい
る。測定制御部71の初期データ設定手段72は、測定
要求を受けると、デコーダ62の動作を停止させて、各
記憶変換回路631 〜63M に初期データをセットし、
初期データのセットが終了すると、計測指令手段73に
よってデコーダ62が計測時間T動作状態となり、この
計測時間が終了すると、各記憶変換回路631 〜63M
には、計測時間中に、初期データからA/D変換器22
の出力データで選択された回数分遷移したデータが記憶
されることになる。
が終了した直後に各転送用シフトレジスタ671 〜67
M に転送用セット信号ST を出力して、各記憶変換回路
63 1 〜63m に記憶されている計測データをラッチさ
せ、続いて各転送用シフトレジスタ671 〜67M に転
送用クロック信号CT を30×M回出力して、計測デー
タを演算処理部70に取り込む。
る計測データは、シリアルパラレル変換手段75によっ
て30ビット単位毎に並列データに変換され、そのうち
の第1〜第9ビットが変換テーブル76に入力され、第
10〜第19ビットが変換テーブル77に入力され、第
20〜第30ビットが変換テーブル78に入力される。
のデータが初期データから何回遷移したかを表す値ka
を各9ビットデータにそれぞれ対応して予め記憶してお
り、入力したデータに対応する値ka を出力する。
トのデータが初期データから何回遷移したかを表す値k
b を各10ビットデータにそれぞれ対応して予め記憶し
ており、入力したデータに対応する値kb を出力する。
トのデータが初期データから何回遷移したかを表す値k
c を各11ビットデータにそれぞれ対応して予め記憶し
ており、入力したデータに対応する値kc を出力する。
〜78から出力されるka 、kb 、kc に対して前記第
1の実施形態と同様の演算を順次行い、各記憶変換回路
631 〜63M 毎の頻度データF(0)、F(1)、
…、F(2m −1)求めて頻度データメモリ49に記憶
し、振幅確率演算手段50が、頻度データメモリ49に
記憶された各頻度データについて前記式(5)の演算を
行い、信号Vが各しきい値電圧zΔeを越える時間率、
即ちAPDを求める。
間Tが終了した直後に、各記憶変換回路631 〜63M
のデータを転送用シフトレジスタ671 〜67M に転送
するので、この転送用シフトレジスタ671 〜67M か
らデータを読み出している間に次の計測を行うことがで
きる。
シリアルに出力するために必要な時間は、mを8とし転
送用クロック信号CT の周期を1マイクロ秒としても約
8ミリ秒で済んでしまうので、計測時間1秒の間に、こ
のデータの転送とAPDの算出を十分余裕を持って行う
ことができる。したがって、計測を連続して行うことが
でき、不感時間のない測定が可能であり、単発的に発生
する妨害波を見逃さずに済む。
部70は、最初の初期データの設定時以外は、デコーダ
62の動作を停止させずに計測時間が経過する毎に転送
用セット信号ST を出力して、その計測データを読み出
す。この場合、前回の頻度データと今回の頻度データの
差を求めてから、振幅確率の演算を行えばよい。また、
表示制御手段79は、前回の測定結果を次回の測定結果
で順次更新しながら表示器52に表示したり、複数回の
測定結果を時間軸を含めて3次元表示してもよい。
装置60は、シフトレジスタからなる線形帰還型の線形
論理回路によって各しきい値電圧毎の頻度を計測してい
るので、従来のような多数桁のカウンタの遅延時間によ
る制限がなくなり、極めて高い時間分解能で計測が行
え、しかも、その計測データを計測時間が終了したとき
に、転送用シフトレジスタへ記憶して読み出すようにし
ているから、不感時間を殆ど発生させないで連続した測
定が可能になり、計測データの読み出しも高速に行うこ
とができる。
は高速動作を主眼にしたもので、連続計測を可能にして
いたが、図8に示す計測部81のように、RAM型のメ
モリ82、92、データ変換回路83、93、ラッチ回
路84、94、書換制御回路86、96を2組ずつ設け
るとともに、A/D変換器22の出力データを第1のメ
モリ82と第2のメモリ92に交互に与えるための第1
のデータ切換スイッチ97と、第1のメモリ82の計測
データと第2のメモリ92の計測データを切り換えて演
算処理部へ送るための第2のデータ切換スイッチ98と
を設けて、第1、第2のデータ切換スイッチ97、98
を計測時間Tが経過する毎に切り換えるようにすれば、
図9に示すように、一方のメモリ側が計測している間
に、他方のメモリ側から計測データの読み出し、演算お
よび初期データ設定が行え、余裕を持って連続測定をす
ることができる。
端子が共通な一般的なメモリを用いるとともに、メモリ
からのデータを読み出しすときに各ラッチ回路84、9
4の出力をハイインピーダンス状態にしている。また、
このようにラッチ回路84、94をデータ変換回路8
3、93の出力側に設ける場合には、図2に示した各ラ
ッチ回路27a〜29aは不要であり、その入出力を直
結させてよい。
いて、nビットのデータを分割していたが、高い振幅分
解能は要求されるが時間分解能はそれほど要求されてい
ない場合、即ち、nが小さくmが大きい場合には、変換
テーブルの容量が少なくて済むので、n次原始多項式を
用いてデータを遷移させるようにしてもよい。この場合
でも、従来装置のようにカウンタの数を増加させるより
実装上有利である。
型のメモリを用いていたが、シフトレジスタ型の記憶回
路を用いた計測部においても、その記憶回路、データ遷
移手段、計測データ読出手段を2組ずつ設けてA/D変
換器のデータを交互に与えるようにしてもよい。
子の信号を同時に測定するような場合には、図10に示
す計測部100のように、前記した計測部61のインタ
フェース68を外部に設けた計測部61′を複数用い、
その転送用シフトレジスタの入出力を直列に接続すれ
ば、各入力端子100aに入力される信号V1 〜Vn に
対する多くの計測データを容易に演算処理部70に取り
込むことができる。
演算処理部とを別体に構成していたが、これは、本発明
を限定するものではなく、前記した各実施形態の各機能
を同一筐体内に設けてもよい。
分布測定装置は、A/D変換器の出力データによって選
択した記憶回路のデータを、原始多項式に対応した線形
論理回路によって、次段階の異なるデータへ遷移させ、
計測が終了したときに、その記憶回路のデータの基準デ
ータからの遷移回数を求めて、その記憶回路が計測時間
内にA/D変換器の出力データで選択された回数を求め
て、その振幅確率分布を算出するようにしているので、
カウンタによる計数方法に比べて、小規模な構成で、且
つ少ない消費電力で高い振幅分解能の測定が可能にな
る。
のデータを、2のべき乗から1を減じた値が互いに素と
なり且つその総和がnとなるビット数のデータに分割
し、その分割したデータのビット数にそれぞれ対応する
次数の原始多項式によってデータを遷移させるようにし
ているので、時間分解能を高くしても、装置が大型化し
ないで済む。
シフトレジスタを用いた振幅確率分布測定装置では、各
記憶回路の読み出しラインを並列接続しないで済むの
で、読み出し動作が不安定になったり、その速度が低下
することもなく、安定且つ高速な読み出しが可能にな
る。
データ遷移手段とを一体化させた振幅確率分布測定装置
では、格段に高い時間分解能の測定が可能になり、ま
た、この記憶回路としてシフトレジスタのデータを転送
用シフトレジスタでラッチして出力する振幅確率分布測
定装置では、計測を連続して行うことができ、不感時間
のない測定が可能になる。また、転送用シフトレジスタ
を直列に接続した振幅確率分布測定装置では、各記憶回
路の計測データを一本の信号線で読み出すことができ、
高速な読み出しが可能になり、装置を簡単化できる。
測データ読出主を2組設けて交互に計測を行わせるもの
でも連続測定が容易に実現できる。
図
タイムチャート
図
図
ック図
タイミングチャート
図
Claims (10)
- 【請求項1】nビットのデータの記憶および変更が可能
な2m 個の記憶回路と、 入力信号をサンプリングしmビット並列のデータに変換
し、該変換したデータを前記2m 個の記憶回路のいずれ
かを選択するためのデータとして順次出力するA/D変
換器と、 前記2m 個の記憶回路のうち、前記A/D変換器の出力
データによって選択された記憶回路に記憶されているデ
ータを、n次原始多項式に対応した線形論理回路によっ
て次段階のデータに遷移させるデータ遷移手段と、 前記A/D変換器によるサンプリングが所定の計測時間
行われた後に前記2m個の記憶回路に記憶されているデ
ータを計測データとして順次読み出す計測データ読出手
段と、 予め所定の基準データを前記n次原始多項式の遷移過程
にしたがって遷移させたときのデータと前記基準データ
からの遷移回数値とが対応付けられて記憶され、前記計
測データ読出手段によって読み出された計測データに対
応する遷移回数値を順次出力する遷移回数出力手段とを
備え、 前記遷移回数出力手段から出力される各記憶回路毎の遷
移回数値に基づいて、前記A/D変換器のしきい値電圧
に対する前記入力信号の振幅確率分布を求めることを特
徴とする振幅確率分布測定装置。 - 【請求項2】前記各記憶回路はn段のシフトレジスタに
よって構成され、 前記データ遷移手段は、前記記憶回路が前記A/D変換
器の出力データによって選択される毎に、前記シフトレ
ジスタの各段の出力のうち、前記n次原始多項式に対応
した段の排他的論理和出力を初段に帰還して、該データ
を次段階に遷移させることを特徴とする請求項1記載の
振幅確率分布測定装置。 - 【請求項3】前記2m 個の記憶回路は、mビットのアド
レスを有するRAM型のメモリによって構成され、 前記データ遷移手段は、前記メモリに記憶されているデ
ータのうち、前記A/D変換器の出力データによって選
択されたアドレスのデータを読み出す手段と、該読み出
したデータを前記n次原始多項式に対応した線形論理回
路によって次段階のデータに変換する手段と、該変換し
たデータを変換前のデータと同一アドレスに書き込む手
段とによって構成されていることを特徴とする請求項1
記載の振幅確率分布測定装置。 - 【請求項4】nビットのデータの記憶および変更が可能
な2m 個の記憶回路と、 入力信号をサンプリングしmビット並列のデータに変換
し、該変換したデータを前記2m 個の記憶回路のいずれ
かを選択するためのデータとして順次出力するA/D変
換器と、 前記2m 個の記憶回路のうち、前記A/D変換器の出力
データによって選択された記憶回路に記憶されているデ
ータを、2のべき乗から1を減じた値(2ni−1)が互
いに素となり且つその総和(n1 +n2 +…+nr )が
前記数nに等しくなるビット数のデータに分割し、該各
分割データをそのビット数を次数とする原始多項式に対
応した複数の線形論理回路によってそれぞれ次段階のデ
ータに遷移させるデータ遷移手段と、 前記A/D変換器によるサンプリングが所定の計測時間
行われた後に前記2m個の記憶回路に記憶されているデ
ータを計測データとして順次読み出す計測データ読出手
段と、 予め所定の基準データを前記各原始多項式の遷移過程に
したがってそれぞれ遷移させたときのデータと前記基準
データからの遷移回数値とが対応付けられて記憶され、
前記計測データ読出手段によって読み出された計測デー
タの分割データにそれぞれ対応する複数の遷移回数値を
出力する遷移回数出力手段と、 前記遷移回数出力手段から出力された複数の遷移回数値
に基づいて、該遷移回数の基になる計測データを記憶し
ていた前記記憶回路が前記所定の計測時間の間に前記A
/D変換器の出力データによって選択された回数を該記
憶回路に対応する頻度データとして算出する頻度演算手
段とを備え、 前記頻度演算手段によって算出された頻度データに基づ
いて、前記A/D変換器のしきい値電圧に対する前記入
力信号の振幅確率分布を求めることを特徴とする振幅確
率分布測定装置。 - 【請求項5】前記記憶回路は前記各分割データのビット
数にそれぞれ対応した段数を有する複数のシフトレジス
タによって構成され、 前記データ遷移手段は、前記記憶回路が前記A/D変換
器の出力データによって選択される毎に、前記各シフト
レジスタの各段の出力のうち、前記各原始多項式に対応
した段の排他的論理和出力を初段に帰還して、前記各シ
フトレジスタのデータを次段階に遷移させることを特徴
とする請求項4記載の振幅確率分布測定装置。 - 【請求項6】前記2m 個の記憶回路、前記データ遷移手
段および前記計測データ読出手段をそれぞれ2組ずつ設
けるとともに、一方の組の記憶回路と他方の組の記憶回
路に対して、前記A/D変換器の出力データを前記所定
の計測時間ずつ交互に与えるデータ切換手段を設け、 前記A/D変換器の出力データが一方の記憶回路側に入
力されている間に、他方の記憶回路に記憶されている計
測データを読み出し、前記A/D変換器の出力データが
他方の記憶回路側に入力されている間に、一方の記憶回
路に記憶されている計測データを読み出するようにした
ことを特徴とする請求項4または請求項5記載の振幅確
率分布測定装置。 - 【請求項7】前記計測データ読出手段は、並列入力直列
出力型のn段の転送用シフトレジスタを備え、前記記憶
回路の各シフトレジスタの各段の並列出力を前記転送用
シフトレジスタにセットし、該セットしたデータを直列
に読み出すように構成されていることを特徴とする請求
項5記載の振幅確率分布測定装置。 - 【請求項8】前記各記憶回路毎の前記転送用シフトレジ
スタが全体として直列に接続され、2m 個の記憶回路に
記憶されている計測データを一つの転送用シフトレジス
タの出力から読み出せるように構成されていることを特
徴とする請求項7記載の振幅確率分布測定装置。 - 【請求項9】前記2m 個の記憶回路は、mビットのアド
レスを有するRAM型のメモリによって構成され、 前記データ遷移手段は、前記メモリに記憶されているデ
ータのうち、前記A/D変換器の出力データによって選
択されたアドレスのデータを読み出す手段と、該読み出
したデータを、2のべき乗から1を減じた値(2ni−
1)が互いに素となり且つその総和(n1 +n2 +…+
nr )が前記数nに等しくなるビット数のデータに分割
し、該各分割データをそのビット数を次数とする原始多
項式に対応した複数の線形論理回路によってそれぞれ次
段階のデータに変換する手段と、該変換したデータを変
換前のデータと同一アドレスに書き込む手段とによって
構成されていることを特徴とする請求項4記載の振幅確
率分布測定装置。 - 【請求項10】前記メモリ、前記データ遷移手段、およ
び前記データ計測手段を2組設けるとともに、前記A/
D変換器の出力データを一方のメモリと他方のメモリに
所定の計測時間ずつ交互に与えるデータ切換手段を設
け、 前記A/D変換器の出力データが一方のメモリ側に入力
されている間に、他方のメモリに記憶されている計測デ
ータを読み出し、前記A/D変換器の出力データが他方
のメモリ側に入力されている間に、一方のメモリに記憶
されている計測データを読み出すようにしたことを特徴
とする請求項9記載の振幅確率分布測定装置。
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JP34064396A JP3156152B2 (ja) | 1996-12-05 | 1996-12-05 | 振幅確率分布測定装置 |
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JP34064396A Expired - Lifetime JP3156152B2 (ja) | 1996-12-05 | 1996-12-05 | 振幅確率分布測定装置 |
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