WO2004055532A1 - タイミング発生回路とこのタイミング発生回路を備えた半導体試験装置 - Google Patents

タイミング発生回路とこのタイミング発生回路を備えた半導体試験装置 Download PDF

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WO2004055532A1
WO2004055532A1 PCT/JP2003/015920 JP0315920W WO2004055532A1 WO 2004055532 A1 WO2004055532 A1 WO 2004055532A1 JP 0315920 W JP0315920 W JP 0315920W WO 2004055532 A1 WO2004055532 A1 WO 2004055532A1
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timing
data
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memory
timing data
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PCT/JP2003/015920
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Inventor
Noriaki Chiba
Original Assignee
Advantest Corporation
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a timing generator (Timing Generator: TG) for generating a timing of a signal waveform applied to a device under test in a semiconductor test apparatus.
  • TG Timing Generator
  • the present invention relates to a timing memory having a predetermined timing data stored therein. It is possible to increase the maximum amount of timing edge delay and increase the number of timing sets (TSs) without changing, and realize multiple types of TGs with one type of hardware configuration.
  • the present invention relates to a timing generation circuit suitable for a semiconductor test device that enables costly device measurement. Background art
  • semiconductor test equipment inputs a test pattern signal to a semiconductor device under test (Device Under Test: DUT), compares the response signal output from the DUT with the expected value pattern signal, and matches or not.
  • the DUT is tested by determining
  • a semiconductor test apparatus usually includes a timing generation circuit (TG) for generating a timing of a waveform to be applied to the DUT. ing.
  • TG timing generation circuit
  • FIG. 10 is a block diagram showing a basic configuration of a general semiconductor memory test device.
  • the memory test apparatus includes a timing generation circuit (timing generator: TG) 1, a pattern generator 2, a waveform shaper 3, a logic comparator 4, and a failure analysis memory unit 5. It constitutes a test device for memory M.
  • timing generation circuit timing generator: TG
  • pattern generator 2 a pattern generator 2
  • waveform shaper 3 a waveform shaper 3
  • logic comparator 4 a logic comparator 4
  • failure analysis memory unit 5 It constitutes a test device for memory M.
  • Evening generation circuit 1 generates a reference clock in the semiconductor memory test device.
  • the pattern generator 2 converts the address signal, test pattern data, control signal, control signal, and expected value data supplied to the logical comparator 4 to the memory under test M to be tested. appear.
  • the address signal, test pattern data, and control signal output from the pattern generator 2 are input to the waveform shaper 3 where the waveform is shaped and applied to the memory under test M.
  • the operation of writing or reading the data signal is performed based on the applied control signal, and the data is read from the applied address, and the applied write data is written to the address.
  • the data read from the memory under test M is output as a response signal and supplied to the logical comparator 4.
  • the logical comparator 4 compares the two data and detects a match or mismatch. As a result, the quality of the test memory 110 is determined.
  • FIG. 11 is a block diagram showing details of a conventional timing generation circuit provided in the above-described semiconductor test apparatus.
  • a conventional timing generation circuit (timing edge generation unit) includes a timing memory (TMM) 110 storing predetermined timing data (for example, a delay time of a reference clock), and a timing generator.
  • TMM timing memory
  • a down counter 120 for outputting a pulse signal at a predetermined evening indicated by the day and a countdown load enable selection circuit 130 for inputting a down signal to the down counter 120.
  • the timing data stored in the timing memory 110 is set in the down counter 120 and set by the load signal of the count load enable selection circuit 130.
  • the timing data is decremented by 1 in synchronization with the CLK signal in the downcounter 120.
  • a pulse signal (“ALL zero” signal) is output from the down-counter 120.
  • This pulse signal is input as a timing signal to a pattern generator (not shown) or the like.
  • a pattern generator not shown
  • any of the column-direction addresses of the TMM 10 (Adr: 0 to Adr: n-1 1 shown in FIG. 11) is used.
  • the data of the row-wise bit width (m bits from b0 to bm-1 in the example shown in FIG. 11) stored at the address is set in the down counter 20.
  • the count data can be loaded and down-counted by the count signal of the count load enable selection circuit 130.
  • a timing signal indicated by, for example, an arbitrary integer multiple of the CLK signal cycle is generated. I was able to do it.
  • the timing generation circuit is usually provided with a plurality of down-counters, for example, as shown in FIG. 12, a four-phase down counter 120 a to 120 d is provided. It is like that. As a result, while a down signal of one timing signal is being counted down by one down counter, the next timing signal can be down-counted by another down signal. As described above, in the conventional timing generation circuit having the TMM in which predetermined timing data is stored in advance, the timing data of the row pit width of the memory (TMM) is reduced by the number of timing sets corresponding to the column address of the memory. It can be set.
  • the amount of delay is determined by the bit width (row direction) of the TMM as described above (for example, 16 bits or less with a 20-bit width). To do so, it was necessary to change the memory configuration of the TMM, add the bit width in the horizontal direction, and add the number of bits per phase in the next down-counting stage. For this reason, if the delay amount is to be increased, the circuit scale of the timing edge generation unit is enormously increased, causing a problem that the gate array cost of the timing generation circuit is increased.
  • the number of timing sets (TS) set in the TMM is also fixed to the number of addresses in the column direction, and there is a problem that the number of timing sets cannot be increased unless the memory configuration is changed.
  • the present invention has been proposed to solve the problems of the conventional technology. Therefore, the maximum delay amount can be increased and the number of timing sets can be increased without changing the configuration of the timing memory storing the evening data, and multiple types of TGs can be realized with one type of hardware configuration. It is another object of the present invention to provide a timing generation circuit capable of measuring a device at a low cost and a semiconductor test apparatus including the timing generation circuit. Disclosure of the invention
  • a timing generation circuit comprises: a timing memory storing predetermined timing data; a loading timing output from the timing memory; and a pulse at a timing indicated by the timing data.
  • a counter for outputting a signal; and a timing generation circuit including: a memory for dividing the memory area of the timing memory; selecting one or a plurality of timing data output from the divided memory area; And one or more timing data loaded into the counter to output a pulse signal of one timing indicated by the one or more timing data. is there.
  • the memory area of the timing memory storing the predetermined timing data is stored in the address direction (memory column direction) or the data bit width by the switched data switching means.
  • Direction memory row direction
  • the load data switching means divides the memory area of the timing memory in the address direction by switching, and A plurality of timing data output from the memory area are connected in the data bit width direction and loaded into the counter as one timing data.
  • the load data switching means designates one or a plurality of addresses of the timing memory by switching, and selects an address for outputting one or a plurality of timing data stored in the corresponding one or a plurality of addresses.
  • the one piece of timing data is directly loaded into one counter, and when a plurality of pieces of timing data are output from the timing memory, the plurality of pieces of timing data are output.
  • a port data switching circuit for outputting a pulse signal of one timing indicated by the one or more timing data by loading the timing data into a plurality of cascaded counters.
  • the address selection circuit designates N (N is a natural number) addresses by dividing one designated address by switching, and outputs N timing data from the timing memory.
  • the load switching circuit switches the N pieces of timing data to N counters cascaded by switching, so that one timing indicated by N pieces of timing data is output.
  • the pulse signal is output. . '
  • the memory area of the timing memory can be divided in the address direction, and a plurality of timing data can be output by specifying one address. it can. Then, by loading the plurality of timing data in a cascade at the counter, it is possible to output a pulse signal at the timing indicated by the timing data whose bit width is double, for example.
  • the load data switching means divides the memory area of the timing memory in the data bit width direction by switching, and outputs each timing data output from the divided memory area.
  • One of the timing data Evening may be selected to load at the county evening.
  • the load data switching means divides the timing data stored in one address of the designated timing memory into a plurality of timing data, and switches the plurality of divided timing data by switching.
  • a data dividing circuit for outputting or outputting one of the divided timing data; and a plurality of divided timing data output from the timing memory by switching.
  • a plurality of timing data is sent to a plurality of cascaded counters, and when one of the divided timing data is output from the timing memory, the one timing data is directly loaded into a single power source. By doing so, it is indicated by the divided plural or one timing data.
  • a switch for outputting a pulse signal at a certain timing.
  • the data dividing circuit divides and inputs one timing data stored in one designated address into N pieces of data, and outputs the N pieces of timing data.
  • the load switching circuit loads each of the N divided timing data into the corresponding N counters, thereby providing N timings per address.
  • a configuration may be employed in which a pulse signal at the timing indicated by the data is output.
  • the memory area of the timing memory can be divided in the bit width direction of data, and a plurality of timing data can be output from one timing data. be able to. By selecting one timing data from the plurality of timing data, for example, it is possible to output timing data of a data set number twice as large as the address depth.
  • the semiconductor test apparatus provided with the timing generation circuit according to the present invention inputs a predetermined test pattern signal to a device under test, A semiconductor test apparatus for judging the quality of the device under test by comparing a response output signal output from the test signal with a predetermined expected value pattern signal, wherein the reference pattern of the test pattern signal is There is provided a timing generating circuit for outputting a signal as a delayed cook signal delayed by a predetermined time, and this timing generating circuit is constituted by any of the above-mentioned timing generating circuits of the present invention.
  • the timing data stored in the timing memory is converted by the timing generation circuit according to the present invention into the timing at which the predetermined timing data is stored.
  • the memory area of the memory is divided in the address direction (memory column direction) and the data bit width direction (memory row direction). Then, the divided timing data are combined to obtain timing data of a predetermined delay amount and a predetermined number of timing sets, and output as a pulse signal indicating a desired timing.
  • the maximum delay amount can be increased and the number of timing sets can be increased without changing the circuit configuration of the timing memory, and the optimal timing data for each IC under test can be easily obtained at low cost. It is possible to realize a semiconductor test device with excellent versatility and scalability, which makes it possible.
  • FIG. 1 is a circuit block diagram showing a timing edge generation unit of a timing generation circuit according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory view conceptually showing switching of the timing data length in the timing memory of the timing edge generator shown in FIG.
  • FIG. 3 is a circuit block diagram showing details of the down-counting of the timing edge generation unit shown in FIG.
  • FIG. 4 is a table showing details of timing data obtained by mode switching in the timing generation circuit according to the first embodiment of the present invention.
  • FIG. 5 is an explanatory view conceptually showing switching of the number of timing sets in the timing memory of the timing generation circuit according to the second embodiment of the present invention.
  • FIG. 6 is a circuit block diagram showing the internal configuration of the timing memory of the timing generation circuit according to the second embodiment of the present invention.
  • FIG. 7 is a circuit block diagram showing details of a down counter of a timing generation circuit according to a second embodiment of the present invention.
  • FIG. 8 is an explanatory view conceptually showing a modification of the timing generation circuit according to the second embodiment of the present invention, in which the memory area of the timing memory is divided unequally in the data bit width direction.
  • FIG. 9 is an explanatory diagram conceptually showing a modified example of the timing generation circuit according to the second embodiment of the present invention, in which the memory area of the evening memory is equally divided into four in the data bit width direction. Is the case.
  • FIG. 10 is a block diagram showing a basic configuration of a general semiconductor memory test device.
  • FIG. 11 is a circuit block diagram showing details of a conventional timing generation circuit (timing edge generation unit).
  • FIG. 12 is a circuit block diagram showing details of a down counter of the timing edge generator shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit block diagram showing a timing edge generation unit of a timing generation circuit according to a first embodiment of the present invention.
  • FIG. 2 is an explanatory diagram conceptually showing switching of the timing data length in the timing memory of the timing edge generator shown in FIG.
  • FIG. 3 is a circuit block diagram showing details of the down-counting of the timing edge generation unit shown in FIG.
  • the timing generation circuit (evening edge generation unit) of the present embodiment shown in these figures is provided in a semiconductor test apparatus as shown in FIG.
  • the semiconductor test equipment applies test patterns to the semiconductor device (DUT) to be tested.
  • This device tests the DUT by inputting a signal and comparing the response output signal output from the DUT with a predetermined expected value pattern signal to determine whether they match or not.
  • a semiconductor test apparatus is provided with a timing generation circuit (TG) for generating a timing of a waveform to be applied to the DUT (No. 10).
  • TG timing generation circuit
  • the TG includes a timing memory (TMM) 10 storing predetermined timing data (for example, delay data of a reference clock of a test signal, etc.) similarly to the above-described conventional TG.
  • TMM timing memory
  • the timing data output from the TMM 10 is loaded, and a plurality of downcounters 20 that output a pulse signal at the timing indicated by the timing data and a countdown load enable selection circuit that inputs a load signal to the downcounter 20 It has 30.
  • the TMM10 consists of a multi-bit output (m-bit) memory with a total bit number of mXn, for example, and an m-bit (bm-1 to! 30) evening data is stored in each address. (Adr: 0 to Adr: n-1).
  • the memory area of the TMM 10 can be divided by load data switching means described later. As shown in FIG. 2 (b), the timing data is connected in the data bit width direction to form one timing data. Data with a larger delay amount can be loaded into the next stage downcounting evening 20 as one evening.
  • the down counter 20 is an m-bit down counter in which the timing data output from the TMM 10 is set.
  • the down counter 20 is loaded with the timing data set by the bit signal of the counter load enable selection circuit 30.
  • the value indicated by the timing data is decremented by 1 in synchronization with the CLK signal.
  • the down counter 20 When the down-counted timing data becomes "0", the down counter 20 outputs a pulse signal ("A11 zero" signal). This pulse signal is input as a timing signal to a pattern generator (not shown) or the like, and a timing signal represented by an arbitrary integral multiple of the CLK signal cycle is generated.
  • a plurality of downcounters 20 are provided similarly to the conventional TG described above.
  • the four-phase downforce 20 a ⁇ 20 d (see Figure 3).
  • a 4-input OR gate 23 is provided on the output side of the 4-phase down counters 20a to 20d, and pulse signals from the 4-phase down counters 20a to 20d are sequentially output. It will be imported.
  • a plurality of (four-phase) down counters 20a to 20d are connected to the four down-counters by switching the mode signal via a switch data switching circuit 50 (described later).
  • 20a to 20d can be cascaded by two (20a and 2Ob, 20c and 20d).
  • the CO of the first-phase down counter 20a is input to the CI of the second-phase down counter 20b by switching the mode signal, and the two counters 0a and 20b are cascaded.
  • the CO of the third phase down counter 20 c is input to the CI of the fourth phase down counter 20 d by switching the mode signal, and both counters 20 c and 20 d are cascaded. .
  • the output side of the two cascaded down-counters 20a, 20b (or 20c, 20d) has an AND gate 25a (or 2d) as shown in FIG. 5 b) is provided, and a pulse signal of one timing indicated by two timings is output.
  • the output side of the two sets of cascaded downforces 20a, 20b and 20c, 20d is provided with a two-input ⁇ R gate 24.
  • the pulse signals from the two sets of down counters 20a, 20b and 20c, 20d are sequentially taken in.
  • the down counter 20 of the present embodiment can connect two pieces of timing data in the data bit width direction and output a pulse signal indicating a larger delay amount.
  • the memory area of the TMM 10 is divided, one or a plurality of timing data output from the divided memory areas is selected, and the selected one or more set A load data switching means is provided for outputting a pulse signal at one timing indicated by one or a plurality of loaded timing data by speaking to the downcounter 20.
  • the load data switching means divides the memory area of the TMM 10 in the address direction by switching the mode signal ("H" or "L"), and divides a plurality of timing data output from the divided memory areas. This is a means for connecting in the data bit width direction (see FIG. 2) and loading it into the down counter 20 as one timing data.
  • the load data switching means of this embodiment includes an address selection circuit 40, a load data switching circuit 50, and a timing data selection circuit 60. It is configured.
  • the address selection circuit 40 designates one or more addresses of the TMM 10 by switching, and outputs one or more timing data stored in the corresponding one or more addresses. I have.
  • the address selection circuit 40 specifies N addresses (N is a natural number) by dividing one specified address by switching the mode signal. Then, N timing data is output from the timing memory.
  • the address selection circuit 40 designates one or two addresses of the TMM 10 by switching the mode signal, and outputs one or two evening timings from the corresponding address. It is like that.
  • the effective address is reduced to 1/2, and by enabling the two addresses simultaneously, one address is changed to two addresses. It comes to be divided into.
  • the address selection circuit 40 specifies two identical addresses.
  • the load data switching circuit 50 loads the one timing data as it is into the one down-counter 20 and outputs a plurality of timing data from the TMM 10.
  • the plurality of timing data are loaded into a plurality of cascaded down-counters 20, so that a pulse signal of one timing indicated by one or a plurality of timing data is output.
  • the load data overnight switching circuit 50 cascades N (2) timing data into N (2) timing data by switching the same mode signal input to the address selection circuit 40.
  • Down counters 20a to 20n to output a pulse signal of one timing indicated by N (two) timing data.
  • the mouth-to-mouth switch circuit 50 is composed of three selectors 50a, 50b, and 50c that can be switched by a mode signal.
  • the selectors 50a to 50c receive the mode signal "H" ("1"), and the next four down counters 20a to 20d Are connected in cascade (20a and 20b, 2013 and 20), and the two timing data are transferred to each of the cascaded down powers 20a and 20b, 20c and 20c, respectively. Load to 20 d and output pulse signal of one timing.
  • the mode signal “L” (“0”) is input, and the one piece of timing data is output via the first selector 50a.
  • the four down-counters will be set sequentially at 20 a to 20 d at the predetermined evening.
  • the down counters 20a to 20d operate in the same manner as in the case of the conventional TG described above (see FIGS. 11 and 12).
  • the timing data selection circuit 60 includes a load data switching circuit 50 and a pulse signal based on one or two pieces of timing data output from the down-counter 20. It is designed to select whether it is misaligned.
  • the timing data selection circuit 60 includes a selection circuit that can be switched by the same mode signal that is input to the address selection circuit 40 and the load data switching circuit 50.
  • the pulse signals sequentially output from each of the four-phase down-counters 20a to 20d are selected and output.
  • the mode signal is "H” ("1"), the pulse signals output from the two cascaded down counters 20a, 2Ob and 20c, 20d are selected and output.
  • the mode signal when the timing data of the normal bit width of the memory is stored and output using the memory area of the TMM 10 as it is (standard delay mode), the mode signal is switched to “L” and the memory area of the TMM 10 is switched.
  • the mode signal When the data is divided and two data are connected to output data with a longer delay (long delay mode), the mode signal is switched to "H".
  • the mode switching can be arbitrarily selected by a user or the like who uses the semiconductor test apparatus according to the semiconductor to be tested and can be switched in advance.
  • the TG of this embodiment can be used in the same manner as the above-described conventional TG (see FIGS. 11 and 12).
  • the address selection circuit 40 enables one (identical) address of the TMM 10 without setting the effective address to 1Z2.
  • the desired evening data (m-bit WDT shown in Fig. 1) can be stored and output for ADR A or ADR B shown in the figure.
  • the TMM 10 outputs m-bit data (DOUT A or DOUT B shown in FIG. 1), and the m-bit data is output to the next stage of the load data switching circuit 50 and the down counter 20a to Entered in 20 d.
  • the timing data (D ⁇ m ⁇ 1... 0 » are set as they are in the first-phase down counter 20a and the third-phase down power counter 20c, and have the same data (D ⁇ m-1... Shown in FIG. 3).
  • 0 is set to the second-phase down counter 20 b and the fourth-phase down counter 20 d via the selector 50 a of the load data switching circuit 50.
  • the timing data set in each down-counter 20a to 20d is loaded by the load signal of the count-down load enable selection circuit 30 so that each down-counter 20a to 20d synchronizes with the CLK signal. It is decremented by one.
  • a pulse signal (“ALL zero” signal) is output from each of the down counters 20 a to 20 d, and the timing data selection circuit 60 outputs the pulse signal via the OR gate 23. Selected.
  • This pulse signal is input as a timing signal to a pattern generator (not shown) or the like.
  • the memory area of the TMM10 (nXm in the memory shown in Fig. 2) is used as it is, and data is stored and output.
  • Usable timing data consists of n sets of data of m bit width.
  • the mode signal is set to "H".
  • the address selection circuit 40 halves the effective address when the mode signal "H" is input, and enables the two addresses of the TMM 10.
  • desired timing data m-bit WDT shown in FIG. 1
  • ADRA and ADR B shown in FIG. 1 desired timing data
  • timing data is output from the two addresses from the TMM 10 (DOUT A and DOUT B shown in FIG. 1), and the two m-bit data are output to the load data switching circuit 50 in the next stage and the down data. Input to counters 20a to 20d.
  • the m-bit data (D ⁇ m_1.0 ... shown in Fig. 3) is set as it is in the first phase down counter 20a and the third phase down counter 20c.
  • the other m-bit data (D ⁇ 2m_l ... m »shown in Fig. 3) is input to the selector 50a of the load data overnight switching circuit 50, It is set to the second phase down counter 20b and the fourth phase down counter 20d via 50a.
  • each of the down counters 20a to 20d receives the mode signal "H", and the CO of the first phase down counter 20a causes the CO of the second phase down counter to be turned down.
  • Input to CI of 20b, similarly C C of the down counter 20c of the third phase is input to CI of the down counter 20d of the fourth phase, and the down counters 20a, 20b and 20c, 20 d is cascaded.
  • the bit width of the timing data is twice (m bits) the bit width (m bits) of the standard delay mode. 2m bits).
  • the timing data set in each of the down-counters 20a to 20d is loaded by the load signal of the power-on load enable selection circuit 30, so that two pieces of timing data are cascaded. It is down-counted by two down counters 20a, 20b (or 20c, 20d). As a result, it is possible to count long delay data indicated by twice the bit width of the standard delay mode.
  • the pulse signal (A11") is output from each of the down-counters 20a, 2Ob and 20c, 20d. A "zero" signal) is output, which is selected by the timing data selection circuit 60 via the AND gates 25a and 25b and the OR gate 24. This pulse signal is input as a timing signal to a pattern generator (not shown) or the like.
  • data is stored and output in a state where the memory areas of the TMM10 are combined (n / 2 x 2m).
  • the data is 2m-bit width data in the nZ2 set.
  • the down-counting evenings 20a to 20d are two down-counting evenings 20a and 20d.
  • b (or 20c, 20d) is cascaded, so that a 2-m bit down counter is used in two phases, and the maximum timing delay is [SysCLK ( 2M -1), l ⁇ M ⁇ 2m].
  • a plurality of addresses are accessed with one address as access to the multi-bit (m-bit) output memory (TMM10) having the total number of bits mXn.
  • a flexible configuration that can be switched without requiring any increase or decrease can be switched with a minimum control signal (at least one mode signal) called a mode signal and a selector circuit, and one memory configuration (mXn ) Can substantially realize a plurality of memory configurations.
  • TGs having different characteristics and having a plurality of types of TS numbers and the maximum amount of timing delay coexist integrally, so that a plurality of types of TG circuits can be formed with the same circuit scale as before. Can be realized.
  • the TG of the present embodiment in which different types of TGs can be easily mixed while greatly suppressing the increase in the circuit scale by using the conventional TG circuit as it is, can be easily realized by any IC tester. It becomes.
  • the optimization of functions for each customer can be realized at low cost, and it can be provided as a very useful TG especially for IC tests for the mouth-end.
  • the data bit width of the system bus needs to be changed from m bits to 2 m bits as compared with the conventional TG (see FIG. 11). It can be realized within the range, and does not increase the circuit scale. If it is difficult to increase the data bit width of the system bus to m bits or more due to the circuit configuration, it is sufficient to write the timing data to the TMM10 twice by the system bus interface.
  • the TG of the embodiment can be implemented. As described above, according to the timing generation circuit according to the present embodiment, it is possible to divide the memory area of the TMM 10 in the address direction and specify one address to output a plurality of evening timings. it can.
  • the maximum delay amount can be increased without increasing the circuit scale of the TMM 10, and the maximum delay amount optimal for the IC tester can be easily obtained at low cost.
  • FIG. 5 is an explanatory view conceptually showing the switching of the number of evening sets in the timing memory of the timing generation circuit according to the second embodiment of the present invention.
  • FIG. 6 is a circuit block diagram showing an internal configuration of a timing memory of the timing generation circuit according to the present embodiment.
  • FIG. 7 is a circuit block diagram showing details of a down counter of the timing generation circuit according to the present embodiment.
  • the TG of the present embodiment shown in these figures is a modified embodiment of the above-described first embodiment, and the TG of the first embodiment divides the memory area of the TMM 10 in the address direction to store a plurality of timing data.
  • the number of TSs of usable timing data is increased by dividing the memory area of the TMM 10 in the data bit width direction. It was made possible.
  • the TG of the present embodiment is basically the same as the TG and the semiconductor test apparatus shown in the first embodiment except for the direction of dividing the memory area of the TMM 10 (the address direction or the data bit width direction).
  • the same configuration as that described above can be adopted. Therefore, the same components are denoted by the same reference numerals as appropriate, and detailed description is omitted.
  • the load data switching means The memory area of the TMM 10 is divided in the data bit width direction, and one of the timing data output from the divided memory areas is selected and loaded into the downcounter 20. As a result, the number of usable timing data sets (the number of TSs) can be increased without changing the memory configuration of the TMM 10.
  • the load data switching means of the present embodiment includes a data division circuit 70 shown in FIG. 6, a load data switching circuit 50 shown in FIG. 7, and a timing data selection circuit 60 (not shown). ).
  • the TMM 10 of the present embodiment has a memory area divided into two in the data bit width direction, and includes a memory 10a on the MSB side and a memory 10b on the LSB side. Have been. Then, data is written to both memories 10a and 10b of the two divided TMM 10 via the data division circuit 70, and one or two pieces of timing data are read. .
  • the data dividing circuit 70 divides the timing data stored in one address of the designated TMM 10 into a plurality of timing data, and outputs the divided timing data by switching. Alternatively, one of the divided timing data is output.
  • the data dividing circuit 70 divides and inputs one piece of timing data stored in one designated address into N pieces (N is a natural number), and divides the timing data into N pieces. Some or all of the timing data is specified and output.
  • the data since the data is divided into two in the data bit width direction, it can be handled by increasing the address value by one bit.
  • the MSB of the address value (Adr ⁇ x-1> shown in FIG. 6) in the present embodiment is used only when the timing data is divided to indicate the address of each data. It will be Lesbit.
  • According to such a data division circuit 70 by preparing in advance the number of address bits corresponding to the required maximum number of addresses, it is possible to cope with an arbitrary number of divisions of two or more.
  • the data dividing circuit 70 includes two selectors, an MSB-side selector 70a and an LSB-side selector 70b.
  • the MSB side selector 70a When the MSB of one address value of the designated TMM10 is "H" ("1") by switching the mode signal, the MSB side selector 70a writes the MSB side memory 10a of the corresponding address. Make it an enabler.
  • the LSB-side selector 70b When the MSB of the address value is "L" ("0"), the LSB-side selector 70b writes and enables the corresponding memory 10b on the LSB side.
  • the data dividing circuit 70 includes a selector 71.
  • the selector 71 is configured to switch the mode signal so that half of the MSB side data (m bits of bm— :! to b0 in FIG. 6) written in the TMM 10 In Figure 6, m / 2 bits of bm_l to bm / 2) or half of the data on the LSB side (bmZ2—mZ2 bits of l to b0 in Figure 6) are stored in the MSB side memory of TMM10.
  • the mode signal is "L" ("0")
  • the two selectors 70a and 70b operate at the designated address (Adr ⁇ x— 1. .0 »shown in FIG. 6).
  • MSB value Effective addresses of both memories 10a and 10b are enabled regardless of Adr ⁇ x-1> shown in Fig. 6.
  • the selector 71 converts the data of the MSB half of one evening data (m / 2 bits of bm_lbmZS in FIG. 6) into TMMl. Write to memory 10a on the MSB side of 0. At this time, the data on the LSB half (m / 2 bits bmZ2—l to b0 in FIG. 6) is written to the memory 10b on the LSB side of the TMM 10.
  • the MM10 has a normal address width (m bits in FIG. 6) and a normal address number (in FIG. 6). Functions as a TMM with depth X—1). In this mode "L"("0"), the MSB of the address value (Adr x X-1> in Fig. 6) is ignored and not used.
  • the mode signal is "H"("1"), the two selectors 70a and 70b operate at the specified address (MSB of AdiKx-1.. .0 »shown in FIG. 6). The effective address to be enabled is switched according to the value (Adr ⁇ x_1> shown in Fig. 6).
  • the MSB side memory 10a of the corresponding address of the TMM 10 is set to the write enable (WE) via the MSB side selector 70a. Become.
  • the MSB of the specified address value is “L” (“0”)
  • the LSB side memory 10b of the TMM 10 at the corresponding address becomes write enable (WE) via the LSB side selector 70b.
  • the selector 71 determines that the data on the LSB half of one timing data (b mZ 2— :! (Z2 bit) is written to the MSB side and LSB side memories 10a and 10b of the TMM 10.
  • TMM10 has a data width of half the normal bit width (m / 2 bits in Fig. 6), which is twice the normal width. It functions as a TMM with the number of addresses (depth 2 X-2 in Fig. 6). In this mode "H” ("1"), the MSB half data (m / 2 bits of bm-l to bm / 2 in Fig. 6) is ignored and not used.
  • the switched data switching circuit 50 loads the plurality of down-counters 20 cascaded with the plurality of timing data and outputs the divided timing data from the TMM 10.
  • the one set of timing data is sent to one down counter 20 as it is, so that one set of timing data indicated by a plurality of divided or one set of timing data is output. Pulse signal is output.
  • the load switching circuit 50 responds to each of the timing data divided into N (two) by switching the same mode signal input to the data dividing circuit 70.
  • N (2) downcounters 20a to 20n N (2) timing data at one address can be used. Output the output signal.
  • an m-bit down counter 20 in which evening data output from the TMM 10 is set is provided with an arbitrary N phase (down counters 20a to 20a).
  • the load switching circuit 50 divides the timing data (DOUT MSB and DOUT shown in FIG. 7) output from the TMM 10 into the arbitrary N-phase m-bit down-counters 20a to 20n.
  • the MSB DOUT MSB shown in Fig. 7
  • the effective bit of the TMM10 timing data is the normal bit width (m bits).
  • the switching circuit 50 sets the MSB side timing data (DOUT MSB shown in FIG. 7) in the down counters 20a to 20n. At this time, the timing data on the LSB side (DOUT LSB shown in Fig. 7) is set as it is in the downcounters 20a to 20n. As a result, in the down counters 20a to 20n, the timing indicated by the m-bit timing data is down-counted.
  • the next stage of the down counters 20a to 2On is provided with the ⁇ R gate 23 as in the first embodiment, and the next stage is provided with a timing data selection circuit 60 (not shown). These operate in the same manner as the first embodiment, and a detailed description will be omitted.
  • connection configuration of the m-bit down counter is unchanged regardless of the switching of the mode signal, but this connection is performed in the cascade shown in the first embodiment.
  • connection it is also possible to adopt a configuration in which connection can be switched.
  • the mode signal is "H"("1")
  • the number of valid data bits is A counter is set up in advance so that the configuration shown in FIG. 3 is realized by the down counters 20 a to 0 n of m / 2 bits 1 so as to obtain m / 2.
  • the selector is assembled so that two m / 2-bit down-counters 20a to 2On are connected in cascade (similar to Fig. 3) (selector in Fig. 3). Refer to 50a to 50c), and operate as an N-phase m-bit down counter.
  • the timing generation circuit of the present embodiment having the above-described configuration, the memory area of the TMM 10 can be divided in the bit width direction of data. Can be output.
  • the amount of delay of the timing data is reduced, but the number of TS can be increased. For example, it is possible to output timing data with the number of data sets whose address depth is double.
  • the timing generation circuit according to the present invention has been described with reference to the preferred embodiments.
  • the timing generation circuit according to the present invention is not limited to the above-described embodiments, and various modifications may be made within the scope of the present invention. Needless to say, implementation is possible.
  • the example in which the memory area of the TMM is equally divided into two is shown.
  • the division of the memory area may not be equal, and the number of divisions may be divided into two. Not limited.
  • the number of divided bits can be made unequal.
  • Adr 0 to Adr: n / 2-1
  • Adr: 0 to Adr: n / 2—1 can store 2-bit evening data delay
  • the timing data can be divided into four in the bit width direction.
  • the number of bits indicating the timing delay is mZ4, but the number of addresses (the number of TS) is 4 n
  • the number of address bits may be increased by 2 bits.
  • the TMM of the present invention can make the maximum value of the settable timing delay and the number of T S arbitrarily different. Therefore, if the switching can be performed one bit at a time, the virtual memory shape can be set and changed freely if the area composed of the total number of bits n x m is constant.
  • the mode signal can be set as follows.
  • Mode signal 00 Normal mode (same as before)
  • Mode signal 01 Data delay increase mode (first embodiment)
  • Mode signal 10 T S number increase mode (second embodiment) Industrial applicability
  • the maximum delay amount can be increased and the number of timing sets can be increased without changing the configuration of the timing memory storing the timing data.
  • a plurality of types of TGs can be realized by one type of hardware configuration, and a timing generation circuit and a semiconductor test apparatus capable of low-cost device measurement can be provided.

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Abstract

　タイミングメモリの構成を変えることなく、最大遅延量を大きくできるタイミング発生回路である。所定のタイミングデータを格納したタイミングメモリ（ＴＭＭ）１０と、ＴＭＭから出力されるタイミングデータをロードし、タイミングデータが示すタイミングでパルス信号を出力する複数のダウンカウンタ２０と、切替によりＴＭＭのアドレスを１個又は２個指定し、該当する１個又は２個のタイミングデータを出力させるアドレス選択回路４０と、ＴＭＭから２個のタイミングデータが出力されると、当該２個のタイミングデータをカスケードした２個のダウンカウンタにロードして一のタイミングのパルス信号を出力させるロードデータ切替回路５０と、ダウンカウンタから出力される１個又は２個のタイミングデータに基づくパルス信号のいずれかを選択するタイミングデータ選択回路６０を備えている。

Description

明 細 書 発生回路とこのタイミング発生回路を備えた半導体試験装置 技術分野
本発明は、 半導体試験装置において被試験デバイスに印加する信号波形のタイ ミング生成を行うタイミング発生回路 （Timing Generator： T G) に関し、 特 に、 所定のタイミングデ一夕を格納したタイミングメモリの構成を変えることな く、 タイミングエッジの最大遅延量を大きく したり、 タイミングセッ ト (Timing Set： T S ) 数を増加させることができ、 一種類のハードウェア構成 により複数種類の T Gを実現し、 口一コストなデバイス測定が可能となる半導体 試験装置に好適なタイミング発生回路に関する。 背景技術
一般に、 半導体試験装置は、 試験対象となる半導体デバイス （Device Under Test： D UT) へ試験パターン信号を入力し、 D UTから出力される応答信号を 期待値パターン信号と比較してその一致， 不一致を判定することにより D U Tを 試験している。 そして、 このような半導体試験装置では、 通常、 D UTに対して 所定のタイミングで試験信号を印加するために、 D UTに印加する波形のタイミ ング生成を行うタイミング発生回路 （T G) が備えられている。
第 1 0図は、 一般的な半導体メモリ試験装置の基本構成を示すブロック図であ る。
同図に示すように、 メモリ試験装置は、 タイミング発生回路 （タイミング発生 器： T G) 1 , パターン発生器 2， 波形整形器 3 , 論理比較器 4 , 不良解析メモ リ部 5を備え、 被試験メモリ Mの試験装置を構成している。
夕イミング発生回路 1は、 半導体メモリ試験装置における基準クロックを発生 する。
パターン発生器 2は、 タイミング発生回路 1で発生される基準クロックに従い、 試験対象となる被試験メモリ Mに与えられるアドレス信号， 試験パターンデータ， 制御信号と論理比較器 4に与えられる期待値データを発生する。 パターン発生器 2から出力されたアドレス信号， 試験パターンデータ， 制御信 号は、 波形整形器 3に入力されて波形整形され、 被試験メモリ Mに印加される。 被試験メモリ Mでは、 与えられた制御信号に基づきデータ信号の書込み又は読 出しの動作が行われ、 印加されたァドレスからデータが読み出されるとともに、 印加された書込みデータが当該アドレスに書き込まれる。 被試験メモリ Mから読 み出されたデータは、 応答信号として出力され、 論理比較器 4に与えられる。 論理比較器 4は、 被試験メモリ Mからの応答信号と、 パターン発生器 2で発生 された期待値データが入力されると、 両データを比較して、 その一致， 不一致を 検出する。 これによつて、 試験メモリ 1 1 0の良否判定が行われる。
不良解析メモリ部 5は、 被試験メモリ Mからの応答信号と期待値データが不一 致の場合にフェイルデータが入力される。 フェイルデータは、 パターン発生器か ら出力されるァドレス信号に対応するメモリセルに格納される。 不良解析メモリ 部 5に格納されたフェイルデータは、 別途読み出されて所定の不良解析に用いら れる。 第 1 1図は、 以上のような半導体試験装置に備えられる従来のタイミング発生 回路の詳細を示すブロック図である。
同図に示すように、 従来のタイミング発生回路 （タイミングエッジ生成部） は、 所定のタイミングデータ （例えば基準クロックの遅延デ一夕） を格納した夕イミ ングメモリ （ T MM) 1 1 0と、 タイミングデ一夕が示す所定の夕ィミングでパ ルス信号を出力するためのダウンカウンタ 1 2 0と、 ダウンカウン夕 1 2 0に口 —ド信号を入力するカウン夕ロードィネーブル選択回路 1 3 0を備えている。 このような従来のタイミング発生回路では、 タイミングメモリ 1 1 0に格納さ れたタイミングデー夕がダウンカウンタ 1 2 0にセットされるとともに、 カウン 夕ロードイネ一ブル選択回路 1 3 0のロード信号によりセットされたタイミング デ一夕がロードされることで、 タイミングデータがダウンカウン夕 1 2 0におい て C L K信号に同期して 1ずつ減数される。
そして、 ダウンカウントされたタイミングデ一夕が " 0 " になると、 ダウン カウン夕 1 2 0からパルス信号 （ "A L Lゼロ" 信号） が出力される。 このパ ルス信号が、 図示しないパターン発生器等にタイミング信号として入力される。 具体的に、 このようなタイミング発生回路を半導体試験装置で実際に動作させ る場合には、 TMM 1 0の列方向ァドレス （第 1 1図に示す Adr： 0〜Adr： n 一 1 ) のいずれか 1個を指定することにより、 当該アドレスに格納されている行 方向ビット幅 （第 1 1図に示す例では b 0〜b m— 1の mビット） のデータをダ ゥンカウンタ 2 0にセットし、 カウン夕ロードィネーブル選択回路 1 3 0の口一 ド信号によってタイミングデータをロードし、 ダウンカウントさせることができ る。 このようにして、 従来のタイミング発生回路では、 TMMに所望のタイミン グを示すタイミングデ一夕を格納することで、 例えば C L K信号周期の任意の整 数倍の遅延時間で示されるタイミング信号が発生できるようになつていた。
なお、 タイミング発生回路は、 通常、 複数のダウンカウン夕が備えられるよう になっており、 例えば第 1 2図に示すように、 4相のダウンカウンタ 1 2 0 a〜 1 2 0 dが備えられるようになつている。 これにより、 一のダウンカウンタにお いてあるタイミング信号のダウンカウントが行われている間に、 次のタイミング 信号を他のダウンカウン夕に口一ドしてダウンカウントできるようになっている。 以上のように、 予め所定のタイミングデータを格納した TMMを備える従来の タイミング発生回路では、 メモリ （TMM) の行方向ピット幅のタイミングデ一 夕を、 メモリの列方向アドレス分のタイミングセット数だけ設定できるようにな つている。
しかし、 このように TMMのビット幅 （行方向） によって遅延量が決定される (例えば 2 0ビット幅で 1 6 s以下等） 従来のタイミング発生回路では、 そ れ以上に長い遅延量に対応させるためには、 TMMのメモリ構成を変更し、 行方 向のビット幅を追加するとともに、 次段のダウンカウン夕の 1相当たりのビット 数を追加する必要があった。 このため、 遅延量を長くしょうとすると、 タイミン グエッジ生成部の回路規模が莫大に増加してしまい、 タイミング発生回路のゲ一 トアレイコストが大きくなるという問題が発生した。
同様に、 TMMに設定されるタイミングセッ卜 (T S ) 数についても、 列方向 のアドレス数に固定されており、 メモリ構成を変えない限りタイミングセット数 を増加させることができないという問題もあつた。
本発明は、 このような従来の技術が有する問題を解決するために提案されたも のであり、 夕イミングデータを格納したタイミングメモリの構成を変えることな く、 最大遅延量を大きくしたり、 タイミングセット数を増加させることができ、 一種類のハードウェア構成により複数種類の T Gを実現し、 口一コストなデバイ ス測定が可能となるタイミング発生回路及びこのタイミング発生回路を備える半 導体試験装置の提供を目的とする。 発明の開示
上記目的を達成するため、 本発明のタイミング発生回路は、 所定のタイミング デー夕を格納したタイミングメモリと、 前記タイミングメモリから出力される夕 ィミングデ一夕をロードし、 当該タイミングデータが示すタイミングでパルス信 号を出力するカウンタと、 を備えたタイミング発生回路であって、 前記タイミン グメモリのメモリ領域を分割し、 分割されたメモリ領域から出力される一又は複 数のタイミングデータを選択し、 選択された一又は複数のタイミングデータを前 記カウンタにロードすることにより当該一又は複数のタイミングデ一夕で示され る一のタイミングのパルス信号を出力させる口一ドデ一夕切替手段を備える構成 としてある。
このような構成からなる本発明のタイミング発生回路によれば、 口一ドデータ 切替手段により、 所定のタイミングデ一夕を格納したタイミングメモリのメモリ 領域をアドレス方向 （メモリ列方向） やデータのビット幅方向 （メモリ行方向） に分割することができる。 そして、 分割されたタイミングデータを選択してカウ ン夕にロードすることにより、 分割された一又は複数のタイミングデータで示さ れる一のタイミングのパルス信号を出力させることができる。
これにより、 タイミングメモリの回路構成を変えることなく、 最大遅延量を大 きくしたり、 タイミングセット数を増加させることが可能となり、 各 I Cテスタ (半導体試験装置） に最適な機能を備えたタイミング発生回路を低コス卜で容易 に得ることができ、 汎用性， 拡張性に優れたタイミング発生回路を実現すること ができる。 そして、 本発明のタイミング発生回路は、 前記ロードデータ切替手段が、 切替 により、 前記タイミングメモリのメモリ領域をアドレス方向で分割し、 分割され たメモリ領域から出力される複数の各タイミングデータをデータビット幅方向に つなげて一のタイミングデータとして前記カウン夕にロードする構成としてある。 具体的には、 前記ロードデータ切替手段が、 切替により前記タイミングメモリ の一又は複数のァドレスを指定し、 該当する一又は複数の各ァドレスに格納され た一又は複数のタイミングデータを出力させるアドレス選択回路と、 切替により、 前記タイミングメモリから一のタイミングデータが出力されるときには当該一の タイミングデータをそのまま一のカウン夕にロードするとともに、 前記タイミン グメモリから複数のタイミングデータが出力されるときには当該複数のタイミン グデ一夕をカスケードした複数のカウン夕にロードすることにより、 前記一又は 複数のタイミングデータで示される一のタイミングのパルス信号を出力させる口 ードデータ切替回路と、 を備える構成としてある。
さらに、 前記アドレス選択回路が、 切替により、 指定された 1個のアドレスを 分割することにより N個 （Nは自然数） のアドレスを指定し、 前記タイミングメ モリから N個のタイミングデ一夕を出力させ、 前記ロード切替回路が、 切替によ り、 前記 N個のタイミングデータをカスケ一ドした N個のカウンタに口一ドする ことにより、 N個のタイミングデ一夕で示される 1個のタイミングのパルス信号 を出力させる構成としてある。 .'
このような構成からなる本発明のタイミング発生回路によれば、 タイミングメ モリのメモリ領域をァドレス方向に分割することができ、 一のァドレスを指定し て複数のタイミングデ一夕を出力させることができる。 そして、 この複数のタイ ミングデ一夕をカウン夕にカスケードにロードすることにより、 例えばビット幅 が 2倍のタイミングデータが示す夕イミングでパルス信号を出力させることがで さる。
これにより、 タイミングメモリの回路構成を変えることなく、 最大遅延量を大 きくすることができ、 各 I Cテスタに最適な最大遅延量を低コストで容易に得る ことができる。 一方、 本発明のタイミング発生回路は、 前記ロードデータ切替手段が、 切替に より、 前記タイミングメモリのメモリ領域をデ一タビット幅方向で分割し、 分割 されたメモリ領域から出力される各タイミングデー夕のうち一のタイミングデー 夕を選択して前記カウン夕にロードする構成とすることができる。
具体的には、 前記ロードデータ切替手段が、 指定された前記タイミングメモリ の一のァドレスに格納されたタイミングデータを複数のタイミングデ一夕に分割 し、 切替により、 分割された複数のタイミングデータを出力させ、 又は分割され た複数のタイミングデ一夕のうち一のタイミングデータを出力させるデータ分割 回路と、 .切替により、 前記タイミングメモリから分割された複数のタイミングデ 一夕が出力されるときには当該複数のタイミングデータをカスケードした複数の カウンタに口一ドするとともに、 前記タイミングメモリから分割された一のタイ ミングデ一夕が出力されるときには当該一のタイミングデータをそのまま一の力 ゥン夕にロードすることにより、 前記分割された複数又は一のタイミングデータ で示される一のタイミングのパルス信号を出力させる口一ドデ一夕切替回路と、 を備える構成とすることができる。
また特に、 前記デ一夕分割回路が、 指定された 1個のアドレスに格納される 1 個のタイミングデ一夕を N個に分割して入力するとともに、 当該 N個に分割され たタイミングデータの一部又は全部を指定して出力させ、 前記ロード切替回路が、 前記 N個に分割された各タイミングデ一夕を対応する N個のカウン夕にロードす ることにより、 ーァドレスにつき N個のタイミングデータで示されるタイミング のパルス信号を出力させる構成とすることができる。
このような構成からなる本発明のタイミング発生回路によれば.、 タイミングメ モリのメモリ領域をデータのビット幅方向に分割することができ、 一のタイミン グデ一夕から複数のタイミングデータを出力させることができる。 そして、 この 複数のタイミングデ一夕の中から一のタイミングデ一夕を選択することにより、 例えばァドレス深さが 2倍のデータセット数のタイミングデータを出力させるこ とができる。
これにより、 タイミングメモリの回路構成を変えることなく、 タイミングセッ ト数を増加させることができ、 各 I Cテス夕に最適なタイミングセット数を備え たタイミング発生回路を低コストで容易に得ることができる。 そして、 本発明に係るタイミング発生回路を備えた半導体試験装置は、 試験対 象となる被試験デバイスに所定の試験パターン信号を入力し、 この被試験デバィ スから出力される応答出力信号を所定の期待値パターン信号と比較することによ り、 当該被試験デバイスの良否を判定する半導体試験装置であって、 前記試験パ ターン信号の基準ク口ック信号を所定時間遅延させた遅延ク口ック信号として出 力するタイミング発生回路を備え、 このタイミング発生回路が本発明の上述した いずれかのタイミング発生回路によって構成してある。
このような構成からなる本発明のタイミング発生回路を備えた半導体試験装置 によれば、 タイミングメモリに格納されたタイミングデータは、 本発明に係る夕 ィミング発生回路によって、 所定のタイミングデータを格納したタイミングメモ リのメモリ領域がアドレス方向 （メモリ列方向） やデータのビット幅方向 （メモ リ行方向） に分割される。 そして、 分割されたタイミングデ一夕が組み合わされ て所定の遅延量やタイミングセット数のタイミングデータとして取得され、 所望 のタイミングを示すパルス信号として出力されることになる。
これにより、 タイミングメモリの回路構成を変えることなく、 最大遅延量を大 きくしたり、 タイミングセット数を増加させることができ、 試験対象となる各 I Cに最適なタイミングデータを低コストで容易に得ることが可能となる、 汎用性， 拡張性に優れた半導体試験装置を実現することができる。 図面の簡単な説明
第 1図は、 本発明の第一実施形態に係るタイミング発生回路のタイミングエツ ジ生成部を示す回路ブロック図である。
第 2図は、 第 1図に示すタイミングエツジ生成部のタイミングメモリにおける タイミングデ一夕長の切替えを概念的に示す説明図である。
第 3図は、 第 1図に示すタイミングエッジ生成部のダウンカウン夕の詳細を示 す回路ブロック図である。
第 4図は、 本発明の第一実施形態に係るタイミング発生回路におけるモード切 替えによって得られるタイミングデー夕の詳細を示す表である。
第 5図は、 本発明の第二実施形態に係るタイミング発生回路のタイミングメモ リにおけるタイミングセット数の切替えを概念的に示す説明図である。
第 6図は、 本発明の第二実施形態に係るタイミング発生回路のタイミングメモ リの内部構成を示す回路ブロック図である。 第 7図は、 本発明の第二実施形態に係るタイミング発生回路のダウンカゥンタ の詳細を示す回路ブロック図である。
第 8図は、 本発明の第二実施形態に係るタイミング発生回路の変更例を概念的 に示す説明図であり、 タイミングメモリのメモリ領域をデータビット幅方向に不 均等に分割した場合である。
第 9図は、 本発明の第二実施形態に係るタイミング発生回路の変更例を概念的 に示す説明図であり、 夕イミングメモリのメモリ領域をデ一夕ビット幅方向に均 等に 4分割した場合である。
第 1 0図は、 一般的な半導体メモリ試験装置の基本構成を示すブロック図であ る。
第 1 1図は、 従来のタイミング発生回路の詳細 （タイミングエッジ生成部） を 示す回路ブロック図である。
第 1 2図は、 第 1 1図に示すタイミングエッジ生成部のダウンカウンタの詳細 を示す回路プロック図である。 発明を実施するための最良の形態
以下、 図面を参照して、 本発明に係るタイミング発生回路の好ましい実施形態 について説明する。
[第一実施形態]
まず、 本発明のタイミング発生回路の第一実施形態について、 第 1図〜第 4図 を参照して説明する。
第 1図は、 本発明の第一実施形態に係るタイミング発生回路のタイミングエツ ジ生成部を示す回路プロック図である。
第 2図は、 第 1図に示すタイミングエッジ生成部のタイミングメモリにおける タイミングデ一夕長の切替えを概念的に示す説明図である。
第 3図は、 第 1図に示すタイミングエッジ生成部のダウンカウン夕の詳細を示 す回路ブロック図である。
これらの図に示す本実施形態のタイミング発生回路 （夕イミングエッジ生成 部） は、 第 1 0図に示したような半導体試験装置に備えられるようになつている。 半導体試験装置は、 試験対象となる半導体デバイス （D U T) へ試験パターン 信号を入力し、 DUTから出力される応答出力信号を所定の期待値パターン信号 と比較してその一致， 不一致を判定することで DUTの試験を行う装置である。 そして、 このような半導体試験装置には、 DUTに対して所定のタイミングで 試験信号を印加するために、 DUTに印加する波形のタイミング生成を行うタイ ミング発生回路 （TG) が備えられ （第 10図参照） 、 この TGとして、 本実施 形態に係る TG (タイミング発生回路） が備えられるようになつている。
第 1図に示すように、 本実施形態の TGは、 上述した従来の TGと同様、 所定 のタイミングデータ （例えば試験信号の基準クロックの遅延データ等） を格納し たタイミングメモリ （TMM) 10と、 TMM10から出力されるタイミングデ —夕をロードし、 タイミングデータが示すタイミングでパルス信号を出力する複 数のダウンカウン夕 20と、 ダウンカウンタ 20にロード信号を入力するカウン 夕ロードイネ一ブル選択回路 30を備えている。
TMM10は、 第 2図 （a) に示すように、 例えば総ビット数 mX nの複数 ビット出力 （mビット） メモリからなり、 mビット （bm— 1〜！ 30) の夕イミ ングデー夕が各ァドレス （Adr： 0〜Adr： n— 1 ) に格納できるようになって いる。
そして、 この TMM10のメモリ領域が後述するロードデータ切替手段により 分割できるようなつており、 第 2図 （b) に示すように、 タイミングデータをデ 一夕ビット幅方向につなげて、 一のタイミングデ一夕としてより遅延量の大きい データを次段のダウンカウン夕 20にロードできるようになつている。
ダウンカウンタ 20は、 TMM10から出力されるタイミングデータがセット される mビットダウンカウンタからなり、 カウンタロードィネーブル選択回路 3 0の口一ド信号によってセットされたタイミングデータがロードされることによ り、 タイミングデータが示す値を CLK信号に同期して 1ずつ減数 （ダウンカウ ント） する。
そして、 ダウンカウントされたタイミングデ一夕が "0" になると、 ダウン カウンタ 20はパルス信号 （ "A 1 1ゼロ" 信号） を出力する。 このパルス信 号が図示しないパターン発生器等にタイミング信号として入力されて、 CLK信 号周期の任意の整数倍の遅延時間で示されるタイミング信号が発生されることに なる。 ここで、 本実施形態の T Gでは、 上述した従来の T Gと同様、 ダウンカウン夕 2 0が複数備えられるようになつており、 第 1図に示す例では、 4相のダウン力 ゥンタ 2 0 a〜 2 0 dが備えられるようになつている （第 3図参照） 。 そして、 4相のダウンカウンタ 2 0 a〜2 0 dの出力側には 4入力の O Rゲート 2 3が備 えられ、 4相のダウンカウン夕 2 0 a〜2 0 dからのパルス信号が順次取り込ま れるようになっている。
このように複数のダウンカウンタ 2 0 a〜2 0 nを備えることで、 一のダウン カウンタにおいてあるタイミング信号のダウンカウントが行われている間に、 次 のタイミング信号を他のダウンカウンタにロードしてダウンカウントすることが できる。
さらに、 本実施形態では、 複数 （4相） のダウンカウンタ 2 0 a〜2 0 dは、 口一ドデータ切替回路 5 0 (後述） を介して、 モード信号の切替により、 4個の ダウンカウン夕 2 0 a〜2 0 dを 2個ずつカスケード （2 0 aと 2 O b , 2 0 c と 2 0 d ) できるようになつている。
具体的には、 第 3図に示すように、 1相目のダウンカウンタ 2 0 aの C Oは、 モード信号の切替により 2相目のダウンカウンタ 2 0 bの C Iに入力されて両カ ゥンタ 2 0 a， 2 0 bはカスケードされる。 同様に、 3相目のダウンカウンタ 2 0 cの C Oは、 モード信号の切替により 4相目のダウンカウンタ 2 0 dの C Iに 入力されて、 両カウンタ 2 0 c， 2 0 dはカスケードされる。
このようにカスケードされた 2個のダウンカウンタ 2 0 a , 2 0 b又は 2 0 c， 2 0 dに TMM 1 0から 2個のタイミングデータがロードされることにより、 2 個のタイミングデ一夕で示される一のタイミングのパルス信号を出力できるよう になっている。
カスケ一ドされる 2個のダウンカウン夕 2 0 a， 2 0 b (又は 2 0 c， 2 0 d ) の出力側には、 第 3図に示すように、 ANDゲート 2 5 a (又は 2 5 b) が 備えられ、 2個のタイミングデ一夕で示される一のタイミングのパルス信号が出 力されるようになる。 また、 第 3図にように、 カスケードされる二組のダウン力 ゥン夕 2 0 a , 2 0 b及び 2 0 c , 2 0 dの出力側には 2入力の〇Rゲート 2 4 が備えられ、 二組のダウンカウンタ 2 0 a， 2 0 b及び 2 0 c， 2 0 dからのパ ルス信号が順次取り込まれるようになつている。 これにより、 本実施形態のダウンカウンタ 2 0では、 2個のタイミングデータ をデータビット幅方向につなげて、 より大きい遅延量を示すパルス信号を出力す ることができる。
そして、 本実施形態では、 TMM 1 0のメモリ領域を分割し、 分割されたメモ リ領域から出力される一又は複数のタイミングデータを選択し、 選択された一又 は複数の夕ィミングデー夕を複数のダウンカウン夕 2 0に口一ドすることにより、 ロードされた一又は複数のタイミングデータで示される一のタイミングでパルス 信号を出力させるロードデ一夕切替手段を備えている。
ロードデータ切替手段は、 モード信号の切替 （ "H" 又は " L " ) により、 TMM 1 0のメモリ領域をアドレス方向で分割し、 分割されたメモリ領域から出 力される複数の各タイミングデータをデータビット幅方向につなげて （第 2図参 照） 、 一のタイミングデータとしてダウンカウンタ 2 0にロードする手段である。 具体的には、 本実施形態のロードデータ切替手段は、 第 1図及び第 3図に示す ように、 アドレス選択回路 4 0と、 ロードデータ切替回路 5 0、 及びタイミング データ選択回路 6 0を備えて構成されている。
アドレス選択回路 4 0は、 切替により、 TMM 1 0の一又は複数のアドレスを 指定し、 該当する一又は複数の各ァドレスに格納された一又は複数のタイミング デ一夕を出力させるようになつている。
本実施形態では、 アドレス選択回路 4 0は、 第 1図に示すように、 モード信号 の切替により、 指定された 1個のアドレスを分割することにより N個 （Nは自然 数） のァドレスを指定し、 タイミングメモリから N個のタイミングデータを出力 させるようになっている。
より具体的には、 アドレス選択回路 4 0は、 モード信号の切替により、 TMM 1 0のアドレスを 1個又は 2個指定し、 該当するアドレスから 1個又は 2個の夕 イミングデ一夕を出力させるようになつている。
本実施形態では、 モード信号 "H" ( " 1 " ) を入力することにより有効ァ ドレスを 1 / 2にし、 2個のァドレスを同時にィネーブルにすることで、 1個の アドレスを 2個のアドレスに分割するようになつている。
このように有効ァドレスを 1 Z 2にして 1個のアドレスを 2個のアドレスに分 割するには、 アドレスの M S Bを "H "又は" L "に切り替えるセレクタを設 けることで容易に実現することができる。
なお、 アドレス選択回路 40は、 モード信号 "L" ( "0" ) を入力したと きには、 同一のァドレスが 2個指定されることになる。
ロードデータ切替回路 50は、 切替により、 TMM10から一のタイミングデ —夕が出力されるときには当該一のタイミングデ一夕をそのまま一のダウンカウ ン夕 20にロードするとともに、 TMM10から複数のタイミングデータが出力 されるときには当該複数のタイミングデータをカスケードした複数のダウンカウ ン夕 20にロードすることにより、 一又は複数のタイミングデータで示される一 のタイミングのパルス信号を出力させるようになつている。
具体的には、 ロードデ一夕切替回路 50は、 ァドレス選択回路 40に入力され るのと同じモード信号の切替により、 N個 （2個） のタイミングデータを、 カス ケ一ドした N個 （2個） のダウンカウンタ 20 a〜 20 nにロードして、 N個 (2個） のタイミングデータで示される 1個のタイミングのパルス信号を出力さ せるようになつている。
本実施形態では、 第 3図に示すように、 口一ドデ一夕切替回路 50はモード信 号で切り替えられる 3個のセレクタ 50 a, 50 b, 50 cからなつている。 セレクタ 50 a〜50 cは、 TMM10から 2個のタイミングデータが出力さ れるときには、 モード信号 "H" ( "1" ) が入力されて、 次段の 4個のダウ ンカウンタ 20 a〜20 dを 2個ずつカスケードに接続し （20 aと 20 b、 2 013と20 ） 、 当該 2個のタイミングデ一夕を、 カスケードされた各ダウン力 ゥンタ 20 a及び 20 b、 ダウンカウン夕 20 c及び 20 dにロードして、 一の タイミングのパルス信号を出力させる。
一方、 TMM10から 1個のタイミングデータが出力される場合には、 モード 信号 " L" ( "0" ) が入力されて、 1つ目のセレクタ 50 aを介して、 当該 1個のタイミングデータが 4個のダウンカウン夕 20 a〜20 dに順次所定の夕 イミングでセットされるようになる。 この場合には、 ダウンカウンタ 20 a〜2 0 dは、 上述した従来の TGの場合と同様に動作することになる （第 11図， 第 12図参照） 。
タイミングデータ選択回路 60は、 ロードデータ切替回路 50と、 ダウンカウ ン夕 20から出力される 1個又は 2個のタイミングデータに基づくパルス信号の レずれかを選択するようになっている。
具体的には、 タイミングデータ選択回路 60は、 アドレス選択回路 40， ロー ドデ一夕切替回路 50に入力されるのと同じモ一ド信号によって切替可能なセレ ク夕からなり、 モード信号 "L" ( "0" ) のときには、 4相の各ダウンカウ ン夕 20 a〜20 dから順次出力されるパルス信号を選択， 出力する。 モード信 号 "H" ( "1" ) のときには、 カスケードされた 2個のダウンカウンタ 20 a， 2 Ob及び 20 c， 20 dから出力されるパルス信号を選択， 出力する。 次に、 以上のような構成からなる本実施形態に係るタイミング発生回路の動作 について、 図面を参照しつつ説明する。
本実施形態では、 TMM10のメモリ領域をそのまま使用してメモリの通常の ビット幅のタイミングデータを格納， 出力させる場合 （標準遅延モード） はモ一 ド信号を "L" に切り替え、 TMM10のメモリ領域を分割して 2個のデータ をつなげてより遅延量の大きいデ一夕を出力させる場合 （長遅延モード） はモ一 ド信号を "H" に切り替える。
モード切替は半導体試験装置を使用するユーザ等が、 試験する半導体等に応じ て任意に選択し、 予め切り替えることができる。
[標準遅延モード]
まず、 TMM10のメモリ領域をそのまま使用する標準遅延モードの場合は、 モード信号を "L" に設定する。 なお、 この場合には、 本実施形態の TGは上 述した従来の TGと同様に使用できることになる （第 11図， 第 12図参照） 。 アドレス選択回路 40は、 モード信号 "L" が入ると有効アドレスを 1Z2 にすることなく、 TMM10の 1個 （同一） のアドレスをイネ一ブルするので、 指定した 1個のァドレス （第 1図に示す ADR A又は ADR B) に対して所望の夕 イミングデータ （第 1図に示す mビットの WDT) を格納し出力させることがで さる。
T MM 10からは mビットのデ一タ （第 1図に示す DOUT A又は DOUT B) が出力され、 当該 mビットのデ一夕が次段のロードデータ切替回路 50及びダウ ンカウンタ 20 a〜20 dに入力される。
具体的には、 第 3図に示すように、 タイミングデータ (第 3図に示す D<m— 1. . . 0» は、 そのまま 1相目のダウンカウンタ 20 aと 3相目のダウン力 ゥンタ 20 cにセットされるとともに、 同一のデータ （第 3図に示す D<m— 1. . . 0» がロードデータ切替回路 50のセレクタ 50 aを介して 2相目の ダウンカウンタ 20 bと 4相目のダウンカウンタ 20 dにセッ卜される。
各ダウンカウン夕 20 a〜20 dにセットされたタイミングデータは、 カウン 夕ロードイネ一ブル選択回路 30のロード信号によりロードされることで、 各ダ ゥンカウンタ 20 a〜 20 dで CLK信号に同期して 1ずつ減数される。
そして、 ダウンカウントされたタイミングデータが " 0" になると、 各ダウ ンカウンタ 20 a〜 20 dからパルス信号 （ "ALLゼロ"信号） が出力され、 ORゲート 23を介してタイミングデータ選択回路 60で選択される。 このパル ス信号が、 図示しないパターン発生器等にタイミング信号として入力される。 このように標準遅延モードでは、 第 4図の表に示すように、 TMM10のメモ リ領域 （第 2図に示すメモリでは nXm) がそのまま使用されてデータが格納， 出力されることになるので、 使用できるタイミングデータは mビット幅のデ一夕 が nセットとなる。
また、 ダウンカウンタ 20 a~20 dは、 mビットダウンカウンタが 4相使用 され、 最大のタイミング遅延は [SysCLK (2m_ 1) ， m= 1. . . m] とな る。
[長遅延モード]
次に、 TMM10のメモリ領域を分割してより遅延量の大きいデ一夕を使用す る長遅延モードの場合は、 モード信号を "H" に設定する。
アドレス選択回路 40は、 モード信号 "H" が入ると有効アドレスを 1/2 にして、 TMM10の 2個のアドレスをイネ一ブルする。 これにより、 指定した 2個のァドレス （第 1図に示す ADR A及び ADR B) に対して所望のタイミング データ （第 1図に示す mビットの WDT) を格納し出力させることができる。 これにより、 TMM10からは 2個のアドレスからそれぞれタイミングデータ が出力され （第 1図に示す DOUT A及び DOUT B) 、 2個の mビットのデ一タ が次段のロードデータ切替回路 50及びダウンカウンタ 20 a〜20 dに入力さ れる。
具体的には、 第 3図に示すように、 2個の mビットのタイミングデータのうち、 一方の mビットのデ一夕 （第 3図に示す Dく m_ 1. . . 0» がそのまま 1相 目のダウンカウンタ 20 aと 3相目のダウンカウンタ 20 cにセッ卜される。
2個の mピットのタイミングデータのうち、 もう一方の mビットのデータ （第 3図に示す D<2m_ l. . . m» は、 ロードデ一夕切替回路 50のセレクタ 50 aに入力され、 セレクタ 50 aを介して 2相目のダウンカウンタ 20 bと 4 相目のダウンカウンタ 20 dにセッ卜される。
そして、 各ダウンカウンタ 20 a〜20 dは、 第 3図に示すように、 モード信 号 " H" が入ることで、 1相目のダウンカウン夕 20 aの COが 2相目のダウ ンカウンタ 20 bの C Iに入力され、 同様に 3相目のダウンカウンタ 20 cの C 〇が 4相目のダウンカウンタ 20 dの C Iに入力され、 ダウンカウンタ 20 a, 20 b及びダウンカウンタ 20 c, 20 dがカスケードされる。
これにより、 2個のタイミングデータがデ一夕のビット幅方向につながれるこ とになり、 タイミングデ一夕は、 ビット幅が標準遅延モ一ドのビット幅 （mビッ ト） の 2倍 （2mビット） となる。
すなわち、 各ダウンカウン夕 20 a〜20 dにセットされたタイミングデ一夕 が力ゥンタロードィネーブル選択回路 30のロード信号によりロードされること で、 2個のタイミングデータがカスケ一ドされた 2個のダウンカウンタ 20 a, 20 b (又は 20 c, 20 d) でダウンカウントされる。 これにより、 標準遅延 モードの 2倍のビット幅で示される長遅延デー夕をカウントすることができる。 その後は、 標準遅延モードの場合と同様、 ダウンカウントされたタイミングデ 一夕が " 0" になると、 各ダウンカウン夕 20 a, 2 O b及び 20 c, 20 d からパルス信号 （ "A 1 1ゼロ" 信号） が出力され、 これが ANDゲート 25 a, 25 b及び ORゲート 24を介してタイミングデータ選択回路 60で選択さ れる。 このパルス信号が、 図示しないパターン発生器等にタイミング信号として 入力される。
このような長遅延モードでは、 第 4図の表に示すように、 TMM10のメモリ 領域を組み合わせた状態でデータが格納， 出力されることになるので （n/2 X 2 m) 、 使用できるタイミングデータは 2mビット幅のデータが nZ2セッ 卜となる。
また、 ダウンカウン夕 20 a〜20 dは、 2個のダウンカウン夕 20 a， 20 b (又は 20 c, 20 d) がカスケードされるので、 2mビットダウンカウンタ が 2相使用されることになり、 最大のタイミング遅延は [SysCLK (2M- 1) ， l≤M≤2m] となる。 以上のようにして本実施形態のタイミング発生回路では、 総ビット数 mXn の複数ビット （mビット） 出力メモリ （TMM10) へのアクセスとして、 複数 のアドレスを一つのァドレスでアクセスし、 メモリセル数の増減を必要とするこ となく、 切替可能なフレキシブルな構成をモード信号という最小限の制御信号 (モード信号は少なくとも一本） とセレクタ回路で切替可能とすることができ、 一つのメモリ構成 （mXn) で実質的に複数のメモリ構成を実現することがで さる。
これにより、 従来の I Cテスタ （半導体試験装置） と同様のメモリ構成の TS 数， タイミングエッジ最大遅延の TGを使用して、 従来と同様のデバイスを試験 できるだけでなく、 従来の TGでは不可能であったローコストなデバイス測定も 可能となる。
すなわち、 本実施形態の TGによれば、 複数種類の TS数， タイミング最大遅 延量を有する、 特性の異なる TGを一体的に共存させて、 従来と同様の回路規模 で複数種の TG回路を実現することができる。
また、 このように従来の TG回路をそのまま使用して回路規模の増加を大幅に 抑制しながら容易に異種 TGを混在させることができる本実施形態の TGでは、 あらゆる I Cテスタで容易に実現が可能となる。 このため、 顧客毎に機能の最適 化の実現をローコストで実現できるため、 特に口一エンド向け I Cテス夕におい て非常に有益な T Gとして提供することができる。
なお、 本実施形態では、 従来 TGと比較して （第 1 1図参照） 、 システムバス のデータビット幅を mビットから 2mビットにする必要があるが、 これはデ一夕 ビットが許容される範囲内で実現可能であり、 回路規模の増大とはならない。 ま た、 回路構成によりシステムバスのデータビット幅を mビット以上にすることが 困難な場合には、 TMM10へのタイミングデータの書き込みを、 システムバス インタ一フヱイスが二度書き込みにいけば良く、 本実施形態の TGを実施するこ とができる。 以上説明したように、 本実施形態に係るタイミング発生回路によれば、 TMM 1 0のメモリ領域をアドレス方向に分割して、 一のアドレスを指定して複数の夕 イミングデ一夕を出力させることができる。
そして、 この複数のタイミングデータをダウンカウン夕 2 0にカスケードに口 ードすることにより、 例えばビット幅が 2倍のタイミングデータで示される長遅 延のタイミングでパルス信号を出力させることができる。
これにより、 TMM 1 0の回路規模を増大させることなく、 最大遅延量を大き くすることができ、 I Cテスタに最適な最大遅延量を低コストで容易に得ること ができる。
[第二実施形態]
次に、 本発明のタイミング発生回路の第二実施形態について、 第 5図〜第 7図 を参照して説明する。
第 5図は、 本発明の第二実施形態に係るタイミング発生回路のタイミングメモ リにおける夕ィミングセット数の切替えを概念的に示す説明図である。
第 6図は、 本実施形態に係るタイミング発生回路のタイミングメモリの内部構 成を示す回路ブロック図である。
第 7図は、 本実施形態に係るタイミング発生回路のダウンカウンタの詳細を示 す回路ブロック図である。
これらの図に示す本実施形態の T Gは、 上述した第一実施形態の変更実施形態 であり、 第一実施形態の T Gが TMM 1 0のメモリ領域をアドレス方向で分割し て複数のタイミングデータをデータビット幅方向につなげていたのに対して （第 2図参照） 、 本実施形態では、 TMM 1 0のメモリ領域をデータビット幅方向で 分割することにより、 使用できるタイミングデータの T S数を増加できるように したものである。
すなわち、 本実施形態の T Gは、 T MM 1 0のメモリ領域の分割方向 （ァドレ ス方向かデータビット幅方向か） を除いては、 基本的に第一実施形態で示した T G及び半導体試験装置と同様の構成とすることができる。 従って、 同様の構成部 分については適宜同一符号を付して詳細な説明は省略する。
第 5図に示すように、 本実施形態では、 ロードデータ切替手段が、 切替により、 TMM 1 0のメモリ領域をデータビット幅方向で分割し、 分割されたメモリ領域 から出力される各タイミングデータのうち一のタイミングデータを選択してダウ ンカウン夕 2 0にロードする構成になっており、 これによつて、 TMM 1 0のメ モリ構成を変えることなく、 使用できるタイミングデータのセット数 （T S数） が増加できるようになつている。
具体的には、 本実施形態のロードデータ切替手段は、 第 6図に示すデータ分割 回路 7 0と、 第 7図に示すロードデータ切替回路 5 0、 及びタイミングデータ選 択回路 6 0 (図示省略） を備えて構成されている。
本実施形態の TMM 1 0は、 第 6図に示すように、 メモリ領域がデ一夕ビット 幅方向で 2分割され、 M S B側のメモリ 1 0 aと L S B側のメモリ 1 0 bとで構 成されている。 そして、 この 2分割された TMM 1 0の両メモリ 1 0 a , 1 0 b にデータ分割回路 7 0を介してデータが書き込まれ、 1個又は 2個のタイミング データが読み出されるようになつている。
データ分割回路 7 0は、 指定された TMM 1 0の一のァドレスに格納された夕 イミングデ一夕を複数のタイミングデータに分割し、 切替により、 分割された複 数のタイミングデ一夕を出力させ、 又は分割された複数の夕ィミングデー夕のう ち一のタイミングデータを出力させるようになつている。
本実施形態では、 データ分割回路 7 0は、 指定された 1個のアドレスに格納さ れる 1個のタイミングデータを N個 （Nは自然数） に分割して入力するとともに、 当該 N個に分割されたタイミングデータの一部又は全部を指定して出力させるよ うになつている。
ここで、 デ一夕ビット幅方向に分割して各分割データにアドレスを割り当てよ うとすると、 必要となるアドレスビット数は下記の式で示すようになる。
アドレス数： n = 2 x
必要ァドレスビット数： X =log2 n
本実施形態では、 データビット幅方向にデ一夕を 2分割しているので、 ァドレ ス値を 1ビット増加させることで対応できるようになる。 このように、 本実施形 態におけるアドレス値の M S B (第 6図に示す Adr< x— 1 >) は、 タイミング データが分割された場合に各データのァドレスを示す場合にだけ使用されるァド レスビットとなる。 このようなデータ分割回路 70によれば、 必要となる最大アドレス数に応じた ァドレスビット数を予め用意することで、 2分割以上の任意の分割数に対応する ことが可能となる。
具体的には、 デー夕分割回路 70は、 M S B側セレクタ 70 aと L S B側セレ クタ 70 bの 2個のセレクタを備えている。
MSB側セレクタ 70 aは、 モード信号の切替により、 指定された TMM10 の 1個のアドレス値の MSBが "H" ( "1" ) のときに、 当該アドレスの M SB側のメモリ 10 aを書き込みイネ一ブルにする。
L S B側セレクタ 70 bは、 アドレス値の MS Bが " L" ( "0" ) のとき に、 当該 L SB側のメモリ 10 bを書き込みイネ一ブルにする。
また、 デ一夕分割回路 70は、 セレクタ 71を備えている。
このセレクタ 71は、 モード信号の切替により、 TMM10に書き込まれる所 定のビット幅のタイミングデータ （第 6図では bm—：！〜 b 0の mビット） のう ち、 MSB側の半分のデータ （第 6図では bm_ l〜bm/2の m/2ビット） 又は L S B側の半分のデ一夕を (第 6図では bmZ2— l〜b 0の mZ2ビッ ト） を TMM10の MSB側のメモリ.10 aに書き込むようになつている。 まず、 2個のセレクタ 70 a, 7 O bは、 モード信号が " L" ( "0" ) の ときは、 指定されたアドレス （第 6図に示す Adr<x— 1. . . 0» の MSB の値 （第 6図に示す Adr<x— 1» に拘わらず、 両メモリ 10 a， 10 bの有 効アドレスをイネ一ブルする。
また、 セレクタ 71は、 モード信号が "L" ( "0" ) のときは、 1個の夕 イミングデータの MS B側半分のデータ （第 6図では bm_ l bmZSの m/ 2ビット） を TMMl 0の MSB側のメモリ 10 aに書き込む。 このとき、 LS B側半分のデータ (第 6図では bmZ2— l〜b 0の m/2ビット) は、 TMM 10の LSB側のメモリ 10 bに書き込まれる。
従って、 モード信号 "L" ( "0" ) の場合には、 丁 MM10は、 通常のビ ット幅 （第 6図では mビット） のデータ幅を持つ、 通常のアドレス数 （第 6図で は深さ X— 1 ) を持つ TMMとして機能する。 なお、 このモード "L" ( "0" ) の場合には、 アドレス値の MSB (第 6図では Adrく X— 1>) は無 視されて使用されないことになる。 一方、 モード信号が "H" ( " 1 " ) のときは、 2個のセレクタ 70 a, 7 O bが、 指定されたアドレス （第 6図に示す AdiKx— 1. . . 0» の MSB の値 （第 6図に示す Adr<x_ 1>) に応じてイネ一ブルする有効アドレスを切 り替える。
まず、 指定されたアドレスの MS Bが "H" ( "1" ) のときは、 MSB側 セレクタ 70 aを介して、 TMM10の当該ァドレスの MSB側メモリ 10 aが 書き込みイネ一ブル （WE) となる。
一方、 指定されたアドレス値の MSBが "L" ( "0" ) のときは、 LSB 側セレクタ 70 bを介して、 TMM10の当該アドレスの L SB側メモリ 10b が書き込みィネーブル （WE) となる。
そして、 セレクタ 71は、 モード信号が " H" ( "1" ) のときは、 1個の タイミングデー夕の L S B側半分のデー夕 （第 6図では b mZ 2—：！〜 b 0の m Z2ビット） を TMM 10の MSB側及び LSB側メモリ 10 a， 10 bに書き 込む。
従って、 モード信号 "H" ( "1" ) の場合には、 TMM10は、 通常の半 分のビット幅 （第 6図では m/2ビット） のデ一夕幅を持つ、 通常の 2倍のアド レス数 （第 6図では深さ 2 X— 2) を持つ TMMとして機能する。 なお、 このモ —ド "H" ( "1" ) では、 MSB側半分のデータ （第 6図では bm— l〜b m/2の m/2ビット） は無視されて使用されないことになる。
口一ドデータ切替回路 50は、 切替により、 TMM10から分割された複数の タイミングデー夕が出力されるときには当該複数のタイミングデー夕をカスケ一 ドした複数のダウンカウンタ 20にロードするとともに、 TMM10から分割さ れた一のタィミングデータが出力されるときには当該一のタイミングデー夕をそ のまま一のダウンカウンタ 20に口一ドすることにより、 分割された複数又は一 のタイミングデータで示される一のタイミングのパルス信号を出力させるように なっている。
具体的には、 ロード切替回路 50は、 デ一夕分割回路 70に入力されるのと同 じモード信号の切替により、 N個 （2個） に分割された各タイミングデ一夕を対 応する N個 （2個） のダウンカウン夕 20 a〜20 nにロードすることにより、 一アドレスにっき N個 （2個） のタイミングデ一夕で示されるタイミングのパル ス信号を出力させるようになつている。
本実施形態では、 第一実施形態の場合と同様に、 TMM10から出力される夕 イミングデータがセットされる mビッ卜のダウンカウンタ 20が任意の N相備え られており （ダウンカウンタ 20 a〜20 n) 、 ロード切替回路 50は、 この任 意の N相の mビットダウンカウン夕 20 a〜20 nに、 TMM10からの分割し て出力されるタイミングデータ （第 7図に示す DOUT MS Bと DOUT L S B) のうち、 MSB側 （第 7図に示す DOUT MSB) をダウンカウンタ 20の データ入力に接続する。
具体的には、 MODEが立っていないとき、 すなわちモード信号 "L" ( "0" ) のときは、 TMM10のタイミングデ一夕の有効ビットは通常のビ ット幅 （mビット） なので、 ロード切替回路 50は MSB側のタイミングデータ (第 7図に示す DOUT MSB) をダウンカウンタ 20 a〜20 nにセットする。 このとき、 L SB側のタイミングデータ （第 7図に示す DOUT L S B) はその ままダウンカウン夕 20 a〜20 nにセットされる。 これにより、 ダウンカウン タ 20 a〜20 nでは mビットのタイミングデータで示されるタイミングがダウ ンカウントされることになる。
一方、 MODEが立っているとき、 すなわちモード信号 "H" ( "1" ) のと きは、 タイミングデ一夕の有効ビットは半分 （mZ2ビット） となるので、 ロー ド切替回路 50のセレクタ入力は "L" レベルにする。 これにより、 ダウン力 ゥンタ 20にセットされるデ一夕は L SB側のタイミングデータ （第 7図に示す DOUT L S B) だけになり、 有効ビット数は mZ 2となり、 mZ 2ビットの夕 ィミングデータで示されるタイミングがダウンカウントされることになる。
ダウンカウンタ 20 a〜 2 Onの次段には、 第一実施形態と同様の〇 Rゲート 23が備えられ、 さらに次段には図示しないタイミングデータ選択回路 60が備 えられる。 これらは第一実施形態と同様に動作するものであり、 詳細な説明は省 略する。
なお、 本実施形態では、 第 7図に示すように、 mビットダウンカウンタはモー ド信号の切替に拘わらず接続構成は不変となっているが、 これを、 第一実施形態 で示したカスケードに接続切替可能な構成とすることも勿論可能である。
その場合には、 モード信号 "H" ( "1" ) のときに有効データビット数が m/ 2となるように、 m/ 2ビッ 1、のダウンカウンタ 2 0 a〜0 nで第 3図で示 した構成となるように予めカウンタを組んでおく。 これにより、 MODE= 0で は （第 3図と同様に） m/ 2ビットのダウンカウン夕 2 0 a〜2 O nを 2つカス ケード接続となるようにセレクタを組み （第 3図のセレクタ 5 0 a〜 5 0 c参 照） 、 N相 mビットダウンカウンタとし、 MODE= 1では 2 N相 mZ 2ビット ダウンカウン夕として動作させることができる。
このようなカウンタ構成にすると、 MODE= 1のときはテストレートに対し てその 2 N倍のタイミングエッジ出力を可能にできる利点がある。 以上のような構成からなる本実施形態のタイミング発生回路によれば、 TMM 1 0のメモリ領域をデータのビット幅方向に分割することができ、 一のタイミン グデ一夕から複数のタイミングデ一夕を出力させることができる。
そして、 この複数のタイミングデ一夕の中から一のタイミングデータを選択す ることにより、 タイミングデータの遅延量は少なくなるが、 T S数を増加するこ とができる。 例えばアドレス深さが 2倍のデータセット数のタイミングデ一タを 出力させることができる。
これにより、 TMM 1 0の回路構成を変えることなく、 タイミングセット数を 増加させることができ、 各 I Cテスタに最適なタイミングセット数を備えたタイ ミング発生回路を低コストで容易に得ることができる。 以上、 本発明のタイミング発生回路について、 好ましい実施形態を示して説明 したが、 本発明に係るタイミング発生回路は、 上述した実施形態にのみ限定され るものではなく、 本発明の範囲で種々の変更実施が可能であることは言うまでも ない。
例えば、 上述した第一及び第二実施形態では、 TMMのメモリ領域を均等に 2 分割する例を示したが、 メモリ領域の分割は均等でなくても良く、 また、 分割数 も 2分割には限られない。
第 8図に示すように、 TMM 1 0のメモリ領域をデ一タビット幅方向に分割す る場合に、 分割するビット数を不均等にすることもできる。
第 8図 （ a ) では、 Adr ： 0〜Adr ： n / 2— 1では m— 1ビットのタイミン グデータ遅延が記憶可能で、 Adi'： n / 2〜Adr： n _ 1では 1ビット分のみの 遅延が記憶できる。
同様に、 第 8図 （b ) の場合は、 Adr： 0〜Adr : n / 2— 1では 2ビットの 夕イミングデータ遅延が記憶可能で、 Adr： n / 2〜Adr： n— 1では m— 2ビ ット分の遅延が記憶できる。
また、 第 9図に示すように、 タイミングデータをビット幅方向で 4分割するこ ともでき、 この場合には、 タイミング遅延を示すビット数は mZ 4となるが、 ァ ドレス数 （T S数） は 4 nとなる。 この場合、 アドレスビット数として 2ビット 増加させれば良い。
このように、 本発明の TMMは、 設定可能なタイミング遅延の最大値と T S数 を任意に異ならせることができる。 従って、 1ビットずつ切替を可能にすれば、 n X mの総ビット数で構成される面積が一定ならば、 仮想したメモリの形は自 由に設定， 変更できるようになる。
当然のことであるが、 上述した第一及び第二実施形態を組み合わせることで、 ァドレス方向とデータビット幅方向の双方向でのメモリ領域の分割を共存させる ことも可能であり、 この場合にも、 2ビットのモード信号により切替可能となる。 例えば、 以下のようにモード信号を設定することができる。
①モード信号 0 0 ：通常モード （従来と同様）
②モード信号 0 1 ：データ遅延増加モード （第一実施形態）
③モード信号 1 0 ： T S数増加モード （第二実施形態） 産業上の利用可能性
以上説明したように、 本発明のタイミング発生回路によれば、 タイミングデ一 夕を格納したタイミングメモリの構成を変えることなく、 最大遅延量を大きくし たり、 タイミングセット数を増加させることができる。 '
これにより、 一種類のハ一ドウヱァ構成により複数種類の T Gを実現すること ができ、 ローコストなデバイス測定が可能となるタイミング発生回路と半導体試 験装置を提供することができる。

Claims

請 求 の 範 囲
1 . 所定のタイミングデ一夕を格納したタイミングメモリと、
前記タイミングメモリから出力されるタイミングデータをロードし、 当該タイ ミングデータが示すタイミングでパルス信号を出力するカウンタと、 を備えたタ イミング発生回路であって、
前記タイミングメモリのメモり領域を分割し、 分割されたメモリ領域から出力 される一又は複数のタイミングデータを選択し、 選択された一又は複数の夕イミ ングデー夕を前記カウンタにロードすることにより当該一又は複数のタイミング データで示される一のタイミングのパルス信号を出力させるロードデータ切替手 段を備えることを特徴とするタイミング発生回路。
2 . 前記ロードデータ切替手段が、
切替により、 前記タイミングメモリのメモリ領域をアドレス方向で分割し、 分 割されたメモリ領域から出力される複数の各タイミングデータをデータビット幅 方向につなげて一の夕ィミングデータとして前記カウン夕にロードする請求の範 囲第 1項記載のタイミング発生回路。
3 . 前記ロードデータ切替手段が、
切替により、 前記タイミングメモリの一又は複数のアドレスを指定し、 該当す る一又は複数の各アドレスに格納された一又は複数のタイミングデータを出力さ せるアドレス選択回路と、
切替により、 前記タイミングメモリから一のタイミングデータが出力されると きには当該一のタイミングデータをそのまま一のカウンタにロードするとともに、 前記タイミングメモリから複数のタイミングデ一夕が出力されるときには当該複 数のタイミングデ一夕をカスケードした複数の力ゥン夕にロードすることにより、 前記一又は複数のタイミングデ一夕で示される一のタイミングのパルス信号を出 力させる口一ドデ一夕切替回路と、 を備える請求の範囲第 1項又は第 2項記載の タイミング発生回路。
4 . 前記アドレス選択回路が、 切替により、 指定された 1個のアドレスを分割す ることにより N個 （Nは自然数） のアドレスを指定し、 前記タイミングメモリか ら N個のタイミングデータを出力させ、
前記ロード切替回路が、 切替により、 前記 N個のタイミングデータをカスケ一 ドした N個のカウンタにロードすることにより、 N個のタイミングデ一夕で示さ れる 1個のタイミングのパルス信号を出力させる請求の範囲第 3項記載のタイミ ング発生回路。
5 . 前記ロードデータ切替手段が、
切替により、 前記タイミングメモリのメモリ領域をデータビット幅方向で分割 し、 分割されたメモリ領域から出力される各タイミングデータのうち一の夕イミ ングデー夕を選択して前記力ゥン夕にロードする請求の範囲第 1項記載の夕ィミ ング発生回路。
6 . 前記ロードデータ切替手段が、
指定された前記タイミングメモリの一のァドレスに格納されたタイミングデ一 夕を複数のタイミングデータに分割し、 切替により、 分割された複数のタイミン グデータを出力させ、 又は分割された複数のタイミングデータのうち一の夕イミ ングデータを出力させるデータ分割回路と、
切替により、 前記タイミングメモリから分割された複数のタイミングデータが 出力されるときには当該複数のタイミングデータをカスケードした複数のカウン 夕にロードするとともに、 前記タイミングメモリから分割された一のタイミング データが出力されるときには当該一のタイミングデ一夕をそのまま一のカウンタ に口一ドすることにより、 前記分割された複数又は一のタイミングデー夕で示さ れる一のタイミングのパルス信号を出力させるロードデータ切替回路と、 を備え る請求の範囲第 1項又は第 5項記載のタイミング発生回路。
7 . 前記データ分割回路が、 指定された 1個のアドレスに格納される 1個のタイ ミングデ一夕を N個に分割して入力するとともに、 当該 N個に分割された夕イミ ングデータの一部又は全部を指定して出力させ、 前記口一ド切替回路が、 前記 N個に分割された各タイミングデ一夕を対応する N個のカウン夕にロードすることにより、 一アドレスにっき N個のタイミングデ 一夕で示されるタイミングのパルス信号を出力させる請求の範囲第 6項記載の夕 イミング発生回路。
8 . 試験対象となる被試験デバイスに所定の試験パターン信号を入力し、 この被 試験デバイスから出力される応答出力信号を所定の期待値パターン信号と比較す ることにより、 当該被試験デバィスの良否を判定する半導体試験装置であつて、 前記試験パターン信号の基準ク口ック信号を所定時間遅延させた遅延クロック 信号として出力するタイミング発生回路を備え、
この夕イミング発生回路が、 請求の範囲第 1項〜第 7項のいずれかに記載のタ ィミング発生回路であることを特徴とする半導体試験装置。
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