JP3119388B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JP3119388B2 JP3119388B2 JP04098013A JP9801392A JP3119388B2 JP 3119388 B2 JP3119388 B2 JP 3119388B2 JP 04098013 A JP04098013 A JP 04098013A JP 9801392 A JP9801392 A JP 9801392A JP 3119388 B2 JP3119388 B2 JP 3119388B2
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- Japan
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- pattern
- data
- timing
- memory
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Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路（以下
ＩＣと称す）を試験するＩＣ試験装置に関する。
ＩＣと称す）を試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】図３に従来のＩＣ試験装置の概略の構成
を示す。図中１１はパターン発生器を示す。パターン発
生器１１はコントロールテーブルメモリ１１Ａとパター
ンデータメモリ１１Ｂとによって構成される。パターン
データメモリ１１Ｂはレート発生器１２から出力される
レートクロックがパターン発生器１１に入力される毎に
パターンデータＰａ、Ｐｂを出力する。パターンデータ
Ｐａは波形フォーマッタ１４に与えられる。波形フォー
マッタ１４にはクロック発生器１３からタイミングクロ
ックＴａが与えられ、このタイミングクロックＴａとパ
ターンデータによって立上りと立下り及びそのタイミン
グが規定されたパターン信号を生成する。このパターン
信号はドライバＤＲ群を通じて被試験ＩＣ１６に与えら
れる。
を示す。図中１１はパターン発生器を示す。パターン発
生器１１はコントロールテーブルメモリ１１Ａとパター
ンデータメモリ１１Ｂとによって構成される。パターン
データメモリ１１Ｂはレート発生器１２から出力される
レートクロックがパターン発生器１１に入力される毎に
パターンデータＰａ、Ｐｂを出力する。パターンデータ
Ｐａは波形フォーマッタ１４に与えられる。波形フォー
マッタ１４にはクロック発生器１３からタイミングクロ
ックＴａが与えられ、このタイミングクロックＴａとパ
ターンデータによって立上りと立下り及びそのタイミン
グが規定されたパターン信号を生成する。このパターン
信号はドライバＤＲ群を通じて被試験ＩＣ１６に与えら
れる。
【０００３】被試験ＩＣ１６の応答出力信号は電圧比較
器群ＣＰでそれぞれ正規の論理レベルを持っているか否
かが判定され、その判定結果を論理比較器１５に入力す
る。論理比較器１５ではクロック発生器１３から与えら
れるクロックＴｂのタイミングで被試験ＩＣ１６の応答
出力の論理値を読込み、その論理値とパターン発生器１
１から与えられる期待値パターンデータＰｂとを比較
し、不一致の発生を検出して被試験ＩＣ１６の不良個所
を判定する。
器群ＣＰでそれぞれ正規の論理レベルを持っているか否
かが判定され、その判定結果を論理比較器１５に入力す
る。論理比較器１５ではクロック発生器１３から与えら
れるクロックＴｂのタイミングで被試験ＩＣ１６の応答
出力の論理値を読込み、その論理値とパターン発生器１
１から与えられる期待値パターンデータＰｂとを比較
し、不一致の発生を検出して被試験ＩＣ１６の不良個所
を判定する。
【０００４】上述したように従来のＩＣ試験装置はクロ
ック発生器１３から出力されるタイミングクロックＴａ
の位相によって被試験ＩＣ１６に与えるパターン信号の
立上り及び立下りのタイミング（位相）及び論理比較器
１５の論理値の読込みのタイミングが規定される。波形
フォーマッタ１４の動作を図４を用いて説明する。図４
Ａはテストサイクルを規定するクロックを示す。このク
ロックによってテストサイクルが規定される。図４Ｂは
パターン発生器１１から出力されるパターンデータを示
す。図４Ｃ及びＤはクロック発生器１３から波形フォー
マッタ１４に与えられるタイミングクロックＴａを示
す。このタイミングクロックＴａは２相のクロックＡＴ
ａとＢＴａとによって構成される。波形フォーマッタ１
４はこの例ではＲＺ波形（リターンゼロ波形）を発生さ
せるモードで動作させた場合を示す。つまりクロックＡ
Ｔａにより波形の立上りを規定し、クロックＢＴａによ
り波形の立下りを規定する。パターンデータが「１」の
とき、被試験ＩＣ１６に与えるパターン波形は「１」論
理に立上り、クロックＢＴａで立下る。パターンデータ
が「０」のときはクロックＡＴａが与えられてもパター
ン波形は生成されない。
ック発生器１３から出力されるタイミングクロックＴａ
の位相によって被試験ＩＣ１６に与えるパターン信号の
立上り及び立下りのタイミング（位相）及び論理比較器
１５の論理値の読込みのタイミングが規定される。波形
フォーマッタ１４の動作を図４を用いて説明する。図４
Ａはテストサイクルを規定するクロックを示す。このク
ロックによってテストサイクルが規定される。図４Ｂは
パターン発生器１１から出力されるパターンデータを示
す。図４Ｃ及びＤはクロック発生器１３から波形フォー
マッタ１４に与えられるタイミングクロックＴａを示
す。このタイミングクロックＴａは２相のクロックＡＴ
ａとＢＴａとによって構成される。波形フォーマッタ１
４はこの例ではＲＺ波形（リターンゼロ波形）を発生さ
せるモードで動作させた場合を示す。つまりクロックＡ
Ｔａにより波形の立上りを規定し、クロックＢＴａによ
り波形の立下りを規定する。パターンデータが「１」の
とき、被試験ＩＣ１６に与えるパターン波形は「１」論
理に立上り、クロックＢＴａで立下る。パターンデータ
が「０」のときはクロックＡＴａが与えられてもパター
ン波形は生成されない。
【０００５】ここでクロックＡＴａとＢＴａは各テスト
サイクル毎に遅延時間ｔ1 、ｔ2 、ｔ3 …が与えられ、
この遅延時間ｔ1 、ｔ2 、ｔ3 …により各テストサイク
ルの任意の位相位置でパターン波形を生成するように制
御される。この遅延時間ｔ1、ｔ2 、ｔ3 …はレート発
生器１２から与えられる位相制御データと、パターン発
生器１１に設けたコントロールテーブルメモリ１１Ａか
ら出力されるタイミングセットデータとによって制御さ
れる。
サイクル毎に遅延時間ｔ1 、ｔ2 、ｔ3 …が与えられ、
この遅延時間ｔ1 、ｔ2 、ｔ3 …により各テストサイク
ルの任意の位相位置でパターン波形を生成するように制
御される。この遅延時間ｔ1、ｔ2 、ｔ3 …はレート発
生器１２から与えられる位相制御データと、パターン発
生器１１に設けたコントロールテーブルメモリ１１Ａか
ら出力されるタイミングセットデータとによって制御さ
れる。
【０００６】コントロールテーブルメモリ１１Ａとパタ
ーンデータメモリ１１Ｂは共通のアドレスによってアク
セスされる。各アドレスには被試験ＩＣ１６の各端子に
与えるパターン信号のパターンデータと、そのパターン
データで決まる論理波形の立上りのタイミング及び立下
りのタイミングを規定するための遅延時間が組になって
記憶される。
ーンデータメモリ１１Ｂは共通のアドレスによってアク
セスされる。各アドレスには被試験ＩＣ１６の各端子に
与えるパターン信号のパターンデータと、そのパターン
データで決まる論理波形の立上りのタイミング及び立下
りのタイミングを規定するための遅延時間が組になって
記憶される。
【０００７】パターンデータはパターンデータメモリ１
１Ｂから読出されて波形フォーマッタ１４と論理比較器
１５に与えられるが、各端子に与えるパターン信号の遅
延時間を規定するタイミングセットデータはコントロー
ルテーブルメモリ１１Ａから読出されてレート発生器１
２に与えられる。レート発生器１２では全端子分のタイ
ミングセットデータを遅延時間に対応する位相制御デー
タに変換し、この位相制御データをクロック発生器１３
に与え、タイミングクロックＡＴａとＢＴａを発生させ
る。
１Ｂから読出されて波形フォーマッタ１４と論理比較器
１５に与えられるが、各端子に与えるパターン信号の遅
延時間を規定するタイミングセットデータはコントロー
ルテーブルメモリ１１Ａから読出されてレート発生器１
２に与えられる。レート発生器１２では全端子分のタイ
ミングセットデータを遅延時間に対応する位相制御デー
タに変換し、この位相制御データをクロック発生器１３
に与え、タイミングクロックＡＴａとＢＴａを発生させ
る。
【０００８】レート発生器１２から位相制御データが出
力される毎にレートクロックが出力され、このレートク
ロックがコントロールテーブルメモリ１１Ａに与えられ
る。コントロールテーブルメモリ１１Ａはレートクロッ
クが与えられることにより次にアクセスすべきアドレス
を前回読出したデータから演算により算出し、そのアド
レスをアクセスしてパターンデータとタイミングセット
データとを読出す。この繰返しによってパターン信号及
び期待値パターン信号の発生が続けられる。
力される毎にレートクロックが出力され、このレートク
ロックがコントロールテーブルメモリ１１Ａに与えられ
る。コントロールテーブルメモリ１１Ａはレートクロッ
クが与えられることにより次にアクセスすべきアドレス
を前回読出したデータから演算により算出し、そのアド
レスをアクセスしてパターンデータとタイミングセット
データとを読出す。この繰返しによってパターン信号及
び期待値パターン信号の発生が続けられる。
【０００９】
【発明が解決しようとする課題】パターン発生器１１は
レート発生器１２が位相制御データを出力する毎に次に
アクセスすべきアドレスを算出し、タイミングセットデ
ータとパターンデータとを読出す動作を繰返す。この結
果、パターンデータに変更がなく位相制御データだけを
順次変更する場合でもコントロールテーブルメモリ１１
Ａ及びパターンデータメモリ１１Ｂに各タイミングセッ
トデータとパターンデータの組合せを記憶しておく必要
がある。このためにコントロールテーブルとメモリ１１
Ａ及びパターンデータメモリ１１Ｂを構成するメモリ容
量が大きくなってしまう欠点がある。
レート発生器１２が位相制御データを出力する毎に次に
アクセスすべきアドレスを算出し、タイミングセットデ
ータとパターンデータとを読出す動作を繰返す。この結
果、パターンデータに変更がなく位相制御データだけを
順次変更する場合でもコントロールテーブルメモリ１１
Ａ及びパターンデータメモリ１１Ｂに各タイミングセッ
トデータとパターンデータの組合せを記憶しておく必要
がある。このためにコントロールテーブルとメモリ１１
Ａ及びパターンデータメモリ１１Ｂを構成するメモリ容
量が大きくなってしまう欠点がある。
【００１０】また、タイミングセットデータとパターン
データの組合せを多岐にわたって選択できるように構成
しようとすると、各タイミングセットデータとパターン
データとの組合せ毎にメモリに記憶しなければならない
から、この点でもコントロールテーブルメモリ１１Ａ及
びパターンデータメモリ１１Ｂの容量が大きくなってし
まう不都合がある。
データの組合せを多岐にわたって選択できるように構成
しようとすると、各タイミングセットデータとパターン
データとの組合せ毎にメモリに記憶しなければならない
から、この点でもコントロールテーブルメモリ１１Ａ及
びパターンデータメモリ１１Ｂの容量が大きくなってし
まう不都合がある。
【００１１】この発明の目的はコントロールテーブルメ
モリ１１Ａ及びパターンデータメモリ１１Ｂを構成する
メモリ容量を小さくすることができ、然もパターンデー
タとタイミングデータとの組合せを多岐にわたって選択
することができるＩＣ試験装置を提供しようとするもの
である。
モリ１１Ａ及びパターンデータメモリ１１Ｂを構成する
メモリ容量を小さくすることができ、然もパターンデー
タとタイミングデータとの組合せを多岐にわたって選択
することができるＩＣ試験装置を提供しようとするもの
である。
【００１２】
【課題を解決するための手段】この発明では、タイミン
グセットデータをコントロールテーブルメモリ１１Ａと
は別に設けたタイミングシーケンスメモリに記憶させる
と共に、コントロールテーブルメモリ１１Ａに同一パタ
ーンの繰返し回数を記憶させる。更にこの同一パターン
の繰返し回数Ｎが読出されたとき、この繰返し回数Ｎを
分周比として動作する可変分周器を設ける。この可変分
周器によりレート発生器から出力されるレートクロック
を分周してパターン発生器１１に与える。またタイミン
グシーケンスメモリにはレートクロックを直接与える。
グセットデータをコントロールテーブルメモリ１１Ａと
は別に設けたタイミングシーケンスメモリに記憶させる
と共に、コントロールテーブルメモリ１１Ａに同一パタ
ーンの繰返し回数を記憶させる。更にこの同一パターン
の繰返し回数Ｎが読出されたとき、この繰返し回数Ｎを
分周比として動作する可変分周器を設ける。この可変分
周器によりレート発生器から出力されるレートクロック
を分周してパターン発生器１１に与える。またタイミン
グシーケンスメモリにはレートクロックを直接与える。
【００１３】従ってこの発明によればタイミングセット
データはタイミングシーケンスメモリからレートクロッ
クに同期して１対１に対応して読出される。これに対し
同一パターンを連続して発生させる場合は、その連続回
数Ｎが分周器にセットされる。この結果分周器はレート
クロックを１／Ｎに分周してパターン発生器に与えるか
ら、パターン発生器はレートクロックがＮ個出力される
間、同一のパターンを出力し続ける。この間タイミング
シーケンスメモリは任意のタイミングセットデータをレ
ートクロックに同期してＮ個分出力することができる。
データはタイミングシーケンスメモリからレートクロッ
クに同期して１対１に対応して読出される。これに対し
同一パターンを連続して発生させる場合は、その連続回
数Ｎが分周器にセットされる。この結果分周器はレート
クロックを１／Ｎに分周してパターン発生器に与えるか
ら、パターン発生器はレートクロックがＮ個出力される
間、同一のパターンを出力し続ける。この間タイミング
シーケンスメモリは任意のタイミングセットデータをレ
ートクロックに同期してＮ個分出力することができる。
【００１４】
【実施例】図１にこの発明の一実施例を示す。図１にお
いて図３と対応する部分には同一符号を付して示す。こ
の発明においてはレート発生器１２とパターン発生器１
１との間に可変分周器１７を設ける。この可変分周器１
７は例えばプリセットカウンタによって構成することが
できる。プリセット端子Ｐにはコントロールテーブルメ
モリ１１Ａから同一パターンの繰返回数Ｎが与えられ
る。プリセット端子Ｐに同一パターンの繰返回数Ｎが与
えられることにより、Ｎの値がプリセットされ、可変分
周器１７は１／Ｎ分周器（Ｎ進カウンタ）として動作す
る。
いて図３と対応する部分には同一符号を付して示す。こ
の発明においてはレート発生器１２とパターン発生器１
１との間に可変分周器１７を設ける。この可変分周器１
７は例えばプリセットカウンタによって構成することが
できる。プリセット端子Ｐにはコントロールテーブルメ
モリ１１Ａから同一パターンの繰返回数Ｎが与えられ
る。プリセット端子Ｐに同一パターンの繰返回数Ｎが与
えられることにより、Ｎの値がプリセットされ、可変分
周器１７は１／Ｎ分周器（Ｎ進カウンタ）として動作す
る。
【００１５】可変分周器１７のクロック入力端子ＣＫに
はレート発生器１２から出力される位相制御データに含
まれる１ビットのレートクロックが与えられる。このレ
ートクロックを計数し、Ｎ＋１個目で次の同一パターン
繰返回数Ｎを取込み、Ｎの値をプリセットする。分周比
に対応するＮの値はコントロールテーブルメモリ１１Ａ
から読出される。つまり同一パターンを繰返し出力する
パターンデータを格納したアドレスと同一アドレスのコ
ントロールテーブルメモリ１１Ａに繰返回数Ｎの値と、
そのとき出力すべきタイミングセットデータを記憶した
タイミングシーケンスメモリ１９のアドレスとが記憶さ
れる。コントロールテーブルメモリ１１Ａから読出され
るアドレスはアドレスカウンタ１８にストアされる。ア
ドレスカウンタ１８のクロック入力端子ＣＫにはレート
発生器１２から出力されるレートクロックが与えられ
る。
はレート発生器１２から出力される位相制御データに含
まれる１ビットのレートクロックが与えられる。このレ
ートクロックを計数し、Ｎ＋１個目で次の同一パターン
繰返回数Ｎを取込み、Ｎの値をプリセットする。分周比
に対応するＮの値はコントロールテーブルメモリ１１Ａ
から読出される。つまり同一パターンを繰返し出力する
パターンデータを格納したアドレスと同一アドレスのコ
ントロールテーブルメモリ１１Ａに繰返回数Ｎの値と、
そのとき出力すべきタイミングセットデータを記憶した
タイミングシーケンスメモリ１９のアドレスとが記憶さ
れる。コントロールテーブルメモリ１１Ａから読出され
るアドレスはアドレスカウンタ１８にストアされる。ア
ドレスカウンタ１８のクロック入力端子ＣＫにはレート
発生器１２から出力されるレートクロックが与えられ
る。
【００１６】アドレスカウンタ１８の計数値はアドレス
信号としてタイミングシーケンスメモリ１９に与えられ
る。タイミングシーケンスメモリ１９にはタイミングセ
ットデータが記憶される。コントロールテーブルメモリ
１１Ａから出力されるアドレス信号はアドレスカウンタ
１８にストアされ、そのアドレス信号がタイミングシー
ケンスメモリ１９に与えられ、そのアドレスに記憶され
たタイミングセットデータを読出す。
信号としてタイミングシーケンスメモリ１９に与えられ
る。タイミングシーケンスメモリ１９にはタイミングセ
ットデータが記憶される。コントロールテーブルメモリ
１１Ａから出力されるアドレス信号はアドレスカウンタ
１８にストアされ、そのアドレス信号がタイミングシー
ケンスメモリ１９に与えられ、そのアドレスに記憶され
たタイミングセットデータを読出す。
【００１７】タイミングシーケンスメモリ１９から読出
されたタイミングセットデータはレート発生器１２とク
ロック発生器１３に与えられる。レート発生器１２はタ
イミングシーケンスメモリ１９から読出されたタイミン
グセットデータを位相制御データに変換し、クロック発
生器１３に位相制御データを与える。これと共に可変分
周器１７及びアドレスカウンタ１８に位相制御データに
含まれるレートクロックを与える。
されたタイミングセットデータはレート発生器１２とク
ロック発生器１３に与えられる。レート発生器１２はタ
イミングシーケンスメモリ１９から読出されたタイミン
グセットデータを位相制御データに変換し、クロック発
生器１３に位相制御データを与える。これと共に可変分
周器１７及びアドレスカウンタ１８に位相制御データに
含まれるレートクロックを与える。
【００１８】クロック発生器１３は位相制御データに従
って図２に示すようにレートクロックから所定の時間遅
延した位相位置にタイミングクロックＡＴａ及びＢＴａ
を出力し、波形フォーマッタ１４に与える。アドレスカ
ウンタ１８はレートクロックが与えられることによりア
ドレスを＋１し、タイミングシーケンスメモリ１９の次
のアドレスに書込まれているタイミングセットデータを
読出す。このタイミングセットデータはレート発生器１
２に与えられ位相制御データに変換される。
って図２に示すようにレートクロックから所定の時間遅
延した位相位置にタイミングクロックＡＴａ及びＢＴａ
を出力し、波形フォーマッタ１４に与える。アドレスカ
ウンタ１８はレートクロックが与えられることによりア
ドレスを＋１し、タイミングシーケンスメモリ１９の次
のアドレスに書込まれているタイミングセットデータを
読出す。このタイミングセットデータはレート発生器１
２に与えられ位相制御データに変換される。
【００１９】このようにしてレートクロックが可変分周
器１７に与えたＮの値と等しい数だけ可変分周器１７に
与えられるまではパターン発生器１１の状態は固定され
ており変化しない。従って可変分周器１７にＮ個のレー
トクロックが与えられるまでの間はパターンデータは同
一のパターンデータが出力され続ける。図２にこの動作
の一例を示す。図２の例ではＮ＝４の場合を示す。可変
分周器１７に５個目のレートクロックが与えられたとき
可変分周器１７は分周信号を出力し、その分周信号によ
りパターン発生器１１の状態及び可変分周器１７の分周
数Ｎが更新される。この更新動作は従来と同様にコント
ロールテーブルメモリ１１Ａから読出される各種のデー
タを演算して次にアクセスするコントロールテーブルメ
モリ１１Ａ及びパターンデータメモリ１１Ｂのアドレス
が決定され、そのアドレスから可変分周器１７に与える
分周数Ｎとパターンデータが読出される。
器１７に与えたＮの値と等しい数だけ可変分周器１７に
与えられるまではパターン発生器１１の状態は固定され
ており変化しない。従って可変分周器１７にＮ個のレー
トクロックが与えられるまでの間はパターンデータは同
一のパターンデータが出力され続ける。図２にこの動作
の一例を示す。図２の例ではＮ＝４の場合を示す。可変
分周器１７に５個目のレートクロックが与えられたとき
可変分周器１７は分周信号を出力し、その分周信号によ
りパターン発生器１１の状態及び可変分周器１７の分周
数Ｎが更新される。この更新動作は従来と同様にコント
ロールテーブルメモリ１１Ａから読出される各種のデー
タを演算して次にアクセスするコントロールテーブルメ
モリ１１Ａ及びパターンデータメモリ１１Ｂのアドレス
が決定され、そのアドレスから可変分周器１７に与える
分周数Ｎとパターンデータが読出される。
【００２０】
【発明の効果】以上説明したように、この発明によれば
パターンデータメモリ１１Ｂから読出される一つのパタ
ーンデータに対し、可変分周器１７に与えた分周数Ｎの
回数だけタイミングシーケンスメモリ１９から異なるタ
イミングセットデータを読出すことができる。このタイ
ミングセットデータはコントロールテーブルメモリ１１
Ａから与えられるアドレスからＮ個分を予め試験の項目
に適したタイミングの変化となるように規定しておくこ
とにより、一つのパターンで予定される全てのタイミン
グの試験を行なうことができる。この結果コントロール
テーブルメモリ１１Ａ及びパターンデータメモリ１１Ｂ
に用意するタイミング制御に関するデータとパターンデ
ータの数を少なくすることができるからコントロールテ
ーブルメモリ１１Ａとパターンデータメモリ１１Ｂの容
量を小さくすることができる。
パターンデータメモリ１１Ｂから読出される一つのパタ
ーンデータに対し、可変分周器１７に与えた分周数Ｎの
回数だけタイミングシーケンスメモリ１９から異なるタ
イミングセットデータを読出すことができる。このタイ
ミングセットデータはコントロールテーブルメモリ１１
Ａから与えられるアドレスからＮ個分を予め試験の項目
に適したタイミングの変化となるように規定しておくこ
とにより、一つのパターンで予定される全てのタイミン
グの試験を行なうことができる。この結果コントロール
テーブルメモリ１１Ａ及びパターンデータメモリ１１Ｂ
に用意するタイミング制御に関するデータとパターンデ
ータの数を少なくすることができるからコントロールテ
ーブルメモリ１１Ａとパターンデータメモリ１１Ｂの容
量を小さくすることができる。
【００２１】またパターンデータとタイミングセットデ
ータを別のメモリから読出して組合せる構成としたから
パターンデータとタイミングセットデータの組合せの数
を多くすることができる。よってタイミングセットデー
タとパターンデータとの組合せをコントロールテーブル
メモリ１１Ａ及びパターンデータメモリ１１Ｂの容量を
大きくすることなく、多岐にわたって得ることができる
利点が得られる。
ータを別のメモリから読出して組合せる構成としたから
パターンデータとタイミングセットデータの組合せの数
を多くすることができる。よってタイミングセットデー
タとパターンデータとの組合せをコントロールテーブル
メモリ１１Ａ及びパターンデータメモリ１１Ｂの容量を
大きくすることなく、多岐にわたって得ることができる
利点が得られる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の動作を説明するための波形図。
【図３】従来の技術を説明するためのブロック図。
【図４】従来の技術の動作を説明するためのブロック
図。
図。
１１ パターン発生器 １１Ａ コントロールテーブルメモリ １１Ｂ パターンデータメモリ １２ レート発生器 １３ クロック発生器 １４ 波形フォーマッタ １５ 論理比較器 １６ 被試験ＩＣ １７ 可変分周器 １８ アドレスカウンタ １９ タイミングシーケンスメモリ
Claims (1)
- 【請求項１】 Ａ．コントロールテーブルメモリとパタ
ーンデータメモリとによって構成されるパターン発生器
から被試験ＩＣの各端子に与える各パターン信号の立上
り、立下りのタイミングを規定するタイミングセットデ
ータと、パターン信号の論理値を規定するパターンデー
タとが読出され、タイミングセットデータがレート発生
器において位相制御データに変換され、この位相制御デ
ータがクロック発生器に与えられ、このクロック発生器
により、上記パターン信号の立上り、立下りのタイミン
グを規定するクロックを発生させ、このクロックを波形
フォーマッタに与え、波形フォーマッタにおいてパター
ン信号を生成し、このパターン信号を被試験ＩＣに与え
被試験ＩＣを試験するＩＣ試験装置において、 Ｂ．上記パターン発生器から切離して設けられ、上記タ
イミングセットデータを記憶したタイミングシーケンス
メモリと、 Ｃ．同一パターンの繰返回数Ｎと共に上記コントロール
テーブルメモリから読出される同一パターン発生の初期
タイミングを規定するタイミングセットデータを上記タ
イミングシーケンスメモリから読出すためのアドレスが
ストアされ、このアドレスからレート発生器がレートク
ロックを出力する毎に計数して上記タイミングシーケン
スメモリのアドレスを歩進させるアドレスカウンタと、 Ｄ．上記コントロールテーブルメモリから読出される同
一パターンの繰返回数Ｎが設定されて１／Ｎの分周比に
設定され、上記レートクロックを分周してその分周出力
を上記コントロールテーブルメモリ及びパターンデータ
メモリに与えて読出アドレスを更新させる可変分周器
と、 を設けたことを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04098013A JP3119388B2 (ja) | 1992-04-17 | 1992-04-17 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04098013A JP3119388B2 (ja) | 1992-04-17 | 1992-04-17 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05297070A JPH05297070A (ja) | 1993-11-12 |
| JP3119388B2 true JP3119388B2 (ja) | 2000-12-18 |
Family
ID=14207931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04098013A Expired - Fee Related JP3119388B2 (ja) | 1992-04-17 | 1992-04-17 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119388B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191096A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 試験装置 |
-
1992
- 1992-04-17 JP JP04098013A patent/JP3119388B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05297070A (ja) | 1993-11-12 |
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