JPH09283652A - 電子デバイス組立体 - Google Patents

電子デバイス組立体

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JPH09283652A
JPH09283652A JP8092197A JP9219796A JPH09283652A JP H09283652 A JPH09283652 A JP H09283652A JP 8092197 A JP8092197 A JP 8092197A JP 9219796 A JP9219796 A JP 9219796A JP H09283652 A JPH09283652 A JP H09283652A
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JP
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input
holes
pins
substrate
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JP8092197A
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Takayuki Suyama
孝行 須山
Masayoshi Miyoshi
正義 三好
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NEC Corp
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Abstract

(57)【要約】 【課題】 ＰＧＡやＢＧＡは多ピン化により高価にな
り、ＴＢＧＡは多ピン化により平面姓を保つための方法
に費用がかかる。マルチチップモジュールを実現する場
合は、現在その多くは高価なセラミック多層基板を用い
ているため、価格が高い。 【解決手段】 テープキャリアパッケージ１は、ＬＳＩ
２が搭載されると共に、このＬＳＩ２と電気的に配線を
介して接続されフィルム上に２次元に配列されたスルー
ホールを有する。絶縁基板３は、入出力ピン４を有す
る。入出力ピン４はテープキャリアパッケージ１のスル
ーホールに貫通かつ接触させて実装基板のパッドに接続
することにより、ＬＳＩ２と実装基板を入出力ピン４を
介して電気的に接続する。テープキャリアパッケージ１
は、セラミック多層基板で同様の配線を行うよりも安価
な現在のＴＢＧＡ程度のコストで構成することができ
る。絶縁基板３は材料の誘電率等は考慮しなくてもよい
ので最も安価な基板材料を用いることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子デバイス組立体
に係り、特に大規模集積回路（ＬＳＩ）チップを実装す
る、超多ピンチップキャリアとしてのピングリッドアレ
イや、ボールグリッドアレイ、またマルチチップモジュ
ールを構成する電子デバイス組立体に関する。
【０００２】
【従来の技術】従来より電子デバイス組立体である多ピ
ンの半導体パッケージには、ピングリッドアレイ（ＰＧ
Ａ）パッケージと、ボールグリッドアレイ（ＢＧＡ）パ
ッケージが主流として用いられている。ピングリッドア
レイパッケージとは、多層基板の片面に金属製のピンを
２次元に配列したもので、４方向にリードが出ているフ
ラットパッケージ（ＱＦＰ：Ｑｕａｄ Ｆｌａｔ Ｐａ
ｃｋａｇｅ）と比較して多ピンのＬＳＩを小さい実装面
積に収めることができる。ピングリッドアレイパッケー
ジに使用される多層基板はセラミック基板やガラスエポ
キシ基板が主である。しかし、ピングリッドアレイパッ
ケージにも多ピン化の限界が指摘されるようになってい
る。
【０００３】まず、ＬＳＩと絶縁多層基板の接続に関
し、従来、ワイヤボンディングにより行われていたが、
ワイヤボンディングの可能な最小ピッチは現在１００μ
ｍと言われ、ＬＳＩ側のパッドピッチは６０〜８０μｍ
まで狭くなっている。つまり、ワイヤボンディングによ
るピングリッドアレイパッケージは限界にきていると考
えられる。そこで、従来、テープキャリア方式（ＴＡＢ
方式）を利用し、インナーリードボンディングを行った
テープキャリアチップを、ピンが多数垂設されたピング
リッドアレイパッケージベースに組み込んだり（特開昭
６３−１７５４５２号公報）、キャリアテープに外部接
続用ピンを垂設すると共にテープキャリア方式にて半導
体ペレットを組み込み、トランスファモールドによる樹
脂封止を行う方法が提案されている（特開平１−２１５
０３１号公報）。これらの従来の電子デバイス組立体に
よれば、ワイヤボンディングよりもボンディングピッチ
が小さなテープキャリア方式を接続部分に用いるので、
上記の問題に対処することができる。
【０００４】また、ＰＧＡの他にＢＧＡ（ボールグリッ
ドアレイ）が使用されるようになっている。ＢＧＡは、
ＰＧＡと比較して、基板から実装基板までの距離が短く
なり、電気特性は向上する。しかし、ＰＧＡと同ように
配線の増加による価格の上昇は抑さえられない。その対
策としてテープキャリアパッケージを利用したテープボ
ールグリッドアレイパッケージ（ＴＢＧＡ）が開発され
ている（エレクトロニクス実装技術’９５／５ P10〜1
3）。
【０００５】これは、ＴＡＢテープの配線をグリッドア
レイ状に並べ、先端に半田バンプをつけることによって
テープでボールグリッドアレイパッケージを実現するも
のである。これは、セラミック基板を使用するＢＧＡと
比較しても低価格で実現でき、ポリイミド上の配線はか
なり微細加工が可能である（４０μｍライン、４０μｍ
スペース）ことから、低価格多ピンＢＧＡとして期待
されている。
【０００６】
【発明が解決しようとする課題】しかるに、前記の接続
部分にテープキャリア方式を用いる従来の電子デバイス
組立体では、テープキャリア方式でもワイヤボンディン
グと同様に、多層基板上に配線を必要とすることに違い
は無く、ピン数が増え、配線密度が高くなるに従って、
基板の価格は高くなっている。特に、高密度配線の多層
基板を実現するためには、セラミック基板やビルドアッ
ププリント基板等の高価な基板を必要とするため、超多
ピンになった場合に高価になってしまう。
【０００７】また、ＴＢＧＡでは、現在のピン数はだい
たい１００ピン〜６００ピンであるためテープの平面性
については各社様々な方法で対処している。しかし、１
０００ピン程度になった場合、テープ（可撓性のあるフ
ィルム）の平面性を保つのが、その面積が広くなる程困
難になり、また費用がかかるため、実装方法が困難とな
ると共に価格も上昇する。
【０００８】また、マルチチップモジュールを実現する
場合は、現在その多くは高価なセラミック多層基板を用
い、片面にチップ実装反対の面に入出力ピンを取り付け
たＰＧＡタイプになっているため、価格が高く、コスト
パフォーマンスの面から広く利用されることがない状況
である。
【０００９】本発明は以上の点に鑑みなされたもので、
ＬＳＩの超多ピン化に対し、安価で実装可能な電子デバ
イス組立体を提供することを目的とする。
【００１０】また、本発明の他の目的は、ＬＳＩの超多
ピン化に対しても、実装時の作業性は現在のレベルに抑
さえ、生産性の向上が可能な電子デバイス組立体を提供
することにある。
【００１１】更に、本発明の他の目的は、安価かつ容易
に組立て可能なマルチチップモジュール（ＭＣＭ）を構
成する電子デバイス組立体を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、以上の目的を
達成するため、集積回路が搭載されると共に、この集積
回路と電気的に配線を介して接続されフィルム上に２次
元に配列されたスルーホールを有するテープキャリアパ
ッケージと、入出力ピンを有する絶縁基板とを有し、入
出力ピンをテープキャリアパッケージのスルーホールに
貫通かつ接触させて実装基板のパッドに接続することに
より、集積回路と実装基板を入出力ピンを介して電気的
に接続するようにしたものである。
【００１３】この発明では、使用するテープキャリアパ
ッケージが集積回路（ＬＳＩ）と配線とスルーホールか
らなるフィルムであるため、セラミック多層基板で同様
の配線を行うよりも安価な現在のＴＢＧＡ程度のコスト
で構成することができる。また、絶縁基板からの入出力
ピンをテープキャリアパッケージのスルーホールを貫通
させて実装基板とテープキャリアパッケージとを電気的
に接続するようにしているため、それらの電気的接続は
ＰＧＡと同じにすることができる。
【００１４】また、本発明ではテープキャリアパッケー
ジは、互いに機能の異なる集積回路を有すると共に入出
力ピンが貫通するスルーホールの位置は互いに共通とさ
れた複数のテープキャリアパッケージからなり、入出力
ピンはこれら複数のテープキャリアパッケージの同一位
置のスルーホールを貫通してマルチチップモジュールを
構成することを特徴とする。
【００１５】更に、本発明では絶縁基板は、基板中央部
に配置された放熱板と、基板周辺部に穿設された複数の
スルーホールと、複数のスルーホールにそれぞれ一端が
貫通固定された複数の入出力ピンを有する構成としたた
め、基板の中には配線が無く、材料の誘電率等は考慮し
なくてもよいので最も安価な基板材料を用いることがで
きる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１７】図１は本発明になる電子デバイス組立体の
第１の実施の形態の概略分解斜視図、図２は図１のＡ−
Ａ線に沿う断面図を示す。両図において、この実施の形
態の電子デバイス組立体は、ＬＳＩ２が搭載されたテー
プキャリアパッケージ１と、絶縁基板３と、絶縁基板３
に形成された入出力ピン４と、絶縁基板３***部に設
けられた放熱板５とから構成されている。
【００１８】テープキャリアパッケージ１には例えば厚
さ５０μｍのポリイミドフィルムが絶縁部として使用さ
れている。ポリイミドフィルム以外でも、可撓性のある
絶縁材料であればよい。ポリイミドフィルムには１．２
７ｍｍ正方格子状に直径２００μｍのスルーホール（Ｔ
／Ｈ）が例えば８００個穿設され、また、フィルム中央
にはＬＳＩ２を搭載するために設けられたＬＳＩ２より
一回り大きい穴であるデバイスホールが穿設され、更に
デバイスホールにはＬＳＩ接続用のインナーリードが設
けてある。また、このポリイミドフィルム上には幅４０
μｍの銅製の配線が形成されており、この配線により各
Ｔ／Ｈとフィルム中央のデバイスホールのインナーリー
ドとが電気的に接続されている。
【００１９】ＬＳＩ２は端子数８０８ピンのＬＳＩチッ
プで、その端子がテープキャリアパッケージ１のフィル
ムのインナーリードと接続されている。インナーリード
のボンディング後、チップ及び接続部分の保護のためボ
ンディングにより、ＬＳＩ２上に樹脂層が形成されてい
る。このテープキャリアパッケージ１はセラミック多層
基板で同様の配線を行うよりも安価な現在のＴＢＧＡ程
度のコストで作製することができる。
【００２０】絶縁基板３は、配線がなく、信号の伝達も
ないため、材料の誘電率等は設計時に考慮しなくてもよ
く、よって、この実施の形態では、最も安価なガラスエ
ポキシ材を用いている。
【００２１】絶縁基板３の中央部にはＬＳＩ２の放熱の
ために放熱板５が配置されている。放熱板５は、ＬＳＩ
２との熱膨張差が少ない方がよい。特にＬＳＩチップが
多ピン大型になる場合は注意が必要である。本実施の形
態では放熱板５として、銅とタングステンとの合金（Ｃ
ｕ／Ｗ）を用いているが、ＣｕＭｏ、アルミナ板でもよ
い。また、絶縁基板３には基板周辺部にＴ／Ｈが複数穿
設されている。このＴ／Ｈは図３に７で示すように、入
出力ピン４の一端を保持するためのもので、電気的な接
続は必要としない。
【００２２】入出力ピン４はテープキャリアパッケージ
１のＴ／Ｈと実装基板を接続するもので、通常金属が用
いられ、ここでは長さ１ｍｍ、直径２００μｍのコバー
ルピンに表面に金メッキを施したものを使用している。
絶縁基板３とテープキャリアパッケージ１を組み合わせ
たＰＧＡの断面を図２に示す。
【００２３】図３は第１の実施の形態における入出力ピ
ン４と絶縁基板３とテープキャリアパッケージ１の詳細
位置関係を示す。同図中、図１及び図２と同一構成部分
には同一符号を付してある。図３において、入出力ピン
４の一端は絶縁基板３のＴ／Ｈ７に挿入固定されてい
る。また、入出力ピン４はテープキャリアパッケージ１
の対応するＴ／Ｈ８に位置合わせされ、Ｔ／Ｈ８内を貫
通している。
【００２４】この実施の形態では入出力ピン４のピン
径、Ｔ／Ｈ径とも直径２００μｍとしている。しかし、
接触時の強度を考えた場合、多少ピン径の方が大きくて
もよい。例えば、Ｔ／Ｈ径２００μｍに対し、入出力ピ
ン４のピン径は２２０μｍから２５０μｍ程度でもよ
い。また、テープキャリアパッケージ１の交換を考えな
いときは、入出力ピン４と、テープキャリアパッケージ
１のＴ／Ｈ８を半田付け（高温半田）又は接着するのも
可能である。
【００２５】このようにして組み立てられた電子デバイ
ス組立体は、図３に示すように、実装基板６のパッド９
に入出力ピン４の先端が半田１０により固定される。こ
れにより、ＬＳＩ２と実装基板６とが入出力ピン４を介
して電気的に接続されることとなる。なお、テープキャ
リアパッケージ１の裏面にはＧＮＤ面１１が形成されて
いる。このようにして、多層基板等の高価な部品や、高
度な技術を用いることなく、現在より多ピンのパッケー
ジを得ることができる。
【００２６】次に、本発明の第２の実施の形態について
説明する。図４は本発明の電子デバイス組立体の第２の
実施の形態の概略分解斜視図を示す。同図中、図１と同
一構成部分には同一符号を付し、その説明を省略する。
図４において、絶縁基板３の裏面側に３つのテープキャ
リアパッケージ１−１、１−２及び１−３が配設されて
いる。
【００２７】テープキャリアパッケージ１−１、１−２
及び１−３は、それぞれ互いに異なった機能を持つＬＳ
Ｉ２−１、２−２及び２−３が個別に搭載され、その搭
載ＬＳＩに対応したテープキャリアになっており、ＬＳ
Ｉ２−１、２−２及び２−３と入出力端子の関係や配線
は、種類毎に異なっている。ただし、入出力ピン４の貫
通するＴ／Ｈの位置は共通になっている。
【００２８】テープキャリアパッケージ１−１、１−２
及び１−３は、絶縁基板３の入出力ピン４で共通に貫通
されて、ＬＳＩ２−１、２−２及び２−３と図示しない
実装基板と電気的に接続される。このとき配線の方法に
より、ＬＳＩ２−１、２−２及び２−３同士を接続する
ピンや、ある１つのＬＳＩと実装基板とを接続するピン
や、すべてのＬＳＩと実装基板を接続するピン等を設定
することができる。
【００２９】図５は図４に示した第２の実施の形態にお
ける入出力ピン４と絶縁基板３とテープキャリアパッケ
ージ１−１〜１−３の詳細位置関係を示す。図５におい
て、絶縁基板３のＴ／Ｈに一端が挿入固定されている入
出力ピン４−１、４−２及び４−３（図４の４に相当）
は、テープキャリアパッケージ１−１、１−２及び１−
３のＴ／Ｈをそれぞれ貫通して他端が実装基板６のパッ
ド９−１、９−２及び９−３に電気的に接続されてい
る。なお、実装基板６は多層配線基板で、内部配線層１
２を有し、またパッド９−１はビアホール１３に接続さ
れている。
【００３０】ここで、図４及び図５において、ＬＳＩ２
−１〜２−３をそれぞれランダム・アクセス・メモリ
（ＲＡＭ）とし、テープキャリアパッケージ１−１〜１
−３については、ＲＡＭのセレクタピンだけ個別に接続
できるようにし、他のピンは共通に接続するように設計
することにより、メモリモジュールが構成される。
【００３１】また、ＬＳＩ２−１をマイクロプロセッ
サ、ＬＳＩ２−２と２−３をそれぞれＲＡＭとし、テー
プキャリアパッケージ１−２と１−３はセレクタピンを
除いて、ＬＳＩ２−１のアドレス、データピンに共通接
続し、テープキャリアパッケージ１−２と１−３の各セ
レクタピンは個別に接続するように設計した場合は、キ
ャッシュ付のマルチチップモジュールを構成できる。
【００３２】このように、この実施の形態によれば、従
来、セラミック基板上にチップを並べて構成したマルチ
チップモジュールを、容易に製造することができる。ま
た、多層基板を必要としないため、価格も安くすること
ができる。更に、テープキャリアパッケージング時にＬ
ＳＩの検査を実施することができるため不良チップを実
装することも防止できる。
【００３３】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えばいわゆるスルーホール実装や
ソケット実装などの他のアプリケーションにも適用可能
である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
超多ピンパッケージを安価で、かつ、容易に構成するこ
とができる。これは使用するテープキャリアパッケージ
がセラミック多層基板で同様の配線を行うよりも安価な
現在のＴＢＧＡ程度のコストで構成することができ、ま
た、絶縁基板も材料の誘電率等は考慮しなくてもよいの
で最も安価な基板材料を用いることができ、その絶縁基
板からの入出力ピンをテープキャリアパッケージのスル
ーホールを貫通させて実装基板とテープキャリアパッケ
ージとを電気的に接続することにより、それらの電気的
接続はＰＧＡと同じにすることができるからである。
【００３５】また、本発明によれば、互いに機能の異な
る大規模集積回路を有すると共に入出力ピンが貫通する
スルーホールの位置は互いに共通とされた複数のテープ
キャリアパッケージの同一位置のスルーホールを入出力
ピンで貫通するだけでマルチチップモジュールを構成す
るようにしたため、容易にマルチチップモジュールを構
成することができ、また多層基板を不要としたため安価
に構成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の概略分解斜視図で
ある。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】本発明の第１の実施の形態における要部位置関
係詳細説明図である。
【図４】本発明の第２の実施の形態の概略分解斜視図で
ある。
【図５】本発明の第２の実施の形態における要部位置関
係詳細説明図である。
【符号の説明】
１、１−１、１−２、１−３ テープキャリアパッケー
ジ ２、２−１、２−２、２−３ 大規模集積回路（ＬＳ
Ｉ） ３ 絶縁基板 ４、４−１、４−２、４−３ 入出力ピン ５ 放熱板 ６ 実装基板 ７ 基板のスルーホール（Ｔ／Ｈ） ８ テープキャリアのスルーホール（Ｔ／Ｈ） ９、９−１、９−２、９−３ パッド １０ 半田 １１ ＧＮＤ面

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 集積回路が搭載されると共に、この集積
    回路と電気的に配線を介して接続されフィルム上に２次
    元に配列されたスルーホールを有するテープキャリアパ
    ッケージと、 入出力ピンを有する絶縁基板とを有し、前記入出力ピン
    を前記テープキャリアパッケージのスルーホールに貫通
    かつ接触させて実装基板のパッドに接続することによ
    り、前記集積回路と前記実装基板を前記入出力ピンを介
    して電気的に接続することを特徴とする電子デバイス組
    立体。
  2. 【請求項２】 前記テープキャリアパッケージは、互い
    に機能の異なる集積回路を有すると共に前記入出力ピン
    が貫通するスルーホールの位置は互いに共通とされた複
    数のテープキャリアパッケージからなり、前記入出力ピ
    ンはこれら複数のテープキャリアパッケージの同一位置
    のスルーホールを貫通してマルチチップモジュールを構
    成することを特徴とする請求項１記載の電子デバイス組
    立体。
  3. 【請求項３】 前記絶縁基板は、基板中央部に配置され
    た放熱板と、基板周辺部に穿設された複数のスルーホー
    ルと、該複数のスルーホールにそれぞれ一端が貫通固定
    された複数の前記入出力ピンを有することを特徴とする
    請求項１又は２記載の電子デバイス組立体。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563138A (ja) * 1991-04-18 1993-03-12 Hitachi Ltd 半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58112348A (ja) * 1981-12-25 1983-07-04 Fujitsu Ltd 半導体装置
US5016138A (en) * 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
JP3544974B2 (ja) * 1992-05-15 2004-07-21 イルビン センサーズ コーポレーション 一体化積層体
US5432999A (en) * 1992-08-20 1995-07-18 Capps; David F. Integrated circuit lamination process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563138A (ja) * 1991-04-18 1993-03-12 Hitachi Ltd 半導体集積回路装置

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