JP3512169B2 - マルチチップ半導体モジュール及びその製造方法 - Google Patents

マルチチップ半導体モジュール及びその製造方法

Info

Publication number
JP3512169B2
JP3512169B2 JP2000196579A JP2000196579A JP3512169B2 JP 3512169 B2 JP3512169 B2 JP 3512169B2 JP 2000196579 A JP2000196579 A JP 2000196579A JP 2000196579 A JP2000196579 A JP 2000196579A JP 3512169 B2 JP3512169 B2 JP 3512169B2
Authority
JP
Japan
Prior art keywords
substrate
chip
semiconductor chip
circuit arrangement
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000196579A
Other languages
English (en)
Other versions
JP2001085610A (ja
Inventor
明東 沈
Original Assignee
明東 沈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW88215325U external-priority patent/TW426225U/zh
Priority claimed from TW088115461A external-priority patent/TW423086B/zh
Application filed by 明東 沈 filed Critical 明東 沈
Publication of JP2001085610A publication Critical patent/JP2001085610A/ja
Application granted granted Critical
Publication of JP3512169B2 publication Critical patent/JP3512169B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチチップ半導
体モジュール及びその製造方法、特に、マルチチップモ
ジュールの歩留まり量を増大させるためのマルチチップ
半導体モジュール製造方法及びマルチチップ半導体モジ
ュール中の異なる機能を組み合わせるためのマルチチッ
プ半導体モジュールに関する。
【０００２】
【従来の技術】携帯用電子製品は、主に、半導体工業に
於いて開発される傾向にある。電子製品の外形寸法及び
重量を縮小するために、まず、プリント回路基板のサイ
ズを縮小しなければならない。半導体チップに、単一の
半導体モジュール、すなわちマルチチップ半導体モジュ
ール内に異なる機能を組み合わせることが提案されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、マルチ
チップ半導体モジュールの低歩留まり量は、いまだ大量
生産にとって問題である。モジュール中の半導体チップ
の１つに欠陥があれば、モジュール全体に影響する。さ
らに、欠陥チップの検出は非常に時間を浪費し、高価で
もある。
【０００４】そこで、本発明は、マルチチップ半導体モ
ジュールの歩留まり量を増大させるためのマルチチップ
半導体モジュール製造方法、及び、半導体チップにマル
チチップ半導体モジュール中の異なる機能を組み合わせ
るためのマルチチップ半導体モジュールを提供すること
を課題とする。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するための手段として、マルチチップモジュールの歩
留まり量を増大させることができるマルチチップモジュ
ールの製造方法と、チップにマルチチップモジュール中
の異なる機能を組み合わせるためのマルチチップモジュ
ール構造とを提供する。
【０００６】本発明の一態様に係るマルチチップ半導体
モジュールの製造方法は、次の工程を備える。 （ａ）第１及び第２基板を備え、第１基板が、相互に反
対側に位置する第１及び第２表面、該第１及び第２表面
を貫通する多数の第１導電バイアス、第２表面にパター
ンを形成されると共に、第１導電バイアスに電気接続さ
れた第１回路配置、及び、第２表面に配置されると共
に、第１回路配置に電気接続された多数の第１テストポ
イントを有し、第２基板が、相互に反対側に位置する第
１及び第２表面、該第１及び第２表面を貫通する多数の
第２導電バイアス、第２基板の第２表面にパターンを形
成されると共に、第２導電バイアスに電気接続される第
２回路配置、第２基板の第２表面に配置されると共に、
第２回路配置に電気接続された多数の第２テストポイン
ト、及び、第１及び第２表面を貫通して形成された第１
チップ保持開口を有する、チップ実装部材を設ける工程 （ｂ）前記第１基板の第２表面に第１半導体チップの第
１接触パッド表面を実装すると共に、前記第１接触パッ
ド表面の多数の第１接触パッドを、前記第１回路配置に
電気接続する工程 （ｃ）前記第１半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第１基板の第１テス
トポイントを介して第１半導体チップをテストする工程 （ｄ）前記第１半導体チップが第１チップ保持開口に配
置されると共に、第２回路配置が第１及び第２導電バイ
アスを介して第１回路配置に電気接続されるように、第
２基板の第１表面を第１基板の第２表面にボンディング
する工程 （ｅ）前記第２基板の第２表面に第２半導体チップの第
２接触パッド表面を実装すると共に、第２接触パッド表
面の多数の第２接触パッドを第２回路配置に電気接続す
る工程 （ｆ）前記第２半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第２基板の第２テス
トポイントを介して第２半導体チップをテストする工程
【０００７】本発明の他の態様に係るマルチチップ半導
体モジュールの製造方法は、次の工程を備える。 （ａ）第１及び第２基板を備え、第１基板は、相互に反
対側に位置する第１及び第２表面、該第１及び第２表面
を貫通する多数の第１導電バイアス、前記第２表面にパ
ターンを形成されると共に、前記第１導電バイアスに電
気接続された第１回路配置、及び、前記第２表面に配置
されると共に、前記第１回路配置に電気接続された多数
の第１テストポイントを有し、第２基板は、相互に反対
側に位置する第１及び第２表面、該第１及び第２表面を
貫通する多数の第２導電バイアス、前記第２表面に形成
されると共に、前記第２導電バイアスに電気接続される
第２回路配置、前記第２基板の第２表面に配置されると
共に、前記第２回路配置に電気接続される多数の第２テ
ストポイント、及び、第１及び第２表面を貫通して形成
される第１チップ保持開口を有し、前記第２基板の第１
表面は、第２回路配置が第２導電バイアスを介して第１
回路配置に電気接続されると共に、第２基板が第１テス
トポイントを覆わないように、前記第１基板の第２表面
にボンディングされるチップ実装部材を設ける工程 （ｂ）前記第１チップ保持開口に第１半導体チップを配
置し、前記第１基板の第２表面に第１半導体チップの第
１接触パッド表面を実装すると共に、前記第１接触パッ
ド表面の多数の第１接触パッドを、前記第１回路配置に
電気接続する工程 （ｃ）前記第１半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第１基板の第１
テストポイントを介して第１半導体チップをテストする
工程 （ｄ）前記第２基板の第２表面に、第２半導体チップの
第２接触パッド表面を実装すると共に、前記第２接触パ
ッド表面の多数の第２接触パッドを、前記第２回路配置
に電気接続する工程 （ｅ）前記第２半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第２基板の第２
テストポイントを介して第２半導体チップをテストする
工程
【０００８】本発明のさらに他の態様に係るマルチチッ
プ半導体モジュールは次のものを備える。第１及び第２
基板を備え、前記第１基板は、相互に反対側に位置する
第１及び第２表面、該第１及び第２表面を貫通する多数
の第１導電バイアス、及び、第２表面にパターンを形成
されると共に、第１導電バイアスに電気接続された第１
回路配置を有し、前記第２基板は、相互に反対側に位置
する第１及び第２表面、第２基板の第１及び第２表面を
貫通する多数の第２導電バイアス、第２基板の第２表面
にパターンを形成されると共に、第２導電バイアスに電
気接続された第２回路配置、及び、第１及び第２表面を
貫通して形成された第１チップ保持開口を有し、前記第
２基板の第１表面を、第２回路配置が第２導電バイアス
を介して第１回路配置に電気接続されるように、第１基
板の第２表面にボンディングすることにより得たチップ
実装部材、前記第１チップ保持開口に配置されると共
に、第１基板の第２表面に実装される第１接触パッド表
面を有し、前記第１接触パッド表面に多数の第１接触パ
ッドが形成されている第１半導体チップ、前記第１接触
パッドを第１回路配置に電気接続するための第１導電手
段、前記第２基板の第２表面に実装された第２接触パッ
ド表面を有し、前記第２接触パッド表面に多数の第２接
触パッドが形成されている第２半導体チップ、前記第２
接触パッドを第２回路配置に電気接続するための第２導
電手段を備える。
【０００９】本発明のさらなる態様に係るマルチチップ
半導体モジュールの製造方法は、次の工程を備える。 （ａ）第１、第２及び第３基板を備え、第１基板は、相
互に反対側に位置する第１及び第２表面と、該第１及び
第２表面を貫通する多数の第１導電バイアスとを備え、
第２基板は、相互に反対側に位置する第１及び第２表
面、該第１及び第２表面を貫通する多数の第２導電バイ
アス、前記第２基板の第２表面にパターンを形成される
と共に、第２導電バイアスに電気接続された第１回路配
置、前記第２基板の第２表面に配置されると共に、前記
第１回路配置に電気接続される多数の第１テストポイン
ト、及び、前記第１及び第２表面を貫通して形成される
第１チップ保持開口を備え、第３基板は、相互に反対側
に位置する第１及び第２表面、該第１及び第２表面を貫
通する多数の第３導電バイアス、第３基板の第２表面に
パターンを形成されると共に、第３導電バイアスに電気
接続された第２回路配置、前記第３基板の第２表面に配
置されると共に、第２回路配置に電気接続された多数の
第２テストポイント、及び、前記第１及び第２表面を貫
通して形成され、第１チップ保持開口よりも大きな第２
チップ保持開口を備えるチップ実装部材を設ける工程 （ｂ）前記第１回路配置が第２導電バイアスを介して第
１導電バイアスに電気接続されるように、第２基板の第
１表面を第１基板の第２表面にボンディングする工程 （ｃ）前記第１チップ保持開口に第１半導体チップを配
置し、前記第１基板の第２表面に第１半導体チップを実
装し、前記第１半導体チップの一側部上の多数の第１接
触パッドを第１回路配置にワイヤボンディングする工程 （ｄ）前記第１半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第１テストポイント
を介して第１半導体チップをテストする工程 （ｅ）前記第２回路配置が第３導電バイアスを介して第
１回路配置に電気接続されると共に、第１及び第２チッ
プ保持開口が共通の垂直軸に沿って配置されるように、
第３基板の第１表面を第２基板上にボンディングする工
程 （ｆ）前記第２チップ保持開口に第２半導体チップを配
置し、前記第２半導体チップが前記共通の垂直軸に沿っ
て第２基板の第２表面から一定間隔で位置するように第
１接着層を介して第１半導体チップの一側部に第２半導
体チップを実装し、前記第２半導体チップの一側部上の
多数の第２接触パッドを第２回路配置にワイヤボンディ
ングする工程 （ｇ）前記第２半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第２テストポイント
を介して第２半導体チップをテストする工程
【００１０】本発明のさらなる他の態様に係るマルチチ
ップ半導体モジュールの製造方法は、次の工程を備え
る。 （ａ）第１、第２及び第３基板を備え、第１基板は、相
互に反対側に位置する第１及び第２表面、及び、第１及
び第２表面を貫通する多数の第１導電バイアスを有し、
第２基板は、相互に反対側に位置する第１及び第２表
面、該第１及び第２表面を貫通する多数の第２導電バイ
アス、第２基板の第２表面にパターンを形成されると共
に、第２導電バイアスに電気接続された第１回路配置、
第２基板の第２表面に配置されると共に、第１回路配置
に電気接続された多数の第１テストポイント、及び、前
記第１及び第２表面を貫通して形成された第１チップ保
持開口を備え、前記第２基板の第１表面は、第１回路配
置が第２導電バイアスを介して第１導電バイアスに電気
接続されるように、第１基板の第２表面にボンディング
されることによりチップ実装部材とし、第３基板は、相
互に反対側に位置する第１及び第２表面を貫通する多数
の第３導電バイアス、第３基板の第２表面にパターンを
形成されると共に、第３導電バイアスに電気接続された
第２回路配置、第３基板の第２表面に配置されると共
に、第２回路配置に電気接続された多数の第２テストポ
イント、及び、前記第１及び第２表面を貫通して形成さ
れ、第１チップ保持開口よりも大きな第２チップ保持開
口を備え、前記第３基板の第１表面は、第２回路配置が
第３導電バイアスを介して第１回路配置に電気接続され
ると共に、第３基板が第１テストポイントを覆わないよ
うに、第２基板の第２表面にボンディングされる工程 （ｂ）第１チップ保持開口に第１半導体チップを配置
し、第１基板の第２表面に第１半導体チップを実装し、
第１半導体チップ一側部の多数の第１接触パッドを第１
回路配置にワイヤボンディングする工程 （ｃ）第１半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第１テストポイントを介
して第１半導体チップをテストする工程 （ｄ）第２チップ保持開口に第２半導体チップを配置
し、第１及び第２チップ保持開口を通る両者に共通の垂
直軸に沿って第２基板の第２表面から一定間隔で位置す
るように、第１接着層を介して第１半導体チップの片側
に、第２半導体チップを実装すると共に、多数の第２接
触パッドを第２回路配置にワイヤボンディングする工程 （ｅ）第２半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第２テストポイントを介
して第２半導体チップをテストする工程
【００１１】本発明の他の態様に係るマルチチップ半導
体モジュールは、第１、第２及び第３基板を備え、第１
基板は、相互に反対側に位置する第１及び第２表面、及
び、該第１及び第２表面を貫通する多数の第１導電バイ
アスを有し、第２基板は、相互に反対側に位置する第１
及び第２表面、該第１及び第２表面を貫通する第２導電
バイアス、第２基板の第２表面にパターンを形成される
と共に、第２導電バイアスに電気接続された第１回路配
置、及び、前記第１及び第２表面を貫通して形成された
第１チップ保持開口を備え、前記第２基板の第１表面
を、第１回路配置が第２導電バイアスを介して第１導電
バイアスに電気接続されるように、第１基板の第２表面
にボンディングし、第３基板は、相互に反対側に位置す
る第１及び第２表面、該第１及び第２表面を貫通する多
数の第３導電バイアス、第３基板の第２表面にパターン
を形成されると共に、第３導電バイアスに電気接続され
た第２回路配置、及び、第１及び第２表面を貫通して形
成された第１チップ保持開口よりも大きな第２チップ保
持開口を有し、前記第３基板の第１表面を、第２回路配
置が第３導電バイアスを介して第１回路配置に電気接続
されると共に、第１及び第２チップ保持開口と共通の垂
直軸に沿って配置されるように、第２基板の第２表面に
ボンディングすることによりチップ保持部材とし、第１
半導体チップは、片側に多数の第１接触パッドを備え、
第１チップ保持開口に配置されると共に、第１基板の第
２表面に実装され、前記第１接触パッドは、第１回路配
置にワイヤボンディングされ、第２半導体チップは、片
側に多数の第２接触パッドを備え、第２チップ保持開口
に配置され、前記第２接触パッドは第２回路配置にワイ
ヤボンディングされ、第２半導体チップが前記共通の垂
直軸に沿って第２基板の第２表面から一定間隔で位置す
るように、前記第１半導体チップの片側に第２半導体チ
ップを実装するための第１接着層を備える。
【００１２】
【発明の実施の形態】以下、本発明に係る実施形態を添
付図面に従って説明する。本発明は、従来技術で一般に
使用されるものと共に実施され、一般に実施される製造
工程の殆どが本発明の理解のために必要とされるものに
含まれる。さらに、本発明に係るマルチチップ半導体モ
ジュールの製造では、組み立てられたチップの数は必要
に応じて変更可能である。本発明の実施形態を単純化す
るために、５つのチップのみが本発明のマルチチップ半
導体モジュール内にある。さらに、明細書の全体を通
じ、同一部材は同一符号によって表示されている。
【００１３】図１〜７は、本発明の第１実施形態に係る
マルチチップ半導体モジュールの製造工程を示す概略部
分断面図を示す。図１に示すように、第１基板１が最初
に設けられる。第１基板１は、印刷された回路基板、絶
縁材で覆われていた金属板、又は、セラミック基板で構
成すればよい。第１基板１は、互いに反対側に位置する
第１及び第２表面１１及び１２と、第１及び第２表面１
１及び１２を貫通する多数の第１導電バイアス（conduc
tive vias）１３と、多数の電気トレース１４（electri
cal trace）(図９参照)とから形成されると共に、第２
表面１２にパターンを形成され、かつ、第１導電バイア
ス１３に電気接続された第１回路配置（circuit layou
t）と、第２表面１２に配置された第１テストポイント
１５とを有する。多数のはんだボール（solder ball）
１０は第１導電バイアス１３に対応する位置で第１基板
１の第１表面１１に実装されるので、はんだボール１０
は第１導電バイアス１３にそれぞれ電気接続される。
【００１４】図２において、第１基板１よりも小さなサ
イズを有する第２基板２が設けられている。第２基板２
は、互いに反対側に位置する第１及び第２表面２１及び
２２を有している。第２基板２の第１表面２１は第１基
板１のテストポイント１５を覆うことなく、第１基板１
の第２表面１２にボンディングされる。第２基板２は、
前記第１基板１と同様に、プリント回路基板、絶縁材で
覆われた金属板、又は、セラミック基板で構成すればよ
い。また、第２基板２は、第２基板２の第１及び第２表
面２１及び２２を貫通する第２導電バイアス２３と、第
１回路配置１４と同様に第２基板２の第２表面２２にパ
ターンを形成され、かつ、第１及び第２導電バイアス１
３及び２３を介して第１回路配置に電気接続されるよう
に第２導電バイアス２３に電気接続された第２回路配置
(図示せず)と、第２基板２の第２表面２２上に配置さ
れ、第２回路配置に電気接続された多数の第２テストポ
イントと、第１及び第２表面２１及び２２を貫通して形
成される第１チップ保持開口２６とを有する。
【００１５】図２及び１０に示すように、互いに反対側
に位置する第１及び第２接着面（adhesive surface）２
７１及び２７２と、第１及び第２接着面２７１及び２７
２を貫通する多数の窓２７３を有する第１接着層２７と
が設けられている。第１接着層２７の第１接着面２７１
は、第１基板１の第２表面１２に接着されるので、第１
接着層２７の窓２７３は、第１接着層２７の第２接着面
２７２から第１回路配置への接続を可能とする。
【００１６】図１４に示すように、多数の第１接触パッ
ド２０２が形成される第１接触パッド表面２０１を有す
る第１半導体チップ２０は、第１チップ保持開口２６に
配置されている。第１半導体チップ２０の第１接触パッ
ド表面（contact pad surface）２０１は、第１接着層
２７の第２接着面２７２に接着される。
【００１７】第１導電本体２８は第１接着層２７の窓２
７３にそれぞれ配置されるので、第１半導体チップ２０
の第１接触パッド２０２は、第１回路配置に電気接続す
るために、窓２７３で導電本体２８にそれぞれ電気接続
される。金属放熱板２０４は、第１半導体チップ２０の
第１接触パッドとは反対側に位置する表面２０３に実装
されている。
【００１８】図１４に示すように、各導電本体２８は、
第１半導体チップ２０の第１接触パッド２０２に電気接
続された導電接着剤（conductive adhesive）２８２
と、第１基板１の第１回路配置に電気接続された金属ボ
ール２８１とからなり、前記導電接着剤２８２は、導電
性の銀接着部又ははんだペーストであってもよく、前記
金属ボール２８１は、はんだボール又は導電性の金属の
ボールであってもよい。なお、導電接着剤２８２は、
金、銅、鉄又は他の導電性金属材料でドープ（dope）す
ることも可能である。
【００１９】また、図１５に示すように、導電接着剤２
８２は第１基板１の第１回路配置に電気接続されてもよ
く、金属ボール２８１は、第１半導体チップ２０の第１
接触パッド２０２に電気接続されてもよい。
【００２０】なお、第１半導体チップ２０は、この段階
で、第１基板１の第１テストポイント１５を介してテス
トされるので、第１半導体チップ２０に欠陥が発見され
れば、その交換を行うことができる。また、第２基板２
の第１基板１のテストは、第２基板２が第１基板１にボ
ンディングされる前に実施してもよい。
【００２１】図１１に示すように、矩形溝２７３aは、
長軸に沿う第１接着層２７の窓２７３に置き換えること
ができる。
【００２２】図３において、第２基板２よりも小さなサ
イズを有する第３基板３が設けられている。第３基板３
は、互いに反対側に位置する第１及び第２表面３１及び
３２を有している。第３基板３の第１表面３１は第２基
板２のテストポイント２５を覆うことなく、第２基板２
の第２表面２２にボンディングされる。第３基板３は、
前記第１基板１と同様に、プリント回路基板、絶縁材で
覆われていた金属板、又は、セラミック基板で構成すれ
ばよい。また、第３基板３は、第１及び第２表面３１及
び３２を貫通する導電バイアス３３と、第１回路配置１
４と同様に第３基板３の第２表面３２にパターンを形成
され、かつ、第２及び第３導体バイアス２２及び３３を
介して第２回路配置に電気接続されるように第３導電バ
イアス３３に電気接続された第３回路配置(図示せず)
と、第３基板３の第２表面３２上に配置され、第３回路
配置に電気接続された多数の第３テストポイント３５
と、第１及び第２表面３１及び３２を貫通して形成され
る、第１チップ保持開口２６よりも大きな第２チップ保
持開口３６とを有する。
【００２３】図３及び１２に示すように、第２接着層３
７は、第２基板２の第２表面２２に接着する第１接着面
３７１と、第１接着面３７１とは互いに反対側に位置す
る第２接着面３７２とを有する。さらに、第２接着層３
７は、第１及び第２接着面３７１及び３７２を貫通して
延び、第１チップ保持開口２６で示されるスルーホール
３７４を有すると共に、第１及び第２接着面３７１及び
３７２を貫通して延び、第２接着面３７２から第２基板
２の第２回路配置へのアクセスを可能とする多数の窓３
７３を有している。
【００２４】多数の第２接触パッド３０２が形成される
第２接触パッド表面３０１を有する第２半導体チップ３
０は、第１及び第２半導体チップ２０及び３０が共通の
垂直軸に沿うように第２チップ保持開口３６に配置され
る。第２半導体チップ３０の第２接触パッド表面３０１
は、第２接着層３７の第２接着面３７２に接着されてい
るので、第２接触パッド３０２は第２基板２の第１チッ
プ保持開口２６の周囲に配置される。
【００２５】第２導電本体３８が第２接着層３７の各窓
３７３に配置されているので、第２半導体チップ３０の
第２接触パッド３０２は、第２基板２の第２回路配置に
電気接続するために、窓３７３の第２導電本体３８に、
それぞれ電気接続される。第２導電本体３８の構造は第
１導電本体２８と同様であるので、その詳述はここに省
略する。金属放熱板３０４は、第２半導体チップ３０の
第２接触パッド表面３０１とは互いに反対側に位置する
第２半導体チップ３０の表面３０３に実装される。第２
半導体チップ３０の第２接触パッド表面３０１は、第１
半導体チップ２０上の放熱板２０４に隣接する非接触部
（contactless portion）を有する。
【００２６】なお、第２半導体チップ３０に欠陥が発見
されれば、その交換を行うことができるように、第２半
導体チップ３０はこの状態で第２基板２の第２テストポ
イント２５を介してテストされる。また、第２半導体チ
ップ３０のテストは、第３基板３が第２基板２にボンデ
ィングされる前に実施されるべきである。
【００２７】図１３に示すように、矩形溝３７３aは、
長軸に沿う第２接着層３７の窓３７３に交換可能であ
る。
【００２８】図４に示すように、第３基板３よりも小さ
なサイズを有する第４基板４が設けられている。第４基
板４は、互いに反対側に位置する第１及び第２表面４１
及び４２を有する。第４基板４の第１表面４１は第３基
板３のテストポイント３５を覆うことなく、第３基板３
の第２表面３２にボンディングされる。第４基板４は、
前記第１基板１と同様に、プリント回路基板、絶縁材で
覆われた金属板、又は、セラミックス基板で構成すれば
よい。また、第４基板４は、第１及び第２表面４１及び
４２を貫通する多数の第４導体バイアス４３と、第１回
路配置１４と同様に第４基板４の第２表面４２にパター
ンを形成され、かつ、第４回路配置が第３及び第４導電
バイアス３３及び４３を介して第３回路配置に電気接続
されるように第４導体バイアス４３に電気接続された第
４回路配置(図示せず)と、第４基板４の第２表面４２に
配置され、第４回路配置に電気接続された多数の第４テ
ストポイント４５と、第１及び第２表面４１及び４２を
貫通して形成される、第２チップ保持開口３６よりも大
きな第３チップ保持開口４６とを有する。
【００２９】第３半導体チップ４０は、第２半導体チッ
プ３０と共通の垂直軸に沿うように第３チップ保持開口
４６に配置される。第３半導体チップ４０は、第２接着
層３７と同様な構造を有する第３接着層４７によって第
２基板２上に第２半導体チップ３０を実装するのと同様
な方法で第３基板３に実装されているので、その詳細に
ついてはここでは省略する。
【００３０】第３導電本体４８は第３接着層４７の各窓
４７３に配置されているので、第３半導体チップ４０の
第３接触パッド４０２は、第３基板３の第３回路層に電
気接続するために、窓４７３の第３導電本体４８にそれ
ぞれ電気接続されている。第３導電本体の構造は第１導
電本体２８と同様であるので、その詳細についてはここ
では省略する。金属放熱板４０４は、第３半導体チップ
４０の第３接触パッド表面４０１とは反対側に位置する
第３半導体チップ４０の表面４０３に実装される。第３
半導体チップ４０の第３接触パッド表面４０１は、第２
半導体チップ３０上の金属放熱板３０４に隣接する非接
触部を有する。
【００３１】なお、第３半導体チップ４０に欠陥が発見
されれば、その交換を行うことができるように、第３半
導体チップ４０はこの状態で第３基板３の第３テストポ
イント３５を介してテストされる。また、第４基板４が
第３基板３にボンディングされる前に、第３半導体チッ
プ４０のテストを実施してもよい。
【００３２】図５には、第４基板４よりも小さなサイズ
を有する第５基板５が設けられている。第１〜５基板１
〜５は協働してチップ実装部材を構成する。第５基板５
は、互いに反対側に位置する第１及び第２表面５１及び
５２を有する。第５基板５の第１表面５１は第４基板４
のテストポイント４５を覆うことなく、第４基板４の第
２表面４２にボンディングされる。第５基板５は、前記
第１基板１と同様に、プリント回路基板、絶縁材で覆わ
れた金属板、又は、セラミック基板で構成すればよい。
また、第５基板５は、第５基板５の第１及び第２表面５
１及び５２を貫通する多数の第５導電バイアス５３と、
第１回路配置１４と同様に第５基板５の第２表面５２に
パターンを形成され、かつ、第５回路配置が第４及び第
５導電バイアス４３及び５３を介して第４回路配置に電
気接続されるように第５導電バイアス５３に電気接続さ
れた第５回路配置(図示せず)と、第５基板５の第２表面
５２に配置され、第５回路配置に電気接続された多数の
第５テストポイント５５と、第１及び第２表面５１及び
５２を貫通して形成される、第３チップ保持開口４６よ
りも大きな第４チップ保持開口５６とを有する。
【００３３】第４半導体チップ５０は、第３半導体チッ
プ４０と共通の垂直軸に沿うように第４チップ保持開口
５６に配置される。第４半導体チップ５０は、第２接着
層３７と同様な構造を有する第４接着層５７によって第
２基板２上に第２半導体チップ３０が実装されるのと同
様な方法で実装されているので、その詳細についてはこ
こでは省略する。
【００３４】第４導電本体５８が第４接着層５７の各窓
５７３に配置されているので、第４半導体チップ５０の
第４接触パッド５０２は、第４基板４の第４回路層に電
気接続するために、窓５７３内の第４導電本体５８にそ
れぞれ電気接続される。第４導電本体５８の構造は第１
導電本体２８と同様であるので、その詳細はここでは省
略する。金属放熱板５０４は、第４半導体チップ５０の
第４接触パッド表面５０１とは互いに反対側に位置する
第４半導体チップ５０の表面５０３に実装される。第４
半導体チップ５０の第４接触パッド表面５０１は、第３
半導体チップ４０上の金属放熱板４０４に隣接する非接
触部を有する。
【００３５】なお、第４半導体チップ５０に欠陥が発見
されれば、その交換を行うことができるように、第４半
導体チップ５０はこの状態で第４基板４の第４テストポ
イント４５によってテストされる。また、第５基板５が
第４基板４にボンディングされる前に、第４半導体チッ
プ５０のテストを実施してもよい。
【００３６】図６に示すように、第５半導体チップ６０
は、第２接着層３７と同様な構造を有する第５接着層６
７によって第２基板２上の第２半導体チップ３０の実装
と同じ方法で第５基板５の第２表面５２に実装される。
【００３７】第５導電本体６８は第５接着層６７の各窓
６７３配置されるので、第５半導体チップ６０の第５接
触パッドが、第５基板５の第５回路層に電気接続するた
めに、窓６７３内の第５導電本体６８にそれぞれ電気接
続される。第５導電本体６８の構造が第１導電本体２８
と同様であるので、その詳細についてはここでは省略す
る。金属放熱板６０４は、第５半導体チップ６０の第５
接触パッド表面６０１とは反対の第５半導体チップ６０
の表面６０３に実装される。第５半導体チップ６０の第
５接触パッド表面６０１は、第４半導体チップ５０上の
金属放熱板５０４に隣接する非接触部を有する。
【００３８】なお、第５半導体チップ６０に欠陥が発見
されれば、その交換を行うことができるように、第５半
導体チップ６０はこの状態で第５基板５の第５テストポ
イント５５を介してテストされる。
【００３９】被膜層６９は、外的負荷及び周囲の湿気か
ら保護する目的のために、第５半導体チップ６０の周囲
で第５基板５の第２表面５２に配置されている。好まし
い実施形態では、被膜層６９が金属材料で形成されてい
る。これに代えて、被膜層６９はエポキシ樹脂で形成す
ることも可能である。なお、被膜層６９がエポキシ樹脂
で形成されている場合、対応する半導体チップ２０、３
０、４０、５０によって占有されないチップ保持開口２
６、３６、４６、５６の一部はエポキシ樹脂で充填され
る。
【００４０】図７に示すように、第１〜５基板１〜５は
共通の垂直軸に沿うように第１〜５基板１〜５を形成す
るために最後にトリミングされる。
【００４１】なお、半導体チップ２０〜６０は異なる機
能を有することが可能である。例えば、第１半導体チッ
プ２０はメモリーとなり得る。第２半導体チップ３０は
入出力制御装置ユニットとなり得る。第３半導体チップ
４０はグラフィック制御装置となり得る。第４半導体チ
ップ５０はチップセットユニット（chip set unit）と
なり得る。また、第５半導体チップ６０は中央処理装置
(ＣＰＵ)となり得る。
【００４２】前述の本発明の好ましい実施形態の記載に
よれば、マルチチップ半導体モジュールの製造方法はテ
スト手順を一体化されている。したがって、マルチチッ
プ半導体モジュールを製造するための歩留まり率はほぼ
１００%を達成することができ、この結果、不完全な半
導体モジュールを修理するコストは縮小される。このよ
うに、全生産原価は縮小することができる。
【００４３】図８には、本発明の別の好ましい実施形態
が示されている。第１の好ましい実施形態と異なり、本
実施形態のマルチチップ半導体モジュールのチップ実装
部材は、さらに、第１及び第２表面６１及び６２と、そ
こに形成された第５チップ保持開口６６を有する第６基
板６を備える。第６基板６の第１表面６１は、第５基板
５よりも小さなサイズを有する第５チップ保持開口６６
内に第５半導体チップ６０が配置されるように、第５基
板５の第２表面５２にボンディングされている。なお、
被膜層６９はこの好ましい実施形態ではエポキシ樹脂で
形成されているので、対応する半導体チップ２０、３
０、４０、５０によって占有されないチップ保持開口２
６、３６、４６、５６の一部にもエポキシ樹脂が充填さ
れる。
【００４４】図１６〜２２には、本発明に係る第３の好
ましい実施形態に従ってマルチチップ半導体モジュール
を製造する方法が図示されている。
【００４５】図１６に示すように、チップ実装部材が設
けられている。チップ実装部材は第１〜５基板１〜５を
備えている。本実施形態の第１〜５基板１〜５の構造
は、第１実施形態と同様であるので、その説明はここで
は省略する。
【００４６】図１７では、前述の実施形態と同様な構造
を有する第１接着層２７が設けられている。第１接着層
２７の第１接着面２７１は、第１接着層２７の窓２７３
が第１接着層２７の第２接着面２７２にアクセス可能と
なるように、第１基板１の第２表面１２にボンディング
されている。
【００４７】多数の第１接触パッド２０２が形成される
第１接触パッド表面２０１を有する第１半導体チップ２
０は、第２基板２の第１チップ保持開口２６内に配置さ
れている。第１半導体チップ２０の第１接触パッド表面
２０１は、第１接着層２７の第２接着面２７２に接着さ
れている。
【００４８】前述の実施形態と同様な構造を有する第１
導電本体２８は、第１接着層２７の各窓２７３に配置さ
れているので、第１半導体チップ２０の第１導体は、第
１回路配置に電気接続するために、窓２７３内に導電本
体２８にそれぞれ電気接続される。金属放熱板２０４
は、第１半導体チップ２０の第１接触パッド表面２０１
とは反対側に位置する第１半導体チップ２０の表面２０
３に実装される。
【００４９】なお、第１半導体チップ２０に欠陥が発見
されれば、その交換を行うことができるように、第１半
導体チップ２０はこの状態でで第１基板１の第１テスト
ポイント１５を介してテストされる。
【００５０】図１８に示すように、第１の好ましい実施
形態と同様な構造の第２接着層３７が設けられている。
第２接着層３７の第１接着表面３７１は、第２基板２の
第２表面２２に接着されている。
【００５１】多数の第２接触パッド３０２が形成される
第２接触パッド表面３０１を有する第２半導体チップ３
０は、第１及び第２半導体チップ２０及び３０が共通の
垂直軸に配置されるように、第３基板３の第２のチップ
保持開口３６中に配置されている。第２半導体チップ３
０の第２接触パッド表面３０１は、第２接着層３７の第
２接着面３７２に接着されている。
【００５２】第２導電本体３８は第２接着層３７の各窓
３７３に配置されているので、第２半導体チップ３０の
第２接触パッド３０２は、第２基板２の第２の回路配置
に電気接続するために、窓３７３内で第２導電本体３８
にそれぞれ電気接続される。金属放熱板３０４は、第２
半導体チップ３０の第２接触パッド表面３０１とは反対
側に位置する第２半導体チップ３０の表面３０３に実装
される。第２半導体チップ３０の第２接触パッド表面３
０１は、第１半導体チップ２０上の金属放熱板２０４に
隣接する非接触部を有する。
【００５３】なお、第２半導体チップ３０に欠陥が発見
されれば、その交換を行うことができるように、第２半
導体チップ３０はこの状態で第２基板２の第２のテスト
ポイント２５によってテストされる。
【００５４】図１９に示すように、第３半導体チップ４
０は、第２及び第３半導体チップ３０及び４０が共通の
垂直軸に沿うように第４基板の第３チップ保持開口４６
に配置される。第３半導体チップ４０は、第２接着層３
７と同様な構造を有する第３接着層４７によって第２基
板上に第２半導体チップ３０を実装するのと同様な方法
で第３基板に実装されるので、その説明はここでは省略
する。
【００５５】第３導電本体４８が第３接着層４７の各窓
４７３に配置されているので、第３半導体チップ４０の
第３接触パッド４０２は、第３基板の第３回路層に電気
接続するために、窓４７３内に第３導電本体４８をそれ
ぞれ電気接続される。金属放熱板４０４は、第３半導体
チップ４０の第３接触パッド表面４０１とは反対の第３
半導体チップ４０の表面４０３に実装される。第３半導
体チップ４０の第３接触パッド表面４０１は、第２半導
体チップ３０上の金属放熱板３０４に隣接する非接触部
を有する。
【００５６】なお、第３半導体チップ４０に欠陥が発見
されれば、その交換を行うことができるように、第３半
導体チップ４０はこの状態で第３基板３の第３テストポ
イント３５によってテストされる。
【００５７】図２０では、第４半導体チップ５０は、第
３及び第４半導体チップ４０及び５０が共通の垂直軸に
配置されるように、第５基板５の第４チップ保持開口５
６に配置される。第４半導体チップ５０は、第２接着層
３７と同様な構造を有する第４接着層５７によって第２
基板上に第２半導体チップ３０を実装するのと同様な方
法で第４基板４に実装される。
【００５８】第４導電本体５８が第４接着層５７の各窓
５７３に配置されているので、第４半導体チップ５０の
第４接触パッド５０２は、第４基板４の第４回路層に電
気接続するために、第４導電本体５８にそれぞれ電気接
続される。金属放熱板５０４は、第４半導体チップ５０
の第４接触パッド表面５０１とは反対側に位置する第４
半導体チップ５０の表面５０３に実装される。第４半導
体チップ５０の第４接触パッド表面５０１は、第３半導
体チップ４０上の金属放熱板４０４に隣接する非接触部
を有する。
【００５９】なお、第４半導体チップ５０に欠陥が発見
されれば、その交換を行うことができるように、第４半
導体チップ５０はこの状態で第４基板４の第４テストポ
イント４５を介してテストされる。
【００６０】図２１に示すように、第５半導体チップ６
０は、第２接着層３７と同様な構造を有する第５接着層
６７によって第２基板２に第２導体チップ３０を実装す
るのと同様な方法で、第５基板５に実装される。第５導
電本体６８が第５接着層６７の各窓６７３に配置されて
いるので、第５半導体チップ６０の第５接触パッド６０
２は、第５基板５の第５回路層に電気接続するために、
窓６７３内の第５導電本体６８にそれぞれ電気接続され
る。金属放熱板６０４は、第５半導体チップ６０の第５
接触パッド表面６０１とは反対側に位置する第５半導体
チップ６０の表面６０３に実装される。第５半導体チッ
プ６０の第５接触パッド表面６０１は、第４半導体チッ
プ５０上の金属放熱板５０４に隣接する非接触部を有す
る。
【００６１】なお、第５半導体チップ６０の欠陥が発見
されれば、その交換を行うことができるように、第５半
導体チップ６０はこの状態で第５基板５の第５テストポ
イント５５によってテストされる。
【００６２】金属材料で形成された被膜層６９は、外的
負荷及び周囲の湿気から保護する目的のために、第５半
導体チップ６０の周囲で第５基板５の第２表面５２上に
配置される。
【００６３】図２２に示すように、第１〜５基板１〜５
は共通の垂直縁と共に第１〜５基板１〜５を形成するた
めに最終的にトリミングされる。
【００６４】図２３は、本発明の第４好ましい実施形態
に係るマルチチップ半導体モジュールを示す。
【００６５】本実施形態のチップ実装部材は第１〜４基
板１〜４を備える。第１基板１は、互いに反対側に位置
する第１及び第２表面１１及び１２、第１及び第２表面
１１及び１２を貫通する多数の第１導電バイアス１３、
及び、第１導電バイアス１３に対応する位置で第１基板
１の第１表面１１に実装される多数のはんだボール１０
を有しているので、はんだボール１０が第１導電バイア
ス１３にそれぞれ電気接続される。
【００６６】第２基板２は、互いに反対側に位置する第
１及び第２表面２１及び２２と、第２基板２の第１及び
第２表面２１及び２２を貫通する多数の第２導電バイア
ス２３と、第２基板２の第２表面２２にパターンを形成
されると共に、第２導電バイアス２３に電気接続された
第１回路配置と、第２基板２の第２表面２２に配置され
ると共に、第１回路層に電気接続された多数の第１テス
トポイント２５と、第１及び第２表面２１及び２２を貫
通して形成された第１チップ保持開口２６とを有する。
第１回路配置は前述の実施形態と同様であるので、本実
施形態中には示されていない。第２基板の第１表面２１
は第１基板１の第２表面１２にボンディングされるの
で、第１回路配置は、第２導電バイアス２３を介して第
１導電バイアス １３に電気接続される。
【００６７】第３基板３は、互いに反対側に位置する第
１及び第２表面３１及び３２と、第３基板３の第１及び
第２表面３１及び３２を貫通する多数の第３導電バイア
ス３３と、第３基板３の第２表面３２にパターンを形成
されると共に、第３導電バイアス３３に電気接続された
第２回路配置と、第３基板３の第２表面３２上に配置さ
れると共に、第２回路配置に電気接続された多数の第２
テストポイント３５、及び、そこに形成された第１チッ
プ保持開口２６より大きな第２チップ保持開口３６とを
有する。第２回路配置は、本実施形態の第１回路配置と
同様である。第３基板３の第１表面３１は第２基板２の
第２表面２２にボンディングされるので、第２回路配置
は、第１及び第２チップ保持開口２６及び３６が共通の
垂直軸に沿うように配置され、第３基板３が第１のテス
トポイント２５を覆わないように、第２及び第３導電バ
イアス２３及び３３を介して第１回路配置に電気接続さ
れる。
【００６８】第４基板４は、第３基板３と同様な構造を
有すると共に、第２基板上に第３基板３を実装するのと
同じ方法で第３基板３に実装されるので、その詳細はこ
こでは省略する。
【００６９】多数の第１接触パッド２０２に設けた一側
部２０１を有する第１半導体チップ２０は、第１チップ
保持開口２６に配置されると共に、接着層２７aによっ
て第１基板１の第２表面１２に実装される。第１半導体
チップ２０の第１接触パッド２０２は、ワイヤーw２の
使用により第２基板２の第１回路配置にワイヤーボンデ
ィングされる。
【００７０】第１半導体チップ２０の欠陥が発見されれ
ば、その交換を行うことができるように、第１半導体チ
ップ２０はこの状態で第１のテストポイント２５によっ
てテストされる。
【００７１】多数の第２接触パッド３０２を設けた一側
部３０１を有する第２半導体チップ３０が、第２チップ
保持開口３６に配置されると共に、接着層３７aによっ
て第１半導体チップ２０の一側部２０１に実装されるの
で、第２半導体チップ３０は、垂直軸に沿う第２基板２
の第２表面２２から一定間隔で配置される。第２半導体
チップ３０の第２接触パッド３０２は、ワイヤーw３の
使用により第３基板３の第２の回路配置にワイヤーボン
ディングされる。
【００７２】第２半導体チップ３０に欠陥が発見されれ
ば、その交換を行うことができるように、第２半導体チ
ップ３０はこの状態で、第３基板３の第２のテストポイ
ント３５によってテストされる。
【００７３】多数の第３接触パッド４０２を設けた一側
部４０１を有する第３半導体チップ４０は、第３チップ
保持開口４６に配置されると共に、接着層４７aによっ
て第２半導体チップ３０の側部３０１に実装されるの
で、第３半導体チップ４０は、垂直軸に沿う第３基板３
の第２表面３２から一定間隔で配置される。第３半導体
チップ４０の第３接触パッド４０２は、ワイヤーw４の
使用により第４基板４の第３回線配置にワイヤーボンデ
ィングされる。
【００７４】第３半導体チップ４０に欠陥が発見されれ
ば、その交換を行うことができるように、第３半導体チ
ップ４０はこの状態で、第３テストポイント４５によっ
てテストされる。
【００７５】第４半導体チップ５０は、第１の好ましい
実施形態の第２接着層３７と同様な構造を有する接着層
５７によって第２基板上に第１の好ましい実施形態の第
２半導体チップに実装するのと同じ方法で第４基板４の
第２表面４２に実装される。
【００７６】導電本体５８は接着層５７の各窓５７３に
配置されるので、第４基板４の第３回路層に電気接続す
るために、第４半導体チップ５０の第４導体５０２は、
窓５７３内の導電本体５８とそれぞれ電気接続される。
金属放熱板５０４は、第４半導体チップ５０の第４接触
パッド表面５０１とは反対側に位置する第４半導体チッ
プ５０の表面５０３に実装される。第４半導体チップ５
０の第４接触パッド表面５０１は、図２３に示すよう
に、接着層５７aの一方の接着面に隣接する非接触部を
有する。接着層５７aの他方の接着面は、第３半導体チ
ップ４０の側部４０１に接着される。
【００７７】また、第４半導体チップ５０に欠陥が発見
されれば、その交換を行うことができるようにこの状態
で第４基板４の第３テストポイント４５によってテスト
されてもよい。
【００７８】金属材料で形成された被膜層５９は、外的
負荷及び周囲の湿気から保護する目的のために、第４半
導体チップ５０の周囲で、第４基板４の第２表面４２に
配置されている。
【００７９】なお、第１〜４基板１〜４は、共通の垂直
縁を備えた第１〜４基板１〜４を形成するように最終的
にトリミングしてもよい。
【００８０】図２４には、本発明の第５好ましい実施形
態に係るマルチチップ半導体モジュールの一部が図示さ
れている。本実施形態では、チップ実装部材が第１、第
２及び第３基板１、２及び３を備える。第１〜３基板１
〜３の構造は、第２チップ保持開口３６が第１のチップ
保持開口２６よりも大きくなく、第１及び第２チップ保
持開口２６及び３６が共通の垂直軸に配置されないこと
を除いて第１の好ましい実施形態と同様であるので、そ
の説明はここでは省略する。
【００８１】第１半導体チップ２０は、第１チップ保持
開口２６内に配置され、第１の好ましい実施形態の第１
接着層と同様な構造を有する第１接着層２７により、第
１の好ましい実施形態に記述されるのと同じ方法で第１
基板１の第２表面１２に第１のチップ保持開口２６に実
装される。
【００８２】第１導電本体２８は第１接着層２７の各窓
２７３に配置されるので、第１半導体チップ２０の第１
接触パッド２０２は、第１基板１の第１回路配置に電気
接続するために、窓２７３の導電本体２８とそれぞれ電
気接続される。金属放熱板２０４は、第１半導体チップ
２０の第１接触パッド表面２０１とは反対側に位置する
第１半導体チップ２０の表面２０３に実装される。
【００８３】なお、第１半導体チップ２０は、第２基板
２が第１基板１にボンディングされる前に、第１基板１
の第１のテストポイント(図示せず)を介してテストされ
る。また、第１半導体チップ２０によって占有されない
第１チップ保持開口２６の一部は、湿度から第１半導体
チップ２０を保護するために、例えばエポキシ樹脂２９
を充填される。
【００８４】第２半導体チップ３０は、本実施形態の第
１接着層と同様な構造を有する第２接着層３７bによっ
て本実施形態の第１基板１の第２表面１２上に、第１半
導体チップ２０を実装するのと同じ方法で、第２チップ
保持開口３６に配置されると共に、第２基板２の第２表
面２２に実装される。
【００８５】第２導電本体３８は第２接着層３７bの各
窓３７３に配置されるので、第２半導体チップ３０の第
２導体は、第２基板２の第２の回路配置に電気接続する
ために、窓３７３の導電本体３８とそれぞれ電気接続さ
れる。金属放熱板３０４は、第２半導体チップ３０の第
２接触パッド表面３０１とは反対側に位置する第２半導
体チップ３０の表面３０３に実装される。
【００８６】なお、第２半導体チップ３０に欠陥があれ
ば、第２半導体チップ３０の交換を行うことができるよ
うに、第２半導体チップ３０はこの状態で第２基板２の
第２のテストポイント(図示せず)を介してテストされ
る。また、第２半導体チップ３０によって占有されない
第２チップ保持開口３６の一部は、湿気から第２半導体
チップ２０を保護するために、例えばエポキシ樹脂３９
を充填される。
【００８７】第３半導体チップ４０は、好ましい実施形
態の第２接着層と同様な構造を有する第３接着層４７に
よって、第１の好ましい実施形態の第２基板上に、第２
半導体チップを実装するのと同じ方法で第３基板３に実
装される。
【００８８】第３導電本体４８は第３接着層４７の各窓
４７３に配置されるので、第３半導体チップ４０の第３
接触パッド４０２は、第３基板３の第３回路層に電気接
続するために、窓４７３内の第３導電本体４８にそれぞ
れ電気接続される。金属放熱板４０４は、第３半導体チ
ップ４０の第３接触パッド表面４０１とは互いに反対側
に位置する第３半導体チップ４０の表面４０３に実装さ
れる。第３半導体チップ４０の第３接触パッド表面４０
１は、第２半導体チップ３０上の金属放熱板３０４に隣
接する非接触部を有する。
【００８９】本実施形態では、第３基板３の第２表面３
２に、第４半導体チップ５０及び第５半導体チップ６０
が設けられている。第４及び第５半導体チップ５０及び
６０は、本実施形態の第１接着層２７と同様な構造を有
する第４接着層５７及び第５接着層６７によってそれぞ
れ本実施形態の第１基板１に第１半導体チップ２０を実
装するのと同様な方法で、第３基板３に実装されてい
る。
【００９０】被膜層４９、５９及び６９は、外的負荷及
び周囲の湿気から保護する目的のために、それぞれ第
３、第４及び第５半導体チップ４０、５０及び６０の周
囲で第３基板３の第２表面３２に配置される。
【００９１】第３〜５半導体チップ４０〜６０が、第３
基板３の第３テストポイント(図示せず)を介してテスト
されるので、半導体チップ４０、５０、６０のいずれか
に欠陥が発見されれば、その交換を行うことができる。
【００９２】図２５は、本発明の第６の好ましい実施形
態に係るマルチチップ半導体モジュールの一部を図示す
る。
【００９３】図２５に示すように、本実施形態のチップ
実装部材は、第１〜４基板１〜４を備えている。第１〜
４基板１〜４は、第２基板２がそこに形成される２つの
第１チップ保持開口２６を除いて、第１の好ましい実施
形態の第１〜４基板と同様であるので、その説明はここ
では省略する。
【００９４】本実施形態では、第１及び第２半導体チッ
プ２０及び３０は、第１チップ保持開口２６の１つに対
応してそれぞれ配置されると共に、第１の好ましい実施
形態の第１接着層と同様な構造を有する接着層２７、３
７によって第１基板１に実装される。第３及び第４半導
体チップ４０及び５０は、第２チップ保持開口３６に配
置されると共に、第１の好ましい実施形態の第２接着層
と同様な構造を有する接着層４７、５７によって第２基
板２に実装される。第５半導体チップ６０は第３チップ
保持開口４６に配置されると共に、第１の好ましい実施
形態の第２接着層と同様な構造を有する接着層６７によ
って第３基板３に実装される。
【００９５】図２６は、本発明の第７の好ましい実施形
態に係るマルチチップ半導体モジュールを示す。第１の
好ましい実施形態とは異なり、はんだボール１０は第５
導電バイアス ５３に対応する位置で第５基板５の第２
表面５２に実装され、第５導電バイアス ５３にそれぞ
れ電気接続される。
【００９６】図２７は、本発明の第８の好ましい実施形
態に係るマルチチップ半導体モジュールを示す。第２の
好ましい実施形態とは異なり、はんだボール１０は第６
の導電バイアス ６３に対応する位置で第６の基板６の
第２表面６２に実装され、第６の導電バイアス ６３に
それぞれ電気接続される。
【００９７】図２８は、本発明の第９の好ましい実施形
態に係るマルチチップ半導体モジュールを示す。第４好
ましい実施形態とは異なり、はんだボール１０は第４に
対応する位置で第４基板４の第２表面４２に実装され、
第４導電バイアス４３にそれぞれ電気接続される。
【００９８】図２９は、本発明の第１０の好ましい実施
形態に係るマルチチップ半導体モジュールを示す。第５
好ましい実施形態とは異なり、はんだボール１０は第３
に対応する位置で第３基板３の第２表面３２に実装さ
れ、導電バイアス３３にそれぞれ電気接続される。
【００９９】図３０は、本発明の第１１の好ましい実施
形態に係るマルチチップ半導体モジュールを示す。第６
の好ましい実施形態とは異なり、はんだボール１０は第
４に対応する位置で第４基板４の第２表面４２に実装さ
れ、導電バイアス４３にそれぞれ電気接続される。
【０１００】本発明は、上述の好ましい実施形態に関し
て記載したが、それは発明を制限することは意図してい
ない。種々の改良及び変更が、本発明の範囲を逸脱する
ことなく、本発明を構成することが可能なことは当業者
にとって明らかである。前記観点から、本発明は、その
改良及び変更が前述の請求の範囲及びそれらと同等のも
のの範囲に含まれるなら、それらの改良及び変更をカバ
ーすることが意図されている。
【図面の簡単な説明】
【図１】 本発明の最初の好ましい実施形態に係るマル
チチップモジュールの概略部分断面図である。
【図２】 本発明の好ましい実施形態に係る基板の一部
を示す概略部分断面図である。
【図３】 本発明の好ましい実施形態に係る第１接着層
を示す概略部分断面図である。
【図４】 本発明の好ましい実施形態に係る他の第１接
着層を示す概略部分断面図である。
【図５】 本発明に係るマルチチップモジュールの導電
本体の好ましい実施形態を示す概略部分断面図である。
【図６】 本発明に係るマルチチップモジュールの導電
本体の好ましい実施形態を示す概略部分断面図である。
【図７】 本発明の好ましい実施形態に係る第２接着層
を示す概略部分断面図である。
【図８】 本発明の好ましい実施形態に係る他の第２接
着層を示す概略部分断面図である。
【図９】 本発明の他の好ましい実施形態に係るマルチ
チップモジュールの概略部分断面図である。
【図１０】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールの概略斜視図である。
【図１１】 本発明の第４の好ましい実施形態に係るマ
ルチチップモジュールの概略斜視図である。
【図１２】 本発明に係る他の接着層の好ましい実施形
態を示す概略斜視図である。
【図１３】 図１２に示す接着層に代わる構造を示す概
略斜視図である。
【図１４】 本発明に係る基板及びチップ間の導電本体
構造の好ましい実施形態を示す概略部分断面図である。
【図１５】 本発明に係る基板及びチップ間の導電本体
構造の他の実施形態を示す概略部分断面図である。
【図１６】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図１７】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図１８】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図１９】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図２０】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図２１】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図２２】 本発明の第３の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図２３】 本発明の第４の好ましい実施形態に係るマ
ルチチップモジュールを示す概略部分断面図である。
【図２４】 本発明に係る第５の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
【図２５】 本発明に係る第６の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
【図２６】 本発明に係る第７の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
【図２７】 本発明に係る第８の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
【図２８】 本発明に係る第９の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
【図２９】 本発明に係る第１０の好ましい実施形態に
係るマルチチップモジュールを示す概略部分断面図であ
る。
【図３０】 本発明に係る第１１の好ましい実施形態に
係るマルチチップモジュールを示す概略部分断面図であ
る。
【符号の説明】
１…第１基板 ２…第２基板 ３…第３基板 ４…第４基板 ５…第５基板 １０…はんだボール １１，２１，３１，４１，５１…第１表面 １２，２２，３２，４２，５２…第２表面 １３…第１導電バイアス １５…第１テストポイント ２０…第１半導体チップ ２３…第２導電バイアス ２５…第２テストポイント ３０…第２半導体チップ ３３…第３導電バイアス ３５…第３テストポイント ４０…第３半導体チップ ４３…第４導電バイアス ５０…第４半導体チップ ５３…第５導電バイアス ６０…第５半導体チップ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−291246（ＪＰ，Ａ) 特開 平13−85602（ＪＰ，Ａ) 特開2000−294725（ＪＰ，Ａ) 特開2000−12770（ＪＰ，Ａ) 特開 平11−317494（ＪＰ，Ａ) 特開 平10−284683（ＪＰ，Ａ) 特開 平９−275185（ＪＰ，Ａ) 特開 平７−106509（ＪＰ，Ａ) 特開 平５−275611（ＪＰ，Ａ) 特開2000−58743（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/065 H01L 25/18 H01L 21/60 311 H01L 25/07

Claims (65)

    (57)【特許請求の範囲】
  1. 【請求項１】 次の工程を備えるマルチチップ半導体モ
    ジュールの製造方法。 （ａ）第１及び第２基板を備え、 第１基板が、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第１導電バイ
    アス、第２表面にパターンを形成されると共に、第１導
    電バイアスに電気接続された第１回路配置、及び、第２
    表面に配置されると共に、第１回路配置に電気接続され
    た多数の第１テストポイントを有し、 第２基板が、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第２導電バイ
    アス、第２基板の第２表面にパターンを形成されると共
    に、第２導電バイアスに電気接続される第２回路配置、
    第２基板の第２表面に配置されると共に、第２回路配置
    に電気接続された多数の第２テストポイント、及び、第
    １及び第２表面を貫通して形成された第１チップ保持開
    口を有する、 チップ実装部材を設ける工程 （ｂ）前記第１基板の第２表面に第１半導体チップの第
    １接触パッド表面を実装すると共に、前記第１接触パッ
    ド表面の多数の第１接触パッドを、前記第１回路配置に
    電気接続する工程 （ｃ）前記第１半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、第１基板の第１テス
    トポイントを介して第１半導体チップをテストする工程 （ｄ）前記第１半導体チップが第１チップ保持開口に配
    置されると共に、第２回路配置が第１及び第２導電バイ
    アスを介して第１回路配置に電気接続されるように、第
    ２基板の第１表面を第１基板の第２表面にボンディング
    する工程 （ｅ）前記第２基板の第２表面に第２半導体チップの第
    ２接触パッド表面を実装すると共に、第２接触パッド表
    面の多数の第２接触パッドを第２回路配置に電気接続す
    る工程 （ｆ）前記第２半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、第２基板の第２テス
    トポイントを介して第２半導体チップをテストする工程
  2. 【請求項２】 前記工程（ｂ）は、次の補助工程を備え
    ることを特徴とする請求項１に係る方法。相互に反対側
    に第１及び第２接着面を有する接着層に、該第１及び第
    ２接着面を貫通する多数の窓を設ける工程 前記窓が第２接着面から第１回路配置にアクセスするこ
    とを可能とするように、接着層の第１接着面を第１基板
    の第２表面に接着する工程 各窓に導電本体を配置する工程 前記第１半導体チップの第１接触パッド表面を、第１回
    路配置に電気接続するために、窓の導電本体にそれぞれ
    電気接続する第１接触パッドと共に、前記接着層の第２
    接着面に接着する工程
  3. 【請求項３】 前記工程（ｅ）は、次の補助工程を備え
    ることを特徴とする請求項１に係る方法。相互に反対側
    に第１及び第２接着面を有する接着層に、該第１及び第
    ２接着面を貫通する多数の窓を設ける工程 前記窓が第２接着面から第２回路配置へのアクセスを可
    能とするように、第２基板の第２表面に接着層の第１接
    着面を接着する工程 前記各窓に導電本体を配置する工程 前記第２半導体チップの第２接触パッド表面を、前記第
    ２回路配置に電気接続するために、前記窓の導電本体に
    それぞれ電気接続する第２接触パッドと共に、前記接着
    層の第２接着面に接着する工程
  4. 【請求項４】 前記工程（ｅ）において、第１及び第２
    半導体チップが共通の垂直軸に配置され、第２半導体チ
    ップが第２基板に実装されるとき、第２接触パッドが第
    １チップ保持開口の周囲に配置されることを特徴とする
    請求項１に係る方法。
  5. 【請求項５】 前記チップ実装部材は、さらに、相互に
    反対側に位置する第１及び第２表面、該第１及び第２表
    面を貫通する多数の第３導電バイアス、第３基板の第２
    表面にパターンを形成されると共に、第３導電バイアス
    に電気接続された第３回路配置、第３基板の第２表面に
    配置されると共に、第３回路配置に電気接続される第３
    テストポイント、及び、前記第１及び第２表面を貫通し
    て形成される第１チップ保持開口よりも大きな第２チッ
    プ保持開口を有する第３基板を備え、さらに、 （ｇ）第２半導体チップが第２チップ保持開口に配置さ
    れると共に、第３回路配置が第１、第２及び第３導電バ
    イアスを介して第１及び第２回路配置に電気接続される
    ように、第３基板の第１表面を第２基板の第２表面にボ
    ンディングする工程 （ｈ）第３半導体チップの第３接触パッド表面を第３基
    板の第２表面に実装すると共に、第３接触パッド表面の
    多数の第３接触パッドを第３回路配置に電気接続する工
    程 （ｉ）第３半導体チップに欠陥が発見されれば、その交
    換を行うことができるように、第３基板の第３テストポ
    イントを介して第３半導体チップをテストする工程を備
    えることを特徴とする請求項４に係る方法。
  6. 【請求項６】 前記工程（ｈ）において、第３半導体チ
    ップが共通の垂直軸に配置され、第３半導体チップが第
    ３基板に実装されるとき、第３接触パッドが第２チップ
    保持開口の周囲に配置されることを特徴とする請求項５
    に係る方法。
  7. 【請求項７】 前記工程（ｄ）において、第２基板が第
    １基板にボンディングされるとき、第２基板が第１テス
    トポイントを覆わず、前記工程（ｇ）において、第３基
    板が第２基板にボンディングされるとき、第３基板が第
    ２テストポイントを覆わないことを特徴とする請求項６
    に係る方法。
  8. 【請求項８】 さらに、第１、第２及び第３基板を共通
    の垂直軸に沿って配置するために、第１、第２及び第３
    基板をトリミングする工程を備えたことを特徴とする請
    求項７に係る製造方法。
  9. 【請求項９】 さらに、前記工程（ｄ）の前に、第１接
    触パッド表面の反対側で第１半導体チップの一方の表面
    に金属放熱板を実装する工程を備えたことを特徴とする
    請求項４に係る製造方法。
  10. 【請求項１０】 前記工程（ｅ）において、第２半導体
    チップの第２接触パッド表面が、第１半導体チップ上の
    金属放熱板に隣接する非接触部を有することを特徴とす
    る請求項９に係る製造方法。
  11. 【請求項１１】 さらに、前記工程（ｈ）の前に、第２
    接触パッド表面の反対側で第２半導体チップの一方の表
    面に金属放熱板を実装する工程を備えたことを特徴とす
    る請求項６に係る製造方法。
  12. 【請求項１２】 前記工程（ｈ）において、第３半導体
    チップの第３接触パッド表面が第２半導体チップ上の金
    属放熱板に隣接する非接触部を有することを特徴とする
    請求項１１に係る製造方法。
  13. 【請求項１３】 さらに、はんだボールが第１導電バイ
    アスにそれぞれ電気接続されるように、第１導電バイア
    スに対応する位置で、第１基板の第１表面に多数のはん
    だボールを実装する工程を備えたことを特徴とする請求
    項１に係る製造方法。
  14. 【請求項１４】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面を有する第３基
    板、該第３基板の第１及び第２表面を貫通する多数の導
    電バイアス、第３基板の第２表面にパターンを形成され
    ると共に、第３導電バイアスに電気接続される第３回路
    配置、第３基板の第２表面に配置されると共に、第３基
    板配置に電気接続される多数のテストポイント、及び、
    前記第１及び第２表面を貫通して形成される第２チップ
    保持開口を備え、さらに、 （ｇ）第２半導体チップが第２チップ保持開口に配置さ
    れると共に、第３回路配置が第１、第２及び第３導電バ
    イアスを介して第１及び第２回路配置に電気接続される
    ように、第３基板の第１表面を第２基板の第２表面にボ
    ンディングする工程 （ｈ）第３半導体チップの第３接触パッド表面を第３基
    板の第２表面に実装すると共に、第３接触パッド表面の
    多数の第３接触パッドを第３回路配置に電気接続する工
    程 （ｉ）第３半導体チップに欠陥が発見されれば、その交
    換を行うことができるように、第３基板の第３テストポ
    イントを介して第３半導体チップをテストする工程とを
    備えることを特徴とする請求項１に係る方法。
  15. 【請求項１５】 前記工程（ｈ）において、第２及び第
    ３半導体チップは、共通の垂直軸に配置され、前記第３
    接触パッドは、第３半導体チップが第３表面に実装され
    るとき、第２チップ保持開口の周囲に配置されることを
    特徴とする請求項１４に係る方法。
  16. 【請求項１６】 さらに、前記工程（ｈ）の前に、第２
    接触パッド表面の反対側で第２半導体チップの一方の表
    面に金属放熱板を実装する工程を備えたことを特徴とす
    る請求項１５に係る方法。
  17. 【請求項１７】 前記工程（ｈ）において、第３半導体
    チップの第３接触パッド表面は、第２半導体チップ上の
    金属放熱板に隣接する非接触部を有することを特徴とす
    る請求項１６に係る方法。
  18. 【請求項１８】 さらに、はんだボールが第３導電バイ
    アスにそれぞれ電気接続されるように、第３導電バイア
    スに対応する位置で第３基板の第２表面に多数のはんだ
    ボールを実装する工程を備えたことを特徴とする請求項
    １４に係る方法。
  19. 【請求項１９】 次の工程からなるマルチチップ半導体
    モジュールの製造方法。 （ａ）第１及び第２基板を備え、 第１基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第１導電バイ
    アス、前記第２表面にパターンを形成されると共に、前
    記第１導電バイアスに電気接続された第１回路配置、及
    び、前記第２表面に配置されると共に、前記第１回路配
    置に電気接続された多数の第１テストポイントを有し、 第２基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第２導電バイ
    アス、前記第２表面に形成されると共に、前記第２導電
    バイアスに電気接続される第２回路配置、前記第２基板
    の第２表面に配置されると共に、前記第２回路配置に電
    気接続される多数の第２テストポイント、及び、前記第
    １及び第２表面を貫通して形成される第１チップ保持開
    口を有し、 前記第２基板の第１表面は、第２回路配置が第２導電バ
    イアスを介して第１回路配置に電気接続されると共に、
    第２基板が第１テストポイントを覆わないように、前記
    第１基板の第２表面にボンディングされるチップ実装部
    材を設ける工程 （ｂ）前記第１チップ保持開口に第１半導体チップを配
    置し、前記第１基板の第２表面に第１半導体チップの第
    １接触パッド表面を実装すると共に、前記第１接触パッ
    ド表面の多数の第１接触パッドを、前記第１回路配置に
    電気接続する工程 （ｃ）前記第１半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、前記第１基板の第１
    テストポイントを介して第１半導体チップをテストする
    工程 （ｄ）前記第２基板の第２表面に、第２半導体チップの
    第２接触パッド表面を実装すると共に、前記第２接触パ
    ッド表面の多数の第２接触パッドを、前記第２回路配置
    に電気接続する工程 （ｅ）前記第２半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、前記第２基板の第２
    テストポイントを介して第２半導体チップをテストする
    工程
  20. 【請求項２０】 前記工程（ｂ）は次の補助工程を備え
    たことを特徴とする請求項１９に係る方法。相互に反対
    側に第１及び第２接着面を有する接着層に、該第１及び
    第２接着面を貫通する多数の窓を設ける工程 前記窓が第２接着面から第１回路配置にアクセス可能と
    するように、第１基板の第２表面に接着層の第１接着面
    を接着する工程、 前記第１半導体チップの第１接触パッド表面を、第１回
    路配置に電気接続するために、窓内の導電本体にそれぞ
    れ電気接続する第１接触パッドと共に、接着層の第２接
    着面に接着する工程
  21. 【請求項２１】 前記工程（ｄ）は次の補助工程を備え
    ることを特徴とする請求項１９に係る方法。相互に反対
    側に第１及び第２接着面を有する接着層に、該第１及び
    第２接着面を貫通する多数の窓を設ける工程 前記窓が第２接着面から第２回路配置にアクセス可能と
    なるように、前記接着層の第１接着面を第２基板の第２
    表面に接着する工程 前記各窓に導電本体を配置する工程 前記第２半導体チップの第２接触パッド表面を、第２回
    路配置に電気接続するために、窓に導電本体をそれぞれ
    電気接続する第２接触パッドと共に、接着層の第２接着
    面に接着する工程
  22. 【請求項２２】 前記工程（ｄ）において、前記第２接
    触パッドは、第２半導体チップが第２基板に実装される
    とき、前記第１チップ保持開口の周囲に配置されること
    を特徴とする請求項１９に係る方法。
  23. 【請求項２３】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面、該第１及び第２
    表面を貫通する多数の第３導電バイアス、第２表面に形
    成されると共に第３導電バイアスに電気接続された第３
    回路配置、第２表面に配置されると共に第３回路配置に
    電気接続された多数の第３テストポイント、及び、前記
    第１及び第２表面を貫通して形成され、第１チップ保持
    開口よりも大きな第２チップ保持開口を備えた第３基板
    を備え、第３回路配置が第１、第２及び第３導電バイア
    スを介して第１及び第２回路配置に電気接続され、第１
    及び第２チップ保持開口が共通の垂直軸に位置し、第３
    基板が第２テストポイントを覆わないように、前記第３
    基板は第２基板の第２表面にボンディングされ、前記工
    程（ｄ）では、第２半導体チップが第２基板に実装され
    るとき、第２チップ保持開口に配置されることを特徴と
    する請求項２２に記載の方法。
  24. 【請求項２４】 さらに、次の工程を備えることを特徴
    とする請求項２３に係る方法。 （ｆ）第３半導体チップの第３接触パッド表面を第３基
    板の第２表面に実装し、第３接触パッド表面の多数の第
    ３接触パッドを第３回路配置に電気接続する工程 （ｇ）前記第３半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、第３基板の第３テス
    トポイントを介して第３半導体チップをテストする工程
  25. 【請求項２５】 前記第３接触パッドは、第３半導体チ
    ップが第３基板に実装されるとき、第２チップ保持開口
    の周囲に配置されることを特徴とする請求項２４に係る
    方法。
  26. 【請求項２６】 さらに、前記第１、第２及び第３基板
    を、共通の垂直軸に沿って形成するために、第１、第２
    及び第３基板をトリミングする工程を備えた請求項２４
    に係る方法。
  27. 【請求項２７】 さらに、前記工程（ｄ）の前に、前記
    第１接触パッド表面の反対側で第１半導体チップの一方
    の表面に金属放熱板を実装する工程を備えた請求項２２
    に係る方法。
  28. 【請求項２８】 前記工程（ｄ）において、第２半導体
    チップの第２接触パッド表面が、第１半導体チップ上の
    金属放熱板に隣接する非接触部を有することを特徴とす
    る請求項２７に係る方法。
  29. 【請求項２９】 さらに、前記工程（ｆ）の前に、第２
    接触パッド表面の反対側で第２半導体チップの一方の表
    面に金属放熱板を実装する工程を備えた請求項２４に係
    る方法。
  30. 【請求項３０】 前記工程（ｆ）において、第３半導体
    チップの第３接触パッド表面が、第２半導体チップ上の
    金属放熱板に隣接する非接触部を有することを特徴とす
    る請求項２９に係る方法。
  31. 【請求項３１】 さらに、はんだボールが第１導電バイ
    アスにそれぞれ電気接続されるように、第１導電バイア
    スに対応する位置で、第１基板の第１表面に多数のはん
    だボールを実装する工程を備えた請求項１９に係る方
    法。
  32. 【請求項３２】 第１及び第２基板を備え、前記第１基
    板は、相互に反対側に位置する第１及び第２表面、該第
    １及び第２表面を貫通する多数の第１導電バイアス、及
    び、第２表面にパターンを形成されると共に、第１導電
    バイアスに電気接続された第１回路配置を有し、 前記第２基板は、相互に反対側に位置する第１及び第２
    表面、第２基板の第１及び第２表面を貫通する多数の第
    ２導電バイアス、第２基板の第２表面にパターンを形成
    されると共に、第２導電バイアスに電気接続された第２
    回路配置、及び、前記第１及び第２表面を貫通して形成
    された第１チップ保持開口を有し、 前記第２基板の第１表面を、第２回路配置が第２導電バ
    イアスを介して第１回路配置に電気接続されるように、
    第１基板の第２表面にボンディングすることにより得た
    チップ実装部材、 前記第１チップ保持開口に配置されると共に、第１基板
    の第２表面に実装される第１接触パッド表面を有し、前
    記第１接触パッド表面に多数の第１接触パッドが形成さ
    れている第１半導体チップ、 前記第１接触パッドを第１回路配置に電気接続するため
    の第１導電手段、 前記第２基板の第２表面に実装された第２接触パッド表
    面を有し、前記第２接触パッド表面に多数の第２接触パ
    ッドが形成されている第２半導体チップ、 前記第２接触パッドを第２回路配置に電気接続するため
    の第２導電手段を備えたマルチチップ半導体モジュー
    ル。
  33. 【請求項３３】 さらに、相互に反対側に位置する第１
    及び第２接着面と、該第１及び第２接着面を貫通する多
    数の窓を有する接着層を備え、該接着層の第１接着面
    は、前記窓が第２接着面から第１回路配置にアクセス可
    能とするために、第１基板の第２表面に接着され、前記
    第１導電手段は、窓にそれぞれ配置された多数の導電本
    体を備え、前記第１半導体チップの第１接触パッド表面
    は接着層の第２接着面に接着され、前記第１接触パッド
    は、第１回路配置に電気接続するために、前記導電本体
    に窓の中でそれぞれ電気接続する請求項３２に係るマル
    チチップ半導体モジュール。
  34. 【請求項３４】 さらに、相互に反対側に位置する第１
    及び第２接着面と、該第１及び第２接着面を貫通する多
    数の窓を有する接着層を備え、該接着層の第２接着面
    は、窓が第２接着面から第２回路配置へのアクセスを可
    能とするために、前記第２基板の第２表面に接着され、
    前記第２導電手段は、窓にそれぞれ配置された多数の導
    電本体を備え、前記第２半導体チップの第２接触パッド
    表面は、接着層の第２接着面に接着され、前記第２接触
    パッドは、第２回路配置に電気接続するために、窓に導
    電本体をそれぞれ電気接続する請求項３２に係るマルチ
    チップ半導体モジュール。
  35. 【請求項３５】 前記第１及び第２半導体チップを、共
    通の垂直軸に沿って配置し、前記第２接触パッドを第１
    チップ保持開口の周囲に配置する請求項３２に係るマル
    チチップ半導体モジュール。
  36. 【請求項３６】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面、該第１及び第２
    表面を貫通する多数の第３導電バイアス、第２表面に形
    成されると共に第３導電バイアスに電気接続された第３
    回路配置、及び、前記第１及び第２表面を貫通して形成
    され、第１チップ保持開口よりも大きな第２チップ保持
    開口を有する第３基板を備え、前記第３基板の第１表面
    は、第２半導体チップが第２チップ保持開口に配置され
    ると共に、第３回路配置が第１、第２及び第３導電バイ
    アスを介して第１及び第２回路配置に電気接続されるよ
    うに、第２基板の第２表面にボンディングされ、前記マ
    ルチチップ半導体モジュールは、さらに、 多数の第３接触パッドが配置される第３接触パッド表面
    を有する第３半導体チップを備え、前記第３半導体チッ
    プの第３接触パッド表面が第３基板の第２表面に実装さ
    れ、前記第３接触パッドが第３回路配置に電気接続され
    る請求項３５に係るマルチチップ半導体モジュール。
  37. 【請求項３７】 さらに、前記第１接触パッド表面と反
    対側で第１半導体チップの一方の表面に実装された金属
    放熱板を備える請求項３５に係るマルチチップ半導体モ
    ジュール。
  38. 【請求項３８】 前記第２半導体チップの第２接触パッ
    ド表面は、第１半導体チップ上の金属放熱板に隣接する
    非接触部を有する請求項３７に係るマルチチップ半導体
    モジュール。
  39. 【請求項３９】 前記第３半導体チップが共通の垂直軸
    に沿って配置され、前記第３接触パッドが第２チップ保
    持開口の周囲に配置される請求項３５に係るマルチチッ
    プ半導体モジュール。
  40. 【請求項４０】 さらに、前記第２接触パッド表面と反
    対側で第２半導体チップの一方の表面に実装された金属
    放熱板を備える請求項３９に係るマルチチップ半導体モ
    ジュール。
  41. 【請求項４１】 前記第３半導体チップの第３接触パッ
    ド表面は、第２半導体チップ上の金属放熱板に隣接する
    非接触部を有する請求項４０に係るマルチチップ半導体
    モジュール。
  42. 【請求項４２】 さらに、前記第１導電バイアスに対応
    する位置で、第１基板の第１表面に実装されると共に第
    １導電バイアスにそれぞれ電気接続された多数のはんだ
    ボールを備える請求項３２に係るマルチチップ半導体モ
    ジュール。
  43. 【請求項４３】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面、該第１及び第２
    表面を貫通する多数の第３導電バイアス、第２表面に形
    成されると共に第３導電バイアスに電気接続された第３
    回路配置、及び、前記第１及び第２表面を貫通して形成
    された第２チップ保持開口を有する第３基板を備え、前
    記第３基板の第１表面は、第２半導体チップが第２チッ
    プ保持開口に配置されると共に、第３回路配置が第１、
    第２及び第３導電バイアスを介して第１及び第２回路配
    置に電気接続されるように、第２基板の第２表面にボン
    ディングされ、さらに、 多数の第３接触パッドが配置される第３接触パッド表面
    を有する第３半導体チップを備え、該第３半導体チップ
    の第３接触パッド表面は第３基板の第２表面に実装さ
    れ、前記第３接触パッドは第３回路配置に電気接続され
    る請求項３２に係るマルチチップ半導体モジュール。
  44. 【請求項４４】 さらに、前記第３導電バイアスに対応
    する位置で、第３基板の第２表面に実装されると共に、
    第３導電バイアスにそれぞれ電気接続される多数のはん
    だボールを備える請求項４３に係るマルチチップ半導体
    モジュール。
  45. 【請求項４５】 次の工程からなるマルチチップ半導体
    モジュールの製造方法。 （ａ）第１、第２及び第３基板を備え、 第１基板は、相互に反対側に位置する第１及び第２表面
    と、該第１及び第２表面を貫通する多数の第１導電バイ
    アスとを備え、 第２基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第２導電バイ
    アス、前記第２基板の第２表面にパターンを形成される
    と共に、第２導電バイアスに電気接続された第１回路配
    置、前記第２基板の第２表面に配置されると共に、前記
    第１回路配置に電気接続される多数の第１テストポイン
    ト、及び、前記第１及び第２表面を貫通して形成される
    第１チップ保持開口を備え、 第３基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第３導電バイ
    アス、第３基板の第２表面にパターンを形成されると共
    に、第３導電バイアスに電気接続された第２回路配置、
    前記第３基板の第２表面に配置されると共に、第２回路
    配置に電気接続された多数の第２テストポイント、及
    び、前記第１及び第２表面を貫通して形成され、第１チ
    ップ保持開口よりも大きな第２チップ保持開口を備える
    チップ実装部材を設ける工程 （ｂ）前記第１回路配置が第２導電バイアスを介して第
    １導電バイアスに電気接続されるように、第２基板の第
    １表面を第１基板の第２表面にボンディングする工程 （ｃ）前記第１チップ保持開口に第１半導体チップを配
    置し、前記第１基板の第２表面に第１半導体チップを実
    装し、前記第１半導体チップの一側部上の多数の第１接
    触パッドを第１回路配置にワイヤボンディングする工程 （ｄ）前記第１半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、第１テストポイント
    を介して第１半導体チップをテストする工程 （ｅ）前記第２回路配置が第３導電バイアスを介して第
    １回路配置に電気接続されると共に、第１及び第２チッ
    プ保持開口が共通の垂直軸に沿って配置されるように、
    第３基板の第１表面を第２基板上にボンディングする工
    程 （ｆ）前記第２チップ保持開口に第２半導体チップを配
    置し、前記第２半導体チップが前記共通の垂直軸に沿っ
    て第２基板の第２表面から一定間隔で位置するように第
    １接着層を介して第１半導体チップの一側部に第２半導
    体チップを実装し、前記第２半導体チップの一側部上の
    多数の第２接触パッドを第２回路配置にワイヤボンディ
    ングする工程 （ｇ）前記第２半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、第２テストポイント
    を介して第２半導体チップをテストする工程
  46. 【請求項４６】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面、該第１及び第２
    表面を貫通する多数の第４導電バイアス、第４基板の第
    ２表面にパターンを形成されると共に、多数の第４導電
    バイアスに電気接続された第３回路配置、前記第４基板
    の第２表面に配置されると共に、第３回路配置に電気接
    続された多数の第３テストポイントを有する第４基板、
    及び、前記第１及び第２表面を貫通して形成され、第２
    チップ保持開口よりも大きな第３チップ保持開口を有す
    る第４基板を備え、さらに、次の工程を備える請求項４
    ５に係る方法。 （ｈ）前記第３回路配置が第４導電バイアスを介して第
    ２回路配置に電気接続されると共に、第３チップ保持開
    口が前記共通の垂直軸に沿って配置されるように、第４
    基板の第１表面を第３基板の第２表面にボンディングす
    る工程 （ｉ）前記第３チップ保持開口に第３半導体チップを配
    置し、前記第３半導体チップが前記共通の垂直軸に沿っ
    て第３基板の第２表面から一定間隔で位置するように、
    第２接着層を介して第２半導体チップの一側部上に第３
    半導体チップを実装し、前記第３半導体チップの一側部
    上の多数の第３接触パッドを第３回路配置にワイヤボン
    ディングする工程 （ｊ）前記第３半導体チップに欠陥が発見されれば、そ
    の交換を行うことができるように、第３テストポイント
    を介して第３半導体チップをテストする工程
  47. 【請求項４７】 さらに、前記第４基板の第２表面に第
    ４半導体チップを実装すると共に、前記第４半導体チッ
    プの一側部の多数の第４接触パッドを第３回路配置に電
    気接続する工程を備えた請求項４６に係る方法。
  48. 【請求項４８】 前記工程（ｅ）では、第３基板が第２
    基板にボンディングされるとき、第１テストポイントを
    覆わず、前記工程（ｈ）では、第４基板が第３基板にボ
    ンディングされるとき、第２テストポイントを覆わない
    請求項４６に係る方法。
  49. 【請求項４９】 さらに、前記第１、第２、第３及び第
    ４基板を前記共通の垂直軸に沿って形成するために、第
    １、第２、第３及び第４基板をトリミングする工程を備
    えた請求項４８に係る方法。
  50. 【請求項５０】 さらに、前記第４基板の第２表面と対
    向する第４半導体チップの一方の表面に金属放熱板を実
    装する工程を備えた請求項４７に係る方法。
  51. 【請求項５１】 さらに、多数のはんだボールを、該は
    んだボールが第１導電バイアスにそれぞれ電気接続され
    るように、第１導電バイアスに対応する位置で、第１基
    板の第１表面に実装する工程を備えた請求項４５に係る
    方法。
  52. 【請求項５２】 さらに、多数のはんだボールを、該は
    んだボールが第４導電バイアスにそれぞれ電気接続され
    るように、第４導電バイアスに対応する位置で、第４基
    板の第２表面に実装する工程備えた請求項４６に係る方
    法。
  53. 【請求項５３】 次の工程からなるマルチチップ半導体
    モジュールの製造方法。 （ａ）第１、第２及び第３基板を備え、 第１基板は、相互に反対側に位置する第１及び第２表
    面、及び、第１及び第２表面を貫通する多数の第１導電
    バイアスを有し、 第２基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第２導電バイ
    アス、第２基板の第２表面にパターンを形成されると共
    に、第２導電バイアスに電気接続された第１回路配置、
    第２基板の第２表面に配置されると共に、第１回路配置
    に電気接続された多数の第１テストポイント、及び、前
    記第１及び第２表面を貫通して形成され、第１チップ保
    持開口を備え、 前記第２基板の第１表面は、第１回路配置が第２導電バ
    イアスを介して第１導電バイアスに電気接続されるよう
    に、第１基板の第２表面にボンディングされることによ
    りチップ実装部材とし、 第３基板は、相互に反対側に位置する第１及び第２表面
    を貫通する多数の第３導電バイアス、第３基板の第２表
    面にパターンを形成されると共に、第３導電バイアスに
    電気接続された第２回路配置、第３基板の第２表面に配
    置されると共に、第２回路配置に電気接続された多数の
    第２テストポイント、及び、前記第１及び第２表面を貫
    通して形成され、第１チップ保持開口よりも大きな第２
    チップ保持開口を備え、 前記第３基板の第１表面は、第２回路配置が第３導電バ
    イアスを介して第１回路配置に電気接続されると共に、
    第３基板が第１テストポイントを覆わないように、第２
    基板の第２表面にボンディングされる工程 （ｂ）第１チップ保持開口に第１半導体チップを配置
    し、第１基板の第２表面に第１半導体チップを実装し、
    第１半導体チップ一側部の多数の第１接触パッドを第１
    回路配置にワイヤボンディングする工程 （ｃ）第１半導体チップに欠陥が発見されれば、その交
    換を行うことができるように、第１テストポイントを介
    して第１半導体チップをテストする工程 （ｄ）第２チップ保持開口に第２半導体チップを配置
    し、第１及び第２チップ保持開口を通る両者に共通の垂
    直軸に沿って第２基板の第２表面から一定間隔で位置す
    るように、第１接着層を介して第１半導体チップの片側
    に、第２半導体チップを実装すると共に、多数の第２接
    触パッドを第２回路配置にワイヤボンディングする工程 （ｅ）第２半導体チップに欠陥が発見されれば、その交
    換を行うことができるように、第２テストポイントを介
    して第２半導体チップをテストする工程
  54. 【請求項５４】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面、前記第４基板の
    第１及び第２表面を貫通する多数の第４導電バイアス、
    第４基板の第２表面にパターンを形成されると共に、第
    ４導電バイアスに電気接続された第３回路配置、第４基
    板の第２表面に配置されると共に、第３回路配置に電気
    接続された第３テストポイント、及び、前記第１及び第
    ２表面を貫通して形成され、第２チップ保持開口よりも
    大きな第３チップ保持開口を有する第４基板を備え、前
    記第４基板の第１表面は、第３回路配置が第４導電バイ
    アスを介して第２回路配置に電気接続され、第３チップ
    保持開口が第１及び第２チップ保持開口と共通の垂直軸
    に沿って配置され、第４基板が第２テストポイントを覆
    わないように、第３基板の第２表面にボンディングさ
    れ、さらに、次の工程を備える請求項５３に係る方法。 （ｆ）第３チップ保持開口に第３半導体チップを配置
    し、第３半導体チップが前記共通の垂直軸に沿って第３
    基板の第２表面から一定間隔で位置するように、第２接
    着層を介して第２半導体チップの一側部に第３半導体チ
    ップを実装し、第３半導体チップの多数の第３接触パッ
    ドを第３回路配置にワイヤボンディングする工程 （ｇ）第３半導体チップに欠陥が発見されれば、その交
    換を行うことができるように、第３テストポイントを介
    して第３半導体チップをテストする工程
  55. 【請求項５５】 さらに、第４基板の第２表面に第４半
    導体チップを実装し、第４半導体チップ一側部の多数の
    第４接触パッドを第３回路配置に電気接続する工程を備
    えた請求項５４に係る方法。
  56. 【請求項５６】 さらに、第１、第２、第３及び第４基
    板を共通の垂直軸に沿って形成するために、第１、第
    ２、第３及び第４基板をトリミングする工程を備えた請
    求項５４に係る方法。
  57. 【請求項５７】 さらに、第４基板の第２表面と対向す
    る第４半導体チップの一方の表面に金属放熱板を実装す
    る工程を備えた請求項５５に係る方法。
  58. 【請求項５８】 さらに、多数のはんだボールを、第１
    導電バイアスにそれぞれ電気接続するように、第１導電
    バイアスに対応する位置で、第１基板の第１表面に実装
    する工程を備えた請求項５３に係る方法。
  59. 【請求項５９】 さらに、多数のはんだボールを、第４
    導電バイアスにそれぞれ電気接続されるように、第４導
    電バイアスに対応する位置で、第４基板の第２表面に実
    装する工程を備えた請求項５４に係る方法。
  60. 【請求項６０】 第１、第２及び第３基板を備え、 第１基板は、相互に反対側に位置する第１及び第２表
    面、及び、該第１及び第２表面を貫通する多数の第１導
    電バイアスを有し、 第２基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する第２導電バイアス、
    第２基板の第２表面にパターンを形成されると共に、第
    ２導電バイアスに電気接続された第１回路配置、及び、
    前記第１及び第２表面を貫通して形成された第１チップ
    保持開口を備え、前記第２基板の第１表面を、第１回路
    配置が第２導電バイアスを介して第１導電バイアスに電
    気接続されるように、第１基板の第２表面にボンディン
    グし、 第３基板は、相互に反対側に位置する第１及び第２表
    面、該第１及び第２表面を貫通する多数の第３導電バイ
    アス、第３基板の第２表面にパターンを形成されると共
    に、第３導電バイアスに電気接続された第２回路配置、
    及び、前記第１及び第２表面を貫通して形成され、第１
    チップ保持開口よりも大きな第２チップ保持開口を有
    し、前記第３基板の第１表面を、第２回路配置が第３導
    電バイアスを介して第１回路配置に電気接続されると共
    に、第１及び第２チップ保持開口と共通の垂直軸に沿っ
    て配置されるように、第２基板の第２表面にボンディン
    グすることによりチップ保持部材とし、 第１半導体チップは、片側に多数の第１接触パッドを備
    え、第１チップ保持開口に配置されると共に、第１基板
    の第２表面に実装され、前記第１接触パッドは、第１回
    路配置にワイヤボンディングされ、 第２半導体チップは、片側に多数の第２接触パッドを備
    え、第２チップ保持開口に配置され、前記第２接触パッ
    ドは第２回路配置にワイヤボンディングされ、 第２半導体チップが前記共通の垂直軸に沿って第２基板
    の第２表面から一定間隔で位置するように、前記第１半
    導体チップの片側に第２半導体チップを実装する ための
    第１接着層を備えたマルチチップ半導体モジュール。
  61. 【請求項６１】 前記チップ実装部材は、さらに、相互
    に反対側に位置する第１及び第２表面、該第１及び第２
    表面を貫通する多数の第４導電バイアス、第４基板の第
    ２表面にパターンを形成されると共に、第４導電バイア
    スに電気接続された第３回路配置、及び、第１及び第２
    表面を貫通して形成された第２チップ保持開口よりも大
    きな第３チップ保持開口を有する第４基板を備え、前記
    第４基板の第１表面は第３回路配置が第４導電バイアス
    を介して第２回路配置に電気接続されると共に、第３チ
    ップ半導体が前記共通の垂直軸に沿う第３基板の第２表
    面から一定間隔で位置するように、第２半導体チップの
    一側部に第３半導体チップを実装する請求項６０に係る
    マルチチップ半導体モジュール。
  62. 【請求項６２】 さらに、第４基板の第２表面に実装さ
    れると共に、第３回路配置に電気接続される多数の第４
    接触パッドを形成された一側部を有する第４半導体チッ
    プを備えた請求項６１に係るマルチチップ半導体モジュ
    ール。
  63. 【請求項６３】 さらに、前記第４基板の第２表面と対
    向する第４半導体チップの一方の表面に実装された金属
    放熱板を備える請求項６２に係るマルチチップ半導体モ
    ジュール。
  64. 【請求項６４】 さらに、第１導電バイアスに対応する
    位置で第１基板の第１表面に実装されると共に、第１導
    電バイアスにそれぞれ電気接続された多数のはんだボー
    ルを備えた請求項６０に係るマルチチップ半導体モジュ
    ール。
  65. 【請求項６５】 さらに、第４導電バイアスに対応する
    位置で第４基板の第２表面に実装されると共に、第４導
    電バイアスにそれぞれ電気接続された多数のはんだボー
    ルを備えた請求項６１に係るマルチチップ半導体モジュ
    ール。
JP2000196579A 1999-09-08 2000-06-29 マルチチップ半導体モジュール及びその製造方法 Expired - Fee Related JP3512169B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
TW88215325U TW426225U (en) 1999-09-08 1999-09-08 Device of multi-chip module
TW88215325 1999-09-08
TW88115461 1999-09-08
TW088115461A TW423086B (en) 1999-09-08 1999-09-08 Method of packaging multi-chip module device

Publications (2)

Publication Number Publication Date
JP2001085610A JP2001085610A (ja) 2001-03-30
JP3512169B2 true JP3512169B2 (ja) 2004-03-29

Family

ID=26666737

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000196567A Expired - Fee Related JP3304957B2 (ja) 1999-09-08 2000-06-29 多重チップ半導体モジュールとその製造方法
JP2000196579A Expired - Fee Related JP3512169B2 (ja) 1999-09-08 2000-06-29 マルチチップ半導体モジュール及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2000196567A Expired - Fee Related JP3304957B2 (ja) 1999-09-08 2000-06-29 多重チップ半導体モジュールとその製造方法

Country Status (3)

Country Link
US (2) US6368894B1 (ja)
JP (2) JP3304957B2 (ja)
DE (2) DE10031952A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368894B1 (en) * 1999-09-08 2002-04-09 Ming-Tung Shen Multi-chip semiconductor module and manufacturing process thereof
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6586822B1 (en) * 2000-09-08 2003-07-01 Intel Corporation Integrated core microelectronic package
US7105923B2 (en) * 2001-12-28 2006-09-12 Texas Instruments Incorporated Device and method for including passive components in a chip scale package
EP1480271A1 (en) * 2003-05-23 2004-11-24 STMicroelectronics S.r.l. Method of analysis of the quality of contacts and vias in multi-level metallisation fabrication processes of semiconductor devices, and corresponding test chip architecture
EP1627428B1 (en) * 2003-05-28 2011-11-02 Infineon Technologies AG An integrated circuit package employing a head-spreader member
US7295029B2 (en) * 2005-03-24 2007-11-13 Memsic, Inc. Chip-scale package for integrated circuits
JP2007205908A (ja) 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 重量センサ
US20080042265A1 (en) * 2006-08-15 2008-02-21 Merilo Leo A Chip scale module package in bga semiconductor package
JP2008293089A (ja) * 2007-05-22 2008-12-04 Panasonic Corp メモリカードおよびメモリカードの製造方法
US20080298023A1 (en) * 2007-05-28 2008-12-04 Matsushita Electric Industrial Co., Ltd. Electronic component-containing module and manufacturing method thereof
JP2008306105A (ja) * 2007-06-11 2008-12-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE102008049726B4 (de) * 2008-09-30 2012-02-09 Advanced Micro Devices, Inc. Gestapelte Chipkonfiguration mit stromgespeistem Wärmeübertragungssystem und Verfahren zum Steuern der Temperatur in einem Halbleiterbauelement
US20100244276A1 (en) * 2009-03-25 2010-09-30 Lsi Corporation Three-dimensional electronics package
US8354743B2 (en) * 2010-01-27 2013-01-15 Honeywell International Inc. Multi-tiered integrated circuit package
JP5482400B2 (ja) * 2010-04-21 2014-05-07 富士通株式会社 半導体装置の製造方法
DE102010060855A1 (de) * 2010-11-29 2012-05-31 Schweizer Electronic Ag Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
CN202276549U (zh) * 2011-09-26 2012-06-13 番禺得意精密电子工业有限公司 电连接组件
JP6356450B2 (ja) * 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置
TWI582916B (zh) * 2015-04-27 2017-05-11 南茂科技股份有限公司 多晶片封裝結構、晶圓級晶片封裝結構及其製程
KR102576085B1 (ko) * 2016-10-10 2023-09-06 삼성전자주식회사 반도체 패키지
CN106793478A (zh) * 2017-03-31 2017-05-31 三禾电器(福建)有限公司 一种带有窗口的电路板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
JPH11204699A (ja) * 1998-01-09 1999-07-30 Sony Corp 半導体装置とその製造方法と電子装置
JP4077951B2 (ja) * 1998-01-14 2008-04-23 株式会社ルネサステクノロジ 欠陥解析方法、記録媒体及び工程管理方法
US6368894B1 (en) * 1999-09-08 2002-04-09 Ming-Tung Shen Multi-chip semiconductor module and manufacturing process thereof

Also Published As

Publication number Publication date
JP3304957B2 (ja) 2002-07-22
JP2001085610A (ja) 2001-03-30
DE10031952A1 (de) 2001-04-05
US6368894B1 (en) 2002-04-09
US6704609B1 (en) 2004-03-09
JP2001085602A (ja) 2001-03-30
DE10031951A1 (de) 2001-04-12

Similar Documents

Publication Publication Date Title
JP3512169B2 (ja) マルチチップ半導体モジュール及びその製造方法
US6549421B2 (en) Stackable ball grid array package
US5942795A (en) Leaded substrate carrier for integrated circuit device and leaded substrate carrier device assembly
US6331221B1 (en) Process for providing electrical connection between a semiconductor die and a semiconductor die receiving member
US7372131B2 (en) Routing element for use in semiconductor device assemblies
US6740984B2 (en) Ball grid array chip packages having improved testing and stacking characteristics
US5633533A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US6507118B1 (en) Multi-metal layer circuit
US6166435A (en) Flip-chip ball grid array package with a heat slug
JP2001156251A (ja) 半導体装置
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
JP2001168233A (ja) 多重回線グリッド・アレイ・パッケージ
US6320136B1 (en) Layered printed-circuit-board and module using the same
JPH0878572A (ja) 半導体パッケージおよび、それの製造方法および、それを実装した回路ボードと電子機器
KR100207902B1 (ko) 리드 프레임을 이용한 멀티 칩 패키지
KR100385088B1 (ko) 멀티칩 반도체 모듈 및 그 제조 방법
USRE43112E1 (en) Stackable ball grid array package
US6645794B2 (en) Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding
JP3509532B2 (ja) 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
KR100385087B1 (ko) 멀티칩 반도체 모듈 및 그 제조 방법
JPH0645763A (ja) 印刷配線板
JPH0831866A (ja) 半導体パッケージ
JPH0652163U (ja) 回路基板装置の放熱構造
JPH06163632A (ja) 半導体装置
KR19990025040U (ko) 박형 반도체 패키지

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040105

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090116

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees