JP3512169B2 - マルチチップ半導体モジュール及びその製造方法 - Google Patents
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- H01L2924/0665—Epoxy resin
-
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- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
-
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-
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-
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Description
【0001】
【発明の属する技術分野】本発明は、マルチチップ半導
体モジュール及びその製造方法、特に、マルチチップモ
ジュールの歩留まり量を増大させるためのマルチチップ
半導体モジュール製造方法及びマルチチップ半導体モジ
ュール中の異なる機能を組み合わせるためのマルチチッ
プ半導体モジュールに関する。
体モジュール及びその製造方法、特に、マルチチップモ
ジュールの歩留まり量を増大させるためのマルチチップ
半導体モジュール製造方法及びマルチチップ半導体モジ
ュール中の異なる機能を組み合わせるためのマルチチッ
プ半導体モジュールに関する。
【0002】
【従来の技術】携帯用電子製品は、主に、半導体工業に
於いて開発される傾向にある。電子製品の外形寸法及び
重量を縮小するために、まず、プリント回路基板のサイ
ズを縮小しなければならない。半導体チップに、単一の
半導体モジュール、すなわちマルチチップ半導体モジュ
ール内に異なる機能を組み合わせることが提案されてい
る。
於いて開発される傾向にある。電子製品の外形寸法及び
重量を縮小するために、まず、プリント回路基板のサイ
ズを縮小しなければならない。半導体チップに、単一の
半導体モジュール、すなわちマルチチップ半導体モジュ
ール内に異なる機能を組み合わせることが提案されてい
る。
【0003】
【発明が解決しようとする課題】しかしながら、マルチ
チップ半導体モジュールの低歩留まり量は、いまだ大量
生産にとって問題である。モジュール中の半導体チップ
の1つに欠陥があれば、モジュール全体に影響する。さ
らに、欠陥チップの検出は非常に時間を浪費し、高価で
もある。
チップ半導体モジュールの低歩留まり量は、いまだ大量
生産にとって問題である。モジュール中の半導体チップ
の1つに欠陥があれば、モジュール全体に影響する。さ
らに、欠陥チップの検出は非常に時間を浪費し、高価で
もある。
【0004】そこで、本発明は、マルチチップ半導体モ
ジュールの歩留まり量を増大させるためのマルチチップ
半導体モジュール製造方法、及び、半導体チップにマル
チチップ半導体モジュール中の異なる機能を組み合わせ
るためのマルチチップ半導体モジュールを提供すること
を課題とする。
ジュールの歩留まり量を増大させるためのマルチチップ
半導体モジュール製造方法、及び、半導体チップにマル
チチップ半導体モジュール中の異なる機能を組み合わせ
るためのマルチチップ半導体モジュールを提供すること
を課題とする。
【0005】
【課題を解決するための手段】本発明は、前記課題を解
決するための手段として、マルチチップモジュールの歩
留まり量を増大させることができるマルチチップモジュ
ールの製造方法と、チップにマルチチップモジュール中
の異なる機能を組み合わせるためのマルチチップモジュ
ール構造とを提供する。
決するための手段として、マルチチップモジュールの歩
留まり量を増大させることができるマルチチップモジュ
ールの製造方法と、チップにマルチチップモジュール中
の異なる機能を組み合わせるためのマルチチップモジュ
ール構造とを提供する。
【0006】本発明の一態様に係るマルチチップ半導体
モジュールの製造方法は、次の工程を備える。 (a)第1及び第2基板を備え、第1基板が、相互に反
対側に位置する第1及び第2表面、該第1及び第2表面
を貫通する多数の第1導電バイアス、第2表面にパター
ンを形成されると共に、第1導電バイアスに電気接続さ
れた第1回路配置、及び、第2表面に配置されると共
に、第1回路配置に電気接続された多数の第1テストポ
イントを有し、第2基板が、相互に反対側に位置する第
1及び第2表面、該第1及び第2表面を貫通する多数の
第2導電バイアス、第2基板の第2表面にパターンを形
成されると共に、第2導電バイアスに電気接続される第
2回路配置、第2基板の第2表面に配置されると共に、
第2回路配置に電気接続された多数の第2テストポイン
ト、及び、第1及び第2表面を貫通して形成された第1
チップ保持開口を有する、チップ実装部材を設ける工程 (b)前記第1基板の第2表面に第1半導体チップの第
1接触パッド表面を実装すると共に、前記第1接触パッ
ド表面の多数の第1接触パッドを、前記第1回路配置に
電気接続する工程 (c)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第1基板の第1テス
トポイントを介して第1半導体チップをテストする工程 (d)前記第1半導体チップが第1チップ保持開口に配
置されると共に、第2回路配置が第1及び第2導電バイ
アスを介して第1回路配置に電気接続されるように、第
2基板の第1表面を第1基板の第2表面にボンディング
する工程 (e)前記第2基板の第2表面に第2半導体チップの第
2接触パッド表面を実装すると共に、第2接触パッド表
面の多数の第2接触パッドを第2回路配置に電気接続す
る工程 (f)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第2基板の第2テス
トポイントを介して第2半導体チップをテストする工程
モジュールの製造方法は、次の工程を備える。 (a)第1及び第2基板を備え、第1基板が、相互に反
対側に位置する第1及び第2表面、該第1及び第2表面
を貫通する多数の第1導電バイアス、第2表面にパター
ンを形成されると共に、第1導電バイアスに電気接続さ
れた第1回路配置、及び、第2表面に配置されると共
に、第1回路配置に電気接続された多数の第1テストポ
イントを有し、第2基板が、相互に反対側に位置する第
1及び第2表面、該第1及び第2表面を貫通する多数の
第2導電バイアス、第2基板の第2表面にパターンを形
成されると共に、第2導電バイアスに電気接続される第
2回路配置、第2基板の第2表面に配置されると共に、
第2回路配置に電気接続された多数の第2テストポイン
ト、及び、第1及び第2表面を貫通して形成された第1
チップ保持開口を有する、チップ実装部材を設ける工程 (b)前記第1基板の第2表面に第1半導体チップの第
1接触パッド表面を実装すると共に、前記第1接触パッ
ド表面の多数の第1接触パッドを、前記第1回路配置に
電気接続する工程 (c)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第1基板の第1テス
トポイントを介して第1半導体チップをテストする工程 (d)前記第1半導体チップが第1チップ保持開口に配
置されると共に、第2回路配置が第1及び第2導電バイ
アスを介して第1回路配置に電気接続されるように、第
2基板の第1表面を第1基板の第2表面にボンディング
する工程 (e)前記第2基板の第2表面に第2半導体チップの第
2接触パッド表面を実装すると共に、第2接触パッド表
面の多数の第2接触パッドを第2回路配置に電気接続す
る工程 (f)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第2基板の第2テス
トポイントを介して第2半導体チップをテストする工程
【0007】本発明の他の態様に係るマルチチップ半導
体モジュールの製造方法は、次の工程を備える。 (a)第1及び第2基板を備え、第1基板は、相互に反
対側に位置する第1及び第2表面、該第1及び第2表面
を貫通する多数の第1導電バイアス、前記第2表面にパ
ターンを形成されると共に、前記第1導電バイアスに電
気接続された第1回路配置、及び、前記第2表面に配置
されると共に、前記第1回路配置に電気接続された多数
の第1テストポイントを有し、第2基板は、相互に反対
側に位置する第1及び第2表面、該第1及び第2表面を
貫通する多数の第2導電バイアス、前記第2表面に形成
されると共に、前記第2導電バイアスに電気接続される
第2回路配置、前記第2基板の第2表面に配置されると
共に、前記第2回路配置に電気接続される多数の第2テ
ストポイント、及び、第1及び第2表面を貫通して形成
される第1チップ保持開口を有し、前記第2基板の第1
表面は、第2回路配置が第2導電バイアスを介して第1
回路配置に電気接続されると共に、第2基板が第1テス
トポイントを覆わないように、前記第1基板の第2表面
にボンディングされるチップ実装部材を設ける工程 (b)前記第1チップ保持開口に第1半導体チップを配
置し、前記第1基板の第2表面に第1半導体チップの第
1接触パッド表面を実装すると共に、前記第1接触パッ
ド表面の多数の第1接触パッドを、前記第1回路配置に
電気接続する工程 (c)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第1基板の第1
テストポイントを介して第1半導体チップをテストする
工程 (d)前記第2基板の第2表面に、第2半導体チップの
第2接触パッド表面を実装すると共に、前記第2接触パ
ッド表面の多数の第2接触パッドを、前記第2回路配置
に電気接続する工程 (e)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第2基板の第2
テストポイントを介して第2半導体チップをテストする
工程
体モジュールの製造方法は、次の工程を備える。 (a)第1及び第2基板を備え、第1基板は、相互に反
対側に位置する第1及び第2表面、該第1及び第2表面
を貫通する多数の第1導電バイアス、前記第2表面にパ
ターンを形成されると共に、前記第1導電バイアスに電
気接続された第1回路配置、及び、前記第2表面に配置
されると共に、前記第1回路配置に電気接続された多数
の第1テストポイントを有し、第2基板は、相互に反対
側に位置する第1及び第2表面、該第1及び第2表面を
貫通する多数の第2導電バイアス、前記第2表面に形成
されると共に、前記第2導電バイアスに電気接続される
第2回路配置、前記第2基板の第2表面に配置されると
共に、前記第2回路配置に電気接続される多数の第2テ
ストポイント、及び、第1及び第2表面を貫通して形成
される第1チップ保持開口を有し、前記第2基板の第1
表面は、第2回路配置が第2導電バイアスを介して第1
回路配置に電気接続されると共に、第2基板が第1テス
トポイントを覆わないように、前記第1基板の第2表面
にボンディングされるチップ実装部材を設ける工程 (b)前記第1チップ保持開口に第1半導体チップを配
置し、前記第1基板の第2表面に第1半導体チップの第
1接触パッド表面を実装すると共に、前記第1接触パッ
ド表面の多数の第1接触パッドを、前記第1回路配置に
電気接続する工程 (c)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第1基板の第1
テストポイントを介して第1半導体チップをテストする
工程 (d)前記第2基板の第2表面に、第2半導体チップの
第2接触パッド表面を実装すると共に、前記第2接触パ
ッド表面の多数の第2接触パッドを、前記第2回路配置
に電気接続する工程 (e)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第2基板の第2
テストポイントを介して第2半導体チップをテストする
工程
【0008】本発明のさらに他の態様に係るマルチチッ
プ半導体モジュールは次のものを備える。第1及び第2
基板を備え、前記第1基板は、相互に反対側に位置する
第1及び第2表面、該第1及び第2表面を貫通する多数
の第1導電バイアス、及び、第2表面にパターンを形成
されると共に、第1導電バイアスに電気接続された第1
回路配置を有し、前記第2基板は、相互に反対側に位置
する第1及び第2表面、第2基板の第1及び第2表面を
貫通する多数の第2導電バイアス、第2基板の第2表面
にパターンを形成されると共に、第2導電バイアスに電
気接続された第2回路配置、及び、第1及び第2表面を
貫通して形成された第1チップ保持開口を有し、前記第
2基板の第1表面を、第2回路配置が第2導電バイアス
を介して第1回路配置に電気接続されるように、第1基
板の第2表面にボンディングすることにより得たチップ
実装部材、前記第1チップ保持開口に配置されると共
に、第1基板の第2表面に実装される第1接触パッド表
面を有し、前記第1接触パッド表面に多数の第1接触パ
ッドが形成されている第1半導体チップ、前記第1接触
パッドを第1回路配置に電気接続するための第1導電手
段、前記第2基板の第2表面に実装された第2接触パッ
ド表面を有し、前記第2接触パッド表面に多数の第2接
触パッドが形成されている第2半導体チップ、前記第2
接触パッドを第2回路配置に電気接続するための第2導
電手段を備える。
プ半導体モジュールは次のものを備える。第1及び第2
基板を備え、前記第1基板は、相互に反対側に位置する
第1及び第2表面、該第1及び第2表面を貫通する多数
の第1導電バイアス、及び、第2表面にパターンを形成
されると共に、第1導電バイアスに電気接続された第1
回路配置を有し、前記第2基板は、相互に反対側に位置
する第1及び第2表面、第2基板の第1及び第2表面を
貫通する多数の第2導電バイアス、第2基板の第2表面
にパターンを形成されると共に、第2導電バイアスに電
気接続された第2回路配置、及び、第1及び第2表面を
貫通して形成された第1チップ保持開口を有し、前記第
2基板の第1表面を、第2回路配置が第2導電バイアス
を介して第1回路配置に電気接続されるように、第1基
板の第2表面にボンディングすることにより得たチップ
実装部材、前記第1チップ保持開口に配置されると共
に、第1基板の第2表面に実装される第1接触パッド表
面を有し、前記第1接触パッド表面に多数の第1接触パ
ッドが形成されている第1半導体チップ、前記第1接触
パッドを第1回路配置に電気接続するための第1導電手
段、前記第2基板の第2表面に実装された第2接触パッ
ド表面を有し、前記第2接触パッド表面に多数の第2接
触パッドが形成されている第2半導体チップ、前記第2
接触パッドを第2回路配置に電気接続するための第2導
電手段を備える。
【0009】本発明のさらなる態様に係るマルチチップ
半導体モジュールの製造方法は、次の工程を備える。 (a)第1、第2及び第3基板を備え、第1基板は、相
互に反対側に位置する第1及び第2表面と、該第1及び
第2表面を貫通する多数の第1導電バイアスとを備え、
第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、前記第2基板の第2表面にパターンを形成される
と共に、第2導電バイアスに電気接続された第1回路配
置、前記第2基板の第2表面に配置されると共に、前記
第1回路配置に電気接続される多数の第1テストポイン
ト、及び、前記第1及び第2表面を貫通して形成される
第1チップ保持開口を備え、第3基板は、相互に反対側
に位置する第1及び第2表面、該第1及び第2表面を貫
通する多数の第3導電バイアス、第3基板の第2表面に
パターンを形成されると共に、第3導電バイアスに電気
接続された第2回路配置、前記第3基板の第2表面に配
置されると共に、第2回路配置に電気接続された多数の
第2テストポイント、及び、前記第1及び第2表面を貫
通して形成され、第1チップ保持開口よりも大きな第2
チップ保持開口を備えるチップ実装部材を設ける工程 (b)前記第1回路配置が第2導電バイアスを介して第
1導電バイアスに電気接続されるように、第2基板の第
1表面を第1基板の第2表面にボンディングする工程 (c)前記第1チップ保持開口に第1半導体チップを配
置し、前記第1基板の第2表面に第1半導体チップを実
装し、前記第1半導体チップの一側部上の多数の第1接
触パッドを第1回路配置にワイヤボンディングする工程 (d)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第1テストポイント
を介して第1半導体チップをテストする工程 (e)前記第2回路配置が第3導電バイアスを介して第
1回路配置に電気接続されると共に、第1及び第2チッ
プ保持開口が共通の垂直軸に沿って配置されるように、
第3基板の第1表面を第2基板上にボンディングする工
程 (f)前記第2チップ保持開口に第2半導体チップを配
置し、前記第2半導体チップが前記共通の垂直軸に沿っ
て第2基板の第2表面から一定間隔で位置するように第
1接着層を介して第1半導体チップの一側部に第2半導
体チップを実装し、前記第2半導体チップの一側部上の
多数の第2接触パッドを第2回路配置にワイヤボンディ
ングする工程 (g)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第2テストポイント
を介して第2半導体チップをテストする工程
半導体モジュールの製造方法は、次の工程を備える。 (a)第1、第2及び第3基板を備え、第1基板は、相
互に反対側に位置する第1及び第2表面と、該第1及び
第2表面を貫通する多数の第1導電バイアスとを備え、
第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、前記第2基板の第2表面にパターンを形成される
と共に、第2導電バイアスに電気接続された第1回路配
置、前記第2基板の第2表面に配置されると共に、前記
第1回路配置に電気接続される多数の第1テストポイン
ト、及び、前記第1及び第2表面を貫通して形成される
第1チップ保持開口を備え、第3基板は、相互に反対側
に位置する第1及び第2表面、該第1及び第2表面を貫
通する多数の第3導電バイアス、第3基板の第2表面に
パターンを形成されると共に、第3導電バイアスに電気
接続された第2回路配置、前記第3基板の第2表面に配
置されると共に、第2回路配置に電気接続された多数の
第2テストポイント、及び、前記第1及び第2表面を貫
通して形成され、第1チップ保持開口よりも大きな第2
チップ保持開口を備えるチップ実装部材を設ける工程 (b)前記第1回路配置が第2導電バイアスを介して第
1導電バイアスに電気接続されるように、第2基板の第
1表面を第1基板の第2表面にボンディングする工程 (c)前記第1チップ保持開口に第1半導体チップを配
置し、前記第1基板の第2表面に第1半導体チップを実
装し、前記第1半導体チップの一側部上の多数の第1接
触パッドを第1回路配置にワイヤボンディングする工程 (d)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第1テストポイント
を介して第1半導体チップをテストする工程 (e)前記第2回路配置が第3導電バイアスを介して第
1回路配置に電気接続されると共に、第1及び第2チッ
プ保持開口が共通の垂直軸に沿って配置されるように、
第3基板の第1表面を第2基板上にボンディングする工
程 (f)前記第2チップ保持開口に第2半導体チップを配
置し、前記第2半導体チップが前記共通の垂直軸に沿っ
て第2基板の第2表面から一定間隔で位置するように第
1接着層を介して第1半導体チップの一側部に第2半導
体チップを実装し、前記第2半導体チップの一側部上の
多数の第2接触パッドを第2回路配置にワイヤボンディ
ングする工程 (g)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第2テストポイント
を介して第2半導体チップをテストする工程
【0010】本発明のさらなる他の態様に係るマルチチ
ップ半導体モジュールの製造方法は、次の工程を備え
る。 (a)第1、第2及び第3基板を備え、第1基板は、相
互に反対側に位置する第1及び第2表面、及び、第1及
び第2表面を貫通する多数の第1導電バイアスを有し、
第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、第2基板の第2表面にパターンを形成されると共
に、第2導電バイアスに電気接続された第1回路配置、
第2基板の第2表面に配置されると共に、第1回路配置
に電気接続された多数の第1テストポイント、及び、前
記第1及び第2表面を貫通して形成された第1チップ保
持開口を備え、前記第2基板の第1表面は、第1回路配
置が第2導電バイアスを介して第1導電バイアスに電気
接続されるように、第1基板の第2表面にボンディング
されることによりチップ実装部材とし、第3基板は、相
互に反対側に位置する第1及び第2表面を貫通する多数
の第3導電バイアス、第3基板の第2表面にパターンを
形成されると共に、第3導電バイアスに電気接続された
第2回路配置、第3基板の第2表面に配置されると共
に、第2回路配置に電気接続された多数の第2テストポ
イント、及び、前記第1及び第2表面を貫通して形成さ
れ、第1チップ保持開口よりも大きな第2チップ保持開
口を備え、前記第3基板の第1表面は、第2回路配置が
第3導電バイアスを介して第1回路配置に電気接続され
ると共に、第3基板が第1テストポイントを覆わないよ
うに、第2基板の第2表面にボンディングされる工程 (b)第1チップ保持開口に第1半導体チップを配置
し、第1基板の第2表面に第1半導体チップを実装し、
第1半導体チップ一側部の多数の第1接触パッドを第1
回路配置にワイヤボンディングする工程 (c)第1半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第1テストポイントを介
して第1半導体チップをテストする工程 (d)第2チップ保持開口に第2半導体チップを配置
し、第1及び第2チップ保持開口を通る両者に共通の垂
直軸に沿って第2基板の第2表面から一定間隔で位置す
るように、第1接着層を介して第1半導体チップの片側
に、第2半導体チップを実装すると共に、多数の第2接
触パッドを第2回路配置にワイヤボンディングする工程 (e)第2半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第2テストポイントを介
して第2半導体チップをテストする工程
ップ半導体モジュールの製造方法は、次の工程を備え
る。 (a)第1、第2及び第3基板を備え、第1基板は、相
互に反対側に位置する第1及び第2表面、及び、第1及
び第2表面を貫通する多数の第1導電バイアスを有し、
第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、第2基板の第2表面にパターンを形成されると共
に、第2導電バイアスに電気接続された第1回路配置、
第2基板の第2表面に配置されると共に、第1回路配置
に電気接続された多数の第1テストポイント、及び、前
記第1及び第2表面を貫通して形成された第1チップ保
持開口を備え、前記第2基板の第1表面は、第1回路配
置が第2導電バイアスを介して第1導電バイアスに電気
接続されるように、第1基板の第2表面にボンディング
されることによりチップ実装部材とし、第3基板は、相
互に反対側に位置する第1及び第2表面を貫通する多数
の第3導電バイアス、第3基板の第2表面にパターンを
形成されると共に、第3導電バイアスに電気接続された
第2回路配置、第3基板の第2表面に配置されると共
に、第2回路配置に電気接続された多数の第2テストポ
イント、及び、前記第1及び第2表面を貫通して形成さ
れ、第1チップ保持開口よりも大きな第2チップ保持開
口を備え、前記第3基板の第1表面は、第2回路配置が
第3導電バイアスを介して第1回路配置に電気接続され
ると共に、第3基板が第1テストポイントを覆わないよ
うに、第2基板の第2表面にボンディングされる工程 (b)第1チップ保持開口に第1半導体チップを配置
し、第1基板の第2表面に第1半導体チップを実装し、
第1半導体チップ一側部の多数の第1接触パッドを第1
回路配置にワイヤボンディングする工程 (c)第1半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第1テストポイントを介
して第1半導体チップをテストする工程 (d)第2チップ保持開口に第2半導体チップを配置
し、第1及び第2チップ保持開口を通る両者に共通の垂
直軸に沿って第2基板の第2表面から一定間隔で位置す
るように、第1接着層を介して第1半導体チップの片側
に、第2半導体チップを実装すると共に、多数の第2接
触パッドを第2回路配置にワイヤボンディングする工程 (e)第2半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第2テストポイントを介
して第2半導体チップをテストする工程
【0011】本発明の他の態様に係るマルチチップ半導
体モジュールは、第1、第2及び第3基板を備え、第1
基板は、相互に反対側に位置する第1及び第2表面、及
び、該第1及び第2表面を貫通する多数の第1導電バイ
アスを有し、第2基板は、相互に反対側に位置する第1
及び第2表面、該第1及び第2表面を貫通する第2導電
バイアス、第2基板の第2表面にパターンを形成される
と共に、第2導電バイアスに電気接続された第1回路配
置、及び、前記第1及び第2表面を貫通して形成された
第1チップ保持開口を備え、前記第2基板の第1表面
を、第1回路配置が第2導電バイアスを介して第1導電
バイアスに電気接続されるように、第1基板の第2表面
にボンディングし、第3基板は、相互に反対側に位置す
る第1及び第2表面、該第1及び第2表面を貫通する多
数の第3導電バイアス、第3基板の第2表面にパターン
を形成されると共に、第3導電バイアスに電気接続され
た第2回路配置、及び、第1及び第2表面を貫通して形
成された第1チップ保持開口よりも大きな第2チップ保
持開口を有し、前記第3基板の第1表面を、第2回路配
置が第3導電バイアスを介して第1回路配置に電気接続
されると共に、第1及び第2チップ保持開口と共通の垂
直軸に沿って配置されるように、第2基板の第2表面に
ボンディングすることによりチップ保持部材とし、第1
半導体チップは、片側に多数の第1接触パッドを備え、
第1チップ保持開口に配置されると共に、第1基板の第
2表面に実装され、前記第1接触パッドは、第1回路配
置にワイヤボンディングされ、第2半導体チップは、片
側に多数の第2接触パッドを備え、第2チップ保持開口
に配置され、前記第2接触パッドは第2回路配置にワイ
ヤボンディングされ、第2半導体チップが前記共通の垂
直軸に沿って第2基板の第2表面から一定間隔で位置す
るように、前記第1半導体チップの片側に第2半導体チ
ップを実装するための第1接着層を備える。
体モジュールは、第1、第2及び第3基板を備え、第1
基板は、相互に反対側に位置する第1及び第2表面、及
び、該第1及び第2表面を貫通する多数の第1導電バイ
アスを有し、第2基板は、相互に反対側に位置する第1
及び第2表面、該第1及び第2表面を貫通する第2導電
バイアス、第2基板の第2表面にパターンを形成される
と共に、第2導電バイアスに電気接続された第1回路配
置、及び、前記第1及び第2表面を貫通して形成された
第1チップ保持開口を備え、前記第2基板の第1表面
を、第1回路配置が第2導電バイアスを介して第1導電
バイアスに電気接続されるように、第1基板の第2表面
にボンディングし、第3基板は、相互に反対側に位置す
る第1及び第2表面、該第1及び第2表面を貫通する多
数の第3導電バイアス、第3基板の第2表面にパターン
を形成されると共に、第3導電バイアスに電気接続され
た第2回路配置、及び、第1及び第2表面を貫通して形
成された第1チップ保持開口よりも大きな第2チップ保
持開口を有し、前記第3基板の第1表面を、第2回路配
置が第3導電バイアスを介して第1回路配置に電気接続
されると共に、第1及び第2チップ保持開口と共通の垂
直軸に沿って配置されるように、第2基板の第2表面に
ボンディングすることによりチップ保持部材とし、第1
半導体チップは、片側に多数の第1接触パッドを備え、
第1チップ保持開口に配置されると共に、第1基板の第
2表面に実装され、前記第1接触パッドは、第1回路配
置にワイヤボンディングされ、第2半導体チップは、片
側に多数の第2接触パッドを備え、第2チップ保持開口
に配置され、前記第2接触パッドは第2回路配置にワイ
ヤボンディングされ、第2半導体チップが前記共通の垂
直軸に沿って第2基板の第2表面から一定間隔で位置す
るように、前記第1半導体チップの片側に第2半導体チ
ップを実装するための第1接着層を備える。
【0012】
【発明の実施の形態】以下、本発明に係る実施形態を添
付図面に従って説明する。本発明は、従来技術で一般に
使用されるものと共に実施され、一般に実施される製造
工程の殆どが本発明の理解のために必要とされるものに
含まれる。さらに、本発明に係るマルチチップ半導体モ
ジュールの製造では、組み立てられたチップの数は必要
に応じて変更可能である。本発明の実施形態を単純化す
るために、5つのチップのみが本発明のマルチチップ半
導体モジュール内にある。さらに、明細書の全体を通
じ、同一部材は同一符号によって表示されている。
付図面に従って説明する。本発明は、従来技術で一般に
使用されるものと共に実施され、一般に実施される製造
工程の殆どが本発明の理解のために必要とされるものに
含まれる。さらに、本発明に係るマルチチップ半導体モ
ジュールの製造では、組み立てられたチップの数は必要
に応じて変更可能である。本発明の実施形態を単純化す
るために、5つのチップのみが本発明のマルチチップ半
導体モジュール内にある。さらに、明細書の全体を通
じ、同一部材は同一符号によって表示されている。
【0013】図1〜7は、本発明の第1実施形態に係る
マルチチップ半導体モジュールの製造工程を示す概略部
分断面図を示す。図1に示すように、第1基板1が最初
に設けられる。第1基板1は、印刷された回路基板、絶
縁材で覆われていた金属板、又は、セラミック基板で構
成すればよい。第1基板1は、互いに反対側に位置する
第1及び第2表面11及び12と、第1及び第2表面1
1及び12を貫通する多数の第1導電バイアス(conduc
tive vias)13と、多数の電気トレース14(electri
cal trace)(図9参照)とから形成されると共に、第2
表面12にパターンを形成され、かつ、第1導電バイア
ス13に電気接続された第1回路配置(circuit layou
t)と、第2表面12に配置された第1テストポイント
15とを有する。多数のはんだボール(solder ball)
10は第1導電バイアス13に対応する位置で第1基板
1の第1表面11に実装されるので、はんだボール10
は第1導電バイアス13にそれぞれ電気接続される。
マルチチップ半導体モジュールの製造工程を示す概略部
分断面図を示す。図1に示すように、第1基板1が最初
に設けられる。第1基板1は、印刷された回路基板、絶
縁材で覆われていた金属板、又は、セラミック基板で構
成すればよい。第1基板1は、互いに反対側に位置する
第1及び第2表面11及び12と、第1及び第2表面1
1及び12を貫通する多数の第1導電バイアス(conduc
tive vias)13と、多数の電気トレース14(electri
cal trace)(図9参照)とから形成されると共に、第2
表面12にパターンを形成され、かつ、第1導電バイア
ス13に電気接続された第1回路配置(circuit layou
t)と、第2表面12に配置された第1テストポイント
15とを有する。多数のはんだボール(solder ball)
10は第1導電バイアス13に対応する位置で第1基板
1の第1表面11に実装されるので、はんだボール10
は第1導電バイアス13にそれぞれ電気接続される。
【0014】図2において、第1基板1よりも小さなサ
イズを有する第2基板2が設けられている。第2基板2
は、互いに反対側に位置する第1及び第2表面21及び
22を有している。第2基板2の第1表面21は第1基
板1のテストポイント15を覆うことなく、第1基板1
の第2表面12にボンディングされる。第2基板2は、
前記第1基板1と同様に、プリント回路基板、絶縁材で
覆われた金属板、又は、セラミック基板で構成すればよ
い。また、第2基板2は、第2基板2の第1及び第2表
面21及び22を貫通する第2導電バイアス23と、第
1回路配置14と同様に第2基板2の第2表面22にパ
ターンを形成され、かつ、第1及び第2導電バイアス1
3及び23を介して第1回路配置に電気接続されるよう
に第2導電バイアス23に電気接続された第2回路配置
(図示せず)と、第2基板2の第2表面22上に配置さ
れ、第2回路配置に電気接続された多数の第2テストポ
イントと、第1及び第2表面21及び22を貫通して形
成される第1チップ保持開口26とを有する。
イズを有する第2基板2が設けられている。第2基板2
は、互いに反対側に位置する第1及び第2表面21及び
22を有している。第2基板2の第1表面21は第1基
板1のテストポイント15を覆うことなく、第1基板1
の第2表面12にボンディングされる。第2基板2は、
前記第1基板1と同様に、プリント回路基板、絶縁材で
覆われた金属板、又は、セラミック基板で構成すればよ
い。また、第2基板2は、第2基板2の第1及び第2表
面21及び22を貫通する第2導電バイアス23と、第
1回路配置14と同様に第2基板2の第2表面22にパ
ターンを形成され、かつ、第1及び第2導電バイアス1
3及び23を介して第1回路配置に電気接続されるよう
に第2導電バイアス23に電気接続された第2回路配置
(図示せず)と、第2基板2の第2表面22上に配置さ
れ、第2回路配置に電気接続された多数の第2テストポ
イントと、第1及び第2表面21及び22を貫通して形
成される第1チップ保持開口26とを有する。
【0015】図2及び10に示すように、互いに反対側
に位置する第1及び第2接着面(adhesive surface)2
71及び272と、第1及び第2接着面271及び27
2を貫通する多数の窓273を有する第1接着層27と
が設けられている。第1接着層27の第1接着面271
は、第1基板1の第2表面12に接着されるので、第1
接着層27の窓273は、第1接着層27の第2接着面
272から第1回路配置への接続を可能とする。
に位置する第1及び第2接着面(adhesive surface)2
71及び272と、第1及び第2接着面271及び27
2を貫通する多数の窓273を有する第1接着層27と
が設けられている。第1接着層27の第1接着面271
は、第1基板1の第2表面12に接着されるので、第1
接着層27の窓273は、第1接着層27の第2接着面
272から第1回路配置への接続を可能とする。
【0016】図14に示すように、多数の第1接触パッ
ド202が形成される第1接触パッド表面201を有す
る第1半導体チップ20は、第1チップ保持開口26に
配置されている。第1半導体チップ20の第1接触パッ
ド表面(contact pad surface)201は、第1接着層
27の第2接着面272に接着される。
ド202が形成される第1接触パッド表面201を有す
る第1半導体チップ20は、第1チップ保持開口26に
配置されている。第1半導体チップ20の第1接触パッ
ド表面(contact pad surface)201は、第1接着層
27の第2接着面272に接着される。
【0017】第1導電本体28は第1接着層27の窓2
73にそれぞれ配置されるので、第1半導体チップ20
の第1接触パッド202は、第1回路配置に電気接続す
るために、窓273で導電本体28にそれぞれ電気接続
される。金属放熱板204は、第1半導体チップ20の
第1接触パッドとは反対側に位置する表面203に実装
されている。
73にそれぞれ配置されるので、第1半導体チップ20
の第1接触パッド202は、第1回路配置に電気接続す
るために、窓273で導電本体28にそれぞれ電気接続
される。金属放熱板204は、第1半導体チップ20の
第1接触パッドとは反対側に位置する表面203に実装
されている。
【0018】図14に示すように、各導電本体28は、
第1半導体チップ20の第1接触パッド202に電気接
続された導電接着剤(conductive adhesive)282
と、第1基板1の第1回路配置に電気接続された金属ボ
ール281とからなり、前記導電接着剤282は、導電
性の銀接着部又ははんだペーストであってもよく、前記
金属ボール281は、はんだボール又は導電性の金属の
ボールであってもよい。なお、導電接着剤282は、
金、銅、鉄又は他の導電性金属材料でドープ(dope)す
ることも可能である。
第1半導体チップ20の第1接触パッド202に電気接
続された導電接着剤(conductive adhesive)282
と、第1基板1の第1回路配置に電気接続された金属ボ
ール281とからなり、前記導電接着剤282は、導電
性の銀接着部又ははんだペーストであってもよく、前記
金属ボール281は、はんだボール又は導電性の金属の
ボールであってもよい。なお、導電接着剤282は、
金、銅、鉄又は他の導電性金属材料でドープ(dope)す
ることも可能である。
【0019】また、図15に示すように、導電接着剤2
82は第1基板1の第1回路配置に電気接続されてもよ
く、金属ボール281は、第1半導体チップ20の第1
接触パッド202に電気接続されてもよい。
82は第1基板1の第1回路配置に電気接続されてもよ
く、金属ボール281は、第1半導体チップ20の第1
接触パッド202に電気接続されてもよい。
【0020】なお、第1半導体チップ20は、この段階
で、第1基板1の第1テストポイント15を介してテス
トされるので、第1半導体チップ20に欠陥が発見され
れば、その交換を行うことができる。また、第2基板2
の第1基板1のテストは、第2基板2が第1基板1にボ
ンディングされる前に実施してもよい。
で、第1基板1の第1テストポイント15を介してテス
トされるので、第1半導体チップ20に欠陥が発見され
れば、その交換を行うことができる。また、第2基板2
の第1基板1のテストは、第2基板2が第1基板1にボ
ンディングされる前に実施してもよい。
【0021】図11に示すように、矩形溝273aは、
長軸に沿う第1接着層27の窓273に置き換えること
ができる。
長軸に沿う第1接着層27の窓273に置き換えること
ができる。
【0022】図3において、第2基板2よりも小さなサ
イズを有する第3基板3が設けられている。第3基板3
は、互いに反対側に位置する第1及び第2表面31及び
32を有している。第3基板3の第1表面31は第2基
板2のテストポイント25を覆うことなく、第2基板2
の第2表面22にボンディングされる。第3基板3は、
前記第1基板1と同様に、プリント回路基板、絶縁材で
覆われていた金属板、又は、セラミック基板で構成すれ
ばよい。また、第3基板3は、第1及び第2表面31及
び32を貫通する導電バイアス33と、第1回路配置1
4と同様に第3基板3の第2表面32にパターンを形成
され、かつ、第2及び第3導体バイアス22及び33を
介して第2回路配置に電気接続されるように第3導電バ
イアス33に電気接続された第3回路配置(図示せず)
と、第3基板3の第2表面32上に配置され、第3回路
配置に電気接続された多数の第3テストポイント35
と、第1及び第2表面31及び32を貫通して形成され
る、第1チップ保持開口26よりも大きな第2チップ保
持開口36とを有する。
イズを有する第3基板3が設けられている。第3基板3
は、互いに反対側に位置する第1及び第2表面31及び
32を有している。第3基板3の第1表面31は第2基
板2のテストポイント25を覆うことなく、第2基板2
の第2表面22にボンディングされる。第3基板3は、
前記第1基板1と同様に、プリント回路基板、絶縁材で
覆われていた金属板、又は、セラミック基板で構成すれ
ばよい。また、第3基板3は、第1及び第2表面31及
び32を貫通する導電バイアス33と、第1回路配置1
4と同様に第3基板3の第2表面32にパターンを形成
され、かつ、第2及び第3導体バイアス22及び33を
介して第2回路配置に電気接続されるように第3導電バ
イアス33に電気接続された第3回路配置(図示せず)
と、第3基板3の第2表面32上に配置され、第3回路
配置に電気接続された多数の第3テストポイント35
と、第1及び第2表面31及び32を貫通して形成され
る、第1チップ保持開口26よりも大きな第2チップ保
持開口36とを有する。
【0023】図3及び12に示すように、第2接着層3
7は、第2基板2の第2表面22に接着する第1接着面
371と、第1接着面371とは互いに反対側に位置す
る第2接着面372とを有する。さらに、第2接着層3
7は、第1及び第2接着面371及び372を貫通して
延び、第1チップ保持開口26で示されるスルーホール
374を有すると共に、第1及び第2接着面371及び
372を貫通して延び、第2接着面372から第2基板
2の第2回路配置へのアクセスを可能とする多数の窓3
73を有している。
7は、第2基板2の第2表面22に接着する第1接着面
371と、第1接着面371とは互いに反対側に位置す
る第2接着面372とを有する。さらに、第2接着層3
7は、第1及び第2接着面371及び372を貫通して
延び、第1チップ保持開口26で示されるスルーホール
374を有すると共に、第1及び第2接着面371及び
372を貫通して延び、第2接着面372から第2基板
2の第2回路配置へのアクセスを可能とする多数の窓3
73を有している。
【0024】多数の第2接触パッド302が形成される
第2接触パッド表面301を有する第2半導体チップ3
0は、第1及び第2半導体チップ20及び30が共通の
垂直軸に沿うように第2チップ保持開口36に配置され
る。第2半導体チップ30の第2接触パッド表面301
は、第2接着層37の第2接着面372に接着されてい
るので、第2接触パッド302は第2基板2の第1チッ
プ保持開口26の周囲に配置される。
第2接触パッド表面301を有する第2半導体チップ3
0は、第1及び第2半導体チップ20及び30が共通の
垂直軸に沿うように第2チップ保持開口36に配置され
る。第2半導体チップ30の第2接触パッド表面301
は、第2接着層37の第2接着面372に接着されてい
るので、第2接触パッド302は第2基板2の第1チッ
プ保持開口26の周囲に配置される。
【0025】第2導電本体38が第2接着層37の各窓
373に配置されているので、第2半導体チップ30の
第2接触パッド302は、第2基板2の第2回路配置に
電気接続するために、窓373の第2導電本体38に、
それぞれ電気接続される。第2導電本体38の構造は第
1導電本体28と同様であるので、その詳述はここに省
略する。金属放熱板304は、第2半導体チップ30の
第2接触パッド表面301とは互いに反対側に位置する
第2半導体チップ30の表面303に実装される。第2
半導体チップ30の第2接触パッド表面301は、第1
半導体チップ20上の放熱板204に隣接する非接触部
(contactless portion)を有する。
373に配置されているので、第2半導体チップ30の
第2接触パッド302は、第2基板2の第2回路配置に
電気接続するために、窓373の第2導電本体38に、
それぞれ電気接続される。第2導電本体38の構造は第
1導電本体28と同様であるので、その詳述はここに省
略する。金属放熱板304は、第2半導体チップ30の
第2接触パッド表面301とは互いに反対側に位置する
第2半導体チップ30の表面303に実装される。第2
半導体チップ30の第2接触パッド表面301は、第1
半導体チップ20上の放熱板204に隣接する非接触部
(contactless portion)を有する。
【0026】なお、第2半導体チップ30に欠陥が発見
されれば、その交換を行うことができるように、第2半
導体チップ30はこの状態で第2基板2の第2テストポ
イント25を介してテストされる。また、第2半導体チ
ップ30のテストは、第3基板3が第2基板2にボンデ
ィングされる前に実施されるべきである。
されれば、その交換を行うことができるように、第2半
導体チップ30はこの状態で第2基板2の第2テストポ
イント25を介してテストされる。また、第2半導体チ
ップ30のテストは、第3基板3が第2基板2にボンデ
ィングされる前に実施されるべきである。
【0027】図13に示すように、矩形溝373aは、
長軸に沿う第2接着層37の窓373に交換可能であ
る。
長軸に沿う第2接着層37の窓373に交換可能であ
る。
【0028】図4に示すように、第3基板3よりも小さ
なサイズを有する第4基板4が設けられている。第4基
板4は、互いに反対側に位置する第1及び第2表面41
及び42を有する。第4基板4の第1表面41は第3基
板3のテストポイント35を覆うことなく、第3基板3
の第2表面32にボンディングされる。第4基板4は、
前記第1基板1と同様に、プリント回路基板、絶縁材で
覆われた金属板、又は、セラミックス基板で構成すれば
よい。また、第4基板4は、第1及び第2表面41及び
42を貫通する多数の第4導体バイアス43と、第1回
路配置14と同様に第4基板4の第2表面42にパター
ンを形成され、かつ、第4回路配置が第3及び第4導電
バイアス33及び43を介して第3回路配置に電気接続
されるように第4導体バイアス43に電気接続された第
4回路配置(図示せず)と、第4基板4の第2表面42に
配置され、第4回路配置に電気接続された多数の第4テ
ストポイント45と、第1及び第2表面41及び42を
貫通して形成される、第2チップ保持開口36よりも大
きな第3チップ保持開口46とを有する。
なサイズを有する第4基板4が設けられている。第4基
板4は、互いに反対側に位置する第1及び第2表面41
及び42を有する。第4基板4の第1表面41は第3基
板3のテストポイント35を覆うことなく、第3基板3
の第2表面32にボンディングされる。第4基板4は、
前記第1基板1と同様に、プリント回路基板、絶縁材で
覆われた金属板、又は、セラミックス基板で構成すれば
よい。また、第4基板4は、第1及び第2表面41及び
42を貫通する多数の第4導体バイアス43と、第1回
路配置14と同様に第4基板4の第2表面42にパター
ンを形成され、かつ、第4回路配置が第3及び第4導電
バイアス33及び43を介して第3回路配置に電気接続
されるように第4導体バイアス43に電気接続された第
4回路配置(図示せず)と、第4基板4の第2表面42に
配置され、第4回路配置に電気接続された多数の第4テ
ストポイント45と、第1及び第2表面41及び42を
貫通して形成される、第2チップ保持開口36よりも大
きな第3チップ保持開口46とを有する。
【0029】第3半導体チップ40は、第2半導体チッ
プ30と共通の垂直軸に沿うように第3チップ保持開口
46に配置される。第3半導体チップ40は、第2接着
層37と同様な構造を有する第3接着層47によって第
2基板2上に第2半導体チップ30を実装するのと同様
な方法で第3基板3に実装されているので、その詳細に
ついてはここでは省略する。
プ30と共通の垂直軸に沿うように第3チップ保持開口
46に配置される。第3半導体チップ40は、第2接着
層37と同様な構造を有する第3接着層47によって第
2基板2上に第2半導体チップ30を実装するのと同様
な方法で第3基板3に実装されているので、その詳細に
ついてはここでは省略する。
【0030】第3導電本体48は第3接着層47の各窓
473に配置されているので、第3半導体チップ40の
第3接触パッド402は、第3基板3の第3回路層に電
気接続するために、窓473の第3導電本体48にそれ
ぞれ電気接続されている。第3導電本体の構造は第1導
電本体28と同様であるので、その詳細についてはここ
では省略する。金属放熱板404は、第3半導体チップ
40の第3接触パッド表面401とは反対側に位置する
第3半導体チップ40の表面403に実装される。第3
半導体チップ40の第3接触パッド表面401は、第2
半導体チップ30上の金属放熱板304に隣接する非接
触部を有する。
473に配置されているので、第3半導体チップ40の
第3接触パッド402は、第3基板3の第3回路層に電
気接続するために、窓473の第3導電本体48にそれ
ぞれ電気接続されている。第3導電本体の構造は第1導
電本体28と同様であるので、その詳細についてはここ
では省略する。金属放熱板404は、第3半導体チップ
40の第3接触パッド表面401とは反対側に位置する
第3半導体チップ40の表面403に実装される。第3
半導体チップ40の第3接触パッド表面401は、第2
半導体チップ30上の金属放熱板304に隣接する非接
触部を有する。
【0031】なお、第3半導体チップ40に欠陥が発見
されれば、その交換を行うことができるように、第3半
導体チップ40はこの状態で第3基板3の第3テストポ
イント35を介してテストされる。また、第4基板4が
第3基板3にボンディングされる前に、第3半導体チッ
プ40のテストを実施してもよい。
されれば、その交換を行うことができるように、第3半
導体チップ40はこの状態で第3基板3の第3テストポ
イント35を介してテストされる。また、第4基板4が
第3基板3にボンディングされる前に、第3半導体チッ
プ40のテストを実施してもよい。
【0032】図5には、第4基板4よりも小さなサイズ
を有する第5基板5が設けられている。第1〜5基板1
〜5は協働してチップ実装部材を構成する。第5基板5
は、互いに反対側に位置する第1及び第2表面51及び
52を有する。第5基板5の第1表面51は第4基板4
のテストポイント45を覆うことなく、第4基板4の第
2表面42にボンディングされる。第5基板5は、前記
第1基板1と同様に、プリント回路基板、絶縁材で覆わ
れた金属板、又は、セラミック基板で構成すればよい。
また、第5基板5は、第5基板5の第1及び第2表面5
1及び52を貫通する多数の第5導電バイアス53と、
第1回路配置14と同様に第5基板5の第2表面52に
パターンを形成され、かつ、第5回路配置が第4及び第
5導電バイアス43及び53を介して第4回路配置に電
気接続されるように第5導電バイアス53に電気接続さ
れた第5回路配置(図示せず)と、第5基板5の第2表面
52に配置され、第5回路配置に電気接続された多数の
第5テストポイント55と、第1及び第2表面51及び
52を貫通して形成される、第3チップ保持開口46よ
りも大きな第4チップ保持開口56とを有する。
を有する第5基板5が設けられている。第1〜5基板1
〜5は協働してチップ実装部材を構成する。第5基板5
は、互いに反対側に位置する第1及び第2表面51及び
52を有する。第5基板5の第1表面51は第4基板4
のテストポイント45を覆うことなく、第4基板4の第
2表面42にボンディングされる。第5基板5は、前記
第1基板1と同様に、プリント回路基板、絶縁材で覆わ
れた金属板、又は、セラミック基板で構成すればよい。
また、第5基板5は、第5基板5の第1及び第2表面5
1及び52を貫通する多数の第5導電バイアス53と、
第1回路配置14と同様に第5基板5の第2表面52に
パターンを形成され、かつ、第5回路配置が第4及び第
5導電バイアス43及び53を介して第4回路配置に電
気接続されるように第5導電バイアス53に電気接続さ
れた第5回路配置(図示せず)と、第5基板5の第2表面
52に配置され、第5回路配置に電気接続された多数の
第5テストポイント55と、第1及び第2表面51及び
52を貫通して形成される、第3チップ保持開口46よ
りも大きな第4チップ保持開口56とを有する。
【0033】第4半導体チップ50は、第3半導体チッ
プ40と共通の垂直軸に沿うように第4チップ保持開口
56に配置される。第4半導体チップ50は、第2接着
層37と同様な構造を有する第4接着層57によって第
2基板2上に第2半導体チップ30が実装されるのと同
様な方法で実装されているので、その詳細についてはこ
こでは省略する。
プ40と共通の垂直軸に沿うように第4チップ保持開口
56に配置される。第4半導体チップ50は、第2接着
層37と同様な構造を有する第4接着層57によって第
2基板2上に第2半導体チップ30が実装されるのと同
様な方法で実装されているので、その詳細についてはこ
こでは省略する。
【0034】第4導電本体58が第4接着層57の各窓
573に配置されているので、第4半導体チップ50の
第4接触パッド502は、第4基板4の第4回路層に電
気接続するために、窓573内の第4導電本体58にそ
れぞれ電気接続される。第4導電本体58の構造は第1
導電本体28と同様であるので、その詳細はここでは省
略する。金属放熱板504は、第4半導体チップ50の
第4接触パッド表面501とは互いに反対側に位置する
第4半導体チップ50の表面503に実装される。第4
半導体チップ50の第4接触パッド表面501は、第3
半導体チップ40上の金属放熱板404に隣接する非接
触部を有する。
573に配置されているので、第4半導体チップ50の
第4接触パッド502は、第4基板4の第4回路層に電
気接続するために、窓573内の第4導電本体58にそ
れぞれ電気接続される。第4導電本体58の構造は第1
導電本体28と同様であるので、その詳細はここでは省
略する。金属放熱板504は、第4半導体チップ50の
第4接触パッド表面501とは互いに反対側に位置する
第4半導体チップ50の表面503に実装される。第4
半導体チップ50の第4接触パッド表面501は、第3
半導体チップ40上の金属放熱板404に隣接する非接
触部を有する。
【0035】なお、第4半導体チップ50に欠陥が発見
されれば、その交換を行うことができるように、第4半
導体チップ50はこの状態で第4基板4の第4テストポ
イント45によってテストされる。また、第5基板5が
第4基板4にボンディングされる前に、第4半導体チッ
プ50のテストを実施してもよい。
されれば、その交換を行うことができるように、第4半
導体チップ50はこの状態で第4基板4の第4テストポ
イント45によってテストされる。また、第5基板5が
第4基板4にボンディングされる前に、第4半導体チッ
プ50のテストを実施してもよい。
【0036】図6に示すように、第5半導体チップ60
は、第2接着層37と同様な構造を有する第5接着層6
7によって第2基板2上の第2半導体チップ30の実装
と同じ方法で第5基板5の第2表面52に実装される。
は、第2接着層37と同様な構造を有する第5接着層6
7によって第2基板2上の第2半導体チップ30の実装
と同じ方法で第5基板5の第2表面52に実装される。
【0037】第5導電本体68は第5接着層67の各窓
673配置されるので、第5半導体チップ60の第5接
触パッドが、第5基板5の第5回路層に電気接続するた
めに、窓673内の第5導電本体68にそれぞれ電気接
続される。第5導電本体68の構造が第1導電本体28
と同様であるので、その詳細についてはここでは省略す
る。金属放熱板604は、第5半導体チップ60の第5
接触パッド表面601とは反対の第5半導体チップ60
の表面603に実装される。第5半導体チップ60の第
5接触パッド表面601は、第4半導体チップ50上の
金属放熱板504に隣接する非接触部を有する。
673配置されるので、第5半導体チップ60の第5接
触パッドが、第5基板5の第5回路層に電気接続するた
めに、窓673内の第5導電本体68にそれぞれ電気接
続される。第5導電本体68の構造が第1導電本体28
と同様であるので、その詳細についてはここでは省略す
る。金属放熱板604は、第5半導体チップ60の第5
接触パッド表面601とは反対の第5半導体チップ60
の表面603に実装される。第5半導体チップ60の第
5接触パッド表面601は、第4半導体チップ50上の
金属放熱板504に隣接する非接触部を有する。
【0038】なお、第5半導体チップ60に欠陥が発見
されれば、その交換を行うことができるように、第5半
導体チップ60はこの状態で第5基板5の第5テストポ
イント55を介してテストされる。
されれば、その交換を行うことができるように、第5半
導体チップ60はこの状態で第5基板5の第5テストポ
イント55を介してテストされる。
【0039】被膜層69は、外的負荷及び周囲の湿気か
ら保護する目的のために、第5半導体チップ60の周囲
で第5基板5の第2表面52に配置されている。好まし
い実施形態では、被膜層69が金属材料で形成されてい
る。これに代えて、被膜層69はエポキシ樹脂で形成す
ることも可能である。なお、被膜層69がエポキシ樹脂
で形成されている場合、対応する半導体チップ20、3
0、40、50によって占有されないチップ保持開口2
6、36、46、56の一部はエポキシ樹脂で充填され
る。
ら保護する目的のために、第5半導体チップ60の周囲
で第5基板5の第2表面52に配置されている。好まし
い実施形態では、被膜層69が金属材料で形成されてい
る。これに代えて、被膜層69はエポキシ樹脂で形成す
ることも可能である。なお、被膜層69がエポキシ樹脂
で形成されている場合、対応する半導体チップ20、3
0、40、50によって占有されないチップ保持開口2
6、36、46、56の一部はエポキシ樹脂で充填され
る。
【0040】図7に示すように、第1〜5基板1〜5は
共通の垂直軸に沿うように第1〜5基板1〜5を形成す
るために最後にトリミングされる。
共通の垂直軸に沿うように第1〜5基板1〜5を形成す
るために最後にトリミングされる。
【0041】なお、半導体チップ20〜60は異なる機
能を有することが可能である。例えば、第1半導体チッ
プ20はメモリーとなり得る。第2半導体チップ30は
入出力制御装置ユニットとなり得る。第3半導体チップ
40はグラフィック制御装置となり得る。第4半導体チ
ップ50はチップセットユニット(chip set unit)と
なり得る。また、第5半導体チップ60は中央処理装置
(CPU)となり得る。
能を有することが可能である。例えば、第1半導体チッ
プ20はメモリーとなり得る。第2半導体チップ30は
入出力制御装置ユニットとなり得る。第3半導体チップ
40はグラフィック制御装置となり得る。第4半導体チ
ップ50はチップセットユニット(chip set unit)と
なり得る。また、第5半導体チップ60は中央処理装置
(CPU)となり得る。
【0042】前述の本発明の好ましい実施形態の記載に
よれば、マルチチップ半導体モジュールの製造方法はテ
スト手順を一体化されている。したがって、マルチチッ
プ半導体モジュールを製造するための歩留まり率はほぼ
100%を達成することができ、この結果、不完全な半
導体モジュールを修理するコストは縮小される。このよ
うに、全生産原価は縮小することができる。
よれば、マルチチップ半導体モジュールの製造方法はテ
スト手順を一体化されている。したがって、マルチチッ
プ半導体モジュールを製造するための歩留まり率はほぼ
100%を達成することができ、この結果、不完全な半
導体モジュールを修理するコストは縮小される。このよ
うに、全生産原価は縮小することができる。
【0043】図8には、本発明の別の好ましい実施形態
が示されている。第1の好ましい実施形態と異なり、本
実施形態のマルチチップ半導体モジュールのチップ実装
部材は、さらに、第1及び第2表面61及び62と、そ
こに形成された第5チップ保持開口66を有する第6基
板6を備える。第6基板6の第1表面61は、第5基板
5よりも小さなサイズを有する第5チップ保持開口66
内に第5半導体チップ60が配置されるように、第5基
板5の第2表面52にボンディングされている。なお、
被膜層69はこの好ましい実施形態ではエポキシ樹脂で
形成されているので、対応する半導体チップ20、3
0、40、50によって占有されないチップ保持開口2
6、36、46、56の一部にもエポキシ樹脂が充填さ
れる。
が示されている。第1の好ましい実施形態と異なり、本
実施形態のマルチチップ半導体モジュールのチップ実装
部材は、さらに、第1及び第2表面61及び62と、そ
こに形成された第5チップ保持開口66を有する第6基
板6を備える。第6基板6の第1表面61は、第5基板
5よりも小さなサイズを有する第5チップ保持開口66
内に第5半導体チップ60が配置されるように、第5基
板5の第2表面52にボンディングされている。なお、
被膜層69はこの好ましい実施形態ではエポキシ樹脂で
形成されているので、対応する半導体チップ20、3
0、40、50によって占有されないチップ保持開口2
6、36、46、56の一部にもエポキシ樹脂が充填さ
れる。
【0044】図16〜22には、本発明に係る第3の好
ましい実施形態に従ってマルチチップ半導体モジュール
を製造する方法が図示されている。
ましい実施形態に従ってマルチチップ半導体モジュール
を製造する方法が図示されている。
【0045】図16に示すように、チップ実装部材が設
けられている。チップ実装部材は第1〜5基板1〜5を
備えている。本実施形態の第1〜5基板1〜5の構造
は、第1実施形態と同様であるので、その説明はここで
は省略する。
けられている。チップ実装部材は第1〜5基板1〜5を
備えている。本実施形態の第1〜5基板1〜5の構造
は、第1実施形態と同様であるので、その説明はここで
は省略する。
【0046】図17では、前述の実施形態と同様な構造
を有する第1接着層27が設けられている。第1接着層
27の第1接着面271は、第1接着層27の窓273
が第1接着層27の第2接着面272にアクセス可能と
なるように、第1基板1の第2表面12にボンディング
されている。
を有する第1接着層27が設けられている。第1接着層
27の第1接着面271は、第1接着層27の窓273
が第1接着層27の第2接着面272にアクセス可能と
なるように、第1基板1の第2表面12にボンディング
されている。
【0047】多数の第1接触パッド202が形成される
第1接触パッド表面201を有する第1半導体チップ2
0は、第2基板2の第1チップ保持開口26内に配置さ
れている。第1半導体チップ20の第1接触パッド表面
201は、第1接着層27の第2接着面272に接着さ
れている。
第1接触パッド表面201を有する第1半導体チップ2
0は、第2基板2の第1チップ保持開口26内に配置さ
れている。第1半導体チップ20の第1接触パッド表面
201は、第1接着層27の第2接着面272に接着さ
れている。
【0048】前述の実施形態と同様な構造を有する第1
導電本体28は、第1接着層27の各窓273に配置さ
れているので、第1半導体チップ20の第1導体は、第
1回路配置に電気接続するために、窓273内に導電本
体28にそれぞれ電気接続される。金属放熱板204
は、第1半導体チップ20の第1接触パッド表面201
とは反対側に位置する第1半導体チップ20の表面20
3に実装される。
導電本体28は、第1接着層27の各窓273に配置さ
れているので、第1半導体チップ20の第1導体は、第
1回路配置に電気接続するために、窓273内に導電本
体28にそれぞれ電気接続される。金属放熱板204
は、第1半導体チップ20の第1接触パッド表面201
とは反対側に位置する第1半導体チップ20の表面20
3に実装される。
【0049】なお、第1半導体チップ20に欠陥が発見
されれば、その交換を行うことができるように、第1半
導体チップ20はこの状態でで第1基板1の第1テスト
ポイント15を介してテストされる。
されれば、その交換を行うことができるように、第1半
導体チップ20はこの状態でで第1基板1の第1テスト
ポイント15を介してテストされる。
【0050】図18に示すように、第1の好ましい実施
形態と同様な構造の第2接着層37が設けられている。
第2接着層37の第1接着表面371は、第2基板2の
第2表面22に接着されている。
形態と同様な構造の第2接着層37が設けられている。
第2接着層37の第1接着表面371は、第2基板2の
第2表面22に接着されている。
【0051】多数の第2接触パッド302が形成される
第2接触パッド表面301を有する第2半導体チップ3
0は、第1及び第2半導体チップ20及び30が共通の
垂直軸に配置されるように、第3基板3の第2のチップ
保持開口36中に配置されている。第2半導体チップ3
0の第2接触パッド表面301は、第2接着層37の第
2接着面372に接着されている。
第2接触パッド表面301を有する第2半導体チップ3
0は、第1及び第2半導体チップ20及び30が共通の
垂直軸に配置されるように、第3基板3の第2のチップ
保持開口36中に配置されている。第2半導体チップ3
0の第2接触パッド表面301は、第2接着層37の第
2接着面372に接着されている。
【0052】第2導電本体38は第2接着層37の各窓
373に配置されているので、第2半導体チップ30の
第2接触パッド302は、第2基板2の第2の回路配置
に電気接続するために、窓373内で第2導電本体38
にそれぞれ電気接続される。金属放熱板304は、第2
半導体チップ30の第2接触パッド表面301とは反対
側に位置する第2半導体チップ30の表面303に実装
される。第2半導体チップ30の第2接触パッド表面3
01は、第1半導体チップ20上の金属放熱板204に
隣接する非接触部を有する。
373に配置されているので、第2半導体チップ30の
第2接触パッド302は、第2基板2の第2の回路配置
に電気接続するために、窓373内で第2導電本体38
にそれぞれ電気接続される。金属放熱板304は、第2
半導体チップ30の第2接触パッド表面301とは反対
側に位置する第2半導体チップ30の表面303に実装
される。第2半導体チップ30の第2接触パッド表面3
01は、第1半導体チップ20上の金属放熱板204に
隣接する非接触部を有する。
【0053】なお、第2半導体チップ30に欠陥が発見
されれば、その交換を行うことができるように、第2半
導体チップ30はこの状態で第2基板2の第2のテスト
ポイント25によってテストされる。
されれば、その交換を行うことができるように、第2半
導体チップ30はこの状態で第2基板2の第2のテスト
ポイント25によってテストされる。
【0054】図19に示すように、第3半導体チップ4
0は、第2及び第3半導体チップ30及び40が共通の
垂直軸に沿うように第4基板の第3チップ保持開口46
に配置される。第3半導体チップ40は、第2接着層3
7と同様な構造を有する第3接着層47によって第2基
板上に第2半導体チップ30を実装するのと同様な方法
で第3基板に実装されるので、その説明はここでは省略
する。
0は、第2及び第3半導体チップ30及び40が共通の
垂直軸に沿うように第4基板の第3チップ保持開口46
に配置される。第3半導体チップ40は、第2接着層3
7と同様な構造を有する第3接着層47によって第2基
板上に第2半導体チップ30を実装するのと同様な方法
で第3基板に実装されるので、その説明はここでは省略
する。
【0055】第3導電本体48が第3接着層47の各窓
473に配置されているので、第3半導体チップ40の
第3接触パッド402は、第3基板の第3回路層に電気
接続するために、窓473内に第3導電本体48をそれ
ぞれ電気接続される。金属放熱板404は、第3半導体
チップ40の第3接触パッド表面401とは反対の第3
半導体チップ40の表面403に実装される。第3半導
体チップ40の第3接触パッド表面401は、第2半導
体チップ30上の金属放熱板304に隣接する非接触部
を有する。
473に配置されているので、第3半導体チップ40の
第3接触パッド402は、第3基板の第3回路層に電気
接続するために、窓473内に第3導電本体48をそれ
ぞれ電気接続される。金属放熱板404は、第3半導体
チップ40の第3接触パッド表面401とは反対の第3
半導体チップ40の表面403に実装される。第3半導
体チップ40の第3接触パッド表面401は、第2半導
体チップ30上の金属放熱板304に隣接する非接触部
を有する。
【0056】なお、第3半導体チップ40に欠陥が発見
されれば、その交換を行うことができるように、第3半
導体チップ40はこの状態で第3基板3の第3テストポ
イント35によってテストされる。
されれば、その交換を行うことができるように、第3半
導体チップ40はこの状態で第3基板3の第3テストポ
イント35によってテストされる。
【0057】図20では、第4半導体チップ50は、第
3及び第4半導体チップ40及び50が共通の垂直軸に
配置されるように、第5基板5の第4チップ保持開口5
6に配置される。第4半導体チップ50は、第2接着層
37と同様な構造を有する第4接着層57によって第2
基板上に第2半導体チップ30を実装するのと同様な方
法で第4基板4に実装される。
3及び第4半導体チップ40及び50が共通の垂直軸に
配置されるように、第5基板5の第4チップ保持開口5
6に配置される。第4半導体チップ50は、第2接着層
37と同様な構造を有する第4接着層57によって第2
基板上に第2半導体チップ30を実装するのと同様な方
法で第4基板4に実装される。
【0058】第4導電本体58が第4接着層57の各窓
573に配置されているので、第4半導体チップ50の
第4接触パッド502は、第4基板4の第4回路層に電
気接続するために、第4導電本体58にそれぞれ電気接
続される。金属放熱板504は、第4半導体チップ50
の第4接触パッド表面501とは反対側に位置する第4
半導体チップ50の表面503に実装される。第4半導
体チップ50の第4接触パッド表面501は、第3半導
体チップ40上の金属放熱板404に隣接する非接触部
を有する。
573に配置されているので、第4半導体チップ50の
第4接触パッド502は、第4基板4の第4回路層に電
気接続するために、第4導電本体58にそれぞれ電気接
続される。金属放熱板504は、第4半導体チップ50
の第4接触パッド表面501とは反対側に位置する第4
半導体チップ50の表面503に実装される。第4半導
体チップ50の第4接触パッド表面501は、第3半導
体チップ40上の金属放熱板404に隣接する非接触部
を有する。
【0059】なお、第4半導体チップ50に欠陥が発見
されれば、その交換を行うことができるように、第4半
導体チップ50はこの状態で第4基板4の第4テストポ
イント45を介してテストされる。
されれば、その交換を行うことができるように、第4半
導体チップ50はこの状態で第4基板4の第4テストポ
イント45を介してテストされる。
【0060】図21に示すように、第5半導体チップ6
0は、第2接着層37と同様な構造を有する第5接着層
67によって第2基板2に第2導体チップ30を実装す
るのと同様な方法で、第5基板5に実装される。第5導
電本体68が第5接着層67の各窓673に配置されて
いるので、第5半導体チップ60の第5接触パッド60
2は、第5基板5の第5回路層に電気接続するために、
窓673内の第5導電本体68にそれぞれ電気接続され
る。金属放熱板604は、第5半導体チップ60の第5
接触パッド表面601とは反対側に位置する第5半導体
チップ60の表面603に実装される。第5半導体チッ
プ60の第5接触パッド表面601は、第4半導体チッ
プ50上の金属放熱板504に隣接する非接触部を有す
る。
0は、第2接着層37と同様な構造を有する第5接着層
67によって第2基板2に第2導体チップ30を実装す
るのと同様な方法で、第5基板5に実装される。第5導
電本体68が第5接着層67の各窓673に配置されて
いるので、第5半導体チップ60の第5接触パッド60
2は、第5基板5の第5回路層に電気接続するために、
窓673内の第5導電本体68にそれぞれ電気接続され
る。金属放熱板604は、第5半導体チップ60の第5
接触パッド表面601とは反対側に位置する第5半導体
チップ60の表面603に実装される。第5半導体チッ
プ60の第5接触パッド表面601は、第4半導体チッ
プ50上の金属放熱板504に隣接する非接触部を有す
る。
【0061】なお、第5半導体チップ60の欠陥が発見
されれば、その交換を行うことができるように、第5半
導体チップ60はこの状態で第5基板5の第5テストポ
イント55によってテストされる。
されれば、その交換を行うことができるように、第5半
導体チップ60はこの状態で第5基板5の第5テストポ
イント55によってテストされる。
【0062】金属材料で形成された被膜層69は、外的
負荷及び周囲の湿気から保護する目的のために、第5半
導体チップ60の周囲で第5基板5の第2表面52上に
配置される。
負荷及び周囲の湿気から保護する目的のために、第5半
導体チップ60の周囲で第5基板5の第2表面52上に
配置される。
【0063】図22に示すように、第1〜5基板1〜5
は共通の垂直縁と共に第1〜5基板1〜5を形成するた
めに最終的にトリミングされる。
は共通の垂直縁と共に第1〜5基板1〜5を形成するた
めに最終的にトリミングされる。
【0064】図23は、本発明の第4好ましい実施形態
に係るマルチチップ半導体モジュールを示す。
に係るマルチチップ半導体モジュールを示す。
【0065】本実施形態のチップ実装部材は第1〜4基
板1〜4を備える。第1基板1は、互いに反対側に位置
する第1及び第2表面11及び12、第1及び第2表面
11及び12を貫通する多数の第1導電バイアス13、
及び、第1導電バイアス13に対応する位置で第1基板
1の第1表面11に実装される多数のはんだボール10
を有しているので、はんだボール10が第1導電バイア
ス13にそれぞれ電気接続される。
板1〜4を備える。第1基板1は、互いに反対側に位置
する第1及び第2表面11及び12、第1及び第2表面
11及び12を貫通する多数の第1導電バイアス13、
及び、第1導電バイアス13に対応する位置で第1基板
1の第1表面11に実装される多数のはんだボール10
を有しているので、はんだボール10が第1導電バイア
ス13にそれぞれ電気接続される。
【0066】第2基板2は、互いに反対側に位置する第
1及び第2表面21及び22と、第2基板2の第1及び
第2表面21及び22を貫通する多数の第2導電バイア
ス23と、第2基板2の第2表面22にパターンを形成
されると共に、第2導電バイアス23に電気接続された
第1回路配置と、第2基板2の第2表面22に配置され
ると共に、第1回路層に電気接続された多数の第1テス
トポイント25と、第1及び第2表面21及び22を貫
通して形成された第1チップ保持開口26とを有する。
第1回路配置は前述の実施形態と同様であるので、本実
施形態中には示されていない。第2基板の第1表面21
は第1基板1の第2表面12にボンディングされるの
で、第1回路配置は、第2導電バイアス23を介して第
1導電バイアス 13に電気接続される。
1及び第2表面21及び22と、第2基板2の第1及び
第2表面21及び22を貫通する多数の第2導電バイア
ス23と、第2基板2の第2表面22にパターンを形成
されると共に、第2導電バイアス23に電気接続された
第1回路配置と、第2基板2の第2表面22に配置され
ると共に、第1回路層に電気接続された多数の第1テス
トポイント25と、第1及び第2表面21及び22を貫
通して形成された第1チップ保持開口26とを有する。
第1回路配置は前述の実施形態と同様であるので、本実
施形態中には示されていない。第2基板の第1表面21
は第1基板1の第2表面12にボンディングされるの
で、第1回路配置は、第2導電バイアス23を介して第
1導電バイアス 13に電気接続される。
【0067】第3基板3は、互いに反対側に位置する第
1及び第2表面31及び32と、第3基板3の第1及び
第2表面31及び32を貫通する多数の第3導電バイア
ス33と、第3基板3の第2表面32にパターンを形成
されると共に、第3導電バイアス33に電気接続された
第2回路配置と、第3基板3の第2表面32上に配置さ
れると共に、第2回路配置に電気接続された多数の第2
テストポイント35、及び、そこに形成された第1チッ
プ保持開口26より大きな第2チップ保持開口36とを
有する。第2回路配置は、本実施形態の第1回路配置と
同様である。第3基板3の第1表面31は第2基板2の
第2表面22にボンディングされるので、第2回路配置
は、第1及び第2チップ保持開口26及び36が共通の
垂直軸に沿うように配置され、第3基板3が第1のテス
トポイント25を覆わないように、第2及び第3導電バ
イアス23及び33を介して第1回路配置に電気接続さ
れる。
1及び第2表面31及び32と、第3基板3の第1及び
第2表面31及び32を貫通する多数の第3導電バイア
ス33と、第3基板3の第2表面32にパターンを形成
されると共に、第3導電バイアス33に電気接続された
第2回路配置と、第3基板3の第2表面32上に配置さ
れると共に、第2回路配置に電気接続された多数の第2
テストポイント35、及び、そこに形成された第1チッ
プ保持開口26より大きな第2チップ保持開口36とを
有する。第2回路配置は、本実施形態の第1回路配置と
同様である。第3基板3の第1表面31は第2基板2の
第2表面22にボンディングされるので、第2回路配置
は、第1及び第2チップ保持開口26及び36が共通の
垂直軸に沿うように配置され、第3基板3が第1のテス
トポイント25を覆わないように、第2及び第3導電バ
イアス23及び33を介して第1回路配置に電気接続さ
れる。
【0068】第4基板4は、第3基板3と同様な構造を
有すると共に、第2基板上に第3基板3を実装するのと
同じ方法で第3基板3に実装されるので、その詳細はこ
こでは省略する。
有すると共に、第2基板上に第3基板3を実装するのと
同じ方法で第3基板3に実装されるので、その詳細はこ
こでは省略する。
【0069】多数の第1接触パッド202に設けた一側
部201を有する第1半導体チップ20は、第1チップ
保持開口26に配置されると共に、接着層27aによっ
て第1基板1の第2表面12に実装される。第1半導体
チップ20の第1接触パッド202は、ワイヤーw2の
使用により第2基板2の第1回路配置にワイヤーボンデ
ィングされる。
部201を有する第1半導体チップ20は、第1チップ
保持開口26に配置されると共に、接着層27aによっ
て第1基板1の第2表面12に実装される。第1半導体
チップ20の第1接触パッド202は、ワイヤーw2の
使用により第2基板2の第1回路配置にワイヤーボンデ
ィングされる。
【0070】第1半導体チップ20の欠陥が発見されれ
ば、その交換を行うことができるように、第1半導体チ
ップ20はこの状態で第1のテストポイント25によっ
てテストされる。
ば、その交換を行うことができるように、第1半導体チ
ップ20はこの状態で第1のテストポイント25によっ
てテストされる。
【0071】多数の第2接触パッド302を設けた一側
部301を有する第2半導体チップ30が、第2チップ
保持開口36に配置されると共に、接着層37aによっ
て第1半導体チップ20の一側部201に実装されるの
で、第2半導体チップ30は、垂直軸に沿う第2基板2
の第2表面22から一定間隔で配置される。第2半導体
チップ30の第2接触パッド302は、ワイヤーw3の
使用により第3基板3の第2の回路配置にワイヤーボン
ディングされる。
部301を有する第2半導体チップ30が、第2チップ
保持開口36に配置されると共に、接着層37aによっ
て第1半導体チップ20の一側部201に実装されるの
で、第2半導体チップ30は、垂直軸に沿う第2基板2
の第2表面22から一定間隔で配置される。第2半導体
チップ30の第2接触パッド302は、ワイヤーw3の
使用により第3基板3の第2の回路配置にワイヤーボン
ディングされる。
【0072】第2半導体チップ30に欠陥が発見されれ
ば、その交換を行うことができるように、第2半導体チ
ップ30はこの状態で、第3基板3の第2のテストポイ
ント35によってテストされる。
ば、その交換を行うことができるように、第2半導体チ
ップ30はこの状態で、第3基板3の第2のテストポイ
ント35によってテストされる。
【0073】多数の第3接触パッド402を設けた一側
部401を有する第3半導体チップ40は、第3チップ
保持開口46に配置されると共に、接着層47aによっ
て第2半導体チップ30の側部301に実装されるの
で、第3半導体チップ40は、垂直軸に沿う第3基板3
の第2表面32から一定間隔で配置される。第3半導体
チップ40の第3接触パッド402は、ワイヤーw4の
使用により第4基板4の第3回線配置にワイヤーボンデ
ィングされる。
部401を有する第3半導体チップ40は、第3チップ
保持開口46に配置されると共に、接着層47aによっ
て第2半導体チップ30の側部301に実装されるの
で、第3半導体チップ40は、垂直軸に沿う第3基板3
の第2表面32から一定間隔で配置される。第3半導体
チップ40の第3接触パッド402は、ワイヤーw4の
使用により第4基板4の第3回線配置にワイヤーボンデ
ィングされる。
【0074】第3半導体チップ40に欠陥が発見されれ
ば、その交換を行うことができるように、第3半導体チ
ップ40はこの状態で、第3テストポイント45によっ
てテストされる。
ば、その交換を行うことができるように、第3半導体チ
ップ40はこの状態で、第3テストポイント45によっ
てテストされる。
【0075】第4半導体チップ50は、第1の好ましい
実施形態の第2接着層37と同様な構造を有する接着層
57によって第2基板上に第1の好ましい実施形態の第
2半導体チップに実装するのと同じ方法で第4基板4の
第2表面42に実装される。
実施形態の第2接着層37と同様な構造を有する接着層
57によって第2基板上に第1の好ましい実施形態の第
2半導体チップに実装するのと同じ方法で第4基板4の
第2表面42に実装される。
【0076】導電本体58は接着層57の各窓573に
配置されるので、第4基板4の第3回路層に電気接続す
るために、第4半導体チップ50の第4導体502は、
窓573内の導電本体58とそれぞれ電気接続される。
金属放熱板504は、第4半導体チップ50の第4接触
パッド表面501とは反対側に位置する第4半導体チッ
プ50の表面503に実装される。第4半導体チップ5
0の第4接触パッド表面501は、図23に示すよう
に、接着層57aの一方の接着面に隣接する非接触部を
有する。接着層57aの他方の接着面は、第3半導体チ
ップ40の側部401に接着される。
配置されるので、第4基板4の第3回路層に電気接続す
るために、第4半導体チップ50の第4導体502は、
窓573内の導電本体58とそれぞれ電気接続される。
金属放熱板504は、第4半導体チップ50の第4接触
パッド表面501とは反対側に位置する第4半導体チッ
プ50の表面503に実装される。第4半導体チップ5
0の第4接触パッド表面501は、図23に示すよう
に、接着層57aの一方の接着面に隣接する非接触部を
有する。接着層57aの他方の接着面は、第3半導体チ
ップ40の側部401に接着される。
【0077】また、第4半導体チップ50に欠陥が発見
されれば、その交換を行うことができるようにこの状態
で第4基板4の第3テストポイント45によってテスト
されてもよい。
されれば、その交換を行うことができるようにこの状態
で第4基板4の第3テストポイント45によってテスト
されてもよい。
【0078】金属材料で形成された被膜層59は、外的
負荷及び周囲の湿気から保護する目的のために、第4半
導体チップ50の周囲で、第4基板4の第2表面42に
配置されている。
負荷及び周囲の湿気から保護する目的のために、第4半
導体チップ50の周囲で、第4基板4の第2表面42に
配置されている。
【0079】なお、第1〜4基板1〜4は、共通の垂直
縁を備えた第1〜4基板1〜4を形成するように最終的
にトリミングしてもよい。
縁を備えた第1〜4基板1〜4を形成するように最終的
にトリミングしてもよい。
【0080】図24には、本発明の第5好ましい実施形
態に係るマルチチップ半導体モジュールの一部が図示さ
れている。本実施形態では、チップ実装部材が第1、第
2及び第3基板1、2及び3を備える。第1〜3基板1
〜3の構造は、第2チップ保持開口36が第1のチップ
保持開口26よりも大きくなく、第1及び第2チップ保
持開口26及び36が共通の垂直軸に配置されないこと
を除いて第1の好ましい実施形態と同様であるので、そ
の説明はここでは省略する。
態に係るマルチチップ半導体モジュールの一部が図示さ
れている。本実施形態では、チップ実装部材が第1、第
2及び第3基板1、2及び3を備える。第1〜3基板1
〜3の構造は、第2チップ保持開口36が第1のチップ
保持開口26よりも大きくなく、第1及び第2チップ保
持開口26及び36が共通の垂直軸に配置されないこと
を除いて第1の好ましい実施形態と同様であるので、そ
の説明はここでは省略する。
【0081】第1半導体チップ20は、第1チップ保持
開口26内に配置され、第1の好ましい実施形態の第1
接着層と同様な構造を有する第1接着層27により、第
1の好ましい実施形態に記述されるのと同じ方法で第1
基板1の第2表面12に第1のチップ保持開口26に実
装される。
開口26内に配置され、第1の好ましい実施形態の第1
接着層と同様な構造を有する第1接着層27により、第
1の好ましい実施形態に記述されるのと同じ方法で第1
基板1の第2表面12に第1のチップ保持開口26に実
装される。
【0082】第1導電本体28は第1接着層27の各窓
273に配置されるので、第1半導体チップ20の第1
接触パッド202は、第1基板1の第1回路配置に電気
接続するために、窓273の導電本体28とそれぞれ電
気接続される。金属放熱板204は、第1半導体チップ
20の第1接触パッド表面201とは反対側に位置する
第1半導体チップ20の表面203に実装される。
273に配置されるので、第1半導体チップ20の第1
接触パッド202は、第1基板1の第1回路配置に電気
接続するために、窓273の導電本体28とそれぞれ電
気接続される。金属放熱板204は、第1半導体チップ
20の第1接触パッド表面201とは反対側に位置する
第1半導体チップ20の表面203に実装される。
【0083】なお、第1半導体チップ20は、第2基板
2が第1基板1にボンディングされる前に、第1基板1
の第1のテストポイント(図示せず)を介してテストされ
る。また、第1半導体チップ20によって占有されない
第1チップ保持開口26の一部は、湿度から第1半導体
チップ20を保護するために、例えばエポキシ樹脂29
を充填される。
2が第1基板1にボンディングされる前に、第1基板1
の第1のテストポイント(図示せず)を介してテストされ
る。また、第1半導体チップ20によって占有されない
第1チップ保持開口26の一部は、湿度から第1半導体
チップ20を保護するために、例えばエポキシ樹脂29
を充填される。
【0084】第2半導体チップ30は、本実施形態の第
1接着層と同様な構造を有する第2接着層37bによっ
て本実施形態の第1基板1の第2表面12上に、第1半
導体チップ20を実装するのと同じ方法で、第2チップ
保持開口36に配置されると共に、第2基板2の第2表
面22に実装される。
1接着層と同様な構造を有する第2接着層37bによっ
て本実施形態の第1基板1の第2表面12上に、第1半
導体チップ20を実装するのと同じ方法で、第2チップ
保持開口36に配置されると共に、第2基板2の第2表
面22に実装される。
【0085】第2導電本体38は第2接着層37bの各
窓373に配置されるので、第2半導体チップ30の第
2導体は、第2基板2の第2の回路配置に電気接続する
ために、窓373の導電本体38とそれぞれ電気接続さ
れる。金属放熱板304は、第2半導体チップ30の第
2接触パッド表面301とは反対側に位置する第2半導
体チップ30の表面303に実装される。
窓373に配置されるので、第2半導体チップ30の第
2導体は、第2基板2の第2の回路配置に電気接続する
ために、窓373の導電本体38とそれぞれ電気接続さ
れる。金属放熱板304は、第2半導体チップ30の第
2接触パッド表面301とは反対側に位置する第2半導
体チップ30の表面303に実装される。
【0086】なお、第2半導体チップ30に欠陥があれ
ば、第2半導体チップ30の交換を行うことができるよ
うに、第2半導体チップ30はこの状態で第2基板2の
第2のテストポイント(図示せず)を介してテストされ
る。また、第2半導体チップ30によって占有されない
第2チップ保持開口36の一部は、湿気から第2半導体
チップ20を保護するために、例えばエポキシ樹脂39
を充填される。
ば、第2半導体チップ30の交換を行うことができるよ
うに、第2半導体チップ30はこの状態で第2基板2の
第2のテストポイント(図示せず)を介してテストされ
る。また、第2半導体チップ30によって占有されない
第2チップ保持開口36の一部は、湿気から第2半導体
チップ20を保護するために、例えばエポキシ樹脂39
を充填される。
【0087】第3半導体チップ40は、好ましい実施形
態の第2接着層と同様な構造を有する第3接着層47に
よって、第1の好ましい実施形態の第2基板上に、第2
半導体チップを実装するのと同じ方法で第3基板3に実
装される。
態の第2接着層と同様な構造を有する第3接着層47に
よって、第1の好ましい実施形態の第2基板上に、第2
半導体チップを実装するのと同じ方法で第3基板3に実
装される。
【0088】第3導電本体48は第3接着層47の各窓
473に配置されるので、第3半導体チップ40の第3
接触パッド402は、第3基板3の第3回路層に電気接
続するために、窓473内の第3導電本体48にそれぞ
れ電気接続される。金属放熱板404は、第3半導体チ
ップ40の第3接触パッド表面401とは互いに反対側
に位置する第3半導体チップ40の表面403に実装さ
れる。第3半導体チップ40の第3接触パッド表面40
1は、第2半導体チップ30上の金属放熱板304に隣
接する非接触部を有する。
473に配置されるので、第3半導体チップ40の第3
接触パッド402は、第3基板3の第3回路層に電気接
続するために、窓473内の第3導電本体48にそれぞ
れ電気接続される。金属放熱板404は、第3半導体チ
ップ40の第3接触パッド表面401とは互いに反対側
に位置する第3半導体チップ40の表面403に実装さ
れる。第3半導体チップ40の第3接触パッド表面40
1は、第2半導体チップ30上の金属放熱板304に隣
接する非接触部を有する。
【0089】本実施形態では、第3基板3の第2表面3
2に、第4半導体チップ50及び第5半導体チップ60
が設けられている。第4及び第5半導体チップ50及び
60は、本実施形態の第1接着層27と同様な構造を有
する第4接着層57及び第5接着層67によってそれぞ
れ本実施形態の第1基板1に第1半導体チップ20を実
装するのと同様な方法で、第3基板3に実装されてい
る。
2に、第4半導体チップ50及び第5半導体チップ60
が設けられている。第4及び第5半導体チップ50及び
60は、本実施形態の第1接着層27と同様な構造を有
する第4接着層57及び第5接着層67によってそれぞ
れ本実施形態の第1基板1に第1半導体チップ20を実
装するのと同様な方法で、第3基板3に実装されてい
る。
【0090】被膜層49、59及び69は、外的負荷及
び周囲の湿気から保護する目的のために、それぞれ第
3、第4及び第5半導体チップ40、50及び60の周
囲で第3基板3の第2表面32に配置される。
び周囲の湿気から保護する目的のために、それぞれ第
3、第4及び第5半導体チップ40、50及び60の周
囲で第3基板3の第2表面32に配置される。
【0091】第3〜5半導体チップ40〜60が、第3
基板3の第3テストポイント(図示せず)を介してテスト
されるので、半導体チップ40、50、60のいずれか
に欠陥が発見されれば、その交換を行うことができる。
基板3の第3テストポイント(図示せず)を介してテスト
されるので、半導体チップ40、50、60のいずれか
に欠陥が発見されれば、その交換を行うことができる。
【0092】図25は、本発明の第6の好ましい実施形
態に係るマルチチップ半導体モジュールの一部を図示す
る。
態に係るマルチチップ半導体モジュールの一部を図示す
る。
【0093】図25に示すように、本実施形態のチップ
実装部材は、第1〜4基板1〜4を備えている。第1〜
4基板1〜4は、第2基板2がそこに形成される2つの
第1チップ保持開口26を除いて、第1の好ましい実施
形態の第1〜4基板と同様であるので、その説明はここ
では省略する。
実装部材は、第1〜4基板1〜4を備えている。第1〜
4基板1〜4は、第2基板2がそこに形成される2つの
第1チップ保持開口26を除いて、第1の好ましい実施
形態の第1〜4基板と同様であるので、その説明はここ
では省略する。
【0094】本実施形態では、第1及び第2半導体チッ
プ20及び30は、第1チップ保持開口26の1つに対
応してそれぞれ配置されると共に、第1の好ましい実施
形態の第1接着層と同様な構造を有する接着層27、3
7によって第1基板1に実装される。第3及び第4半導
体チップ40及び50は、第2チップ保持開口36に配
置されると共に、第1の好ましい実施形態の第2接着層
と同様な構造を有する接着層47、57によって第2基
板2に実装される。第5半導体チップ60は第3チップ
保持開口46に配置されると共に、第1の好ましい実施
形態の第2接着層と同様な構造を有する接着層67によ
って第3基板3に実装される。
プ20及び30は、第1チップ保持開口26の1つに対
応してそれぞれ配置されると共に、第1の好ましい実施
形態の第1接着層と同様な構造を有する接着層27、3
7によって第1基板1に実装される。第3及び第4半導
体チップ40及び50は、第2チップ保持開口36に配
置されると共に、第1の好ましい実施形態の第2接着層
と同様な構造を有する接着層47、57によって第2基
板2に実装される。第5半導体チップ60は第3チップ
保持開口46に配置されると共に、第1の好ましい実施
形態の第2接着層と同様な構造を有する接着層67によ
って第3基板3に実装される。
【0095】図26は、本発明の第7の好ましい実施形
態に係るマルチチップ半導体モジュールを示す。第1の
好ましい実施形態とは異なり、はんだボール10は第5
導電バイアス 53に対応する位置で第5基板5の第2
表面52に実装され、第5導電バイアス 53にそれぞ
れ電気接続される。
態に係るマルチチップ半導体モジュールを示す。第1の
好ましい実施形態とは異なり、はんだボール10は第5
導電バイアス 53に対応する位置で第5基板5の第2
表面52に実装され、第5導電バイアス 53にそれぞ
れ電気接続される。
【0096】図27は、本発明の第8の好ましい実施形
態に係るマルチチップ半導体モジュールを示す。第2の
好ましい実施形態とは異なり、はんだボール10は第6
の導電バイアス 63に対応する位置で第6の基板6の
第2表面62に実装され、第6の導電バイアス 63に
それぞれ電気接続される。
態に係るマルチチップ半導体モジュールを示す。第2の
好ましい実施形態とは異なり、はんだボール10は第6
の導電バイアス 63に対応する位置で第6の基板6の
第2表面62に実装され、第6の導電バイアス 63に
それぞれ電気接続される。
【0097】図28は、本発明の第9の好ましい実施形
態に係るマルチチップ半導体モジュールを示す。第4好
ましい実施形態とは異なり、はんだボール10は第4に
対応する位置で第4基板4の第2表面42に実装され、
第4導電バイアス43にそれぞれ電気接続される。
態に係るマルチチップ半導体モジュールを示す。第4好
ましい実施形態とは異なり、はんだボール10は第4に
対応する位置で第4基板4の第2表面42に実装され、
第4導電バイアス43にそれぞれ電気接続される。
【0098】図29は、本発明の第10の好ましい実施
形態に係るマルチチップ半導体モジュールを示す。第5
好ましい実施形態とは異なり、はんだボール10は第3
に対応する位置で第3基板3の第2表面32に実装さ
れ、導電バイアス33にそれぞれ電気接続される。
形態に係るマルチチップ半導体モジュールを示す。第5
好ましい実施形態とは異なり、はんだボール10は第3
に対応する位置で第3基板3の第2表面32に実装さ
れ、導電バイアス33にそれぞれ電気接続される。
【0099】図30は、本発明の第11の好ましい実施
形態に係るマルチチップ半導体モジュールを示す。第6
の好ましい実施形態とは異なり、はんだボール10は第
4に対応する位置で第4基板4の第2表面42に実装さ
れ、導電バイアス43にそれぞれ電気接続される。
形態に係るマルチチップ半導体モジュールを示す。第6
の好ましい実施形態とは異なり、はんだボール10は第
4に対応する位置で第4基板4の第2表面42に実装さ
れ、導電バイアス43にそれぞれ電気接続される。
【0100】本発明は、上述の好ましい実施形態に関し
て記載したが、それは発明を制限することは意図してい
ない。種々の改良及び変更が、本発明の範囲を逸脱する
ことなく、本発明を構成することが可能なことは当業者
にとって明らかである。前記観点から、本発明は、その
改良及び変更が前述の請求の範囲及びそれらと同等のも
のの範囲に含まれるなら、それらの改良及び変更をカバ
ーすることが意図されている。
て記載したが、それは発明を制限することは意図してい
ない。種々の改良及び変更が、本発明の範囲を逸脱する
ことなく、本発明を構成することが可能なことは当業者
にとって明らかである。前記観点から、本発明は、その
改良及び変更が前述の請求の範囲及びそれらと同等のも
のの範囲に含まれるなら、それらの改良及び変更をカバ
ーすることが意図されている。
【図1】 本発明の最初の好ましい実施形態に係るマル
チチップモジュールの概略部分断面図である。
チチップモジュールの概略部分断面図である。
【図2】 本発明の好ましい実施形態に係る基板の一部
を示す概略部分断面図である。
を示す概略部分断面図である。
【図3】 本発明の好ましい実施形態に係る第1接着層
を示す概略部分断面図である。
を示す概略部分断面図である。
【図4】 本発明の好ましい実施形態に係る他の第1接
着層を示す概略部分断面図である。
着層を示す概略部分断面図である。
【図5】 本発明に係るマルチチップモジュールの導電
本体の好ましい実施形態を示す概略部分断面図である。
本体の好ましい実施形態を示す概略部分断面図である。
【図6】 本発明に係るマルチチップモジュールの導電
本体の好ましい実施形態を示す概略部分断面図である。
本体の好ましい実施形態を示す概略部分断面図である。
【図7】 本発明の好ましい実施形態に係る第2接着層
を示す概略部分断面図である。
を示す概略部分断面図である。
【図8】 本発明の好ましい実施形態に係る他の第2接
着層を示す概略部分断面図である。
着層を示す概略部分断面図である。
【図9】 本発明の他の好ましい実施形態に係るマルチ
チップモジュールの概略部分断面図である。
チップモジュールの概略部分断面図である。
【図10】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールの概略斜視図である。
ルチチップモジュールの概略斜視図である。
【図11】 本発明の第4の好ましい実施形態に係るマ
ルチチップモジュールの概略斜視図である。
ルチチップモジュールの概略斜視図である。
【図12】 本発明に係る他の接着層の好ましい実施形
態を示す概略斜視図である。
態を示す概略斜視図である。
【図13】 図12に示す接着層に代わる構造を示す概
略斜視図である。
略斜視図である。
【図14】 本発明に係る基板及びチップ間の導電本体
構造の好ましい実施形態を示す概略部分断面図である。
構造の好ましい実施形態を示す概略部分断面図である。
【図15】 本発明に係る基板及びチップ間の導電本体
構造の他の実施形態を示す概略部分断面図である。
構造の他の実施形態を示す概略部分断面図である。
【図16】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図17】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図18】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図19】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図20】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図21】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図22】 本発明の第3の好ましい実施形態に係るマ
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
ルチチップモジュールのための製造方法を示す概略部分
断面図である。
【図23】 本発明の第4の好ましい実施形態に係るマ
ルチチップモジュールを示す概略部分断面図である。
ルチチップモジュールを示す概略部分断面図である。
【図24】 本発明に係る第5の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
るマルチチップモジュールを示す概略部分断面図であ
る。
【図25】 本発明に係る第6の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
るマルチチップモジュールを示す概略部分断面図であ
る。
【図26】 本発明に係る第7の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
るマルチチップモジュールを示す概略部分断面図であ
る。
【図27】 本発明に係る第8の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
るマルチチップモジュールを示す概略部分断面図であ
る。
【図28】 本発明に係る第9の好ましい実施形態に係
るマルチチップモジュールを示す概略部分断面図であ
る。
るマルチチップモジュールを示す概略部分断面図であ
る。
【図29】 本発明に係る第10の好ましい実施形態に
係るマルチチップモジュールを示す概略部分断面図であ
る。
係るマルチチップモジュールを示す概略部分断面図であ
る。
【図30】 本発明に係る第11の好ましい実施形態に
係るマルチチップモジュールを示す概略部分断面図であ
る。
係るマルチチップモジュールを示す概略部分断面図であ
る。
1…第1基板
2…第2基板
3…第3基板
4…第4基板
5…第5基板
10…はんだボール
11,21,31,41,51…第1表面
12,22,32,42,52…第2表面
13…第1導電バイアス
15…第1テストポイント
20…第1半導体チップ
23…第2導電バイアス
25…第2テストポイント
30…第2半導体チップ
33…第3導電バイアス
35…第3テストポイント
40…第3半導体チップ
43…第4導電バイアス
50…第4半導体チップ
53…第5導電バイアス
60…第5半導体チップ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平6−291246(JP,A)
特開 平13−85602(JP,A)
特開2000−294725(JP,A)
特開2000−12770(JP,A)
特開 平11−317494(JP,A)
特開 平10−284683(JP,A)
特開 平9−275185(JP,A)
特開 平7−106509(JP,A)
特開 平5−275611(JP,A)
特開2000−58743(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 25/065
H01L 25/18
H01L 21/60 311
H01L 25/07
Claims (65)
- 【請求項1】 次の工程を備えるマルチチップ半導体モ
ジュールの製造方法。 (a)第1及び第2基板を備え、 第1基板が、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第1導電バイ
アス、第2表面にパターンを形成されると共に、第1導
電バイアスに電気接続された第1回路配置、及び、第2
表面に配置されると共に、第1回路配置に電気接続され
た多数の第1テストポイントを有し、 第2基板が、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、第2基板の第2表面にパターンを形成されると共
に、第2導電バイアスに電気接続される第2回路配置、
第2基板の第2表面に配置されると共に、第2回路配置
に電気接続された多数の第2テストポイント、及び、第
1及び第2表面を貫通して形成された第1チップ保持開
口を有する、 チップ実装部材を設ける工程 (b)前記第1基板の第2表面に第1半導体チップの第
1接触パッド表面を実装すると共に、前記第1接触パッ
ド表面の多数の第1接触パッドを、前記第1回路配置に
電気接続する工程 (c)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第1基板の第1テス
トポイントを介して第1半導体チップをテストする工程 (d)前記第1半導体チップが第1チップ保持開口に配
置されると共に、第2回路配置が第1及び第2導電バイ
アスを介して第1回路配置に電気接続されるように、第
2基板の第1表面を第1基板の第2表面にボンディング
する工程 (e)前記第2基板の第2表面に第2半導体チップの第
2接触パッド表面を実装すると共に、第2接触パッド表
面の多数の第2接触パッドを第2回路配置に電気接続す
る工程 (f)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第2基板の第2テス
トポイントを介して第2半導体チップをテストする工程 - 【請求項2】 前記工程(b)は、次の補助工程を備え
ることを特徴とする請求項1に係る方法。相互に反対側
に第1及び第2接着面を有する接着層に、該第1及び第
2接着面を貫通する多数の窓を設ける工程 前記窓が第2接着面から第1回路配置にアクセスするこ
とを可能とするように、接着層の第1接着面を第1基板
の第2表面に接着する工程 各窓に導電本体を配置する工程 前記第1半導体チップの第1接触パッド表面を、第1回
路配置に電気接続するために、窓の導電本体にそれぞれ
電気接続する第1接触パッドと共に、前記接着層の第2
接着面に接着する工程 - 【請求項3】 前記工程(e)は、次の補助工程を備え
ることを特徴とする請求項1に係る方法。相互に反対側
に第1及び第2接着面を有する接着層に、該第1及び第
2接着面を貫通する多数の窓を設ける工程 前記窓が第2接着面から第2回路配置へのアクセスを可
能とするように、第2基板の第2表面に接着層の第1接
着面を接着する工程 前記各窓に導電本体を配置する工程 前記第2半導体チップの第2接触パッド表面を、前記第
2回路配置に電気接続するために、前記窓の導電本体に
それぞれ電気接続する第2接触パッドと共に、前記接着
層の第2接着面に接着する工程 - 【請求項4】 前記工程(e)において、第1及び第2
半導体チップが共通の垂直軸に配置され、第2半導体チ
ップが第2基板に実装されるとき、第2接触パッドが第
1チップ保持開口の周囲に配置されることを特徴とする
請求項1に係る方法。 - 【請求項5】 前記チップ実装部材は、さらに、相互に
反対側に位置する第1及び第2表面、該第1及び第2表
面を貫通する多数の第3導電バイアス、第3基板の第2
表面にパターンを形成されると共に、第3導電バイアス
に電気接続された第3回路配置、第3基板の第2表面に
配置されると共に、第3回路配置に電気接続される第3
テストポイント、及び、前記第1及び第2表面を貫通し
て形成される第1チップ保持開口よりも大きな第2チッ
プ保持開口を有する第3基板を備え、さらに、 (g)第2半導体チップが第2チップ保持開口に配置さ
れると共に、第3回路配置が第1、第2及び第3導電バ
イアスを介して第1及び第2回路配置に電気接続される
ように、第3基板の第1表面を第2基板の第2表面にボ
ンディングする工程 (h)第3半導体チップの第3接触パッド表面を第3基
板の第2表面に実装すると共に、第3接触パッド表面の
多数の第3接触パッドを第3回路配置に電気接続する工
程 (i)第3半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第3基板の第3テストポ
イントを介して第3半導体チップをテストする工程を備
えることを特徴とする請求項4に係る方法。 - 【請求項6】 前記工程(h)において、第3半導体チ
ップが共通の垂直軸に配置され、第3半導体チップが第
3基板に実装されるとき、第3接触パッドが第2チップ
保持開口の周囲に配置されることを特徴とする請求項5
に係る方法。 - 【請求項7】 前記工程(d)において、第2基板が第
1基板にボンディングされるとき、第2基板が第1テス
トポイントを覆わず、前記工程(g)において、第3基
板が第2基板にボンディングされるとき、第3基板が第
2テストポイントを覆わないことを特徴とする請求項6
に係る方法。 - 【請求項8】 さらに、第1、第2及び第3基板を共通
の垂直軸に沿って配置するために、第1、第2及び第3
基板をトリミングする工程を備えたことを特徴とする請
求項7に係る製造方法。 - 【請求項9】 さらに、前記工程(d)の前に、第1接
触パッド表面の反対側で第1半導体チップの一方の表面
に金属放熱板を実装する工程を備えたことを特徴とする
請求項4に係る製造方法。 - 【請求項10】 前記工程(e)において、第2半導体
チップの第2接触パッド表面が、第1半導体チップ上の
金属放熱板に隣接する非接触部を有することを特徴とす
る請求項9に係る製造方法。 - 【請求項11】 さらに、前記工程(h)の前に、第2
接触パッド表面の反対側で第2半導体チップの一方の表
面に金属放熱板を実装する工程を備えたことを特徴とす
る請求項6に係る製造方法。 - 【請求項12】 前記工程(h)において、第3半導体
チップの第3接触パッド表面が第2半導体チップ上の金
属放熱板に隣接する非接触部を有することを特徴とする
請求項11に係る製造方法。 - 【請求項13】 さらに、はんだボールが第1導電バイ
アスにそれぞれ電気接続されるように、第1導電バイア
スに対応する位置で、第1基板の第1表面に多数のはん
だボールを実装する工程を備えたことを特徴とする請求
項1に係る製造方法。 - 【請求項14】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面を有する第3基
板、該第3基板の第1及び第2表面を貫通する多数の導
電バイアス、第3基板の第2表面にパターンを形成され
ると共に、第3導電バイアスに電気接続される第3回路
配置、第3基板の第2表面に配置されると共に、第3基
板配置に電気接続される多数のテストポイント、及び、
前記第1及び第2表面を貫通して形成される第2チップ
保持開口を備え、さらに、 (g)第2半導体チップが第2チップ保持開口に配置さ
れると共に、第3回路配置が第1、第2及び第3導電バ
イアスを介して第1及び第2回路配置に電気接続される
ように、第3基板の第1表面を第2基板の第2表面にボ
ンディングする工程 (h)第3半導体チップの第3接触パッド表面を第3基
板の第2表面に実装すると共に、第3接触パッド表面の
多数の第3接触パッドを第3回路配置に電気接続する工
程 (i)第3半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第3基板の第3テストポ
イントを介して第3半導体チップをテストする工程とを
備えることを特徴とする請求項1に係る方法。 - 【請求項15】 前記工程(h)において、第2及び第
3半導体チップは、共通の垂直軸に配置され、前記第3
接触パッドは、第3半導体チップが第3表面に実装され
るとき、第2チップ保持開口の周囲に配置されることを
特徴とする請求項14に係る方法。 - 【請求項16】 さらに、前記工程(h)の前に、第2
接触パッド表面の反対側で第2半導体チップの一方の表
面に金属放熱板を実装する工程を備えたことを特徴とす
る請求項15に係る方法。 - 【請求項17】 前記工程(h)において、第3半導体
チップの第3接触パッド表面は、第2半導体チップ上の
金属放熱板に隣接する非接触部を有することを特徴とす
る請求項16に係る方法。 - 【請求項18】 さらに、はんだボールが第3導電バイ
アスにそれぞれ電気接続されるように、第3導電バイア
スに対応する位置で第3基板の第2表面に多数のはんだ
ボールを実装する工程を備えたことを特徴とする請求項
14に係る方法。 - 【請求項19】 次の工程からなるマルチチップ半導体
モジュールの製造方法。 (a)第1及び第2基板を備え、 第1基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第1導電バイ
アス、前記第2表面にパターンを形成されると共に、前
記第1導電バイアスに電気接続された第1回路配置、及
び、前記第2表面に配置されると共に、前記第1回路配
置に電気接続された多数の第1テストポイントを有し、 第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、前記第2表面に形成されると共に、前記第2導電
バイアスに電気接続される第2回路配置、前記第2基板
の第2表面に配置されると共に、前記第2回路配置に電
気接続される多数の第2テストポイント、及び、前記第
1及び第2表面を貫通して形成される第1チップ保持開
口を有し、 前記第2基板の第1表面は、第2回路配置が第2導電バ
イアスを介して第1回路配置に電気接続されると共に、
第2基板が第1テストポイントを覆わないように、前記
第1基板の第2表面にボンディングされるチップ実装部
材を設ける工程 (b)前記第1チップ保持開口に第1半導体チップを配
置し、前記第1基板の第2表面に第1半導体チップの第
1接触パッド表面を実装すると共に、前記第1接触パッ
ド表面の多数の第1接触パッドを、前記第1回路配置に
電気接続する工程 (c)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第1基板の第1
テストポイントを介して第1半導体チップをテストする
工程 (d)前記第2基板の第2表面に、第2半導体チップの
第2接触パッド表面を実装すると共に、前記第2接触パ
ッド表面の多数の第2接触パッドを、前記第2回路配置
に電気接続する工程 (e)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、前記第2基板の第2
テストポイントを介して第2半導体チップをテストする
工程 - 【請求項20】 前記工程(b)は次の補助工程を備え
たことを特徴とする請求項19に係る方法。相互に反対
側に第1及び第2接着面を有する接着層に、該第1及び
第2接着面を貫通する多数の窓を設ける工程 前記窓が第2接着面から第1回路配置にアクセス可能と
するように、第1基板の第2表面に接着層の第1接着面
を接着する工程、 前記第1半導体チップの第1接触パッド表面を、第1回
路配置に電気接続するために、窓内の導電本体にそれぞ
れ電気接続する第1接触パッドと共に、接着層の第2接
着面に接着する工程 - 【請求項21】 前記工程(d)は次の補助工程を備え
ることを特徴とする請求項19に係る方法。相互に反対
側に第1及び第2接着面を有する接着層に、該第1及び
第2接着面を貫通する多数の窓を設ける工程 前記窓が第2接着面から第2回路配置にアクセス可能と
なるように、前記接着層の第1接着面を第2基板の第2
表面に接着する工程 前記各窓に導電本体を配置する工程 前記第2半導体チップの第2接触パッド表面を、第2回
路配置に電気接続するために、窓に導電本体をそれぞれ
電気接続する第2接触パッドと共に、接着層の第2接着
面に接着する工程 - 【請求項22】 前記工程(d)において、前記第2接
触パッドは、第2半導体チップが第2基板に実装される
とき、前記第1チップ保持開口の周囲に配置されること
を特徴とする請求項19に係る方法。 - 【請求項23】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面、該第1及び第2
表面を貫通する多数の第3導電バイアス、第2表面に形
成されると共に第3導電バイアスに電気接続された第3
回路配置、第2表面に配置されると共に第3回路配置に
電気接続された多数の第3テストポイント、及び、前記
第1及び第2表面を貫通して形成され、第1チップ保持
開口よりも大きな第2チップ保持開口を備えた第3基板
を備え、第3回路配置が第1、第2及び第3導電バイア
スを介して第1及び第2回路配置に電気接続され、第1
及び第2チップ保持開口が共通の垂直軸に位置し、第3
基板が第2テストポイントを覆わないように、前記第3
基板は第2基板の第2表面にボンディングされ、前記工
程(d)では、第2半導体チップが第2基板に実装され
るとき、第2チップ保持開口に配置されることを特徴と
する請求項22に記載の方法。 - 【請求項24】 さらに、次の工程を備えることを特徴
とする請求項23に係る方法。 (f)第3半導体チップの第3接触パッド表面を第3基
板の第2表面に実装し、第3接触パッド表面の多数の第
3接触パッドを第3回路配置に電気接続する工程 (g)前記第3半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第3基板の第3テス
トポイントを介して第3半導体チップをテストする工程 - 【請求項25】 前記第3接触パッドは、第3半導体チ
ップが第3基板に実装されるとき、第2チップ保持開口
の周囲に配置されることを特徴とする請求項24に係る
方法。 - 【請求項26】 さらに、前記第1、第2及び第3基板
を、共通の垂直軸に沿って形成するために、第1、第2
及び第3基板をトリミングする工程を備えた請求項24
に係る方法。 - 【請求項27】 さらに、前記工程(d)の前に、前記
第1接触パッド表面の反対側で第1半導体チップの一方
の表面に金属放熱板を実装する工程を備えた請求項22
に係る方法。 - 【請求項28】 前記工程(d)において、第2半導体
チップの第2接触パッド表面が、第1半導体チップ上の
金属放熱板に隣接する非接触部を有することを特徴とす
る請求項27に係る方法。 - 【請求項29】 さらに、前記工程(f)の前に、第2
接触パッド表面の反対側で第2半導体チップの一方の表
面に金属放熱板を実装する工程を備えた請求項24に係
る方法。 - 【請求項30】 前記工程(f)において、第3半導体
チップの第3接触パッド表面が、第2半導体チップ上の
金属放熱板に隣接する非接触部を有することを特徴とす
る請求項29に係る方法。 - 【請求項31】 さらに、はんだボールが第1導電バイ
アスにそれぞれ電気接続されるように、第1導電バイア
スに対応する位置で、第1基板の第1表面に多数のはん
だボールを実装する工程を備えた請求項19に係る方
法。 - 【請求項32】 第1及び第2基板を備え、前記第1基
板は、相互に反対側に位置する第1及び第2表面、該第
1及び第2表面を貫通する多数の第1導電バイアス、及
び、第2表面にパターンを形成されると共に、第1導電
バイアスに電気接続された第1回路配置を有し、 前記第2基板は、相互に反対側に位置する第1及び第2
表面、第2基板の第1及び第2表面を貫通する多数の第
2導電バイアス、第2基板の第2表面にパターンを形成
されると共に、第2導電バイアスに電気接続された第2
回路配置、及び、前記第1及び第2表面を貫通して形成
された第1チップ保持開口を有し、 前記第2基板の第1表面を、第2回路配置が第2導電バ
イアスを介して第1回路配置に電気接続されるように、
第1基板の第2表面にボンディングすることにより得た
チップ実装部材、 前記第1チップ保持開口に配置されると共に、第1基板
の第2表面に実装される第1接触パッド表面を有し、前
記第1接触パッド表面に多数の第1接触パッドが形成さ
れている第1半導体チップ、 前記第1接触パッドを第1回路配置に電気接続するため
の第1導電手段、 前記第2基板の第2表面に実装された第2接触パッド表
面を有し、前記第2接触パッド表面に多数の第2接触パ
ッドが形成されている第2半導体チップ、 前記第2接触パッドを第2回路配置に電気接続するため
の第2導電手段を備えたマルチチップ半導体モジュー
ル。 - 【請求項33】 さらに、相互に反対側に位置する第1
及び第2接着面と、該第1及び第2接着面を貫通する多
数の窓を有する接着層を備え、該接着層の第1接着面
は、前記窓が第2接着面から第1回路配置にアクセス可
能とするために、第1基板の第2表面に接着され、前記
第1導電手段は、窓にそれぞれ配置された多数の導電本
体を備え、前記第1半導体チップの第1接触パッド表面
は接着層の第2接着面に接着され、前記第1接触パッド
は、第1回路配置に電気接続するために、前記導電本体
に窓の中でそれぞれ電気接続する請求項32に係るマル
チチップ半導体モジュール。 - 【請求項34】 さらに、相互に反対側に位置する第1
及び第2接着面と、該第1及び第2接着面を貫通する多
数の窓を有する接着層を備え、該接着層の第2接着面
は、窓が第2接着面から第2回路配置へのアクセスを可
能とするために、前記第2基板の第2表面に接着され、
前記第2導電手段は、窓にそれぞれ配置された多数の導
電本体を備え、前記第2半導体チップの第2接触パッド
表面は、接着層の第2接着面に接着され、前記第2接触
パッドは、第2回路配置に電気接続するために、窓に導
電本体をそれぞれ電気接続する請求項32に係るマルチ
チップ半導体モジュール。 - 【請求項35】 前記第1及び第2半導体チップを、共
通の垂直軸に沿って配置し、前記第2接触パッドを第1
チップ保持開口の周囲に配置する請求項32に係るマル
チチップ半導体モジュール。 - 【請求項36】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面、該第1及び第2
表面を貫通する多数の第3導電バイアス、第2表面に形
成されると共に第3導電バイアスに電気接続された第3
回路配置、及び、前記第1及び第2表面を貫通して形成
され、第1チップ保持開口よりも大きな第2チップ保持
開口を有する第3基板を備え、前記第3基板の第1表面
は、第2半導体チップが第2チップ保持開口に配置され
ると共に、第3回路配置が第1、第2及び第3導電バイ
アスを介して第1及び第2回路配置に電気接続されるよ
うに、第2基板の第2表面にボンディングされ、前記マ
ルチチップ半導体モジュールは、さらに、 多数の第3接触パッドが配置される第3接触パッド表面
を有する第3半導体チップを備え、前記第3半導体チッ
プの第3接触パッド表面が第3基板の第2表面に実装さ
れ、前記第3接触パッドが第3回路配置に電気接続され
る請求項35に係るマルチチップ半導体モジュール。 - 【請求項37】 さらに、前記第1接触パッド表面と反
対側で第1半導体チップの一方の表面に実装された金属
放熱板を備える請求項35に係るマルチチップ半導体モ
ジュール。 - 【請求項38】 前記第2半導体チップの第2接触パッ
ド表面は、第1半導体チップ上の金属放熱板に隣接する
非接触部を有する請求項37に係るマルチチップ半導体
モジュール。 - 【請求項39】 前記第3半導体チップが共通の垂直軸
に沿って配置され、前記第3接触パッドが第2チップ保
持開口の周囲に配置される請求項35に係るマルチチッ
プ半導体モジュール。 - 【請求項40】 さらに、前記第2接触パッド表面と反
対側で第2半導体チップの一方の表面に実装された金属
放熱板を備える請求項39に係るマルチチップ半導体モ
ジュール。 - 【請求項41】 前記第3半導体チップの第3接触パッ
ド表面は、第2半導体チップ上の金属放熱板に隣接する
非接触部を有する請求項40に係るマルチチップ半導体
モジュール。 - 【請求項42】 さらに、前記第1導電バイアスに対応
する位置で、第1基板の第1表面に実装されると共に第
1導電バイアスにそれぞれ電気接続された多数のはんだ
ボールを備える請求項32に係るマルチチップ半導体モ
ジュール。 - 【請求項43】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面、該第1及び第2
表面を貫通する多数の第3導電バイアス、第2表面に形
成されると共に第3導電バイアスに電気接続された第3
回路配置、及び、前記第1及び第2表面を貫通して形成
された第2チップ保持開口を有する第3基板を備え、前
記第3基板の第1表面は、第2半導体チップが第2チッ
プ保持開口に配置されると共に、第3回路配置が第1、
第2及び第3導電バイアスを介して第1及び第2回路配
置に電気接続されるように、第2基板の第2表面にボン
ディングされ、さらに、 多数の第3接触パッドが配置される第3接触パッド表面
を有する第3半導体チップを備え、該第3半導体チップ
の第3接触パッド表面は第3基板の第2表面に実装さ
れ、前記第3接触パッドは第3回路配置に電気接続され
る請求項32に係るマルチチップ半導体モジュール。 - 【請求項44】 さらに、前記第3導電バイアスに対応
する位置で、第3基板の第2表面に実装されると共に、
第3導電バイアスにそれぞれ電気接続される多数のはん
だボールを備える請求項43に係るマルチチップ半導体
モジュール。 - 【請求項45】 次の工程からなるマルチチップ半導体
モジュールの製造方法。 (a)第1、第2及び第3基板を備え、 第1基板は、相互に反対側に位置する第1及び第2表面
と、該第1及び第2表面を貫通する多数の第1導電バイ
アスとを備え、 第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、前記第2基板の第2表面にパターンを形成される
と共に、第2導電バイアスに電気接続された第1回路配
置、前記第2基板の第2表面に配置されると共に、前記
第1回路配置に電気接続される多数の第1テストポイン
ト、及び、前記第1及び第2表面を貫通して形成される
第1チップ保持開口を備え、 第3基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第3導電バイ
アス、第3基板の第2表面にパターンを形成されると共
に、第3導電バイアスに電気接続された第2回路配置、
前記第3基板の第2表面に配置されると共に、第2回路
配置に電気接続された多数の第2テストポイント、及
び、前記第1及び第2表面を貫通して形成され、第1チ
ップ保持開口よりも大きな第2チップ保持開口を備える
チップ実装部材を設ける工程 (b)前記第1回路配置が第2導電バイアスを介して第
1導電バイアスに電気接続されるように、第2基板の第
1表面を第1基板の第2表面にボンディングする工程 (c)前記第1チップ保持開口に第1半導体チップを配
置し、前記第1基板の第2表面に第1半導体チップを実
装し、前記第1半導体チップの一側部上の多数の第1接
触パッドを第1回路配置にワイヤボンディングする工程 (d)前記第1半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第1テストポイント
を介して第1半導体チップをテストする工程 (e)前記第2回路配置が第3導電バイアスを介して第
1回路配置に電気接続されると共に、第1及び第2チッ
プ保持開口が共通の垂直軸に沿って配置されるように、
第3基板の第1表面を第2基板上にボンディングする工
程 (f)前記第2チップ保持開口に第2半導体チップを配
置し、前記第2半導体チップが前記共通の垂直軸に沿っ
て第2基板の第2表面から一定間隔で位置するように第
1接着層を介して第1半導体チップの一側部に第2半導
体チップを実装し、前記第2半導体チップの一側部上の
多数の第2接触パッドを第2回路配置にワイヤボンディ
ングする工程 (g)前記第2半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第2テストポイント
を介して第2半導体チップをテストする工程 - 【請求項46】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面、該第1及び第2
表面を貫通する多数の第4導電バイアス、第4基板の第
2表面にパターンを形成されると共に、多数の第4導電
バイアスに電気接続された第3回路配置、前記第4基板
の第2表面に配置されると共に、第3回路配置に電気接
続された多数の第3テストポイントを有する第4基板、
及び、前記第1及び第2表面を貫通して形成され、第2
チップ保持開口よりも大きな第3チップ保持開口を有す
る第4基板を備え、さらに、次の工程を備える請求項4
5に係る方法。 (h)前記第3回路配置が第4導電バイアスを介して第
2回路配置に電気接続されると共に、第3チップ保持開
口が前記共通の垂直軸に沿って配置されるように、第4
基板の第1表面を第3基板の第2表面にボンディングす
る工程 (i)前記第3チップ保持開口に第3半導体チップを配
置し、前記第3半導体チップが前記共通の垂直軸に沿っ
て第3基板の第2表面から一定間隔で位置するように、
第2接着層を介して第2半導体チップの一側部上に第3
半導体チップを実装し、前記第3半導体チップの一側部
上の多数の第3接触パッドを第3回路配置にワイヤボン
ディングする工程 (j)前記第3半導体チップに欠陥が発見されれば、そ
の交換を行うことができるように、第3テストポイント
を介して第3半導体チップをテストする工程 - 【請求項47】 さらに、前記第4基板の第2表面に第
4半導体チップを実装すると共に、前記第4半導体チッ
プの一側部の多数の第4接触パッドを第3回路配置に電
気接続する工程を備えた請求項46に係る方法。 - 【請求項48】 前記工程(e)では、第3基板が第2
基板にボンディングされるとき、第1テストポイントを
覆わず、前記工程(h)では、第4基板が第3基板にボ
ンディングされるとき、第2テストポイントを覆わない
請求項46に係る方法。 - 【請求項49】 さらに、前記第1、第2、第3及び第
4基板を前記共通の垂直軸に沿って形成するために、第
1、第2、第3及び第4基板をトリミングする工程を備
えた請求項48に係る方法。 - 【請求項50】 さらに、前記第4基板の第2表面と対
向する第4半導体チップの一方の表面に金属放熱板を実
装する工程を備えた請求項47に係る方法。 - 【請求項51】 さらに、多数のはんだボールを、該は
んだボールが第1導電バイアスにそれぞれ電気接続され
るように、第1導電バイアスに対応する位置で、第1基
板の第1表面に実装する工程を備えた請求項45に係る
方法。 - 【請求項52】 さらに、多数のはんだボールを、該は
んだボールが第4導電バイアスにそれぞれ電気接続され
るように、第4導電バイアスに対応する位置で、第4基
板の第2表面に実装する工程備えた請求項46に係る方
法。 - 【請求項53】 次の工程からなるマルチチップ半導体
モジュールの製造方法。 (a)第1、第2及び第3基板を備え、 第1基板は、相互に反対側に位置する第1及び第2表
面、及び、第1及び第2表面を貫通する多数の第1導電
バイアスを有し、 第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第2導電バイ
アス、第2基板の第2表面にパターンを形成されると共
に、第2導電バイアスに電気接続された第1回路配置、
第2基板の第2表面に配置されると共に、第1回路配置
に電気接続された多数の第1テストポイント、及び、前
記第1及び第2表面を貫通して形成され、第1チップ保
持開口を備え、 前記第2基板の第1表面は、第1回路配置が第2導電バ
イアスを介して第1導電バイアスに電気接続されるよう
に、第1基板の第2表面にボンディングされることによ
りチップ実装部材とし、 第3基板は、相互に反対側に位置する第1及び第2表面
を貫通する多数の第3導電バイアス、第3基板の第2表
面にパターンを形成されると共に、第3導電バイアスに
電気接続された第2回路配置、第3基板の第2表面に配
置されると共に、第2回路配置に電気接続された多数の
第2テストポイント、及び、前記第1及び第2表面を貫
通して形成され、第1チップ保持開口よりも大きな第2
チップ保持開口を備え、 前記第3基板の第1表面は、第2回路配置が第3導電バ
イアスを介して第1回路配置に電気接続されると共に、
第3基板が第1テストポイントを覆わないように、第2
基板の第2表面にボンディングされる工程 (b)第1チップ保持開口に第1半導体チップを配置
し、第1基板の第2表面に第1半導体チップを実装し、
第1半導体チップ一側部の多数の第1接触パッドを第1
回路配置にワイヤボンディングする工程 (c)第1半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第1テストポイントを介
して第1半導体チップをテストする工程 (d)第2チップ保持開口に第2半導体チップを配置
し、第1及び第2チップ保持開口を通る両者に共通の垂
直軸に沿って第2基板の第2表面から一定間隔で位置す
るように、第1接着層を介して第1半導体チップの片側
に、第2半導体チップを実装すると共に、多数の第2接
触パッドを第2回路配置にワイヤボンディングする工程 (e)第2半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第2テストポイントを介
して第2半導体チップをテストする工程 - 【請求項54】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面、前記第4基板の
第1及び第2表面を貫通する多数の第4導電バイアス、
第4基板の第2表面にパターンを形成されると共に、第
4導電バイアスに電気接続された第3回路配置、第4基
板の第2表面に配置されると共に、第3回路配置に電気
接続された第3テストポイント、及び、前記第1及び第
2表面を貫通して形成され、第2チップ保持開口よりも
大きな第3チップ保持開口を有する第4基板を備え、前
記第4基板の第1表面は、第3回路配置が第4導電バイ
アスを介して第2回路配置に電気接続され、第3チップ
保持開口が第1及び第2チップ保持開口と共通の垂直軸
に沿って配置され、第4基板が第2テストポイントを覆
わないように、第3基板の第2表面にボンディングさ
れ、さらに、次の工程を備える請求項53に係る方法。 (f)第3チップ保持開口に第3半導体チップを配置
し、第3半導体チップが前記共通の垂直軸に沿って第3
基板の第2表面から一定間隔で位置するように、第2接
着層を介して第2半導体チップの一側部に第3半導体チ
ップを実装し、第3半導体チップの多数の第3接触パッ
ドを第3回路配置にワイヤボンディングする工程 (g)第3半導体チップに欠陥が発見されれば、その交
換を行うことができるように、第3テストポイントを介
して第3半導体チップをテストする工程 - 【請求項55】 さらに、第4基板の第2表面に第4半
導体チップを実装し、第4半導体チップ一側部の多数の
第4接触パッドを第3回路配置に電気接続する工程を備
えた請求項54に係る方法。 - 【請求項56】 さらに、第1、第2、第3及び第4基
板を共通の垂直軸に沿って形成するために、第1、第
2、第3及び第4基板をトリミングする工程を備えた請
求項54に係る方法。 - 【請求項57】 さらに、第4基板の第2表面と対向す
る第4半導体チップの一方の表面に金属放熱板を実装す
る工程を備えた請求項55に係る方法。 - 【請求項58】 さらに、多数のはんだボールを、第1
導電バイアスにそれぞれ電気接続するように、第1導電
バイアスに対応する位置で、第1基板の第1表面に実装
する工程を備えた請求項53に係る方法。 - 【請求項59】 さらに、多数のはんだボールを、第4
導電バイアスにそれぞれ電気接続されるように、第4導
電バイアスに対応する位置で、第4基板の第2表面に実
装する工程を備えた請求項54に係る方法。 - 【請求項60】 第1、第2及び第3基板を備え、 第1基板は、相互に反対側に位置する第1及び第2表
面、及び、該第1及び第2表面を貫通する多数の第1導
電バイアスを有し、 第2基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する第2導電バイアス、
第2基板の第2表面にパターンを形成されると共に、第
2導電バイアスに電気接続された第1回路配置、及び、
前記第1及び第2表面を貫通して形成された第1チップ
保持開口を備え、前記第2基板の第1表面を、第1回路
配置が第2導電バイアスを介して第1導電バイアスに電
気接続されるように、第1基板の第2表面にボンディン
グし、 第3基板は、相互に反対側に位置する第1及び第2表
面、該第1及び第2表面を貫通する多数の第3導電バイ
アス、第3基板の第2表面にパターンを形成されると共
に、第3導電バイアスに電気接続された第2回路配置、
及び、前記第1及び第2表面を貫通して形成され、第1
チップ保持開口よりも大きな第2チップ保持開口を有
し、前記第3基板の第1表面を、第2回路配置が第3導
電バイアスを介して第1回路配置に電気接続されると共
に、第1及び第2チップ保持開口と共通の垂直軸に沿っ
て配置されるように、第2基板の第2表面にボンディン
グすることによりチップ保持部材とし、 第1半導体チップは、片側に多数の第1接触パッドを備
え、第1チップ保持開口に配置されると共に、第1基板
の第2表面に実装され、前記第1接触パッドは、第1回
路配置にワイヤボンディングされ、 第2半導体チップは、片側に多数の第2接触パッドを備
え、第2チップ保持開口に配置され、前記第2接触パッ
ドは第2回路配置にワイヤボンディングされ、 第2半導体チップが前記共通の垂直軸に沿って第2基板
の第2表面から一定間隔で位置するように、前記第1半
導体チップの片側に第2半導体チップを実装する ための
第1接着層を備えたマルチチップ半導体モジュール。 - 【請求項61】 前記チップ実装部材は、さらに、相互
に反対側に位置する第1及び第2表面、該第1及び第2
表面を貫通する多数の第4導電バイアス、第4基板の第
2表面にパターンを形成されると共に、第4導電バイア
スに電気接続された第3回路配置、及び、第1及び第2
表面を貫通して形成された第2チップ保持開口よりも大
きな第3チップ保持開口を有する第4基板を備え、前記
第4基板の第1表面は第3回路配置が第4導電バイアス
を介して第2回路配置に電気接続されると共に、第3チ
ップ半導体が前記共通の垂直軸に沿う第3基板の第2表
面から一定間隔で位置するように、第2半導体チップの
一側部に第3半導体チップを実装する請求項60に係る
マルチチップ半導体モジュール。 - 【請求項62】 さらに、第4基板の第2表面に実装さ
れると共に、第3回路配置に電気接続される多数の第4
接触パッドを形成された一側部を有する第4半導体チッ
プを備えた請求項61に係るマルチチップ半導体モジュ
ール。 - 【請求項63】 さらに、前記第4基板の第2表面と対
向する第4半導体チップの一方の表面に実装された金属
放熱板を備える請求項62に係るマルチチップ半導体モ
ジュール。 - 【請求項64】 さらに、第1導電バイアスに対応する
位置で第1基板の第1表面に実装されると共に、第1導
電バイアスにそれぞれ電気接続された多数のはんだボー
ルを備えた請求項60に係るマルチチップ半導体モジュ
ール。 - 【請求項65】 さらに、第4導電バイアスに対応する
位置で第4基板の第2表面に実装されると共に、第4導
電バイアスにそれぞれ電気接続された多数のはんだボー
ルを備えた請求項61に係るマルチチップ半導体モジュ
ール。
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