JPH09283628A - クロック線配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロック線が他の信号線に対するノイズ発生
源となることへの配慮がなされていないことから、クロ
ック動作タイミング周辺の信号線の不安定性を生じ、セ
ットアップホールドタイムの増大を招いていた。 【解決手段】 ＣＡＤ装置固有の配線ピッチｐを基準と
した配線幅でクロック線１１′の仮配線を行うととも
に、この仮配線のクロック線１１′に対して当該配線ピ
ッチｐをもって信号線１２，１３を配線し、しかる後仮
配線のクロック線１１′の配線幅を縮小してクロック線
１１の本配線を行うことにより、クロック線１１と信号
線１２，１３との間の配線間隔を広く設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号を伝
送するクロック線の配線方法に関し、特にクロックを使
用するエンベデッドアレイ(embedded array)などの半導
体集積回路におけるクロック線配線方法に関する。

【０００２】

【従来の技術】クロックを使用するエンベデッドアレイ
などの半導体集積回路において、クロックスキュー(clo
ck skew)やノイズの低減を目的としたクロック線配線方
法として、従来、例えば特開平６−２３１２８１号公報
に開示されているように、種々の手法が知られている。
ここに、エンベデッドアレイとは、ゲートアレイのマス
タチップ（配線工程前チップ）にＣＰＵやメモリなどの
高性能、高集積な複数のマクロセルを搭載後、品種仕様
に応じた配線を施すＡＳＩＣ(Application Specific Ｉ
Ｃ）を言う。

【０００３】上記手法の従来例として、具体的には、
中央のクロックドライバから周辺の各レイアウトブロッ
クにクロックを分配し、各クロックドライバのファンア
ウト(fan out) を均一化する方法（以下、従来技術１と
称する）と、クロックドライバを巨大化してクロック
ドライバのドライブ力を強化し、この巨大単一クロック
ドライバによって全体を制御する方法（以下、従来技術
２と称する）と、クロックドライバのクロック端子と
各レイアウトブロックのクロック端子とをそれぞれ独立
のクロック線で配線し、このクロック配線長を均等化す
る方法（以下、従来技術３と称する）とが上記公報に開
示されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記各
従来技術においては、チップの面積が大きくなったり、
消費電力が増大したり、クロスカップリングや隣接配線
へのノイズの発生などの問題があった。具体的には、従
来技術１においては、クロック配線長にバラツキがある
と、クロック間において終端での遅延量にバラツキが生
じることになる。また、従来技術２においては、クロッ
クドライバを巨大化するので、チップ面積の増大を招く
ことになる。

【０００５】さらに、従来技術３においては、従来技術
１，２の問題点をある程度解決できているものの、クロ
スカップリングや隣接配線容量に対する考慮がなされて
いないために、真の意味での超高速ＬＳＩのスキューを
低減できているとは言いがたい。また、クロック線が他
の信号線に対するノイズ発生源となることへの配慮がな
されていないことから、クロック動作タイミング周辺の
信号線の不安定性を生じ、セットアップホールドタイム
の増大となるため、高速化することができないことにな
る。

【０００６】

【課題を解決するための手段】本発明によるクロック線
配線方法では、同一の半導体基板上に形成される複数の
クロック同期式順序回路の各々に対してクロックドライ
バからクロック信号を伝送するクロック線の配線に当た
り、所定の配線ピッチを基準とした配線幅でクロック線
の仮配線を行うとともに、この仮配線に対して上記配線
ピッチをもって信号線を配線し、その後仮配線の配線幅
を縮小して本配線を行う。

【０００７】上記のクロック線配線方法において、仮配
線されたクロック線は、信号線と所定の配線ピッチをも
って配線されるとともに、その配線幅は当該配線ピッチ
の整数倍となる。その後本配線が行われるのであるが、
このときのクロック線の配線幅は、例えば通常の信号線
の配線幅まで縮小される。これにより、本配線されたク
ロック線と信号線との配線間隔が通常の配線ピッチより
も広く設定される。その結果、クロック線と信号線との
間の配線容量が減る。

【０００８】本発明による他のクロック線配線方法で
は、同一の半導体基板上に形成される複数のクロック同
期式順序回路の各々に対してクロックドライバからクロ
ック信号を伝送するクロック線の配線に当たり、半導体
基板上に複数の配線層を形成するとともに、クロック線
を信号線とは異なる層に配線し、このクロック線の配線
層に接する配線層の信号線をクロック線に対して略直交
させて配線する。

【０００９】上記の他のクロック線配線方法において、
クロック線と信号線とを互いに異なる層を用いて配線
し、しかも各層ごとに略直交させて配線することで、ク
ロック線と信号線との直交する部分の面積が最小とな
る。これにより、クロック線と他の信号線との間に生ず
る結合容量を最小限に抑えることができる。

【００１０】本発明によるさらに他のクロック線配線方
法では、同一の半導体基板上に形成される複数のクロッ
ク同期式順序回路の各々に対してクロックドライバから
クロック信号を伝送するクロック線の配線に当たり、複
数のクロック同期式順序回路の各クロック入力端子とク
ロックドライバのクロック出力端子との間の距離を測定
し、複数のクロック同期式順序回路のうちの最も長い測
定距離のクロック同期式順序回路のクロック入力端子と
クロックドライバのクロック出力端子との間でクロック
線を配線し、次いで短い測定距離のクロック同期式順序
回路に対してはその配線長が最も長い測定距離のクロッ
ク同期式順序回路への配線長とほぼ等しくなるようにク
ロック線を配線する。

【００１１】上記のさらに他のクロック線配線方法にお
いて、各クロック同期式順序回路の配置完了後、クロッ
クドライバのクロック出力端子から各クロック同期式順
序回路のクロック入力端子までの距離を測定する。そし
て、クロック線を配線するに当たり、先ず、最も遠いク
ロック同期式順序回路の配線を行う。次に、２番目に遠
いクロック同期式順序回路に対してクロック線の配線を
行うが、このときクロック線の配線長が最も遠いクロッ
ク同期式順序回路のクロック線の配線長とほぼ等しくな
るようにする。以降、同様にして各クロック同期式順序
回路に対してクロック線を配線する。これにより、各ク
ロック線の配線長が一定となる。

【００１２】本発明によるさらに他のクロック線配線方
法では、同一の半導体基板上に形成される複数のクロッ
ク同期式順序回路の各々に対してクロックドライバから
クロック信号を伝送するクロック線の配線に当たり、複
数のクロック同期式順序回路の各クロック入力端子とク
ロックドライバのクロック出力端子との間の配線経路の
距離を測定し、その測定距離をＬ、定数をαとすると
き、（Ｌ−α）の逆数の比で決まる配線幅のクロック線
を、複数のクロック同期式順序回路の各クロック入力端
子とクロックドライバのクロック出力端子との間で配線
する。

【００１３】上記のさらに他のクロック線配線方法にお
いて、各クロック同期式順序回路の配置完了後、複数の
クロック同期式順序回路の各クロック入力端子とクロッ
クドライバのクロック出力端子との間の配線経路の距離
を測定する。そして、（Ｌ−α）の逆数の比で各クロッ
ク線の配線幅を決定し、その配線幅をもって各クロック
線を配線する。これにより、各クロック線における遅延
時間が一定となる。

【００１４】本発明によるさらに他のクロック線配線方
法では、同一の半導体基板上に形成される複数のクロッ
ク同期式順序回路の各々に対してクロックドライバから
クロック信号を伝送するクロック線の配線に当たり、複
数のクロック同期式順序回路の各クロック入力端子の前
に遅延量が可変な遅延量調整セルを配置してクロック線
を配線し、その後に各配線経路における遅延量に応じて
遅延量調整セルの遅延量を調整する。

【００１５】上記のさらに他のクロック線配線方法にお
いて、各クロック同期式順序回路の配置完了後、複数の
クロック同期式順序回路の各クロック入力端子の前に遅
延量が可変な遅延量調整セルを配置し、しかる後クロッ
ク線を配線する。そして、各配線経路における遅延量に
応じて各遅延量調整セルの遅延量を調整する。これによ
り、各配線経路における遅延時間が一定となる。

【００１６】本発明によるさらに他のクロック線配線方
法では、同一の半導体基板上に形成される複数のクロッ
ク同期式順序回路の各々に対してクロックドライバから
クロック信号を伝送するクロック線の配線に当たり、ク
ロックドライバ側にドライブ能力が可変なドライバを複
数のクロック同期式順序回路に対して個別に設ける一
方、複数のクロック同期式順序回路の各クロック入力端
子とクロックドライバのクロック出力端子との間でクロ
ック線を配線するとともに、各クロック線の配線長を測
定し、その配線長をＬ、定数をαとするとき、（Ｌ−
α）の逆数の比で各ドライバのドライブ能力を決定す
る。

【００１７】上記のさらに他のクロック線配線方法にお
いて、各クロック同期式順序回路の配置完了後、クロッ
クドライバ側にドライブ能力が可変なドライバを各クロ
ック同期式順序回路に対応して設ける一方、各同期式順
序回路に対に対してクロック線を配線し、その配線長を
測定する。そして、（Ｌ−α）の逆数の比で各ドライバ
のドライブ能力を決定する。これにより、各配線経路に
おける遅延時間が一定となる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。なお、以下に説明
する各実施形態に係るクロック線配線方法は、同一の半
導体基板上に形成される複数のクロック同期式順序回路
の各々に対してクロックドライバからクロック信号を伝
送するクロック線の配線に適用されるものである。ま
た、クロック線および他の信号線の配線は、ＣＡＤ(Com
puter Aided Design) 装置を用いて行われるものとす
る。このＣＡＤ装置においては、予め設定された配線幅
Ｗにて配線ピッチｐをもって配線が行われる。

【００１９】図１は、本発明の第１実施形態を示す構成
図であり、（Ａ）はクロック線の仮配線の工程図を、
（Ｂ）はクロック線の本配線の工程図をそれぞれ示して
いる。先ず、図１（Ａ）に示すように、クロック線１
１′の仮配線を行う。この仮配線では、ＣＡＤ装置（図
示せず）で定まる配線ピッチｐを基準とした配線幅、例
えば配線ピッチｐの整数倍（本例では、４倍）の幅＋本
来の配線幅Ｗ、即ち配線幅（４ｐ＋Ｗ）でクロック線１
１′の配線を行うとともに、このクロック線１１′の両
側に配線ピッチｐをもって信号線１２，１３の配線を行
う。

【００２０】次に、図１（Ｂ）に示すように、クロック
線１１の本配線を行う。この本配線では、仮配線のクロ
ック線１１′の配線幅（４ｐ＋Ｗ）を通常の配線幅Ｗま
で縮小し、仮配線のクロック線１１′の幅方向の中心部
に配線幅Ｗのクロック線１１として配線を行う。これに
より、本配線のクロック線１１と信号線１２，１３との
間の各配線ピッチは、配線ピッチｐの２倍だけ拡張され
るので、トータルで３ｐとなる。

【００２１】すなわち、通常は、ＣＡＤ装置を用いて配
線を行う場合、ＣＡＤ装置固有の配線ピッチｐをもって
クロック線１１および他の信号線１２，１３の各配線が
行われることになるが、本実施形態によれば、配線ピッ
チｐを基準とした配線幅で仮配線を行った後、その配線
幅を縮小して本配線を行うことで、クロック線１１と他
の信号線１２，１３との間のＣＡＤ装置固有の配線ピッ
チｐの整数倍（本例では、３倍）の配線ピッチをもって
クロック線１１および他の信号線１２，１３の各配線を
行うことができる。

【００２２】このように、クロック線１１と他の信号線
１２，１３との間の配線間隔を広く設定することによ
り、隣接配線間の結合容量を低減できるので、信号線１
２，１３からの影響を受けたり、信号線１２，１３に影
響を与えることなく、クロック線１１によってクロック
信号を伝送することができる。また、隣接配線間の結合
容量を低減できたことにより、その結合容量での電力消
費が少なくなるので、消費電力を低減できる。さらに、
ＣＡＤ装置固有の配線ピッチｐを基準とした配線幅で仮
配線を行うことにより、配線ピッチを変えなくて済むた
め、従来のＣＡＤ装置でも容易に配線を行うことができ
る。

【００２３】図２は、第１実施形態の応用例を示す構成
図である。この応用例においては、クロック線１１の例
えば両側に所定電位の固定電位線１４，１５が配線ピッ
チｐをもって隣接して配された構成となっている。かか
る構成において、クロック線１１にクロック信号が入力
されると、クロック線１１が固定電位線１４，１５によ
って挟まれているため、クロック信号によるノイズが固
定電位線１４，１５によって吸収され、他の信号線１
２，１３に影響を与えることがなく、逆に信号線１２，
１３からの影響を受けることもなく、クロック線１１に
よってクロック信号を伝送することができる。

【００２４】このように、クロック線１１の両側に固定
電位線１４，１５を隣接して配線することにより、固定
電位線１４，１５によるノイズ吸収作用によって低ノイ
ズにてクロック信号を伝送できるので、クロック線１１
と信号線１２，１３との間の配線間隔を最小に設定する
ことができる。具体的には、クロック線１１、固定電位
線１４，１５および信号線１２，１３の各々を最小単位
の配線ピッチｐをもって配線することで、クロック線１
１と信号線１２，１３との間の配線間隔は２ｐとなる。
これにより、配線面積を配線間隔が３ｐであった第１実
施形態の場合よりも２ｐだけ小さくできる。

【００２５】なお、本応用例においては、クロック線１
１の両側に固定電位線１４，１５を隣接して配線すると
したが、一方側だけに固定電位線を隣接して配線するこ
とも可能である。これによれば、一方側においてのみ、
固定電位線によるノイズ吸収作用が得られることになる
ので、他方側においては、第１実施形態の場合のよう
に、配線間隔を広く設定するようにすれば良い。この場
合には、配線面積の縮小効果は半減することになる。

【００２６】また、固定電位線１４，１５の固定電位と
しては、グランド電位、電源電位、あるいはその中間電
位のいずれであっても良い。ただし、固定電位線１４，
１５をグランド線（グランド電位に固定）とした場合に
は、クロック等の動作ノイズが当該グランド線に伝わ
り、他のクロック同期式順序回路への定常ノイズとなる
可能性がある。そこで、固定電位線１４，１５の固定電
位を中間電位とすることで、他のクロック同期式順序回
路への定常ノイズとなる可能性をも軽減することができ
る。

【００２７】この中間電位を生成する中間電位生成源と
しては、例えば図３に示すように、電源Ｖｄｄとグラン
ド線との間に互いに直列に接続された２つのＭＯＳトラ
ンジスタＱ１，Ｑ２からなる分圧回路構成のものが用い
られる。そして、中間電位生成源の分圧点Ｐに固定電位
線１４，１５が接続されることで中間電位線となる。こ
の中間電位生成源は１つである必要はないし、また中間
電位線を全て結合しておく必要もない。

【００２８】図４は、本発明の第２実施形態を示す概略
斜視図である。この第２実施形態においては、シリコン
基板２１の上に複数（本例では、３層）の配線層を形成
し、クロック線２２と第１，第２，第３の信号線２３，
２４，２５とを異なる層に配線した構成を採っている。
具体的には、クロック線２２を最上層の配線層に配線
し、中間の配線層には第１，第２の信号線２３，２４を
配線し、最下層の配線層には第３の信号線２５を配線し
ている。しかも、図４から明らかなように、クロック線
２２と第１，第２の信号線２３，２４と第３の信号線２
５とは、上下に接する配線層間で互いにほぼ直交するよ
うに配線されている。

【００２９】このように、クロック線２２と他の信号線
２３〜２５とを異なる配線層に配線するとともに、上下
に接する配線層間でほぼ直交させたことにより、最上層
のクロック線２２とその下の配線層の第１，第２の信号
線２３，２４との直交する部分の面積を最小限に抑える
ことができるので、クロック線２２と信号線２３，２４
との結合容量が最小になり、さらにそれより下層の配線
層との結合容量も必然的に小さくなる。

【００３０】これにより、信号線２３〜２５からの影響
を受けたり、信号線２３〜２５に影響を与えることな
く、クロック線２２によってクロック信号を伝送するこ
とができる。図５に、各配線相互間の結合容量の等価回
路を示す。また、クロック線２２を他の信号線２３〜２
５とは異なる配線層に配線したことにより、クロック線
２２の配線の自由度が上がるため、クロック線２２の配
線長を短く設定できるという効果も得られる。

【００３１】また、上述した例えば３層構造において、
図６に示すように、最上層の配線層にクロック線２２を
配線し、最下層の配線層に信号線２３，２４を配線し、
中間の配線層にクロック線２２および信号線２３，２４
と電気的に結合されていない導体（以下、ダミー線と称
する）２６，２７を配線した配線構造を採ることも可能
である。

【００３２】このように、クロック線２２の配線層と信
号線２３，２４の配線層との間にダミー線２６，２７の
配線層を介在させたことにより、クロック線２２と信号
線２３との間の距離が離れるため、クロック線‐信号線
間の結合容量が小さくなる。すなわち、クロック線２２
とダミー線２６との間の結合容量、ダミー線２６と信号
線２３との間の結合容量をそれぞれＣ１とした場合、ク
ロック線２２と信号線２３との間の結合容量Ｃ１′は、
Ｃ１／２〔＝Ｃ１・Ｃ１／（Ｃ１＋Ｃ１）〕、即ち第２
実施形態の場合の半分となる。

【００３３】これにより、信号線２３，２４の電圧変化
の影響がクロック線２２に伝わりにくくなるため、同じ
チップ面積にてクロック線２２へのノイズの影響をより
低減できることになる。なお、ダミー線２６，２７はオ
ープン状態（フローティング状態）であっても良いし、
又中間電位に固定されていても良い。また、ダミー線２
６，２７については常に中間層に配線する必要はなく、
クロック線２２と信号線２３，２４とが交差する部分に
おいてのみダミー線２６，２７を中間層に配線し、クロ
ック線２２の配線層と信号線２３，２４の配線層との間
に介在させるようにすれば良い。

【００３４】図７は、本発明の第３実施形態を示す構成
図である。この第３実施形態においては、例えば３個の
クロック同期式順序回路（以下、単にブロックと称す
る）３１-1，３１-2，３１-3の配置を完了した後に、ク
ロック生成器（クロックドライバ）３２のクロック出力
端子３３-1，３３-2，３３-3から各ブロック３１-1，３
１-2，３１-3のクロック入力端子３４-1，３４-2，３４
-3までの距離を測定し、遠いブロック順に番号を付け
る。そして、１番のブロック、即ちクロック生成器３２
から最も遠いブロック（本例では、ブロック３１-1）の
クロック線３５-1の配線を行い、その配線長Ｌ１を調べ
る。

【００３５】次に、２番のブロック（本例では、ブロッ
ク３１-2）のクロック線３５-2の配線を行う訳である
が、このときの配線長Ｌ２が配線長Ｌ１と等しくなるよ
うに、クロック線３５-2を迂回させながら配線を行う。
続いて、３番のブロック、即ちクロック生成器３２から
最も遠いブロック（本例では、ブロック３１-3）につい
て、その配線長Ｌ３が配線長Ｌ１と等しくなるように、
クロック線３５-3を迂回させながら配線を行う。

【００３６】これにより、クロック生成器３２のクロッ
ク出力端子３３-1，３３-2，３３-3から各ブロック３１
-1，３１-2，３１-3のクロック入力端子３４-1，３４-
2，３４-3までの各配線長Ｌ１，Ｌ２，Ｌ３が等しくな
る。その結果、クロックを使用するエンベデッドアレイ
などの半導体集積回路において、クロックスキューを低
減できることになる。また、他の信号線に対しては、先
述した第１実施形態およびその応用例、さらには第２実
施形態およびその応用例の技術をも適用することによ
り、ノイズ低減の効果も得られる。

【００３７】上述したように、各ブロック３１-1，３１
-2，３１-3の配置を完了した後、クロック生成器３２の
クロック出力端子３３-1，３３-2，３３-3から各ブロッ
ク３１-1，３１-2，３１-3のクロック入力端子３４-1，
３４-2，３４-3までの距離を測定し、最も遠い順に、し
かも最も長い配線長を基準にクロック線３５-1，３５-
2，３５-3の配線を行うことで、各配線長Ｌ１，Ｌ２，
Ｌ３の長さを一定にする作業を容易に行うことができ
る。これにより、クロックスキューの低減を目的とした
各配線長の等長化を図る上に、各配線長の合わせ込みの
面で作業性を向上でき、ＴＡＴ(turn around time)の短
縮化が図れる。

【００３８】なお、本実施形態においては、３個のブロ
ック３１-1，３１-2，３１-3を配置した場合について説
明したが、その数は３個に限定されるものではなく、任
意である。ブロック数が４個以上の場合であっても、本
実施形態の場合と同様に、各距離を測定した後、最も遠
いブロックから順に上述した手順を繰り返して実行する
ことで、各配線長の等長化が図れる。

【００３９】図８は、本発明の第４実施形態を示す構成
図であり、図中、図７と同等部分には同一符号を付して
示してある。この第４実施形態においては、例えば３個
のブロック３１-1，３１-2，３１-3の配置が完了した
ら、先ず、クロック生成器３２のクロック出力端子３３
-1，３３-2，３３-3から各ブロック３１-1，３１-2，３
１-3のクロック入力端子３４-1，３４-2，３４-3までの
配線経路の距離を測定する。そして、各測定距離をＬ
１，Ｌ２，Ｌ３とする。今仮に、Ｌ１：Ｌ２：Ｌ３＝
ｓ：ｔ：ｕであったとし、また各配線容量をＣ１，Ｃ
２，Ｃ３とする。このとき、（Ｃ１−α），（Ｃ２−
α），（Ｃ３−α）が一定となるような各配線幅Ｗ１，
Ｗ２，Ｗ３を決定する。

【００４０】ここで、定数αはクロック生成器３２に内
蔵されるインバータ３６-1，３６-2，３６-3の遅延量ｔ
o の考慮分なので、このｔo の値が非常に小さいとき
は、各配線幅Ｗ１，Ｗ２，Ｗ３の比はおよそ、Ｗ１：Ｗ
２：Ｗ３＝ｕ：ｔ：ｓとなる。すなわち、各配線幅Ｗ
１，Ｗ２，Ｗ３の比は、各測定距離Ｌ１，Ｌ２，Ｌ３の
逆数の比で決まる。各配線幅Ｗ１，Ｗ２，Ｗ３が決まっ
たら、その配線幅Ｗ１，Ｗ２，Ｗ３をもって各クロック
線３５-1，３５-2，３５-3の配線を行う。

【００４１】なお、本第４実施形態では、ｔo の値が非
常に小さい場合を仮定して説明したが、ｔo の値が無視
できない場合には、各配線幅Ｗ１，Ｗ２，Ｗ３の比は、
（Ｌ１−α），（Ｌ２−α），（Ｌ３−α）の逆数の比
で決まる。また、本実施形態においては、３個のブロッ
ク３１-1，３１-2，３１-3を配置した場合について説明
したが、その数は３個に限定されるものではなく、任意
である。ブロック数が４個以上の場合であっても、本実
施形態の場合と同様に、各配線経路の距離Ｌｎ（ｎは４
以上の整数）を測定し、（Ｌｎ−α）の逆数の比で決ま
る配線幅Ｗｎを持って各クロック線３５-1〜３５-nの配
線を行えば良い。

【００４２】上述したように、各ブロック３１-1〜３１
-nの配置完了後、各配線経路の距離Ｌ１〜Ｌｎを測定
し、（Ｌ１−α）〜（Ｌｎ−α）の逆数の比で決まる配
線幅Ｗ１〜Ｗｎを持って各クロック線３５-1〜３５-nの
配線を行うようにしたことにより、レイアウト時に、ク
ロック生成器３２に内蔵のインバータの遅延量ｔo を考
慮して各クロック線３５-1〜３５-nの配線幅Ｗ１〜Ｗｎ
を決められるため、非常に精度が高く、しかもクロック
スキューの小さくかつＴＡＴの短いクロック線の配線を
実現できる。また、他の信号線に対しては、先述した第
１実施形態およびその応用例、さらには第２実施形態お
よびその応用例の技術をも適用することにより、ノイズ
低減の効果も得られる。

【００４３】なお、本実施形態においては、クロック生
成器３２が３個のブロック３１-1，３１-2，３１-3の各
々に対して３個のクロック出力端子３３-1，３３-2，３
３-3を持ち、各々独立したクロック線３５-1，３５-2，
３５-3を配線する場合を例に採って説明したが、図９に
示すように、クロック生成器３２が３個のブロック３１
-1，３１-2，３１-3の各々に対して共通のクロック出力
端子３３を持ち、クロック線３５が途中から分岐する構
成の場合にも同様に適用可能である。この場合には、分
岐後の各クロック線３５-1〜３５-nの配線幅Ｗ１，Ｗ
２，Ｗ３を（Ｌｎ−α）の逆数の比で決めるようにすれ
ば良い。

【００４４】図１０は、本発明の第５実施形態を示す構
成図であり、図中、図７と同等部分には同一符号を付し
て示してある。この第５実施形態においては、例えば４
個のブロック３１-1，３１-2，３１-3，３１-4の配置が
完了したら、先ず、クロック生成器３２のクロック出力
端子３３から各ブロック３１-1，３１-2，３１-3，３１
-4のクロック入力端子３４-1，３４-2，３４-3，３４-4
までクロック線３５の配線を行う。このとき、各ブロッ
ク３１-1，３１-2，３１-3，３１-4のクロック入力端子
３４-1，３４-2，３４-3，３４-4の前には、遅延量が可
変な遅延量調整セル３７-1，３７-2，３７-3，３７-4を
それぞれ配置しておく。

【００４５】そして、各遅延量調整セル３７-1，３７-
2，３７-3，３７-4の遅延量を、各配線経路における遅
延量に応じて調整する。この遅延量調整セル３７-1，３
７-2，３７-3，３７-4は、例えば図１１に示すように、
電源Ｖｄｄとグランドとの間に直列に接続された１段目
のＰ‐ＭＯＳトランジスタＱp1およびＮ‐ＭＯＳトラン
ジスタＱn1と、２段目のＰ‐ＭＯＳトランジスタＱp2お
よびＮ‐ＭＯＳトランジスタＱn2と、３段目のＰ‐ＭＯ
ＳトランジスタＱp3およびＮ‐ＭＯＳトランジスタＱn3
と、１個のインバータ４１とからなる構成となってお
り、トランジスタサイズなどによって各段の遅延量が設
定されている。

【００４６】一例として、１段目の遅延量をＤ（×１）
としたとき、２段目の遅延量は２Ｄ（×２）に、３段目
の遅延量は４Ｄ（×４）になるように各段の遅延量が設
定されている。これにより、１つの遅延量調整セルで×
１〜×７までの遅延量を調整できることになる。かかる
構成の遅延量調整セル３７-1，３７-2，３７-3，３７-4
は、初期状態においては、Ｐ‐ＭＯＳトランジスタＱp
1，Ｑp2，Ｑp3の各ゲートが接続された端子４２-1，４
２-2，４２-3は電源Ｖｄｄに接続され、Ｎ‐ＭＯＳトラ
ンジスタＱn1，Ｑn2，Ｑn3の各ゲートが接続された端子
４３-1，４３-2，４３-3はグランド線に接続されてい
る。

【００４７】ここで、例えば遅延量Ｄ（×１）および遅
延量７Ｄ（×７）を設定する場合の結線方法について説
明する。先ず、×１を設定する場合には、図１２に示す
ように、１段目のＰ‐ＭＯＳトランジスタＱp1の端子４
２-1と電源Ｖｄｄとの接続およびＮ‐ＭＯＳトランジス
タＱn1の端子４３-1とグランド線との接続をそれぞれ解
除し、これらの端子４２-1，４３-1を共に入力ライン４
４に接続するようにすれば良い。また、×７を設定する
場合には、Ｐチャネル側の各段の端子４２-1〜４２-3と
電源Ｖｄｄとの接続およびＮチャネル側の各端子４３-1
〜４３-3とグランド線との接続をそれぞれ解除し、これ
らの端子４２-1〜４２-3，４３-1〜４３-3を共に入力ラ
イン４４に接続するようにすれば良い。

【００４８】上述したように、各ブロック３１-1，３１
-2，３１-3，３１-4のクロック入力端子３４-1，３４-
2，３４-3，３４-4の前に、遅延量が可変な遅延量調整
セル３７-1，３７-2，３７-3，３７-4をそれぞれ配置
し、これらの遅延量をポストレイアウト後に各配線経路
における遅延量に応じて調整するようにしたことによ
り、第３実施形態の場合のようにクロック線の配線長を
調節したり、第４実施形態の場合のようにクロック線の
配線幅を調節するといった煩わしい作業を行わなくても
クロックスキューの低減を図ることができる。また、他
の信号線に対しては、先述した第１実施形態およびその
応用例、さらには第２実施形態およびその応用例の技術
をも適用することにより、ノイズ低減の効果も得られ
る。

【００４９】なお、本実施形態においては、４個のブロ
ック３１-1，３１-2，３１-3，３１-4を配置した構成の
場合について説明したが、その数は４個に限定されるも
のではなく、任意である。ブロック数が５個以上の場合
であっても、本実施形態の場合と同様に、各ブロックの
クロック入力端子の前に遅延量が可変な遅延量調整セル
を配置し、その遅延量を各配線経路における遅延量に応
じて調整するようにすれば良い。

【００５０】図１３は、本発明の第６実施形態を示す構
成図であり、図中、図１０と同等部分には同一符号を付
して示してある。この第６実施形態においては、クロッ
ク生成器３２のクロック出力端子３３から例えば４個の
ブロック３１-1，３１-2，３１-3，３１-4の各クロック
入力端子３４-1，３４-2，３４-3，３４-4へのクロック
線３５-1，３５-2，３５-3，３５-4の配線は、クロック
分配器４５を介して行うようにしている。

【００５１】クロック分配器４５の内部には、各クロッ
ク線３５-1，３５-2，３５-3，３５-4に対応して例えば
４個のドライバ４６-1，４６-2，４６-3，４６-4が設け
られている。これらのドライバ４６-1，４６-2，４６-
3，４６-4は、各々のドライブ能力が可変な構成となっ
ている。ドライバ４６-1，４６-2，４６-3，４６-4の各
ドライブ能力は、各ドライバ４６-1，４６-2，４６-3，
４６-4を構成するトランジスタのサイズなどによって決
定される。

【００５２】一方、クロック線３５-1，３５-2，３５-
3，３５-4の配線後、各配線長Ｌ１，Ｌ２，Ｌ３，Ｌ４
を測定する。今仮に、Ｌ１：Ｌ２：Ｌ３：Ｌ４＝ｓ：
ｔ：ｕ：ｖであったとすると、各配線容量Ｃ１，Ｃ２，
Ｃ３，Ｃ４の比は、定数をαとすると、Ｃ１：Ｃ２：Ｃ
３：Ｃ４＝ｓ−α：ｔ−α：ｕ−α：ｖ−αとなる。そ
して、この配線容量Ｃ１，Ｃ２，Ｃ３，Ｃ４の比からド
ライバ４６-1，４６-2，４６-3，４６-4の各ドライブ能
力を決定する。具体的には、各ドライブ能力は（Ｌ１−
α），（Ｌ２−α），（Ｌ３−α），（Ｌ４−α）の逆
数の比で決まる。なお、定数αは、クロック生成器３２
に内蔵されるインバータの遅延量ｔo の考慮分である。

【００５３】上述したように、クロック生成器３２側に
ドライブ能力が可変なドライバ４６-1，４６-2，４６-
3，４６-4を設ける一方、クロック線３５-1，３５-2，
３５-3，３５-4を配線するとともに、各配線長Ｌ１，Ｌ
２，Ｌ３，Ｌ４を測定し、（Ｌ１−α），（Ｌ２−
α），（Ｌ３−α），（Ｌ４−α）の逆数の比でドライ
バ４６-1，４６-2，４６-3，４６-4の各ドライブ能力を
決定するようにしたことにより、レイアウト後に、クロ
ック線の配線長や配線幅の調節が一切必要なく、クロッ
クスキューの小さなクロック線の配線が短ＴＡＴで得ら
れる。

【００５４】また、余分な配線容量も設けないで良いの
で、消費電力を低減できる上、末端までの遅延時間を決
めることができる。さらに、他の信号線に対しては、先
述した第１実施形態およびその応用例、さらには第２実
施形態およびその応用例の技術をも適用することによ
り、ノイズ低減の効果も得られる。

【００５５】なお、本実施形態においては、４個のブロ
ック３１-1，３１-2，３１-3，３１-4を配置した構成の
場合について説明したが、その数は４個に限定されるも
のではなく、任意である。ブロック数が５個以上の場合
であっても、本実施形態の場合と同様に、ドライブ能力
が可変なドライバを各ブロックに対応した数だけ配置
し、各ドライブ能力を各クロック線の配線長の逆数の比
で決めるようにすれば良い。

【００５６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、所定の配線ピッチを基準とした配線幅でクロック
線の仮配線を行うとともに、この仮配線に対して当該配
線ピッチをもって信号線を配線し、その後仮配線の配線
幅を縮小して本配線を行うようにしたことにより、クロ
ック線と他の信号線との間の配線間隔を広く設定するこ
とができ、これにより隣接配線間の結合容量を低減でき
るので、信号線からの影響を受けたり、信号線に影響を
与えることなく、クロック線によってクロック信号を伝
送することができる。

【００５７】また、本発明によれば、半導体基板上に複
数の配線層を形成するとともに、クロック線を信号線と
は異なる層に配線し、このクロック線の配線層に接する
配線層の信号線をクロック線に対して略直交させて配線
するようにしたことにより、クロック線と信号線との直
交部分の面積を最小限に抑えることができ、これにより
クロック線と信号線との結合容量を最小限に設定できる
ので、信号線からの影響を受けたり、信号線に影響を与
えることなく、クロック線によってクロック信号を伝送
することができる。

【００５８】さらに、本発明によれば、複数のクロック
同期式順序回路の各クロック入力端子とクロックドライ
バのクロック出力端子との間の距離を測定し、先ず最も
長い測定距離のクロック同期式順序回路に対してクロッ
ク線を配線し、次いで短い測定距離のクロック同期式順
序回路に対してはその配線長が最も長い測定距離のクロ
ック同期式順序回路への配線長とほぼ等しくなるように
クロック線を配線するようにしたことにより、各配線長
の長さを一定にする作業を容易に行うことができるの
で、各配線長の合わせ込みの面で作業性を向上でき、Ｔ
ＡＴの短縮化を図ることができる。

【００５９】さらにまた、本発明によれば、複数のクロ
ック同期式順序回路の各クロック入力端子とクロックド
ライバのクロック出力端子との間の配線経路の距離Ｌを
測定するとともに、（Ｌ−α）の逆数の比でクロック線
の配線幅を決定し、その配線幅をもって各クロック線を
配線するようにしたことにより、レイアウト時に、クロ
ック生成器に内蔵のインバータの遅延量を考慮して各ク
ロック線の配線幅を決めることができるため、非常に精
度が高く、しかもクロックスキューの小さくかつＴＡＴ
の短いクロック線の配線を実現できる。

【００６０】またさらに、本発明によれば、複数のクロ
ック同期式順序回路の各クロック入力端子の前に遅延量
が可変な遅延量調整セルを配置してクロック線を配線
し、各配線経路における遅延量に応じて遅延量調整セル
の遅延量を調整するようにしたことにより、クロック線
の配線長や配線幅を調節するといった煩わしい作業を行
わなくても済むので、簡単な調整作業のみによってクロ
ックスキューの低減を図ることができる。

【００６１】さらにまた、本発明によれば、クロックド
ライバ側にドライブ能力が可変なドライバを複数のクロ
ック同期式順序回路に対して個別に設ける一方、複数の
クロック同期式順序回路の各クロック入力端子とクロッ
クドライバのクロック出力端子との間でクロック線を配
線するとともに、各クロック線の配線長Ｌを測定し、
（Ｌ−α）の逆数の比で各ドライバのドライブ能力を決
定するようにしたことにより、レイアウト後にクロック
線の配線長や配線幅の調節が一切必要ないため、クロッ
クスキューの小さなクロック線の配線が短ＴＡＴで得る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す構成図であり、
（Ａ）はクロック線の仮配線の工程図を、（Ｂ）はクロ
ック線の本配線の工程図をそれぞれ示す。

【図２】第１実施形態の応用例を示す構成図である。

【図３】中間電位生成源の一例を示す回路図である。

【図４】本発明の第２実施形態を示す概略斜視図であ
る。

【図５】各配線相互間の結合容量を示す等価回路図であ
る。

【図６】第２実施形態の応用例を示す構成図である。

【図７】本発明の第３実施形態を示す構成図である。

【図８】本発明の第４実施形態を示す構成図である。

【図９】第４実施形態の応用例を示す構成図である。

【図１０】本発明の第５実施形態を示す構成図である。

【図１１】遅延量調整セルの構成の一例を示す回路図で
ある。

【図１２】遅延量調整セルにおいて×１を選択した場合
の回路図である。

【図１３】本発明の第６実施形態を示す構成図である。

【符号の説明】

１１ 本配線のクロック線 １１′ 仮配線のクロック線 １２，１３，２３，２４ 信号線 １４，１５ 固定電位線 ２２，３５-1〜３５-4 クロック線 ２６，２７ ダミー線 ３１-1〜３１-4 ブロック（クロック同期式順序回路） ３２ クロック生成器 ３６-1〜３６-3 インバータ ３７-1〜３７-4 遅延量調整セル ４５ クロック分配器 ４６-1〜４６-4 ドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田川 真之 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 槇 和彦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 大原 輝彦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 同一の半導体基板上に形成される複数の
   クロック同期式順序回路の各々に対してクロックドライ
   バからクロック信号を伝送するクロック線の配線方法で
   あって、 所定の配線ピッチを基準とした配線幅で前記クロック線
   の仮配線を行うとともに、この仮配線に対して前記配線
   ピッチをもって信号線を配線し、 その後仮配線の配線幅を縮小して前記クロック線の本配
   線を行うことを特徴とするクロック線配線方法。
2. 【請求項２】 前記クロック線の少なくとも一方側に所
   定電位の固定電位線を隣接して配線することを特徴とす
   るクロック線配線方法。
3. 【請求項３】 同一の半導体基板上に形成される複数の
   クロック同期式順序回路の各々に対してクロックドライ
   バからクロック信号を伝送するクロック線の配線方法で
   あって、 半導体基板上に複数の配線層を形成するとともに、前記
   クロック線を信号線とは異なる層に配線し、 前記クロック線の配線層に接する配線層の信号線を前記
   クロック線に対して略直交させて配線することを特徴と
   するクロック線配線方法。
4. 【請求項４】 前記クロック線の配線層と前記信号線の
   配線層との間に、前記クロック線および前記信号線と電
   気的に結合されていない導体の配線層を形成することを
   特徴とする請求項３記載のクロック線配線方法。
5. 【請求項５】 同一の半導体基板上に形成される複数の
   クロック同期式順序回路の各々に対してクロックドライ
   バからクロック信号を伝送するクロック線の配線方法で
   あって、 前記複数のクロック同期式順序回路の各クロック入力端
   子と前記クロックドライバのクロック出力端子との間の
   距離を測定し、 前記複数のクロック同期式順序回路のうちの最も長い測
   定距離のクロック同期式順序回路のクロック入力端子と
   前記クロックドライバのクロック出力端子との間でクロ
   ック線を配線し、 次いで短い測定距離のクロック同期式順序回路に対して
   はその配線長が最も長い測定距離のクロック同期式順序
   回路への配線長とほぼ等しくなるようにクロック線を配
   線することを特徴とするクロック線配線方法。
6. 【請求項６】 同一の半導体基板上に形成される複数の
   クロック同期式順序回路の各々に対してクロックドライ
   バからクロック信号を伝送するクロック線の配線方法で
   あって、 前記複数のクロック同期式順序回路の各クロック入力端
   子と前記クロックドライバのクロック出力端子との間の
   配線経路の距離を測定し、 その測定距離をＬ、定数をαとするとき、（Ｌ−α）の
   逆数の比で決まる配線幅のクロック線を、前記複数のク
   ロック同期式順序回路の各クロック入力端子と前記クロ
   ックドライバのクロック出力端子との間で配線すること
   を特徴とするクロック線配線方法。
7. 【請求項７】 同一の半導体基板上に形成される複数の
   クロック同期式順序回路の各々に対してクロックドライ
   バからクロック信号を伝送するクロック線の配線方法で
   あって、 前記複数のクロック同期式順序回路の各クロック入力端
   子の前に遅延量が可変な遅延量調整セルを配置して前記
   クロック線を配線し、 その後に各配線経路における遅延量に応じて前記遅延量
   調整セルの遅延量を調整することを特徴とするクロック
   線配線方法。
8. 【請求項８】 同一の半導体基板上に形成される複数の
   クロック同期式順序回路の各々に対してクロックドライ
   バからクロック信号を伝送するクロック線の配線方法で
   あって、 前記クロックドライバ側にドライブ能力が可変なドライ
   バを前記複数のクロック同期式順序回路に対して個別に
   設ける一方、 前記複数のクロック同期式順序回路の各クロック入力端
   子と前記クロックドライバのクロック出力端子との間で
   クロック線を配線するとともに、各クロック線の配線長
   を測定し、 その配線長をＬ、定数をαとするとき、（Ｌ−α）の逆
   数の比で前記ドライバのドライブ能力を決定することを
   特徴とするクロック線配線方法。