JPH0722193B2 - 集積回路 - Google Patents
集積回路Info
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- JPH0722193B2 JPH0722193B2 JP61280413A JP28041386A JPH0722193B2 JP H0722193 B2 JPH0722193 B2 JP H0722193B2 JP 61280413 A JP61280413 A JP 61280413A JP 28041386 A JP28041386 A JP 28041386A JP H0722193 B2 JPH0722193 B2 JP H0722193B2
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- 239000000758 substrate Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 9
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- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は集積回路、特にその出力バツフア回路に関す
るものである。
るものである。
出力バツフア回路は、SLI内部の微細パターンで形成さ
れた論理回路とLSI外部とのインターフエイスとなる回
路で、出力端子を通して接続されているICの入力端子容
量やボードの配線等に付く容量を、決められた短時間内
に充放電して駆動する必要があるため、通常LSIの内部
ゲートに比べ駆動力の大きな回路となつている。
れた論理回路とLSI外部とのインターフエイスとなる回
路で、出力端子を通して接続されているICの入力端子容
量やボードの配線等に付く容量を、決められた短時間内
に充放電して駆動する必要があるため、通常LSIの内部
ゲートに比べ駆動力の大きな回路となつている。
出力バツフア回路の動作を説明するために従来例を第２
図に示す。（１）の実線で囲まれた部分は、LSIチツプ
に相当し、（２）の一点鎖線で囲まれた部分はインバー
タ一段で代表させた出力バツフア回路で、これを通常レ
イアウト設計時に１つのセルとする。（３）は電源配線
（VDD）、（４）は接地電位配線（GND）、（５）は内部
回路からの入力信号線、（６）はＰ型MOSトランジス
タ、（７）はＮ型MOSトランジスタ、（８）は外部への
出力端子でボンデイングパツドに相当し、（９）はLSI
外部の電源である。但し出力バツフア回路（２）は動作
説明の為に、バツフア回路の最終段のインバータ回路の
みを示しているが、通常のバツフア回路では、最終段の
チヤネル幅の大きなトランジスタを直接内部のゲートで
ドライブすると遅延時間の増大を招くため、内部ゲート
よりも大きな駆動能力のゲートを最終段トランジスタの
前段に接続するのが普通である。また、トライステート
出力が可能な出力バツフア回路では、制御用のゲートな
どが含まれている。実際のLSIでは、チツプの周辺に沿
つて電源配線（３），接地電位配線（４），複数個の出
力バツフア回路（２）が配置されているのが一般的であ
る。
図に示す。（１）の実線で囲まれた部分は、LSIチツプ
に相当し、（２）の一点鎖線で囲まれた部分はインバー
タ一段で代表させた出力バツフア回路で、これを通常レ
イアウト設計時に１つのセルとする。（３）は電源配線
（VDD）、（４）は接地電位配線（GND）、（５）は内部
回路からの入力信号線、（６）はＰ型MOSトランジス
タ、（７）はＮ型MOSトランジスタ、（８）は外部への
出力端子でボンデイングパツドに相当し、（９）はLSI
外部の電源である。但し出力バツフア回路（２）は動作
説明の為に、バツフア回路の最終段のインバータ回路の
みを示しているが、通常のバツフア回路では、最終段の
チヤネル幅の大きなトランジスタを直接内部のゲートで
ドライブすると遅延時間の増大を招くため、内部ゲート
よりも大きな駆動能力のゲートを最終段トランジスタの
前段に接続するのが普通である。また、トライステート
出力が可能な出力バツフア回路では、制御用のゲートな
どが含まれている。実際のLSIでは、チツプの周辺に沿
つて電源配線（３），接地電位配線（４），複数個の出
力バツフア回路（２）が配置されているのが一般的であ
る。
次に外部に容量性負荷がついている場合を仮定し、動作
を説明する。内部回路から“Low"レベルの信号が入力端
子（５）に入力されると、Ｎ型MOSトランジスタ（７）
がOFFし、Ｐ型MOSトランジスタ（６）がONするため、出
力端子（８）に接続されている負荷容量が充電され、出
力端子（８）には“High"レベルの信号が出力される。
逆に“High"レベルの信号が入力されるとＰ型MOSトラン
ジスタ（６）がOFF、Ｎ型MOSトランジスタ（７）がONす
るため、出力端子（６）に接続されている負荷容量が放
電され、出力は“Low"レベルとなる。これがバツフア回
路の基本となるインバータ回路の動作で、チヤネル幅／
チヤネル長（W/L）の大きなインバータ回路を用いるこ
とによりLSI外部の信号を短時間に駆動することができ
る。
を説明する。内部回路から“Low"レベルの信号が入力端
子（５）に入力されると、Ｎ型MOSトランジスタ（７）
がOFFし、Ｐ型MOSトランジスタ（６）がONするため、出
力端子（８）に接続されている負荷容量が充電され、出
力端子（８）には“High"レベルの信号が出力される。
逆に“High"レベルの信号が入力されるとＰ型MOSトラン
ジスタ（６）がOFF、Ｎ型MOSトランジスタ（７）がONす
るため、出力端子（６）に接続されている負荷容量が放
電され、出力は“Low"レベルとなる。これがバツフア回
路の基本となるインバータ回路の動作で、チヤネル幅／
チヤネル長（W/L）の大きなインバータ回路を用いるこ
とによりLSI外部の信号を短時間に駆動することができ
る。
動作上の問題点を説明するために、第２図と等価な回路
を第３図に示す。第３図において、（９）は電源電圧V
DDを与える電源で5Vと仮定する。（12）〜（17）は点Ａ
から点Ｂまでの電源配線に寄生する抵抗、インダクタン
ス及びコンデンサを示したものである。また、（18）は
外部負荷容量を示している。高速・多ピンのLSIの場合
には、多くの出力（例えば30本以上）を高速（例えば10
ns以内）にON,OFFするので、電源配線（VDD）と接地電
位配線（GND）の電流が瞬間的に大きくなる。よつて直
流抵抗成分やインダクタンスによる抵抗が以下の問題を
生じさせる。今、Ｐ型MOSトランジスタ（６）がONし外
部負荷容量を充電し始めると、点Ａでは5Vを示すが、電
源配線の抵抗成分により電源から離れた点Ｂでは電圧降
下が起こり、VDDは5V以下に低下する。また、Ｎ型MOSト
ランジスタ（７）がONして外部負荷容量を放電する場合
には、Ｎ型MOSトランジスタ（７）を通して外部から電
流が流れ込み内部の接地電位配線（４）を通つて外部の
接地電位配線へ流れるので、配線の抵抗成分により点Ｄ
の電位が上昇する。通常のLSIでは多数の出力バツフア
回路が共通の電源配線（VDD）、接地電位配線（GND）を
使用しているため、それらのスイツチング時の電源変動
は無視できなくなる。たとえば32bマイクロプロセツサ
のデータバス，アドレスバス等に用いられている出力バ
ツフア回路では、同時に32個等の出力端子が“Low"→
“High"または“High"→“Low"に変わることもあるから
である。この出力バツフア回路のスイツチングによつて
発生する電源変動は内部論理回路を誤動作させたり、出
力バツフア回路と同一の電源配線（VDD）や接地電位配
線（GND）を共有している入力バツフア回路の保護ダイ
オード等にリーク電流を生じさせる原因となるなどの問
題点があつた。
を第３図に示す。第３図において、（９）は電源電圧V
DDを与える電源で5Vと仮定する。（12）〜（17）は点Ａ
から点Ｂまでの電源配線に寄生する抵抗、インダクタン
ス及びコンデンサを示したものである。また、（18）は
外部負荷容量を示している。高速・多ピンのLSIの場合
には、多くの出力（例えば30本以上）を高速（例えば10
ns以内）にON,OFFするので、電源配線（VDD）と接地電
位配線（GND）の電流が瞬間的に大きくなる。よつて直
流抵抗成分やインダクタンスによる抵抗が以下の問題を
生じさせる。今、Ｐ型MOSトランジスタ（６）がONし外
部負荷容量を充電し始めると、点Ａでは5Vを示すが、電
源配線の抵抗成分により電源から離れた点Ｂでは電圧降
下が起こり、VDDは5V以下に低下する。また、Ｎ型MOSト
ランジスタ（７）がONして外部負荷容量を放電する場合
には、Ｎ型MOSトランジスタ（７）を通して外部から電
流が流れ込み内部の接地電位配線（４）を通つて外部の
接地電位配線へ流れるので、配線の抵抗成分により点Ｄ
の電位が上昇する。通常のLSIでは多数の出力バツフア
回路が共通の電源配線（VDD）、接地電位配線（GND）を
使用しているため、それらのスイツチング時の電源変動
は無視できなくなる。たとえば32bマイクロプロセツサ
のデータバス，アドレスバス等に用いられている出力バ
ツフア回路では、同時に32個等の出力端子が“Low"→
“High"または“High"→“Low"に変わることもあるから
である。この出力バツフア回路のスイツチングによつて
発生する電源変動は内部論理回路を誤動作させたり、出
力バツフア回路と同一の電源配線（VDD）や接地電位配
線（GND）を共有している入力バツフア回路の保護ダイ
オード等にリーク電流を生じさせる原因となるなどの問
題点があつた。
この発明はかゝる問題点を解決するためになされたもの
で、同一アルミ配線の電源配線（VDD）や接地電位配線
（GND）上に多数の出力バツフア回路が存在する状態で
も、各々の出力バツフア回路の電源電位や接地電位の変
化の割合を低くする集積回路を得ることを目的としてい
る。
で、同一アルミ配線の電源配線（VDD）や接地電位配線
（GND）上に多数の出力バツフア回路が存在する状態で
も、各々の出力バツフア回路の電源電位や接地電位の変
化の割合を低くする集積回路を得ることを目的としてい
る。
この発明に係る集積回路の要旨とするところは、出力端
子と電源配線とを接続する第１のトランジスタと、前記
出力端子と接地電位配線とを接続する第２のトランジス
タとを有する出力バッファを備えた集積回路において、
第１導電型基板上に前記第１のトランジスタおよび前記
第２のトランジスタが形成され、前記第１のトランジス
タは前記基板上に形成される第２導電型ウェル上に形成
されており、前記ウェルに前記電源配線が接続され、前
記ウェル上に形成される第１導電型領域に前記接地電位
配線が接続されて、前記第１のトランジスタおよび前記
第２のトランジスタが接続される前記電源配線と前記接
地電位配線との間に容量が形成されて構成されることに
ある。
子と電源配線とを接続する第１のトランジスタと、前記
出力端子と接地電位配線とを接続する第２のトランジス
タとを有する出力バッファを備えた集積回路において、
第１導電型基板上に前記第１のトランジスタおよび前記
第２のトランジスタが形成され、前記第１のトランジス
タは前記基板上に形成される第２導電型ウェル上に形成
されており、前記ウェルに前記電源配線が接続され、前
記ウェル上に形成される第１導電型領域に前記接地電位
配線が接続されて、前記第１のトランジスタおよび前記
第２のトランジスタが接続される前記電源配線と前記接
地電位配線との間に容量が形成されて構成されることに
ある。
この発明においては、電源配線および接地電位配線の間
に接合容量が形成されているため、その接合容量が出力
バッファのスイッチングによる電源電位や接地電位の変
動を抑制する。しかも、その接合容量と第１のトランジ
スタとは同一ウェル内に形成されているため、その接合
容量と第１のトランジスタとを接続する電源配線に寄生
する抵抗成分は非常に小さくなり、それにより、上述し
た電源電位や接地電位の変動を速やかに抑制することが
できる。
に接合容量が形成されているため、その接合容量が出力
バッファのスイッチングによる電源電位や接地電位の変
動を抑制する。しかも、その接合容量と第１のトランジ
スタとは同一ウェル内に形成されているため、その接合
容量と第１のトランジスタとを接続する電源配線に寄生
する抵抗成分は非常に小さくなり、それにより、上述し
た電源電位や接地電位の変動を速やかに抑制することが
できる。
第１図（ａ）は、この発明の一実施例の回路を示す図
で、（１）〜（９）は第２図の従来装置と全く同一であ
る。また（10）はバツフアに形成した維持コンデンサで
ある。第１図（ａ）を具体的にLSIチツプ上で実現する
方法としてそのパターン図を第１図（ｂ）に示す。この
第１図（ｂ）では維持コンデンサをMOSトランジスタの
ゲート容量（斜線部分）で実現させている。なお、（1
1）の二点鎖線で囲まれた部分はＰ型基板上にＮ型拡散
を施したＮ−ウエルであり、第１図（ａ）と同一の符号
は同一部分または相当部分を示す。
で、（１）〜（９）は第２図の従来装置と全く同一であ
る。また（10）はバツフアに形成した維持コンデンサで
ある。第１図（ａ）を具体的にLSIチツプ上で実現する
方法としてそのパターン図を第１図（ｂ）に示す。この
第１図（ｂ）では維持コンデンサをMOSトランジスタの
ゲート容量（斜線部分）で実現させている。なお、（1
1）の二点鎖線で囲まれた部分はＰ型基板上にＮ型拡散
を施したＮ−ウエルであり、第１図（ａ）と同一の符号
は同一部分または相当部分を示す。
上記のように構成された出力バツフア回路において、Ｐ
型MOSトランジスタ（６）がONすると、予め維持コンデ
ンサ（10）に蓄積されていた電荷がＰ型MOSトランジス
タ（６）を通して外部負荷容量を充電しはじめるため、
点Ｂにおける電源電位のスイツチングによる瞬間的な電
圧降下は防ぐことができる。同様にしてＮ型MOSトラン
ジスタ（７）がONした場合にも、維持コンデンサ（10）
により点Ｄにおける接地電位のスイツチングによる瞬間
的な電圧上昇を防ぐことができる。
型MOSトランジスタ（６）がONすると、予め維持コンデ
ンサ（10）に蓄積されていた電荷がＰ型MOSトランジス
タ（６）を通して外部負荷容量を充電しはじめるため、
点Ｂにおける電源電位のスイツチングによる瞬間的な電
圧降下は防ぐことができる。同様にしてＮ型MOSトラン
ジスタ（７）がONした場合にも、維持コンデンサ（10）
により点Ｄにおける接地電位のスイツチングによる瞬間
的な電圧上昇を防ぐことができる。
なお、上記実施例では維持コンデンサとして、MOSトラ
ンジスタのゲート容量を用いたが、他の実施例としては
MOSトランジスタの接合容量を用いることも可能で、そ
の場合のパターン図を第１図（ｃ）及び第１図（ｄ）に
示す。第１図（ｃ）はＰ型基板上のＮ型拡散領域で接合
容量（斜線部分）を、第１図（ｄ）はＰ型基板上にＮ型
拡散を施したＮ−ウエル上のＰ型拡散領域で、接合容量
（斜線部分）を実現したものである。
ンジスタのゲート容量を用いたが、他の実施例としては
MOSトランジスタの接合容量を用いることも可能で、そ
の場合のパターン図を第１図（ｃ）及び第１図（ｄ）に
示す。第１図（ｃ）はＰ型基板上のＮ型拡散領域で接合
容量（斜線部分）を、第１図（ｄ）はＰ型基板上にＮ型
拡散を施したＮ−ウエル上のＰ型拡散領域で、接合容量
（斜線部分）を実現したものである。
以上のように、この発明によれば、出力バッファ回路に
おけるスイッチング時の電源電位や接地電位の電圧降
下，電圧上昇を減少することができ、リーク電流や内部
論理回路への悪影響を防ぐ効果がある。しかも、第１の
トランジスタと電源電位や接地電位の変動を抑制するた
めの接合容量とが同一ウェル内に形成されているため、
その効果は一層顕著となる。
おけるスイッチング時の電源電位や接地電位の電圧降
下，電圧上昇を減少することができ、リーク電流や内部
論理回路への悪影響を防ぐ効果がある。しかも、第１の
トランジスタと電源電位や接地電位の変動を抑制するた
めの接合容量とが同一ウェル内に形成されているため、
その効果は一層顕著となる。
第１図（ａ）はこの発明の一実施例を示す回路図、第１
図（ｂ）は第１図（ａ）に対応するパターン図でMOSト
ランジスタのゲート容量をコンデンサとして用いたも
の、第１図（ｃ）は同じく第１図（ａ）に対応するパタ
ーン図で、MOSトランジスタのＰ型基板上のＮ型拡散領
域での接合容量をコンデンサとして用いたもの、第１図
（ｄ）も同じく第１図（ａ）に対応するパターン図で、
Ｐ型基板上にＮ型拡散を施したＮ−ウエル上のＰ型拡散
領域での接合容量をコンデンサとして用いたもの、第２
図は従来のバツフア回路を示す回路図、第３図は従来の
バツフア回路の動作を説明する回路図である。 図において、（１）の部分はLSIチツプに相当し、
（２）の部分は出力バツフアのセル、（３）は電源配線
（VDD）、（４）は接地電位配線（GND）、（10）は維持
コンデンサ、（11）の二点鎖線で囲まれた部分はＮ−ウ
エルである。 なお、各図中同一符号は同一または相当部分を示す。
図（ｂ）は第１図（ａ）に対応するパターン図でMOSト
ランジスタのゲート容量をコンデンサとして用いたも
の、第１図（ｃ）は同じく第１図（ａ）に対応するパタ
ーン図で、MOSトランジスタのＰ型基板上のＮ型拡散領
域での接合容量をコンデンサとして用いたもの、第１図
（ｄ）も同じく第１図（ａ）に対応するパターン図で、
Ｐ型基板上にＮ型拡散を施したＮ−ウエル上のＰ型拡散
領域での接合容量をコンデンサとして用いたもの、第２
図は従来のバツフア回路を示す回路図、第３図は従来の
バツフア回路の動作を説明する回路図である。 図において、（１）の部分はLSIチツプに相当し、
（２）の部分は出力バツフアのセル、（３）は電源配線
（VDD）、（４）は接地電位配線（GND）、（10）は維持
コンデンサ、（11）の二点鎖線で囲まれた部分はＮ−ウ
エルである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (1)
- 【請求項１】出力端子と電源配線とを接続する第１のト
ランジスタと、前記出力端子と接地電位配線とを接続す
る第２のトランジスタとを有する出力バッファを備えた
集積回路において、 第１導電型基板上に前記第１のトランジスタおよび前記
第２のトランジスタが形成され、前記第１のトランジス
タは前記基板上に形成される第２導電型ウェル上に形成
されており、 前記ウェルに前記電源配線が接続され、前記ウェル上に
形成される第１導電型領域に前記接地電位配線が接続さ
れて、前記第１のトランジスタおよび前記第２のトラン
ジスタが接続される前記電源配線と前記接地電位配線と
の間に容量が形成されて構成されることを特徴とする集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280413A JPH0722193B2 (ja) | 1986-11-24 | 1986-11-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280413A JPH0722193B2 (ja) | 1986-11-24 | 1986-11-24 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132467A JPS63132467A (ja) | 1988-06-04 |
| JPH0722193B2 true JPH0722193B2 (ja) | 1995-03-08 |
Family
ID=17624692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280413A Expired - Lifetime JPH0722193B2 (ja) | 1986-11-24 | 1986-11-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722193B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3943279C2 (de) * | 1989-12-29 | 2001-07-12 | Bosch Gmbh Robert | Schaltung zum Ausgleichen sehr schneller Stromschwankungen |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3955210A (en) * | 1974-12-30 | 1976-05-04 | International Business Machines Corporation | Elimination of SCR structure |
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS617660A (ja) * | 1984-06-21 | 1986-01-14 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-11-24 JP JP61280413A patent/JPH0722193B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63132467A (ja) | 1988-06-04 |
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