JPH09275165A - 回路基板及びそれを用いた半導体装置 - Google Patents

回路基板及びそれを用いた半導体装置

Info

Publication number
JPH09275165A
JPH09275165A JP9024733A JP2473397A JPH09275165A JP H09275165 A JPH09275165 A JP H09275165A JP 9024733 A JP9024733 A JP 9024733A JP 2473397 A JP2473397 A JP 2473397A JP H09275165 A JPH09275165 A JP H09275165A
Authority
JP
Japan
Prior art keywords
bonding material
conductive foil
circuit pattern
semiconductor device
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9024733A
Other languages
English (en)
Inventor
Akira Tanaka
明 田中
Ryuichi Saito
隆一 斉藤
Tadao Kushima
忠雄 九嶋
Hideo Shimizu
英雄 清水
Nobusuke Okada
亘右 岡田
Yoshihiko Koike
義彦 小池
Kazuji Yamada
一二 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9024733A priority Critical patent/JPH09275165A/ja
Publication of JPH09275165A publication Critical patent/JPH09275165A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Structure Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】モジュールの温度変化による絶縁性基板のクラ
ックを生じない信頼性が高い半導体装置の提供。 【解決手段】金属ベース基板上に絶縁性基板と接合材と
導電箔と半導体素子を積層し該導電箔を該接合材により
該絶縁性基板に接合した半導体装置において、前記接合
材端部が前記導電箔端部より外側に存在し、前記接合材
端部のはみだし部の長さが、前記接合材厚さより長く、
前記接合材端部のはみ出し部の厚さを0.1mm 以下とす
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パワー半導体装置
の実装技術に係わり、特に、導電箔が接合された絶縁性
基板を備えたモジュール構造の半導体装置に関する。
【0002】
【従来の技術】従来、パワー半導体素子を搭載するモジ
ュールは図4に示すように導電箔回路パターン3が付い
た絶縁性基板1からなる回路基板に半導体素子4が半田
6で接続される。この回路基板はモリブデンや銅などの
金属ベース基板8上に半田7を用いて接合されていた。
前記絶縁性基板1としては、酸化アルミニウムや窒化ア
ルミニウムなどのセラミックス基板が用いられてきた。
このセラミックス基板に回路パターンを形成する銅箔を
接合する方法としては、例えば特開昭60−177634号公報
に開示されている銀ろうによる活性金属法や、特開昭56
−163093号公報に開示されている銅と窒化アルミニウム
とを直接接合するDBC法がある。前記活性金属法によ
り接合した銅箔付絶縁性基板は、DBC法に比べて低い
温度で接合するので、窒化アルミニウムと銅の熱膨脹率
の差に起因する残留応力が小さく、ヒートサイクルなど
の熱荷重に対して耐久性がある。
【0003】
【発明が解決しようとする課題】動作中の半導体素子4
から発生した熱は、導電箔回路パターン3が付いた絶縁
性基板1,モリブデンや銅などの金属ベース基板8,グ
リース9を介して冷却体10から放熱される。このた
め、半導体素子動作時は、モジュール構成部材である導
電箔回路パターン3が付いた絶縁性基板1及び金属ベー
ス基板8の温度が上昇する。また、半導体素子4が動作
を停止しているときには、前記部分の温度が降下する。
このように、モジュール構成部材は、温度の上昇降下を
繰り返す。このために、導電箔回路パターン3と絶縁性
基板1との熱膨脹率の差により、熱応力が発生し、絶縁
性基板1にクラックが生じる場合がある。このクラック
により半導体素子4から金属ベース基板8,冷却体10
への熱伝導が阻害されるために、半導体素子4の温度が
上昇し、半導体素子4が熱破壊を受ける問題があった。
本発明の目的は、パワー半導体素子を搭載したモジュー
ルにおいて、モジュールの温度変化による絶縁性基板の
クラックを生じにくい信頼性の高い回路基板及びそれを
用いた半導体装置を提供することにある。
【0004】
【課題を解決するための手段】本発明の半導体装置は、
金属ベース基板上に絶縁性基板と接合材と導電箔と半導
体素子を積層し該導電箔を該接合材により該絶縁性基板
に接合した半導体装置において、前記接合材の端部が前
記導電箔端部より外側に存在し、前記接合材端部のはみ
だし部の長さが、前記接合材の厚さより長く、前記接合
材端部のはみ出し部の厚さが0.1mm 以下である。
【0005】また、本発明の半導体装置は、金属ベース
基板上に絶縁性基板と接合材と導電箔と半導体素子を積
層し該導電箔を該接合材により該絶縁性基板に接合した
半導体装置において、前記接合材の面積が前記導電箔の
面積より広く、前記接合材端部のはみだし部の長さが、
前記接合材の厚さより長く、前記接合材端部のはみ出し
部の厚さが0.1mm 以下である。
【0006】本発明の半導体装置は、金属ベース基板上
に絶縁性基板と接合材と導電箔と半導体素子を積層し該
導電箔を該接合材により該絶縁性基板に接合した半導体
装置において、前記接合材の接合パターンのコーナー部
の端部が前記導電箔の回路パターンのコーナー部の端部
より外側に存在し、前記接合材パターンのコーナー部の
端部の最大はみだし部の長さが、前記接合材の厚さより
長く、前記接合材パターンのコーナー部の端部の最大は
みだし部の厚さが0.1mm 以下である。
【0007】本発明の半導体装置は、金属ベース基板上
に絶縁性基板と接合材と導電箔と半導体素子を積層し該
導電箔を該接合材により該絶縁性基板を接合した半導体
装置において、前記接合材の端部が前記導電箔端部より
外側に存在し、前記導電箔が複数の種類の接合材で前記
絶縁性基板に接合され、前記接合材が前記導電箔上にも
ある。
【0008】なお上記各半導体装置において、絶縁性基
板と接合材と導電箔の積層されたものが回路基板に相当
する。
【0009】本発明によれば、接合材パターンの端部上
に導電箔が無い。このため、接合材パターンの端部下に
位置する絶縁基板の部分が加わる熱応力が低減される。
【0010】
【発明の実施の形態】
(実施例1)図1の実施例により、本発明を従来技術と
比較しながら説明する。
【0011】従来、導電箔回路パターン3が付いた絶縁
性基板1は、次のような方法で作製している。まず、絶
縁性基板1上に接合材2を回路パターン形状に印刷後、
銅箔を被せ、加圧接合する。その後、銅箔をエッチング
し所望の回路パターンを形成する。このとき、接合材2
のパターンは、エッチング後の銅箔の回路パターンと同
一形状になるように作製されていた。
【0012】通常、導電箔回路パターン3は、銅箔から
なり、絶縁性基板1はセラミックスからなる。銅の熱膨
脹率は17×10~6/℃であり、セラミックスの熱膨脹
率は、例えば酸化アルミニウムが6.5×10~6/℃,
窒化アルミニウムが4.5×10~6/℃である。このた
め、半導体素子4の動作時には、半導体素子4の発熱に
より、導電箔回路パターン3と絶縁性基板1との熱膨脹
率の差により、セラミックス基板上の導電箔回路パター
ン端部14で最も大きな応力が発生する。
【0013】さらに、接合材の印刷マスクや回路エッチ
ングパターンの重ね合わせ精度などにより、接合材の端
部15が導電箔回路パターン端部14より内側に形成さ
れると前記応力集中が大きくなりセラミックス基板にク
ラックが生じやすくなる。また、導電箔回路パターン3
の厚さが増すほど、セラミックス基板に加わる応力が増
大する。このため、導電箔回路パターン端部14を段部
を介して薄肉とする方法が特開平5−152461 号公報に開
示されている。しかし、プレス等の機械的手段やエッチ
ング等の化学的手段により端縁を薄くするために、プレ
スの加圧やエッチングによりセラミックス基板にクラッ
クが入る恐れがあった。これに対して、本発明では接合
材2の面積を導電箔回路パターン3の面積より広く設け
ることにより問題を解決した。即ち、導電箔回路パター
ンの端部14と接合材の端部15が揃っていないため、
導電箔回路パターン3の厚さにかかわらず、セラミック
ス基板に加わる応力集中が緩和される。導電箔回路パタ
ーン3を接合材2のパターンより内側に設け、セラミッ
クス基板と直接接する接合材2の厚さを回路パターンの
厚さより薄くすることにより、接合材の端部15に集中
する応力が半分以下にすることが実験結果から明らかと
なった。もちろん、導電箔回路パターン3の端縁にテー
パを付け徐々に薄くしても良い。また従来通りのエッチ
ングを導電箔回路パターン3の端縁に行っても構わな
い。即ち、導電箔回路パターン3の作製方法や断面形状
は如何なるものでも構わない。これにより、電流を多く
流すために導電箔回路パターン3を厚くしてもセラミッ
クス基板の信頼性は確保できる。また、本発明は応力集
中が起こりやすい導電箔回路パターン3のコーナー部に
適用すると特に有効である。
【0014】(実施例2)図2(a)に本実施例に用い
た導電箔回路パターン3が付いた絶縁性基板1の平面図
を示す。図2(b)にA−A断面図を示す。絶縁性基板
1として窒化アルミニウムを用いた。絶縁性基板1には
窒化アルミニウムの他に、例えば酸化アルミニウムや炭
化硅素などのセラミックスや、金属とセラミックスを積
層した複合材料など、電気絶縁性を備えた材料からなる
基板を用いることができる。接合材2には、銀と銅を主
成分とする銀ろうを用いた。導電箔回路パターン3とセ
ラミックス基板との熱膨脹率の差を緩和させるために、
銀ろうに導電箔回路パターン3の材質とセラミックス基
板の材質の中間の熱膨脹率を示す金属を添加すると良
い。また、好ましくは、窒化アルミニウム基板との接合
強度を上げるため、銀ろうに水素化チタンを添加すると
良い。本実施例では圧延銅箔を用いて導電箔回路パター
ン3を形成した。この導電箔回路パターン3が付いた絶
縁性基板1は、以下のようにして作製した。まず、窒化
アルミニウム基板の両面に、接合材2の銀ろうを所定の
パターンにスクリーン印刷し、乾燥した。次に、銅箔を
前記銀ろうが印刷された窒化アルミニウム基板の表と裏
に接触するように配置した後、スペーサを介して銅箔に
荷重を加えて加熱処理し、銅箔が接合された絶縁性基板
を得た。次に、この銅箔が接合された絶縁性基板をエッ
チング処理して、所定の導電箔回路パターン3を得た。
エッチング処理する際のレジストパターンは、エッチン
グ後の銅箔の回路パターンが最終的に銀ろうのパターン
より内側に形成されるように塗布した。以上の工程によ
り、図2(a)に示すように接合材2のパターンが、導
電箔回路パターン3より広い面積を有する絶縁性基板1
を得た。この導電箔回路パターン3が付いた絶縁性基板
1の銅箔に酸化防止処理として、無電解ニッケル−リン
メッキを行った。次にモリブデン製の金属ベース基板8
に前記絶縁性基板1及び電極端子(図示せず)を接合
後、ケース(図示せず)を接合し図1に示すモジュール
を得た。表1に作製したモジュールの−40℃〜125
℃の温度サイクル信頼性試験結果を示す。
【0015】
【表1】
【0016】銀ろうが銅箔よりも広い面積形状を備えた
モジュールは、1000サイクルの試験後でも、絶縁性
基板1のクラックによる銅箔の剥離は生じずモジュール
は正常に動作した。一方、銀ろうと銅箔が同じ面積形状
であるモジュールは、前記温度サイクル信頼性試験を行
った結果、200サイクルで絶縁性基板1のクラックに
よる銅箔の剥離が生じた。また、銀ろうが銅箔より内側
にある面積形状の絶縁性基板を用いたモジュールは、2
0サイクルの試験で絶縁性基板のクラックによる銅箔の
剥離が生じた。
【0017】(実施例3)図3に本実施例に用いた導電
箔回路パターン3の平面図を示す。モジュールに大電流
を流すためには、導電箔回路パターン3を広く取ること
が好ましい。このため、導電箔回路パターン3の直線部
分は、接合材3の端部と導電箔回路パターン3の端部を
合わせ、導電箔回路パターン3のコーナー部では導電箔
回路パターン3の端部の曲率半径を接合材2のパターン
の端部の曲率半径より大きくし、導電箔回路パターン3
のコーナー部において、接合材2がはみ出している形状
とした。本実施例のモジュールを用いた温度サイクル試
験を行った結果、1000サイクルでも絶縁性基板1に
クラックが生じずモジュールは正常に動作した。
【0018】本実施例に示すように、必ずしも導電箔回
路パターン3全周に渡って銀ろうが外側にはみ出してい
なくてもよく、導電箔回路パターン3のコーナー部だけ
でも、銀ろうが導電箔より外側にはみ出していればよ
い。
【0019】(実施例4)導電箔回路パターン端部14
からの接合材端部のはみ出し部16の長さを種々変えた
モジュールを作製した。モジュールの作製方法は、実施
例1と同様である。本実施例では、導電箔回路パターン
の銅箔の厚さを0.3mm 一定とした。また、接合材の厚
さは0.03mm 一定とした。図5に導電箔回路パターン
端部14からの接合材端部のはみ出し部16の長さを変
えた場合の、クラックが発生した温度サイクル数を示
す。モジュールの実用上、温度サイクル試験500サイ
クルまではクラックの発生を抑えなければならない。接
合材端部のはみ出し部の長さが0.02mm のモジュール
は、400サイクルからクラックが発生し、該はみ出し
部の長さが0.03mm のモジュールでは800サイクル
からクラックが発生した。このように、接合材端部のは
み出し部の長さ16が、接合材の厚さ以上であれば、実
用上、クラックの発生を防ぐことができる。
【0020】(実施例5)導電箔回路パターン3を形成
する銅箔の厚さを種々変えたモジュールを作製した。モ
ジュールの作製方法は、実施例1と同様である。接合材
2の厚さは0.03mm一定とした。導電箔回路パターン端部
14からの接合材のはみ出し部16の長さは0.1mm 一
定とした。導電箔回路パターン3の銅箔の厚さを0.
1,0.3,0.6 ,1,2mmと変えて、温度サイクル
試験を行った。1000サイクルまで試験したが、いず
れのモジュールにおいてもセラミックス基板にクラック
は発生せずモジュールは正常に動作した。
【0021】(実施例6)図6に本実施例の導電箔回路
パターン3の一部を示す。図6(b)は平面図、図6
(a)は図6(b)のB−Bでの断面図である。接合材
2には、銀ろうを用いている。また導電箔回路パターン
3のコーナー部の下には、銀ろうとは異なる材質の接合
材として、樹脂11を用いた。樹脂11としては、シリ
コーン系樹脂を用いた。用いる樹脂は、150℃以上の
耐熱性を備えていればシリコーン樹脂以外の樹脂でも良
い。樹脂11は、回路パターンの端縁の内側から存在
し、端縁からはみ出して存在している。本実施例のモジ
ュールについて温度サイクル試験を行って結果、100
0サイクルでもセラミックス基板にクラックは生じずモ
ジユールは正常に動作した。
【0022】(実施例7)図7は、本実施例の導電箔回
路パターン3の一部である。導電箔回路パターン3に大
電流を流すためには、該回路パターンの面積をできるだ
け広くとることが好ましい。このため、本実施例では、
導電箔回路パターンの直線部分では、接合材2の端部ま
で該回路パターンを広げ、銀ろうとは異なる材質の接合
材として、樹脂11を導電箔回路パターンのコーナー部
を用いた。
【0023】また、図7に示すように、導電箔回路パタ
ーン端部下の内側17では、必ずしも全面に樹脂11が
存在する必要はなく、導電箔回路パターン端部に沿って
存在していれば良い。また、樹脂11は、導電箔回路パ
ターン端面に包むように存在し、該回路パターンの上に
存在していても良い。本実施例のモジュールを用い温度
サイクル試験を行った結果、1000サイクルでもセラ
ミックス基板にクラックは生じずモジュールは正常に動
作した。
【0024】(実施例8)本実施例では、接合材2の銀
ろうの厚さを変えたモジュールを作製した。モジュール
の作製方法は、実施例2と同様である。導電箔回路パタ
ーン3の銅箔の厚さは0.3mm 一定とし、導電箔回路パ
ターン端部14からの接合材端部のはみ出し部16の長
さは0.1mm一定とした。接合材2の銀ろうの厚さを0.
01,0.03,0.05,0.1,0.2mm と変えて、温度
サイクル試験を行った。銀ろうの厚さが0.2mm のモジ
ュールでは1000サイクル以下でセラミックス基板に
クラックが生じた。一方、銀ろうの厚さ0.1mm 以下の
モジュールでは、1000サイクルでもセラミックス基
板にクラックは発生せずモジュールは正常に動作した。
【0025】(実施例9)図8(b)に本実施例に用い
た導電箔回路パターン3が付いた絶縁性基板1の一部の
平面図を示す。図8(a)は図8(b)のD−D断面図
を示す。導電箔回路パターン2上に電極端子12が端子
接合材13により接合されている。この電極端子12の
接合部周辺において、導電箔回路パターン3の接合材2
が図8(b)に示すようにはみ出ている。電極端子12
は、銅板を折り曲げたものを用い、端子接合材13は半
田を用いた。モジュールに温度サイクルがかかると、電
極端子12の熱膨脹により、電極端子下の導電箔回路パ
ターン3を通じてセラミックス基板に応力が発生する。
この場合、電極端子12周辺の導電箔回路パターンの面
積が小さいと、導電箔回路パターン端部においてセラミ
ックス基板に大きな応力が発生する。接合材2の幅を図
8(b)に示すように導電箔回路パターン3より広くす
ることによって、セラミックス基板に生じる応力を低減
できる。本実施例においては、図8(b)に示すよう
に、電極端子12周辺に導電箔回路パターン3から接合
材2が最大で0.2mm はみ出した基板を作製し、この基
板に電極端子12を接合し、モジュールを組み立てた。
このモジュールを用いて、温度サイクル試験を行った結
果、1000サイクル後も、セラミックス基板にクラッ
クは生じず、モジュールは正常に動作した。
【0026】一方、比較のために、導電箔回路パターン
3端部から接合材がはみ出していない基板を作製した。
電極端子12をこの基板に接合し、組み立てたモジュー
ルの温度サイクル試験を行った。その結果、1000サ
イクル後に、モジュールは正常に動作しなかった。この
正常に動作しなかったモジュールを分解してみると、電
極端子12周辺部のセラミックス基板にクラックが入っ
ていた。
【0027】(実施例10)図9(b)に本実施例に用
いた導電箔回路パターン3が付いた絶縁性基板1の一部
の平面図示す。図9(a)は図9(b)のE−E断面図
を示す。導電箔回路パターン3上に電極端子12が端子
接合材13を用いて接合されている。本実施例において
は、隣接する導電箔回路パターン(図示せず)との絶縁
距離を確保し、かつ、できるだけ導電箔回路パターン3
同士を近付けるために、この電極端子12の接合部周辺
に樹脂11を用いた。本実施例のモジュールを温度サイ
クル試験を行った結果、1000サイクル後も、モジュ
ールは正常に動作した。
【0028】(実施例11)図10(a)及び(b)
は、本発明の実施例である回路基板の端部の部分断面図
である。
【0029】図10(a)においては、銅箔3の厚さが
端部において階段上に薄くなっている。また、図10
(b)においては、銅箔3の端部にテーパを付けて、銅
箔の厚さを徐々に薄くしている。各図における銅箔はセ
ラミック基板の表面に接合材2により接合され、かつ接
合材2の端部が銅箔3の端部よりも外側に位置する。
【0030】本実施例によれば、セラミック基板1の接
合材2の端部下に位置する部分における熱応力が低減さ
れる。さらに、セラミック基板1の銅箔3の端部下に位
置する部分の熱応力も低減される。
【0031】なお、銅箔3の端縁と接合材2の端縁の位
置は一致していてもよい。
【0032】
【発明の効果】本発明によれば、回路パターン端部から
絶縁性基板に応じる応力集中を緩和できるため、繰り返
し熱負荷に対する信頼性が向上した半導体装置を提供す
ることができる。
【図面の簡単な説明】
【図1】本発明の実施例によるモジュールの概略断面
図。
【図2】本発明の実施例の平面図(a)と断面図
(b)。
【図3】本発明の実施例の平面図。
【図4】従来のモジュールの概略断面図。
【図5】導電箔回路パターン端部からの接合材端部はみ
出し部の長さとクラックが発生した温度サイクル数の関
係を示す図。
【図6】本発明の実施例の断面図(a)と平面図
(b)。
【図7】本発明の実施例の断面図(a)と平面図
(b)。
【図8】本発明の実施例の断面図(a)と平面図
(b)。
【図9】本発明の実施例の断面図(a)と平面図
(b)。
【図10】本発明の実施例の部分断面図(a)及び
(b)。
【符号の説明】
1…絶縁性基板、2…接合材、3…導電箔回路パター
ン、4…半導体素子、5…ワイヤ、6,7…半田、8…
金属ベース基板、9…グリース、10…冷却体、11…
樹脂、12…電極端子、13…端子接合材、14…導電
箔回路パターン端部、15…接合材の端部、16…接合
材端部のはみ出し部、17…導電箔回路パターン端部下
の内側。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 英雄 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 岡田 亘右 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 小池 義彦 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 山田 一二 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内

Claims (22)

    【特許請求の範囲】
  1. 【請求項1】絶縁性基板と接合材と導電箔とを積層し該
    導電箔を該接合材を介して該絶縁性基板に接合した回路
    基板において、前記接合材の端部が前記導電箔端部より
    外側に存在していることを特徴とする回路基板。
  2. 【請求項2】請求項1記載の回路基板において、前記接
    合材端部のはみだし部の長さが、前記接合材の厚さより
    長いことを特徴とする回路基板。
  3. 【請求項3】請求項1記載の回路基板において、前記接
    合材端部のはみ出し部の厚さが0.1mm以下であることを
    特徴とする回路基板。
  4. 【請求項4】絶縁性基板と接合材と導電箔とを積層し該
    導電箔を該接合材を介して該絶縁性基板に接合した回路
    基板において、前記接合材の面積が前記導電箔の面積よ
    り広いことを特徴とする回路基板。
  5. 【請求項5】請求項4記載の回路基板において、前記接
    合材端部のはみだし部の長さが、前記接合材の厚さより
    長いことを特徴とする回路基板。
  6. 【請求項6】請求項4記載の回路基板において、前記接
    合材端部のはみ出し部の厚さが0.1mm以下であることを
    特徴とする回路基板。
  7. 【請求項7】絶縁性基板と接合材と導電箔とを積層し該
    導電箔を該接合材を介して該絶縁性基板に接合した回路
    基板において、前記接合材の接合パターンのコーナー部
    の端部が前記導電箔の回路パターンのコーナー部の端部
    より外側に存在していることを特徴とする回路基板。
  8. 【請求項8】請求項7記載の回路基板において、前記接
    合材パターンのコーナー部の端部の最大はみだし部の長
    さが、前記接合材の厚さより長いことを特徴とする回路
    基板。
  9. 【請求項9】請求項7記載の回路基板において、前記接
    合材パターンのコーナー部の端部の最大はみだし部の厚
    さが0.1mm 以下であることを特徴とする回路基板。
  10. 【請求項10】請求項1記載の回路基板において、前記
    導電箔が複数の種類の接合材で前記絶縁性基板に接合さ
    れていることを特徴とする回路基板。
  11. 【請求項11】請求項10記載の回路基板において、前
    記接合材が前記導電箔上にもあることを特徴とする回路
    基板。
  12. 【請求項12】金属ベース基板上に絶縁性基板と接合材
    と導電箔と半導体素子を積層し該導電箔を該接合材を介
    して該絶縁性基板に接合した半導体装置において、前記
    接合材の端部が前記導電箔端部より外側に存在している
    ことを特徴とする半導体装置。
  13. 【請求項13】請求項12記載の半導体装置において、
    前記接合材端部のはみだし部の長さが、前記接合材の厚
    さより長いことを特徴とする半導体装置。
  14. 【請求項14】請求項12記載の半導体装置において、
    前記接合材端部のはみ出し部の厚さが0.1mm 以下であ
    ることを特徴とする半導体装置。
  15. 【請求項15】金属ベース基板上に絶縁性基板と接合材
    と導電箔と半導体素子を積層し該導電箔を該接合材を介
    して該絶縁性基板に接合した半導体装置において、前記
    接合材の面積が前記導電箔の面積より広いことを特徴と
    する半導体装置。
  16. 【請求項16】請求項15記載の半導体装置において、
    前記接合材端部のはみ出し部の長さが、前記接合材の厚
    さより長いことを特徴とする半導体装置。
  17. 【請求項17】請求項15記載の半導体装置において、
    前記接合材端部のはみ出し部の厚さが0.1mm 以下であ
    ることを特徴とする半導体装置。
  18. 【請求項18】金属ベース基板上に絶縁性基板と接合材
    と導電箔と半導体素子を積層し該導電箔を該接合材を介
    して該絶縁性基板に接合した半導体装置において、前記
    接合材の接合パターンのコーナー部の端部が前記導電箔
    の回路パターンのコーナー部の端部より外側に存在して
    いることを特徴とする半導体装置。
  19. 【請求項19】請求項18記載の半導体装置において、
    前記接合材パターンのコーナー部の端部の最大はみだし
    部の長さが、前記接合材の厚さより長いことを特徴とす
    る半導体装置。
  20. 【請求項20】請求項18記載の半導体装置において、
    前記接合材パターンのコーナー部の端部の最大はみだし
    部の厚さが0.1mm 以下であることを特徴とする半導体
    装置。
  21. 【請求項21】請求項12記載の半導体装置において、
    前記導電箔が複数の種類の接合材で前記絶縁性基板に接
    合されていることを特徴とする半導体装置。
  22. 【請求項22】請求項21記載の半導体装置において、
    前記接合材が前記導電箔上にもあることを特徴とする半
    導体装置。
JP9024733A 1996-02-07 1997-02-07 回路基板及びそれを用いた半導体装置 Pending JPH09275165A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9024733A JPH09275165A (ja) 1996-02-07 1997-02-07 回路基板及びそれを用いた半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-20897 1996-02-07
JP2089796 1996-02-07
JP9024733A JPH09275165A (ja) 1996-02-07 1997-02-07 回路基板及びそれを用いた半導体装置

Publications (1)

Publication Number Publication Date
JPH09275165A true JPH09275165A (ja) 1997-10-21

Family

ID=26357898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9024733A Pending JPH09275165A (ja) 1996-02-07 1997-02-07 回路基板及びそれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JPH09275165A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049257A (ja) * 1998-07-30 2000-02-18 Kyocera Corp 放熱回路基板
JP2001168250A (ja) * 1999-12-10 2001-06-22 Sumitomo Electric Ind Ltd 半導体用絶縁基板およびそれを用いた半導体装置並びに該基板の製造方法
US6261703B1 (en) 1997-05-26 2001-07-17 Sumitomo Electric Industries, Ltd. Copper circuit junction substrate and method of producing the same
JP2003100965A (ja) * 2001-09-20 2003-04-04 Denki Kagaku Kogyo Kk 回路基板の信頼性評価方法及び回路基板
JP2003112980A (ja) * 2001-09-28 2003-04-18 Dowa Mining Co Ltd 金属−セラミックス接合体
JP2004014589A (ja) * 2002-06-04 2004-01-15 Dowa Mining Co Ltd 金属−セラミックス接合体およびその製造方法
EP0921565A3 (en) * 1997-12-08 2005-07-27 Kabushiki Kaisha Toshiba Package for semiconductor power device and method for assembling the same
JP2006286897A (ja) * 2005-03-31 2006-10-19 Dowa Mining Co Ltd 金属−セラミックス接合基板
JP2006282417A (ja) * 2005-03-31 2006-10-19 Dowa Mining Co Ltd 金属−セラミックス接合基板
JP2006351988A (ja) * 2005-06-20 2006-12-28 Denki Kagaku Kogyo Kk セラミック基板、セラミック回路基板及びそれを用いた電力制御部品。
JP2020161842A (ja) * 2015-09-28 2020-10-01 株式会社東芝 回路基板および半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196074A (ja) * 1989-01-25 1990-08-02 Dowa Mining Co Ltd セラミックスと金属の接合体の製造法
JPH03261669A (ja) * 1990-03-13 1991-11-21 Dowa Mining Co Ltd セラミックスと金属との接合体およびその製造法
JPH0477369A (ja) * 1990-07-16 1992-03-11 Showa Denko Kk 金属・セラミックス複合基板の製造方法
JPH0590444A (ja) * 1991-09-26 1993-04-09 Toshiba Corp セラミツクス回路基板
JPH05347469A (ja) * 1992-06-12 1993-12-27 Toshiba Corp セラミックス回路基板
JPH0793326B2 (ja) * 1987-06-11 1995-10-09 三菱電機株式会社 半導体装置
JPH104156A (ja) * 1996-06-14 1998-01-06 Mitsubishi Electric Corp 半導体装置用絶縁基板及び半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793326B2 (ja) * 1987-06-11 1995-10-09 三菱電機株式会社 半導体装置
JPH02196074A (ja) * 1989-01-25 1990-08-02 Dowa Mining Co Ltd セラミックスと金属の接合体の製造法
JPH03261669A (ja) * 1990-03-13 1991-11-21 Dowa Mining Co Ltd セラミックスと金属との接合体およびその製造法
JPH0477369A (ja) * 1990-07-16 1992-03-11 Showa Denko Kk 金属・セラミックス複合基板の製造方法
JPH0590444A (ja) * 1991-09-26 1993-04-09 Toshiba Corp セラミツクス回路基板
JPH05347469A (ja) * 1992-06-12 1993-12-27 Toshiba Corp セラミックス回路基板
JPH104156A (ja) * 1996-06-14 1998-01-06 Mitsubishi Electric Corp 半導体装置用絶縁基板及び半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261703B1 (en) 1997-05-26 2001-07-17 Sumitomo Electric Industries, Ltd. Copper circuit junction substrate and method of producing the same
EP0921565A3 (en) * 1997-12-08 2005-07-27 Kabushiki Kaisha Toshiba Package for semiconductor power device and method for assembling the same
JP2000049257A (ja) * 1998-07-30 2000-02-18 Kyocera Corp 放熱回路基板
JP2001168250A (ja) * 1999-12-10 2001-06-22 Sumitomo Electric Ind Ltd 半導体用絶縁基板およびそれを用いた半導体装置並びに該基板の製造方法
JP2003100965A (ja) * 2001-09-20 2003-04-04 Denki Kagaku Kogyo Kk 回路基板の信頼性評価方法及び回路基板
JP2003112980A (ja) * 2001-09-28 2003-04-18 Dowa Mining Co Ltd 金属−セラミックス接合体
JP2004014589A (ja) * 2002-06-04 2004-01-15 Dowa Mining Co Ltd 金属−セラミックス接合体およびその製造方法
JP2006286897A (ja) * 2005-03-31 2006-10-19 Dowa Mining Co Ltd 金属−セラミックス接合基板
JP2006282417A (ja) * 2005-03-31 2006-10-19 Dowa Mining Co Ltd 金属−セラミックス接合基板
JP4498966B2 (ja) * 2005-03-31 2010-07-07 Dowaホールディングス株式会社 金属−セラミックス接合基板
JP2006351988A (ja) * 2005-06-20 2006-12-28 Denki Kagaku Kogyo Kk セラミック基板、セラミック回路基板及びそれを用いた電力制御部品。
JP2020161842A (ja) * 2015-09-28 2020-10-01 株式会社東芝 回路基板および半導体装置

Similar Documents

Publication Publication Date Title
US6881071B2 (en) Power semiconductor module with pressure contact means
JP4200256B2 (ja) 熱電変換モジュール
JP4226200B2 (ja) 半導体装置およびその製造方法
JP2008211159A (ja) 配線基板およびそれを用いた電子装置
JP5091459B2 (ja) 高放熱型電子部品収納用パッケージの製造方法
JPH09275165A (ja) 回路基板及びそれを用いた半導体装置
JP2002299495A (ja) 半導体回路基板
JPH10149901A (ja) 電気抵抗器および電気抵抗器の製造方法
EP2169717B1 (en) Method of manufacturing an insulation substrate
JP3758331B2 (ja) 半導体装置用のシャント抵抗素子およびその実装方法並びに半導体装置
JPH10144967A (ja) 冷却用熱電素子モジュール
JP2001267475A (ja) 半導体装置の実装構造およびその実装方法
JP3382717B2 (ja) 熱電発電素子の製造方法
JPH07105460B2 (ja) 半導体装置
KR101388492B1 (ko) 골격형 열전 모듈 제조방법 그리고 골격형 열전 모듈이 적용된 열전 유닛 및 그 제조방법
JP5052290B2 (ja) 金具付き回路基板の製造方法
JPH04287952A (ja) 複合絶縁基板およびそれを用いた半導体装置
JPH104167A (ja) 半導体装置
JP3194791B2 (ja) セラミックス回路基板
JPH06169109A (ja) 熱電素子
JPS6076179A (ja) 熱電変換装置
JPS60150636A (ja) 電力用半導体素子のための接点電極
JP2583507B2 (ja) 半導体実装回路装置
JP2004072003A (ja) 金属ベース多層回路基板とそれを用いた混成集積回路
JPH11289037A (ja) 放熱用金属板およびそれを用いた電子部品用パッケージ

Legal Events

Date Code Title Description
A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040128

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20040220