JP4276879B2 - 撮像素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、構造を均一化した多チャンネル出力方式の撮像素子に関する。
【０００２】
【従来の技術】
従来、数百万個の画素を有する撮像素子から高フレームレートで映像信号を得るための一般的手法として、単一の撮像素子から同時並列に複数の映像信号出力を得る多チャンネル出力方式（多線出力方式）が採用されることがある。
【０００３】
図２０は一般的なＭＯＳ型固体撮像素子における多チャンネル出力方式の構成を示す説明図である。図２０は画素数がｎ×ｎ画素の固体撮像素子を示している。
【０００４】
マトリクス状に配置された画素Ｐ11〜Ｐnnは、４つの分割領域に分割されている。分割領域１は画素Ｐ11からＰaaまでの領域を有し、分割領域２は画素Ｐ1bからＰanまでの領域を有し、分割領域３は画素Ｐb1からＰnaまでの領域を有し、分割領域４は画素ＰbbからＰnnまでの領域を有する。
【０００５】
１乃至ａ行の画素は垂直走査回路５によって駆動され、ｂ乃至ｎ行の画素は垂直走査回路６によって駆動される。また、１乃至ａ列の画素は水平読出し回路１，３によって読出され、ｂ乃至ｎ列の画素は水平読出し回路２，４によって読出される。
【０００６】
即ち、分割領域１の画素Ｐ11〜Ｐaaは水平読出し回路（水平走査回路ともいう）１及び垂直走査回路５によって、分割領域２の画素Ｐ1b〜Ｐanは水平読出し回路２及び垂直走査回路５によって、分割領域３の画素Ｐb1〜Ｐnaまでは水平読出し回路３及び垂直走査回路６によって、分割領域４の画素Ｐbb〜Ｐnnは水平読出し回路４及び垂直走査回路６によって各分割領域内に配置された各画素から信号出力が得られるようになっている。
【０００７】
図２１はこのようにして得られた複数の映像信号出力を処理する撮像装置の構成例である。水平読出し回路１乃至４からの信号は夫々信号処理部７乃至１０に与えられる。信号処理部７乃至１０は相互に同一構成であり、増幅器及びＡＤ変換器によって構成されている。信号処理部７乃至１０は、夫々入力された信号を増幅器によって増幅し、ＡＤ変換器によってディジタル信号に変換した後画像メモリ１１に供給するようになっている。画像メモリ１１は、信号処理部７乃至１０からの信号を記憶保持して、後段の図示しない映像信号処理部に供給するようになっている。画像メモリ１１によって、各分割領域１乃至４の各画素の信号に基づいて１枚の画像が合成されるようになっている。
【０００８】
ところで、このように構成された装置においては、各分割領域毎の映像信号がそれぞれ別々の走査回路及び映像信号処理部からなる信号処理系を経由することから、各信号処理系の電気的特性の相違によって信号レベルにばらつきが生じる。従って、最終的に合成された１枚の画像の品質が劣化してしまう。
【０００９】
そこで、特開２０００−２０９５０３号公報（特許文献１）においては、この問題を解決する提案が開示されている。
【００１０】
図２２は特許文献１における撮像素子を示す説明図である。図２２の撮像素子は、一般的なＭＯＳ型固体撮像素子を示している。
【００１１】
図２２の撮像素子の画素配列は図２０と同様である。図２０の撮像素子においては各画素はいずれかの分割領域に含まれているが、各分割領域は相互に共通の画素を含んでいない。これに対し、図２２の装置は左右に隣接する各分割領域同士が相互に共通の画素を含んでいる。即ち、図２２の例では、分割領域１は画素Ｐ11〜Ｐbbによって構成され、分割領域２は画素Ｐ1a〜Ｐbnによって構成され、分割領域３は画素Ｐa1〜Ｐnbによって構成され、分割領域４は画素Ｐaa〜Ｐnnによって構成される。
【００１２】
分割領域１乃至４の各画素は夫々水平読出し回路１５乃至１８によって読出されるようになっており、画素Ｐaa，Ｐabについては水平読出し回路１５，１６の両方から信号が出力され、画素Ｐba，Ｐbbについては、水平読出し回路１７，１８の両方から信号が出力される。例えば、これらの重複読出しされる画素について、読出した信号を平均化することによって、各分割領域の境界部における各読出し回路の特性ばらつきを平均化し画像の劣化を軽減することが可能となる。
【００１３】
【特許文献１】
特開２０００−２０９５０３号公報
【００１４】
【発明が解決しようとする課題】
このように、多チャンネル出力方式の従来の撮像素子においては、分割領域の境界部分の画素については各信号処理系において重複読出し、例えば平均化することによって分割領域の境界部における画像の劣化を軽減するようになっている。
【００１５】
しかしながら、重複読出しする画素については、複数の走査回路によって駆動され複数の信号処理系に信号を伝送する必要から、配線及びスイッチ等の構造が重複読出ししない他の画素と異なる構造に形成する必要があり、画素構造が複雑化すると共に、特性差が生じてしまうという問題点があった。この特性差によって、結果的に取得する画像が劣化してしまう。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、撮像素子内の構造の均一性を確保することができる撮像素子を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の請求項１に係る撮像素子は、光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、前記複数の画素すべてに接続し、前記マトリクスの水平方向に配列した画素が光電変換した電気信号を水平方向に走査する水平走査手段と、前記複数の画素すべてに接続し、前記マトリクスの垂直方向に配列した画素が光電変換した電気信号を垂直方向に走査する垂直走査手段とを有し、前記画素領域部は水平方向および／または垂直方向に複数の分割領域に分割され、且つ、隣接する各分割領域は相互に共通の画素を含んでおり、さらに、前記水平走査手段は、前記画素領域部が水平方向に分割された場合には、前記複数の画素すべてに接続した複数の水平副走査回路により構成されると共に、前記垂直走査手段は、前記画素領域部が垂直方向に分割された場合には、前記複数の画素すべてに接続した複数の垂直副走査回路により構成され、前記複数の水平副走査回路および／または複数の垂直副走査回路は、前記分割領域のそれぞれから前記電気信号を読み出すことを特徴とするものである。
【００１８】
第１の走査回路或は第２の走査回路の少なくとも一方の走査回路が、選択する画素への信号線を全て共有して且つ、各々、映像信号を出力するので、素子内の配線パタン及び配置する回路等に均一性を持たせることができる。これにより、どの領域からも一様な特性の映像信号出力を得る。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る撮像素子を示す説明図である。
【００２０】
図１の固体撮像素子は画素領域２１、垂直駆動系２２及び水平駆動系（出力系を含む）２３によって構成されている。垂直駆動系２２は垂直走査制御回路２４及び垂直走査回路２５によって構成されている。水平駆動系２３は２つの水平走査制御回路３１，３２及び２つの水平走査回路３３，３４によって構成されており、４チャンネルの出力系を有している。
【００２１】
画素領域２１にはマトリクス状に配置された画素Ｐ1a〜Ｐ5eが構成されている。各画素Ｐuv（図１では１≦ｕ≦５，ａ≦ｖ≦ｅ）は夫々光電変換素子Ｐuv及びスイッチＳＷuv_1，ＳＷuv_2を有している。光電変換素子Ｐuvは入射光に対応した信号を蓄積する。光電変換素子Ｐuvに蓄積された信号は夫々画素内のスイッチＳＷuv_1，ＳＷuv_2を介して出力されるようになっている。なお、図１では説明を簡略化するために、実際と異なる少ない画素数（５×５）の画素領域を示している。画素領域２１は垂直方向に２分割、水平方向に２分割の４つの分割領域１乃至４に分割されている。なお、分割数は適宜設定可能である。
【００２２】
本実施の形態においては上下左右に隣接する各分割領域は相互に共通の画素を含んでいる。即ち、分割領域１は画素Ｐ1a〜Ｐ3cを含み、分割領域２は画素Ｐ1c〜Ｐ3eを含み、分割領域３は画素Ｐ3a〜Ｐ5cを含み、分割領域４は画素Ｐ3c〜Ｐ5eを含んでおり、梨地模様で囲った画素は複数の分割領域に含まれる重複画素である。
【００２３】
本実施の形態においては、同一行の各画素は夫々各２本ずつの共通の行選択線φＶu1，φＶu2に接続される。そして、これらの行選択線φＶu1，φＶu2は、第ｕ（図１では１≦ｕ≦５）行の２つのスイッチＳＷuv_1，ＳＷuv_2に行選択信号を供給するようになっている。各画素の２つのスイッチＳＷuv_1，ＳＷuv_2は、夫々行選択線φＶu1，φＶu2によって伝送された行選択信号によってオン，オフ制御される。
【００２４】
行選択線φＶu1には垂直副走査回路２６によって行選択信号が供給され、行選択線φＶu2には垂直副走査回路２７によって行選択信号が供給される。本実施の形態においては、垂直副走査回路２６，２７は相互に同一構成であり、画素領域の各行に対応したパルス転送部び出力端を有している。垂直副走査回路２６の各出力端は夫々行選択線φＶu1に接続され、垂直副走査回路２７の各出力端は夫々行選択線φＶu2に接続される。垂直走査制御回路２４は垂直副走査回路２６，２７に垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTを供給して、行選択信号を各行の行選択線φＶu1，φＶu2に選択的に供給させるようになっている。
【００２５】
即ち、垂直走査回路２５内の各垂直副走査回路２６，２７は、垂直スタートパルスφＶSTが所定行のパルス転送部に与えられ、図示しない所定のクロックタイミングで次行のパルス転送部に順次パルスを転送して、行選択信号として各行に対応する出力端から出力する。そして、各垂直副走査回路２６，２７は、垂直リセットパルスφＶRSTが所定行のパルス転送部に供給されて、垂直リセットパルスφＶRSTのタイミングで行選択信号をリセットする。
【００２６】
一方、本実施の形態においては、同一列の各画素は夫々各２本ずつの共通の垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2v（この場合には１≦ｖ≦５）に接続されるようになっている。即ち、第ｖ列の各画素の光電変化素子は、２つのスイッチＳＷuv_1，ＳＷuv_2を夫々介して垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2vに接続されるようになっている。各スイッチＳＷuv_1，ＳＷuv_2は、オンとなることによって、各画素に蓄積された信号を接続された垂直信号線に伝送するようになっている。
【００２７】
本実施の形態においては、水平走査回路３３，３４内の水平副走査回路３５乃至３８は相互に同一構成であり、画素領域の各列に応じた水平読出し回路及び入力端を有している。水平副走査回路３５，３６の各入力端は夫々垂直信号線ＶＳＩＧ1vに接続され、水平副走査回路３７，３８の各入力端は夫々垂直信号線ＶＳＩＧ2vに接続される。水平走査制御回路３１，３２は夫々水平副走査回路３５，３６又は３７，３８に水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTを供給して、垂直信号線を介した画素信号の読出しを制御する。
【００２８】
各水平副走査回路３５乃至３８は、水平スタートパルスφＨＳＴが所定列の水平読出し回路に与えられ、図示しない所定のクロックタイミングで次段の水平読出し回路に順次パルスを転送する。各水平読出し回路は転送されるパルスに基づくクロック期間に各列に対応する入力端に接続された垂直信号線を介して信号を取込み、水平副走査回路３５乃至３８の各出力端から出力１乃至４として出力する。そして、各水平副走査回路３５乃至３８は、水平リセットパルスφＨRSTが所定列の水平読出し回路に供給されて、水平リセットパルスφＨRSTのタイミングで水平スタートパルスをリセットする。
【００２９】
従って、垂直副走査回路２６，２７のいずれも画素領域２１内の全ての画素Ｐuvの信号を出力させることができ、水平副走査回路３５乃至３８のいずれも画素領域２１内の全ての画素Ｐuvからの画素信号を読出して出力することができる。
【００３０】
このように、本実施の形態においては、画素領域内の各画素の構成は相互に同一であり、画素領域内の各信号線の配線パターンも各画素間で同一である。また、各画素を駆動する複数の垂直副走査回路同士も同一構成であり、各画素からの読出しを行う水平副走査回路の構成も相互に同一である。
【００３１】
次に、このように構成された実施の形態の作用について図２を参照して説明する。図２は各画素からの読出しを説明するためのタイミングチャートである。
【００３２】
先ず、垂直走査制御回路２４から図２に示す垂直スタートパルスφＶSTを垂直副走査回路２６と垂直副走査回路２７に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶSTを垂直副走査回路２６の第１行目のパルス転送部及び垂直副走査回路２７の第３行目のパルス転送部に与える。これにより、図２に示すように、先ず行選択線φＶ11，φＶ32にハイレベル（以下、“Ｈ”という）の行選択信号が発生する。これにより、第１行の各画素Ｐ1vの全てのスイッチＳＷ1v_1及び第３行の各画素Ｐ3vの全てのスイッチＳＷ3v_2がオンとなる。
【００３３】
この状態で、水平走査制御回路３１，３２は、水平スタートパルスφＨＳＴを、水平副走査回路３５，３７の第１列目の水平読出し回路及び水平副走査回路３６，３８の第３列目の水平読出し回路に与える。水平副走査回路３５乃至３８は、水平スタートパルスφＨＳＴを所定のクロックで順次次段の水平読出し回路にシフトさせる。各水平読出し回路は、水平スタートパルスφＨＳＴ入力後の所定のクロックタイミングで入力端に接続されている垂直信号線からの信号を出力端から出力する。即ち、この場合には、水平副走査回路３５乃至３８からは、先ず画素Ｐ1a，Ｐ1c，Ｐ3a，Ｐ3cから読出した画素信号Ｐ1a，Ｐ1c，Ｐ3a，Ｐ3cが夫々出力される。
【００３４】
次のクロックタイミングでは、第２列目及び第４列目の水平読出し回路によって読出しが行われる。即ち、この場合には、水平副走査回路３５乃至３８からは、夫々画素信号Ｐ1b，Ｐ1d，Ｐ3b，Ｐ3dが出力される。更に、次のクロックタイミングでは、第３列目及び第５列目の水平読出し回路によって読出しが行われる。即ち、この場合には、水平副走査回路３５乃至３８からは、夫々画素信号Ｐ1c，Ｐ1e，Ｐ3c，Ｐ3eが出力される。これらの画素信号の読出し終了後に、水平リセットパルスφＨＳＴが水平副走査回路３５，３７の第４列目の水平読出し回路に供給されることによって、パルス転送が停止し画素の読出しが終了する。
【００３５】
次の水平走査期間になると、垂直副走査回路２６，２７の第２行目のパルス転送部にパルスが転送されて、垂直副走査回路２６，２７によって、第２及び第４行目の行選択線φＶ21，φＶ42に“Ｈ”の行選択信号が供給される。この状態で、“Ｈ”の水平スタートパルスが発生して、第１行目の走査期間と同様に、第１，３列目から画素の読み出しが行われる。この場合にも第１行目と同様の読出しが行われる。
【００３６】
更に、第３行目の水平走査期間についても同様の読出しが行われ、第３行目の水平走査期間が終了すると、垂直リセットパルスφＶSTが垂直副走査回路２６，の第４列目のパルス転送部に供給されることによって、行選択信号のシフトが停止し１フレームの画素の読出しが終了する。
【００３７】
図２の出力１乃至４に示すように、１フレーム期間において、梨地模様にて示す重複画素からは夫々２回ずつ読出しが行われ、他の画素は１回のみ読出しが行われる。重複画素については２回の読出しによって得た画素信号を例えば平均化することによって、分割領域境界における画質の劣化を防止することができる。
【００３８】
この場合において、各画素の構成、行選択線φＶu1，φＶu2の配線状態及び接続状態、垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2vの配線状態及び接続状態、水平副走査回路３５乃至３８同士の構成等が同一又は均一であることから、各画素に蓄積された信号は、信号経路の相違による影響を受けることなく特性差がない画素信号として各出力端１乃至４から出力される。
【００３９】
このように、本実施の形態においては、複数の画素同士の構成が同一で、行選択線及び垂直信号線の配線状態及び接続状態が画素間で同一であり、各分割領域の垂直信号線に行選択信号を与える複数の垂直副走査回路２６，２７同士の構成が同一で、更に、各分割領域の行選択線から画素信号を読出して出力する複数の水平副走査回路３５乃至３８同士の構成が同一であることから、各出力は、信号経路の影響をうけることなく、各画素に蓄積された信号に応じた特性差がない信号となる。例えば、複数の出力端から出力される重複画素については、略同一レベルの信号が得られる。
【００４０】
また、垂直信号線及び行選択線の選択順は図２に示すものに限らず、種々の読出し方法を採用することができることは明らかである。
【００４１】
図３及び図４は本発明の第２の実施の形態に係り、図３は第２の実施の形態の固体撮像素子を示す説明図であり、図４は図３の固体撮像素子の動作を説明するためのタイミングチャートである。図３において図１と同一の構成要素には同一符号を付して説明を省略する。
【００４２】
本実施の形態は水平走査制御回路３１，３２に夫々代えて水平走査制御回路４１，４２を採用し、水平走査回路３３，３４に夫々代えて水平走査回路４３，４４を採用した点が第１の実施の形態と異なる。図３に示すように、水平走査回路４３は夫々水平副走査回路４５，４６によって構成されており、水平走査回路４４は夫々水平副走査回路４７，４８によって構成されている。
【００４３】
水平副走査回路４５乃至４８は、相互に同一構成であり、画素領域２１の各列に対応した水平読出し回路を有しており、各水平読出し回路と垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2vとの間にサンプルホールド回路を備えている。水平走査制御回路４１，４２は、水平副走査回路４５乃至４８に水平スタートパルス及び水平リセットパルスを供給すると共に、サンプルホールドタイミングを示すサンプルホールド制御信号を供給する。
【００４４】
即ち、水平副走査回路４５の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ1vが設けられ、垂直信号線ＶＳＩＧ1vとの間にサンプルスイッチＳＨ＿ＳＷ1vが設けられている。水平副走査回路４６の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ2vが設けられ、垂直信号線ＶＳＩＧ1vとの間にサンプルスイッチＳＨ＿ＳＷ2vが設けられている。水平副走査回路４７の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ3vが設けられ、垂直信号線ＶＳＩＧ2vとの間にサンプルスイッチＳＨ＿ＳＷ3vが設けられている。また、水平副走査回路４８の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ4vが設けられ、垂直信号線ＶＳＩＧ2vとの間にサンプルスイッチＳＨ＿ＳＷ4vが設けられている。
【００４５】
次に、このように構成された実施の形態の作用について図４を参照して説明する。図４は第２の実施の形態における画素信号の読出し方法の一例を示している。本実施の形態においては、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。
【００４６】
先ず、図４に示すように、垂直走査制御回路２４から垂直スタートパルスφＶST1を垂直副走査回路２６，２７の３行目のパルス転送部に供給する。垂直副走査回路２６により“Ｈ”の行選択信号が行選択線φＶ31に与えられ、垂直副走査回路２７により“Ｈ”の行選択信号が行選択線φＶ32に供給される。こうして、画素領域２１の第３行の各画素Ｐ3vのスイッチＳＷ3v_1，ＳＷ3v_2の両方がオンとなって、第３行の各画素の読出し可能となる。
【００４７】
この場合には、画素Ｐ3a〜Ｐ3eからの画素信号は、行選択を行うスイッチＳＷ3a_1〜ＳＷ3e_1を介して垂直信号線ＶＳＩＧ1vに供給されると共に、行選択のスイッチＳＷ3a_2〜ＳＷ3e_2を介して垂直信号線ＶＳＩＧ2vにも供給される。
【００４８】
サンプルホールド制御信号φＳＨによって、垂直信号線ＶＳＩＧ1v（ＶＳＩＧ11〜ＶＳＩＧ15）の出力信号は水平副走査回路４５のサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1e及び水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃ1a〜Ｃ1e及びＣ2a〜Ｃ2eに保存される。また、垂直信号線ＶＳＩＧ21〜ＶＳＩＧ25の出力信号は水平副走査回路４７のサンプルスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ3e及び水平副走査回路４８のサンプルスイッチＳＨ＿ＳＷ4a〜ＳＨ＿ＳＷ4eを介してホールド容量Ｃ3a〜Ｃ3e及びＣ4a〜Ｃ4eに保存される。
【００４９】
こうして、垂直副走査回路２６によって選択された第３行の全画素の画素信号が、水平走査回路４５，４６中のサンプルホールド回路に保持されると共に、垂直走査回路２７によって選択された第３行の全画素の画素信号が、水平走査回路４７，４８中のサンプルホールド回路に保持される。
【００５０】
次に、全てのサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ4eをオフにして、垂直信号線ＶＳＩＧ11〜ＶＳＩＧ25とホールド容量Ｃ1a〜Ｃ4eとの電気的接続を切断する。次に、水平走査制御回路４１，４２から水平スタートパルスφＨＳＴを水平読出し回路４５，４７の１列目の水平読出し回路及び水平読出し回路４６，４８の３列目の水平読出し回路に供給する。これにより、図４に示すように、水平走査回路４５からは、出力１としてホールド容量Ｃ1a〜Ｃ1cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４６からは出力２としてホールド容量Ｃ2c〜Ｃ2eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力され、水平走査回路４７からは出力３としてホールド容量Ｃ3a〜Ｃ3cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４８からは出力４としてホールド容量Ｃ4c〜Ｃ4eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力される。
【００５１】
これらの画素信号の読出し後に、水平走査制御回路４１，４２から水平リセットパルスφＨRSTが水平読出し回路４５，４７の４番目の水平読出し回路に供給される。これにより、水平副走査回路４５，４７の動作が停止して、画素Ｐ3a〜Ｐ3eの読出しが終了する。こうして、画素信号Ｐ3a〜Ｐ3eを対応する複数の出力系の出力端から得ることが可能になる。
【００５２】
本実施の形態においては、４系統の出力系は水平副走査回路の構造、配線状態及び接続状態等が相互に同一であり、４系統の出力系から得られる各画素信号は、特性差がない。例えば、画素Ｐ3cからの信号を読出すための垂直信号線ＶＳＩＧ11〜ＶＳＩＧ15及び垂直信号線ＶＳＩＧ21〜ＶＳＩＧ25の配線状態や接続状態が相互に同一であり、出力１〜出力４で得られる画素信号Ｐ3cは略同一信号となる。
【００５３】
また、画素の出力信号を水平副走査回路４５乃至４８のホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、非破壊読出しが不可能な画素においても画素の出力信号を複数の出力端子から読出すことが可能となる。
【００５４】
また、ホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、画素Ｐ3a〜Ｐ3eから読出す画素信号のサンプリングタイミングを一致させることができ、画素毎の光電変換の時間を相互に一致させることができる。
【００５５】
次の水平走査期間において、垂直副走査回路２６については、垂直走査制御回路２４から垂直リセットパルスφＶRST1を４列目のパルス転送部に供給し、垂直副走査回路２６がパルスを次行のパルス転送部に転送することを禁止する。そして、垂直走査制御回路２４から垂直スタートパルスφＶST2を垂直副走査回路２６の第１行目のパルス転送部に供給する。これにより、垂直副走査回路２６は行選択線φＶ11に“Ｈ”の行選択信号を供給し、垂直副走査回路２７は行選択線φＶ42に“Ｈ”の行選択信号を供給する。
【００５６】
この場合にも、前水平走査期間と同様の動作によって、画素Ｐ1a〜Ｐ1e及びＰ4a〜Ｐ4eからの信号が読出される（図４参照）。次の水平走査期間には、垂直副走査回路２６により行選択線φＶ21が、垂直副走査回路２７により行選択線φＶ52が選択されて、同様の動作によって画素Ｐ2a〜Ｐ2e及びＰ5a〜Ｐ5eからの信号が読出される。画素Ｐ1a〜Ｐ5eの読出しを終了すると、垂直走査制御回路２４から垂直リセットパルスφＶRST2が垂直副走査回路２６に供給されて、垂直副走査回路２６の動作が停止する。
【００５７】
梨地模様で示した画素Ｐ1ｃ、Ｐ2c、Ｐ3a、Ｐ3b、Ｐ3c、Ｐ3d、Ｐ3e、Ｐ4c、Ｐ5cの画素信号については、夫々２回ずつ出力端１〜４から出力される。これらの画素信号を例えば平均化することによって、境界部分における画質の劣化を防ぐことができる。そして、画素領域２１、水平駆動系、垂直駆動系、出力系の構成が均一であることから、各画素の画素信号同士には特性差がなく、入射光量に応じた高画質の画像を得ることができる。
【００５８】
このように本実施の形態においては、第１の実施の形態と同様の効果が得られると共に、画素信号を水平副走査回路４５〜４８のホールド容量Ｃ1a〜Ｃ4eに一旦保存することで、非破壊読み出しが不可能な画素においても画素の出力信号を複数の出力端子より読出すことができる。さらに、ホールド容量Ｃ1a〜Ｃ4eに対する画素Ｐ3a〜Ｐ3eからの信号のサンプリングタイミングを一致させることができる。
【００５９】
なお、第１の実施の形態に本実施の形態における読出し順を採用してもよいことは明らかである。
【００６０】
図５及び図６は本発明の第３の実施の形態に係り、図５は第３の実施の形態の固体撮像素子を示す説明図であり、図６は図５の固体撮像素子の動作を説明するためのタイミングチャートである。図５において図３と同一の構成要素には同一符号を付して説明を省略する。
【００６１】
本実施の形態における固体撮像素子は画素領域及び垂直駆動系の構成が第２の実施の形態と異なる。図５において画素領域５１はマトリクス状に配置された画素Ｐ1a〜Ｐ5eを有している。各画素Ｐuvは夫々光電変換素子Ｐuv及びスイッチＳＷuvを有している。光電変換素子Ｐuvは入射光に対応した信号を蓄積する。光電変換素子Ｐuvに蓄積された信号は夫々画素内のスイッチＳＷuvを介して出力されるようになっている。なお、図５においても、説明を簡略化するために、実際と異なる少ない画素数（５×５）の画素領域を示している。画素領域５１は垂直方向に２分割、水平方向に２分割の４つの分割領域１乃至４に分割されている。なお、分割数は適宜設定可能である。
【００６２】
本実施の形態においても上下左右に隣接する各分割領域は相互に共通の画素を含んでいる。即ち、分割領域１は画素Ｐ1a〜Ｐ3cを含み、分割領域２は画素Ｐ1c〜Ｐ3eを含み、分割領域３は画素Ｐ3a〜Ｐ5cを含み、分割領域４は画素Ｐ3c〜Ｐ5eを含んでおり、梨地模様で囲った画素は複数の分割領域に含まれる重複画素である。
【００６３】
本実施の形態においては、同一行の各画素は夫々１本の共通の行選択線φＶuに接続される。そして、行選択線φＶuは、第ｕ（図３では１≦ｕ≦５）行のスイッチＳＷuvに行選択信号を供給するようになっている。各画素のスイッチＳＷuvは、夫々行選択線φＶuによって伝送された行選択信号によってオン，オフ制御される。
【００６４】
行選択線φＶuには垂直走査回路５５によって行選択信号が供給される。垂直走査回路５５は画素領域５１の各行に応じたパルス転送部び出力端を有している。垂直走査回路５５の各出力端は夫々行選択線φＶuに接続される。垂直走査制御回路５４は垂直走査回路５５に垂直スタートパルスφＶST1，φＶST2を供給して、行選択信号を各行の行選択線φＶuに選択的に供給させるようになっている。
【００６５】
即ち、垂直走査回路５５は、垂直スタートパルスφＶST1，φＶST2が所定行のパルス転送部に与えられ、図示しない所定のクロックタイミングで次行のパルス転送部に順次パルスを転送して、行選択信号として各行に対応する出力端から出力する。そして、垂直走査回路５５は、垂直リセットパルスφＶRSTが所定行のパルス転送部に供給されて、垂直リセットパルスφＶRSTのタイミングで行選択信号をリセットする。
【００６６】
また、本実施の形態においては、同一列の各画素は夫々共通の垂直信号線ＶＳＩＧvに接続されるようになっている。即ち、第ｖ（この場合には１≦ｖ≦５）列の各画素の光電変化素子は、スイッチＳＷuvを夫々介して垂直信号線ＶＳＩＧv，に接続されるようになっている。各スイッチＳＷuvは、オンとなることによって、各画素に蓄積された信号を接続された垂直信号線に伝送するようになっている。
【００６７】
次に、このように構成された実施の形態の作用について図６を参照して説明する。図６は画素信号の読出し方法の一例を示している。本実施の形態においても、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。更に、図６の読出し方法では、読出し期間を前半と後半の２つの期間に分けて、行毎に時分割の読み出しを行っている。
【００６８】
先ず、垂直走査制御回路５４から図６に示す垂直スタートパルスφＶST1を垂直走査回路５５に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶST1を垂直走査回路５５の第３行目のパルス転送部に与える。これにより、図６に示すように、先ず行選択線φＶ3に“Ｈ”の行選択信号が発生する。これにより、第３行の各画素Ｐ3vの全てのスイッチＳＷ3v（ＳＷ3a〜ＳＷ3e）がオンとなって、第３行の各画素の読出し可能となる。この場合には、画素Ｐ3a〜Ｐ3eからの画素信号は、行選択を行うスイッチＳＷ3a〜ＳＷ3eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００６９】
サンプルホールド制御信号φＳＨ1によって、垂直信号線ＶＳＩＧv（ＶＳＩＧ1〜ＶＳＩＧ5）の出力信号は水平副走査回路４５のサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1e及び水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃ1a〜Ｃ1e及びＣ2a〜Ｃ2eに保存される。また、サンプルホールド制御信号φＳＨ2によって、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の出力信号は水平副走査回路４７のサンプルスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ3e及び水平副走査回路４８のサンプルスイッチＳＨ＿ＳＷ4a〜ＳＨ＿ＳＷ4eを介してホールド容量Ｃ3a〜Ｃ3e及びＣ4a〜Ｃ4eに保存される。
【００７０】
こうして、垂直副走査回路２６によって選択された第３行の全画素の画素信号が、水平走査回路４５，４６中のサンプルホールド回路に保持されると共に、垂直走査回路２７によって選択された第３行の全画素の画素信号が、水平走査回路４７，４８中のサンプルホールド回路に保持される。
【００７１】
次に、全てのサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ4eをオフにして、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃ4eとの電気的接続を切断する。次に、出力期間の開始時に、水平走査制御回路４１，４２から水平スタートパルスφＨＳＴを水平読出し回路４５，４７の１列目の水平読出し回路及び水平読出し回路４６，４８の３列目の水平読出し回路に供給する。これにより、図６に示すように、水平走査回路４５からは、出力１としてホールド容量Ｃ1a〜Ｃ1cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４６からは出力２としてホールド容量Ｃ2c〜Ｃ2eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力され、水平走査回路４７からは出力３としてホールド容量Ｃ3a〜Ｃ3cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４８からは出力４としてホールド容量Ｃ4c〜Ｃ4eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力される。
【００７２】
これらの画素信号の読出し後（出力期間の終了時）に、水平走査制御回路４１，４２から水平リセットパルスφＨRSTが水平読出し回路４５，４７の４番目の水平読出し回路に供給される。これにより、水平副走査回路４５，４７の動作が停止して、画素Ｐ3a〜Ｐ3eの読出しが終了する。こうして、画素信号Ｐ3a〜Ｐ3eを対応する複数の出力系の出力端から得ることが可能になる。
【００７３】
本実施の形態においては、４系統の出力系は水平副走査回路の構造、配線状態及び接続状態等が相互に同一であり、４系統の出力系から得られる各画素信号は、特性差がない。このため、出力１〜出力４で得られる画素信号Ｐ3cは略同一信号となる。
【００７４】
また、画素の出力信号を水平副走査回路４５乃至４８のホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、非破壊読出しが不可能な画素においても画素の出力信号を複数の出力端子から読出すことが可能となる。
【００７５】
また、ホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、画素Ｐ3a〜Ｐ3eから読出す画素信号のサンプリングタイミングを一致させることができ、画素毎の光電変換の時間を相互に一致させることができる。
【００７６】
次の水平走査期間の開始時（読出し期間の前半）に、垂直走査制御回路５４から垂直スタートパルスφＶST2を垂直走査回路５５の第１行目のパルス転送部に供給する。これにより、垂直走査回路５５は行選択線φＶ1に“Ｈ”の行選択信号を供給する。こうして、この水平走査期間の読出し期間の前半においては、第１行目の画素の各スイッチＳＷ1vがオンとなって、これらの画素からの画素信号が垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００７７】
ここで、水平走査制御回路４１は、サンプルホールド制御信号φSH1により、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の出力信号を水平副走査回路４５のスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1e及び水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃ1a〜Ｃ1e及びＣ2a〜Ｃ2eに供給して保存させる。次いで、サンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ2eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃeとを切り離すことで、画素Ｐ1a〜Ｐ1eからからの信号の読出しを終了する。
【００７８】
一方、この水平走査期間の読出し期間の後半には、垂直スタートパルスφＶST1に基づくパルスが４行目のパルス転送部から“Ｈ”の行選択信号として行選択線φＶ4に出力される。これにより、この水平走査期間の読出し期間の後半においては、第４行目の画素の各スイッチＳＷ4vがオンとなって、これらの画素からの画素信号が垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００７９】
ここで、水平走査制御回路４２は、サンプルホールド制御信号φSH2により、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の出力信号を水平副走査回路４７のスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ3e及び水平副走査回路４８のサンプルスイッチＳＨ＿ＳＷ4a〜ＳＨ＿ＳＷ4eを介してホールド容量Ｃ3a〜Ｃ3e及びＣ4a〜Ｃ4eに供給して保存させる。次に、サンプルスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ4eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ3a〜Ｃ4eとを切り離すことで、画素Ｐ4a〜Ｐ4eからからの信号の読出しを終了する。
【００８０】
こうして、この水平走査期間の読出し期間において、第１行及び第４行の全ての画素の画素信号がホールド容量Ｃ1a〜Ｃ4eに保存される。
【００８１】
次に、この水平走査期間の出力期間の開始時に、水平走査制御回路４１，４２から水平スタートパルスφＨＳＴを水平読出し回路４５，４７の１列目の水平読出し回路及び水平読出し回路４６，４８の３列目の水平読出し回路に供給する。これにより、図４に示すように、水平走査回路４５からは、出力１としてホールド容量Ｃ1a〜Ｃ1cに保存された画素Ｐ1a〜Ｐ1cの画素信号が順次出力され、水平走査回路４６からは出力２としてホールド容量Ｃ2c〜Ｃ2eに保存された画素Ｐ1c〜Ｐ1eの画素信号が順次出力され、水平走査回路４７からは出力３としてホールド容量Ｃ3a〜Ｃ3cに保存された画素Ｐ4a〜Ｐ4cの画素信号が順次出力され、水平走査回路４８からは出力４としてホールド容量Ｃ4c〜Ｃ4eに保存された画素Ｐ4c〜Ｐ4eの画素信号が順次出力される。
【００８２】
これらの画素信号の読出し後（出力期間の終了時）に、水平走査制御回路４１，４２から水平リセットパルスφＨRSTが水平読出し回路４５，４７の４番目の水平読出し回路に供給される。これにより、水平副走査回路４５，４７の動作が停止して、画素Ｐ1a〜Ｐ1e及びＰ4a〜Ｐ4eの読出しが終了する。こうして、画素信号Ｐ1a〜Ｐ1e及びＰ4a〜Ｐ4eを対応する複数の出力系の出力端から得ることが可能になる。
【００８３】
次の水平走査期間においては、第２行及び第５行の画素が選択されて、同様の読出し及び出力が行われる。こうして、この水平走査期間には、画素信号Ｐ2a〜Ｐ2e及びＰ5a〜Ｐ5eが４系統の出力端から出力される。
【００８４】
画素Ｐ1a〜Ｐ5eの読出し終了後に、垂直走査制御回路５４は垂直リセットパルスφＶRSTを垂直走査回路５５に供給して、垂直走査回路５５の動作を停止させて、行選択を終了させる。
【００８５】
このように、図６の読出し方法を採用した場合でも、梨地模様にて示す重複画素の画素信号Ｐ1ｃ、Ｐ2c、Ｐ3a、Ｐ3b、Ｐ3c、Ｐ3d、Ｐ3e、Ｐ4c、Ｐ5cを、２回ずつ読出すことができ、平均化等の処理によって分割領域の境界部分の画質劣化を抑制することができる。
【００８６】
このように、本実施の形態においては、画素領域内の各画素同士の構成が同一で、行選択線及び垂直信号線の配線状態及び接続状態が画素間で同一であり、各分割領域の行選択線から画素信号を読出して出力する複数の水平副走査回路同士の構成が同一であることから、各出力は、信号経路の影響をうけることなく、各画素に蓄積された信号に応じた特性差がない信号となる。例えば、複数の出力端から出力される重複画素については、略同一レベルの信号が得られる。しかも、画素領域を構成する各画素を駆動する行選択線及び垂直信号線は、夫々１系統だけ構成しており、また、各画素には行選択のためのスイッチを１系統のみ設ければよく、回路の簡素化が可能である。
【００８７】
図７及び図８は本発明の第１の参考例に係り、図７は第１の参考例の固体撮像素子を示す説明図であり、図８は図７の固体撮像素子の動作を説明するためのタイミングチャートである。図７において図１及び図５と同一の構成要素には同一符号を付して説明を省略する。
【００８８】
本参考例における固体撮像素子は、図７に示すように、画素領域５１、垂直走査制御回路５４、垂直走査回路５５、水平走査制御回路３１及び水平走査回路３３によって構成されている。
【００８９】
本参考例においては、画素領域５１の分割の仕方が第１及び第３の実施の形態と異なり、画素領域５１は２つの分割領域１，２に分割されている。分割領域１は画素Ｐ１ａ〜Ｐ５ｂ及び画素Ｐ１ｃ，Ｐ３ｃ，Ｐ５ｃを含み、分割領域２は画素Ｐ１ｄ〜Ｐ５ｅ及び画素Ｐ２ｃ，Ｐ４ｃを含んでいる。即ち、図７の破線にて示すように、分割領域１，２は水平方向には相互に入り組んだ領域を有する。
【００９０】
次に、このように構成された参考例の作用について図８を参照して説明する。図８は画素信号の読出し方法の一例を示している。
【００９１】
先ず、垂直走査制御回路５４から図８に示す垂直スタートパルスφＶSTを垂直走査回路５５に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶSTを垂直走査回路５５の第１行目のパルス転送部に与える。これにより、図８に示すように、先ず行選択線φＶ1に“Ｈ”の行選択信号が発生する。これにより、第１行の各画素Ｐ1vの全てのスイッチＳＷ1v（ＳＷ1a〜ＳＷ1e）がオンとなって、第１行の各画素の読出し可能となる。この場合には、画素Ｐ1a〜Ｐ1eからの画素信号は、行選択を行うスイッチＳＷ1a〜ＳＷ1eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００９２】
ここで、水平走査制御回路３１は、図８に示す水平スタートパルスφＨST1を発生して水平副走査回路３５の第１列目の水平読出し回路及び水平副走査回路３６の第４列目の水平読出し回路に供給する。
【００９３】
これにより、水平副走査回路３５は、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ3の出力信号を出力１として順次出力し、水平副走査回路３６は、垂直信号線ＶＳＩＧ4〜ＶＳＩＧ5の出力信号を出力２として順次出力する（図８参照）。
【００９４】
必要な画素信号の読出し後に、水平走査制御回路３１から水平リセットパルスφＨRSTが水平副走査回路３５に供給されて、水平副走査回路３５の動作が停止し、画素Ｐ1a〜Ｐ1eの読出しが終了する。
【００９５】
次に、垂直走査回路５５によって行選択線φＶ2が選択され、画素Ｐ2a〜Ｐ2eからの画素信号は行選択スイッチＳＷ2a〜ＳＷ2eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００９６】
ここで、水平走査制御回路３１は水平スタートパルスφＨＳＴ2を水平副走査回路３５の第１列目の水平読出し回路及び水平副走査回路３６の第３列目の水平読出し回路に供給する。これにより、水平副走査回路３５から出力１として画素信号Ｐ2a〜Ｐ2bが順次出力され、水平副走査回路３６から出力２として画素信号Ｐ2c〜Ｐ2eが順次出力される。
【００９７】
必要な画素信号の読出し後に、水平走査制御回路３１から水平リセットパルスφＨRST2が水平副走査回路３５に供給されて、水平副走査回路３５の動作が停止し、画素Ｐ2a〜Ｐ2eの読出しが終了する。
【００９８】
以後同様に、垂直走査回路５５により各水平走査期間において行選択線φＶ3〜φＶ5を順次選択し、水平副走査回路３５，３６により画素信号Ｐ3a〜Ｐ5eを順次読出して出力する。
【００９９】
このように本参考例においては、上記各例と同様に、画素領域の構造、配線の構造及び垂直、水平駆動系、出力系等の構成が均一であり、各画素の画素信号を２系統の出力系から特性差なく出力させることができる。
【０１００】
また、水平副走査回路３５，３６に供給する水平スタートパルスφＨＳＴ1及びφＨＳＴ2のスタート位置を水平走査制御回路３１によって制御することにより、分割領域同士の水平方向の境界を非直線状にすることができる。これにより、境界部での各領域における特性のばらつきを視覚的に緩和した映像を得ることができる。
【０１０１】
図９及び図１０は本発明の第２の参考例に係り、図９は第２の参考例の固体撮像素子を示す説明図であり、図１０は図９の固体撮像素子の動作を説明するためのタイミングチャートである。図９において図５及び図７と同一の構成要素には同一符号を付して説明を省略する。
【０１０２】
本参考例における固体撮像素子は、図９に示すように、水平走査制御回路３１及び水平走査回路３３によって構成されている。
【０１０３】
本参考例においては、画素領域５１を垂直方向に２分割したものであり、画素領域５１は２つの分割領域１，２に分割されている。分割領域１は画素Ｐ１ａ〜Ｐ２ｅ及び画素Ｐ３ａ，Ｐ３ｃ，Ｐ３ｅを含み、分割領域２は画素Ｐ４ａ〜Ｐ５ｅ及び画素Ｐ３ｂ，Ｐ３ｄを含んでいる。即ち、図９の破線にて示すように、分割領域１，２は垂直方向に相互に入り組んだ境界で、画素領域５１が上下に２分割されたものである。
【０１０４】
また、本参考例は水平走査制御回路３１に代えて水平走査制御回路６１，６２を採用し、水平走査回路３３に代えて水平走査回路６３，６４を採用した点が第１の参考例と異なる。図９に示すように、水平走査回路６３は１系統の水平副走査回路４５によって構成されており、水平走査回路６４は１系統の水平副走査回路４７によって構成されている。
【０１０５】
水平副走査回路４５，４７の構成及び水平副走査回路４５，４７の各水平読出し回路と各垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5との間に設けられたサンプルホールド回路の構成は、図５と同様である。
【０１０６】
次に、このように構成された参考例の作用について図１０を参照して説明する。図１０は画素信号の読出し方法の一例を示している。
【０１０７】
先ず、垂直走査制御回路５４から図１０に示す垂直スタートパルスφＶST1を垂直走査回路５５に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶSTを垂直走査回路５５の第３行目のパルス転送部に与える。これにより、図１０に示すように、先ず行選択線φＶ3に“Ｈ”の行選択信号が発生する。これにより、第３行の各画素Ｐ3vの全てのスイッチＳＷ3v（ＳＷ3a〜ＳＷ3e）がオンとなって、第３行の各画素の読出し可能となる。この場合には、画素Ｐ3a〜Ｐ3eからの画素信号は、行選択を行うスイッチＳＷ3a〜ＳＷ3eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【０１０８】
ここで、水平走査制御回路６１は、図１０に示すサンプルホールド制御信号φSH1Aを発生する。このサンプルホールド制御信号φSH1Aは水平副走査回路４５の奇数列（第１，第３，第５列）の水平読出し回路に与えられる。これにより、垂直信号線ＶＳＩＧ1、ＶＳＩＧ3、ＶＳＩＧ5の各出力信号は、水平副走査回路４５の対応するサンプルスイッチＳＨ＿ＳＷ1a、ＳＨ＿ＳＷ1ｃ、ＳＨ＿ＳＷ1eを介して夫々ホールド容量Ｃ1a、Ｃ1c、Ｃ1eに保存される。
【０１０９】
一方、水平走査制御回路６２は、図１０に示すサンプルホールド制御信号φSH1Bを発生する。このサンプルホールド制御信号φSH1Bは水平副走査回路４５の偶数列（第２，第４列）の水平読出し回路に与えられる。これにより、垂直信号線ＶＳＩＧ2、ＶＳＩＧ4の各出力信号は、水平副走査回路４７の対応するサンプルスイッチＳＨ＿ＳＷ2b、ＳＨ＿ＳＷ2dを介して夫々ホールド容量Ｃ2b、Ｃ2dに保存される。
【０１１０】
次に、サンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ2eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃeとを切り離した後、水平走査制御回路６１及び水平走査制御回路６２から水平スタートパルスφＨＳＴを水平副走査回路４５，４７の１列目の水平読出し回路に供給する。これにより、水平副走査回路４５から出力としてホールド容量Ｃ1a、Ｃ1c、Ｃ1eに保存された画素信号Ｐ3a、Ｐ3c、Ｐ3eが順次出力され、水平副走査回路４７から出力２としてホールド容量Ｃ2b、Ｃ2dに保存された画素信号Ｐ3b、Ｐ3ｄ信号が順次出力される。
【０１１１】
次に、垂直走査制御回路５４から垂直スタートパルスφＶST2が垂直走査回路５５の第１行目のパルス転送部に供給される。これにより、行選択線φＶ1が選択され、画素Ｐ1a〜Ｐ1eからの信号が行選択スイッチＳＷ1a〜ＳＷ1eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【０１１２】
水平走査制御回路６１は、サンプルホールド制御信号φSH1A，φSH1Bによって、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の各出力信号を、水平副走査回路４５の対応するサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1eを介してホールド容量Ｃ1a〜Ｃ1eに保存させる。
【０１１３】
次に、水平走査制御回路６１は、サンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃ1eとを切り離すことで、画素Ｐ1a〜Ｐ1eの読出しを終了する。
【０１１４】
次に、垂直走査回路５５によって行選択線φＶ4が選択され、画素信号Ｐ4a〜Ｐ4eは行選択スイッチＳＷ4a〜ＳＷ4eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。ここで、水平走査制御回路６２は、サンプルホールド制御信号φSH2A，φSH2Bによって、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の各出力信号を、水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃa〜Ｃeに保存させる。
【０１１５】
次に、水平走査制御回路６２は、サンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ2a〜Ｃ2eとを切り離した後、水平走査制御回路６１及び水平走査制御回路６２から水平スタートパルスφＨＳＴを水平副走査回路４５，４７の１列目の水平読出し回路に供給する。これにより、水平副走査回路４５の出力１としてホールド容量Ｃ1a〜Ｃ1eに保存された画素信号Ｐ1a〜Ｐ1eが出力され、出力２としてホールド容量Ｃa〜Ｃeに保存された画素信号Ｐ4a〜Ｐ4ｄが順次出力される。
【０１１６】
以後、同様の動作によって、画素Ｐ2a〜Ｐ2e及びＰ5a〜Ｐ5eからの信号が読み出される。画素Ｐ1a〜Ｐ5eの読出しを終了した後、垂直走査制御回路５４から垂直リセットパルスφＶRSTを垂直走査回路５５に供給して、垂直走査回路５５の動作を停止させることで行選択を終了する。
【０１１７】
以上説明したように、本参考例においては、図５の実施の形態と同様の効果が得られると共に、水平副走査回路４５，４７に印加するサンプルホールド制御信号φＳＨ１Ａ，φＳＨ２Ｂを供給する列を水平走査制御回路６１及び水平走査制御回路６２によって個別に制御することにより、垂直方向の分割領域を非直線状とすることができる。これにより、境界部での各領域における特性のばらつきを視覚的に緩和した画像を得ることができる。
【０１１８】
なお、水平走査制御回路６１，６２を同一のものとし、サンプルホールド制御信号φSH1A＝サンプルホールド制御信号φSH2B、かつ、サンプルホールド制御信号φSH1B＝サンプルホールド制御信号φSH2Aとしても全く同一の効果が得られ、その場合には更に回路規模を縮小することが可能となる。
【０１１９】
図１１は本発明の第４の実施の形態に係る撮像素子を示す説明図である。本実施の形態は画素領域内の重複読み出しを行う重複画素の画素領域（重複画素領域）を可変にしたものである。
【０１２０】
第４の実施の形態における撮像素子は、画素領域７１と、主に垂直走査制御回路７２及び垂直走査回路７３によって構成される垂直駆動系と、主に水平走査制御回路８１，８２及び水平走査回路８３，８４によって構成される水平駆動系と主に水平読出し回路によって構成される出力系を備えている。
【０１２１】
画素領域７１は、図１の画素領域２１又は図５の画素領域５１と同一構成である。垂直走査制御回路７２は図１の垂直走査制御回路２４又は図５の垂直走査制御回路５４と同一構成である。垂直走査回路７３は図１の垂直走査回路２５と同一構成である。垂直走査回路７３内の垂直副走査回路７４，７５は、図１の垂直副走査回路２６，２７と同一構成である。水平走査制御回路８１，８２は図１の水平走査制御回路３１，３２又は図５の水平走査制御回路４１，４２と略同一構成である。水平走査回路８３，８４は、図１の水平走査回路３３，３４又は図５の水平走査回路４３，４４と同一構成である。水平走査回路８３，８４内の水平副走査回路８５乃至８８は、図１の水平副走査回路３５乃至３８又は図５の水平副走査回路４５乃至４８と同一構成である。
【０１２２】
本実施の形態においては、垂直走査制御回路７２は、垂直副走査回路７４，７５に供給する垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTの行の位置を可変である。また、水平走査制御回路８１，８２は、水平副走査回路８５乃至８８に供給する水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの列の位置を可変である。
【０１２３】
図１１の画素領域７１内の斜線部は重複読み出しを行う重複画素の画素領域（重複画素領域）を示している。また、垂直副走査回路７４，７５の斜線領域は、画素の読出しに用いられるパルス転送部を示し、斜線が重なった範囲が垂直方向の重複走査領域に対応する。また、水平副走査回路８５乃至８８の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示し、斜線が重なった範囲が水平方向の重複走査領域に対応する。
【０１２４】
垂直方向の重複走査領域は、垂直副走査回路７４，７５に供給する垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTによって決定される。また、同様に、水平方向の重複走査領域は、水平副走査回路８５乃至８８に供給する水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTによって決定されるようになっている。
【０１２５】
次に、このように構成された実施の形態の作用について説明する。
【０１２６】
本実施の形態においては、垂直走査制御回路７２は、垂直副走査回路７４，７５に供給する垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTの行の位置を変化させることができ、水平走査制御回路８１，８２は、水平副走査回路８５乃至８８に供給する水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの列の位置を変化させることができる。
【０１２７】
例えば、水平スタートパルスφＨＳＴを水平副走査回路８６，８８の２列目の水平読出し回路に与え、水平リセットパルスφＨRSTを水平副走査回路８５，８７の４列目の水平読出し回路に与えることによって、重複して読み出すことができる画素列を水平方向の３列分に広げることが可能である。
【０１２８】
このように、本実施の形態においては、垂直スタートパルスφＶST、垂直リセットパルスφＶRST、水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの与える位置を変化させることで、水平及び垂直方向の重複走査領域を１画素単位で調整することができる。
【０１２９】
このように本実施の形態においては、垂直駆動系及び水平駆動系が画素領域の全域に対応して構成されていることから、分割領域境界部の重複して読出す画素数を増減可能である。これにより、分割領域毎の特性ばらつきを効果的に緩和することが可能になり、例えば、シーンや撮影状態に応じてフレーム単位で重複画素数を制御することでダイナミックな補正が可能である。従って、カメラ等のモードに応じて適宜この制御を行うことで、多様なフレームレートでの撮影が効果的な特殊撮影用途のカメラを構成する場合等において、フレームレートを所定の範囲で可変することも可能となる。
【０１３０】
図１２は本発明の第５の実施の形態に係る撮像素子を示す説明図である。本実施の形態は画素領域内の任意の数の分割領域からの画像読出しを可能にするものである。図１２において図１１と同一の構成要素には同一符号を付して説明を省略する。
【０１３１】
本実施の形態は垂直走査制御回路７２及び水平走査制御回路８１，８２に夫々代えて垂直走査制御回路９０及び水平走査制御回路９１，９２を採用した点が第４の実施の形態と異なる。
【０１３２】
垂直走査制御回路９０は、垂直副走査回路７４，７５の任意の行数のパルス転送部に垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTを供給し、水平走査制御回路９１，９２は、水平副走査回路８５乃至８８の任意の列数の水平読出し回路に水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTを供給する。
【０１３３】
このように構成された実施の形態においては、垂直副走査回路７４，７５に供給される垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTの行の位置及び水平副走査回路８５乃至８８に供給される水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの列の位置に応じて、画素領域７１の分割領域が決定される。そして、垂直スタートパルスφＶST及び垂直リセットパルスφＶRST並びに水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTを供給する数を任意に設定することができ、分割領域数を自由に設定可能である。
【０１３４】
このように本実施の形態においては、垂直副走査回路７４，７５を同一構成にして画素領域７１の垂直方向の全域に対応させ、水平副走査回路８５乃至８８を同一構成にして画素領域７１の水平方向の全域に対応させたことから、水平及び垂直スタートパルス並びに水平及び垂直リセットパルスの供給方法を適宜設定することによって、簡単に分割領域数を適宜変化させることができる。
【０１３５】
これにより、例えばデジタルスチルカメラ等のように静止画を扱うカメラにおいては、必ずしも高フレームレートが必要でない場合もあり、このようなときに撮影状況やカメラ自体の用途に応じて分割領域数を減らすことで特性ばらつきの発生する領域数を減らし、より高画質な画像を得ることが可能になる。また、不要な回路の動作を停止させることで消費電力を削減することも可能となる。
【０１３６】
また、例えば、高フレームレートでの画像出力が不要である場合等には、必ずしも全ての垂直副走査回路、水平副走査回路を使用する必要はない。図１３はこの場合の一例を示しており、２つの水平副走査回路８５，８７のみを使用した例を示している。
【０１３７】
図１３は垂直方向に２分割で水平方向には１分割（分割無し）（以下、２×１分割という）で画素領域７１を分割した場合の読出しを示している。図１３中、画素領域７１内の斜線部は重複読み出しを行う重複画素領域を示している。また、垂直副走査回路７４，７５の斜線領域は、画素の読出しに用いられるパルス転送部を示し、斜線が重なった範囲が垂直方向の重複走査領域に対応する。また、水平副走査回路８５，８７の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示している。図１３の斜線部に示すように、水平副走査回路８６，８８は読出しに使用されていない。
【０１３８】
例えば、水平走査制御回路９１，９２が水平スタートパルスφＨＳＴを水平副走査回路８５，８７のみに供給することによって、図１３の斜線部に示す読出しが可能となる。
【０１３９】
図１３の例を採用すると、２×２分割読出し時に比べて、水平方向の分割領域を半分に削減しており、２系統の水平副走査回路８６，８８の動作を完全に停止させることができる。
【０１４０】
図１４は垂直方向に１×２分割で画素領域７１を分割した場合の読出しを示している。図１４中、画素領域７１内の斜線部は重複読み出しを行う重複画素領域を示している。また、垂直副走査回路７４の斜線領域は、画素の読出しに用いられるパルス転送部を示している。また、水平副走査回路８５乃至８８の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示しており、斜線が重なった範囲が水平方向の重複走査領域に対応する。図１４の斜線部に示すように、垂直副走査回路７５は読出しに使用されていない。
【０１４１】
例えば、垂直走査制御回路９０が垂直スタートパルスφＶSTを垂直副走査回路７４のみに供給することによって、図１４の斜線部に示す読出しが可能となる。
【０１４２】
図１４の例を採用すると、２×２分割読出し時に比べて、垂直方向の分割領域を半分に削減しており、垂直副走査回路７５の動作を完全に停止させることができる。
【０１４３】
図１５は垂直方向に１×１分割、即ち、画素領域７１を分割しない場合の読出しを示している。図１５中、垂直副走査回路７４の斜線領域は、画素の読出しに用いられるパルス転送部を示し、水平副走査回路８５の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示している。図１５の斜線部に示すように、垂直副走査回路７５及び水平副走査回路８６〜８８は読出しに使用されていない。
【０１４４】
例えば、水平走査制御回路９１が水平スタートパルスφＨＳＴを水平副走査回路８５のみに供給し、垂直走査制御回路９０が垂直スタートパルスφＶSTを垂直副走査回路７４のみに供給することによって、図１５の斜線部に示す読出しが可能となる。
【０１４５】
図１５の例を採用すると、２×２分割読出し時に比べて、垂直・水平方向の分割領域を半分に削減しており、垂直副走査回路７５及び水平副走査回路８６〜８８の動作を完全に停止させることができる。
【０１４６】
図１３乃至図１５の例においても、図１２の実施の形態と同様の効果を得ることができる。
【０１４７】
図１６は本発明の第３の参考例に係る撮像素子を示す説明図である。
【０１４８】
一般的に、画素領域には、例えば両端部等に黒レベル調整用のオプティカルブラック画素が配置されている。ここで、上記各参考例によって得られる各分割領域の画素信号は異なる出力系を介して出力されることから、各出力系の出力を用いて黒レベル調整を行う場合には、用いるオプティカルブラック画素の画素を考慮しないと、分割領域毎に黒レベル調整が変化して、画質が劣化してしまう。
【０１４９】
そこで、本参考例は、各分割領域の画素信号を出力する各出力系から共通のオプティカルブラック画素の画素信号を得ることを可能にしたものである。なお、図１６においては、説明を簡略化するために、画素領域の一部、垂直駆動系の一部、水平駆動系及び出力系のみを示している。図１６では水平駆動系として２系統の水平副走査回路を有する１つの水平走査回路のみを示したが、水平駆動系として図３と同様に２系統の水平走査回路を備えたものに適用してもよいことは明らかである。
【０１５０】
第３の参考例における撮像素子は、画素領域１０２と、図示しない垂直走査制御回路及び垂直走査回路１０７によって構成される垂直駆動系と、主に水平走査制御回路１０１及び水平走査回路１０３によって構成される水平駆動系と主に水平読出し回路によって構成される出力系を備えている。
【０１５１】
画素領域１０２は、図３の画素領域２１と同様の構成である。画素領域１０２には、マトリクス状に配置された画素Ｐuvが構成されている。図１６は水平方向の画素数が５である例を示している。図１６の画素Ｐ1，Ｐ2，…は、いずれも図３の光電変換素子Ｐuv及びスイッチＳＷuv_1，ＳＷuv2を含む構成であり、各画素同士の構成は相互に同一である。また、画素領域１０２内の垂直信号線及び行選択線の構成も画素間で同一である。なお、画素領域として図５に示すものを採用してもよい。
【０１５２】
図１６では、画素領域１０２が水平方向には２分割され分割領域１，２を有する例を示している。画素領域１０２の分割領域１の外側の領域には２つのオプティカルブラック画素ＦＯＢ１，ＦＯＢ２を含むＯＢ領域Ｏ1が設けられ、画素領域１０２の分割領域２の外側の領域には２つのオプティカルブラック画素ＲＯＢ１，ＲＯＢ２を含むＯＢ領域Ｏ2が設けられている。中央の画素Ｐ3は分割領域１，２の双方に含まれる重複画素である。なお、ＯＢ画素は２つに限らず、任意の個数であってもよい。
【０１５３】
垂直走査回路１０７は図３の垂直副走査回路２６と同様の構成である。水平走査制御回路１０１は図３の水平走査制御回路４１と同様の構成である。水平走査回路１０３は、図３の水平走査回路４３と同様の構成である。水平走査回路１０３内の水平副走査回路１０５，１０６は、図３の水平副走査回路４５，４６と同様の構成である。
【０１５４】
水平副走査回路１０５，１０６は相互に略同様の構成であり、画素領域１０２の各列に対応した水平読出し回路を有している。水平副走査回路１０５の第ｉ列（図１６ではＯＢ領域ＯＢ 1，ＯＢ2を含んで１≦ｉ≦９）の水平読出し回路は、シフトレジスタユニットＳＲia及びこのシフトレジスタユニットＳＲiaの端子からの信号によってオン，オフ制御されるスイッチＳＷ＿Ｓiaによって構成されている。また、水平副走査回路１０６の第ｉ列の水平読出し回路は、シフトレジスタユニットＳＲib及びこのシフトレジスタユニットＳＲibの端子からの信号によってオン，オフ制御されるスイッチＳＷ＿Ｓibによって構成されている。
【０１５５】
各水平読出し回路と垂直信号線との間にはサンプルホールド回路が設けられている。サンプルホールド回路は、サンプルスイッチ及びホールド容量によって構成される。即ち、水平副走査回路１０５の第ｉ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃiaが設けられ、対応する列の垂直信号線との間にサンプルスイッチＳＷ＿Ｃiaが設けられている。同様に、水平副走査回路１０６の第ｉ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃibが設けられ、対応する列の垂直信号線との間にサンプルスイッチＳＷ＿Ｃibが設けられている。
【０１５６】
これらの構成は図３の水平副走査回路４５，４６と同様である。
【０１５７】
水平走査制御回路１０１は、水平副走査回路１０５，１０６に画素信号のサンプルホールドを指示するためのサンプルホールド制御信号φＳＷ、水平スタートパルスφＨＳＴ，φＨＳＴ1，φＨＳＴ2、水平リセットパルスφＲＳＴ1，φＲＳＴ2、コントロールクロックφＣＯＮＴ1，φＣＯＮＴ2を供給する。
【０１５８】
本参考例においては、水平副走査回路１０５のシフトレジスタユニットＳＲ４ａ，ＳＲ５ａ相互間に転送制御スイッチＳＷ４ａが設けられ、水平副走査回路１０６のシフトレジスタユニットＳＲ７ｂ，ＳＲｎ−１ｂ相互間に転送制御スイッチＳＷ７ｂが設けられている。これらの転送制御スイッチＳＷ４ａ，ＳＷ７ｂは夫々コントロールクロックφＣＯＮＴ１，φＣＯＮＴ２によってオン，オフ制御されて、シフトレジスタユニットの動作を停止させることができるようになっている。転送制御スイッチＳＷ４ａ，ＳＷ７ｂは、ＯＢ領域Ｏ２からのオプティカルブラック画素信号（以下、ＯＢ画素信号ともいう）を読み出す開始位置を制御するためのものである。
【０１５９】
次に、このように構成された参考例の作用について図１７を参照して説明する。図１７は画素信号の読出し方法の一例を示している。本参考例においても、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。図１７は出力期間を示している。
【０１６０】
垂直走査回路１０７は画素領域１０２の１行目の行選択線に“Ｈ”の行選択信号を出力する。これにより、第１行のオプティカルブラック画素を含む全画素の画素信号が対応する垂直信号線に供給される。
【０１６１】
読出し期間において、水平走査制御回路１０１からのサンプルホールド制御信号φＳＷにより水平副走査回路１０５，１０６の各サンプルスイッチはオンになる。これにより、１行目の各画素信号は、対応する列の垂直信号線から水平副走査回路１０５，１０６のサンプルスイッチＳＷ＿Ｃia，ＳＷ＿Ｃiaを介してホールド容量Ｃia〜Ｃibに保存される。こうして、垂直走査回路１０７によって選択された第１行の全画素の画素信号が、水平走査回路１０５，１０６中のサンプルホールド回路に保持される。
【０１６２】
ここで、水平副走査回路１０５にリセットパルスφＲＳＴ1を、水平副走査回路１０６にリセットパルスφＲＳＴ2を夫々供給して、シフトレジスタユニット内のノードをリセットする。次に、１列目のシフトレジスタユニットＳＲ1a，ＳＲ1bにスタートパルスφＨＳＴを供給する。これにより、各水平読出し回路内のホールド容量Ｃ1a、Ｃ2a及びＣ1b、Ｃ2bに対応した画素信号ＦＯＢ1、ＦＯＢ2がＳＷ＿Ｓ1a、ＳＷ＿Ｓ2a及びＳＷ＿Ｓ1b，ＳＷ＿Ｓ2bのスイッチを介して出力１、出力２として出力される。
【０１６３】
水平副走査回路１０５においては、ＯＢ画素信号を出力した後、再度リセットパルスφＲＳＴ1を与えシフトレジスタユニット内のノードをリセットする。次に、コントロールクロックφＣＯＮＴ1により、スイッチＳＷ4aをオフにし、分割領域２からＯＢ領域Ｏ2までの列に対応するシフトレジスタユニットの走査を行うためのスタートパルスφＨＳＴ1を、水平副走査回路１０５内のシフトレジスタユニットの当該位置、即ちスイッチＳＷ4aとシフトレジスタユニットＳＲ5a間に入力する。
【０１６４】
これにより、分割領域２の読出し開始位置より、スタートパルスにより生じた選択パルスが順次転送されることになり、ホールド容量Ｃ5a、Ｃ6a、Ｃ7aに蓄積されている分割領域２に対応した画素信号Ｐ3，Ｐ4，Ｐ5がスイッチＳＷ＿Ｓ5a，ＳＷ＿Ｓ6a，ＳＷ＿Ｓ7aを介して出力１として出力される。後段のＯＢ領域Ｏ2においても、このまま順次走査していくことにより、ホールド容量Ｃn-1a及びＣｎaに蓄積されている後段のＯＢ画素信号ＲＯＢ1，ＲＯＢ2がスイッチＳＷ＿Ｓn-1a及びＳＷ＿Ｓnaを介して読み出されて走査が終了する。
【０１６５】
一方、水平副走査回路１０６に入力されたスタートパルスφＨＳＴにより、ＯＢ画素信号ＦＯＢ1，ＦＯＢ2がスイッチＳＷ＿Ｓ1a、ＳＷ＿Ｓ2a及びＳＷ＿Ｓ1b,ＳＷ＿Ｓ2bを介して出力される。更に、選択パルスは順次シフトレジスタユニット内を転送され、分割領域１に存在する画素信号Ｐ1，Ｐ2，Ｐ3がホールド容量Ｃ3b、Ｃ4b、Ｃ5bからスイッチＳＷ＿Ｓ3b，ＳＷ＿Ｓ4b，ＳＷ＿Ｓ5bを介して出力される。
【０１６６】
分割領域１を走査した後、水平副走査回路１０６にリセットパルスφＲＳＴ2を与え、シフトレジスタ内のノードをリセットする。次に、コントロールクロックφＣＯＮＴ2により、スイッチＳＷ7bをオフにして、ＯＢ領域Ｏ2に対応するシフトレジスタユニットの走査を行うためのスタートパルスφＨＳＴ2を、水平副走査回路１０６内のシフトレジスタユニットの当該位置、即ちスイッチＳＷ7bとシフトレジスタユニットＳＲ＿Ｓn-1b間に供給する。これにより、ホールド容量Ｃn-1b及びＣnbに蓄積されているＯＢ領域Ｏ2のＯＢ画素信号ＲＯＢ1、ＲＯＢ2がスイッチＳＷＳn-1b及びＳＷ＿Ｓnｂを介して読み出されて、走査が終了する。
【０１６７】
このように、本参考例においては、読出し分割領域の各々に対して、同一のＯＢ画素領域の出力を得ることが可能となる。ＯＢ画素は、映像信号の黒レベルを規定するために遮光された画素であり、固体撮像素子上の非受光部で特性上問題の無い場所であれば、基本的にどこに配置されていても構わない。従って、画素部を複数領域に分割して読み出す撮像素子において、同一のＯＢ画素を異なる各分割領域毎の読出し回路で読み出せるようにすることで、後段の回路で黒レベル側の読出し回路特性ばらつきをリアルタイムにモニタしながら補正することが可能になる。
【０１６８】
なお、各出力系相互間で同一のオプティカルブラック画素を読み出せればよく、必ずしも全てのオプティカルブラック画素を読出す必要はない。
【０１６９】
図１８は本発明の第４の参考例に係る撮像素子を示す説明図である。図１８において図１６と同一の構成要素には同一符号を付して説明を省略する。
【０１７０】
第３の参考例においては、画素信号の読出しが行われない空き時間が生じる。本参考例は読出す画素信号を指定するためのパルスを転送することによって、空き時間が生じることを防止するようにしたものである。
【０１７１】
本参考例は転送制御スイッチＳＷ２ａ，ＳＷ５ｂ及び転送ユニット１１１，１１２を付加した点が図１６の参考例と異なる。水平副走査回路１０５のシフトレジスタユニットＳＲ２ａ，ＳＲ３ａ相互間に転送制御スイッチＳＷ２ａが設けられ、水平副走査回路１０６のシフトレジスタユニットＳＲ５ｂ，ＳＲ６ｂ相互間に転送制御スイッチＳＷ５ｂが設けられている。これらの転送制御スイッチＳＷ２ａ，ＳＷ４ａ，ＳＷ５ｂ，ＳＷ７ｂはコントロールクロックφＣＯＮＴ３によってオン，オフ制御されるようになっている。
【０１７２】
転送ユニット１１１はシフトレジスタユニットＳＲ2aの出力パルスを転送してシフトレジスタユニットＳＲ5aに供給し、転送ユニット１１２はシフトレジスタユニットＳＲ5bの出力パルスを転送してシフトレジスタユニットＳＲn-1bに供給するようになっている。
【０１７３】
転送ユニット１１１，１１２は、読出さない列に対応するシフトレジスタユニットを間引くためのものである。なお、転送ユニット１１１，１１２としては、単なる金属配線によって構成して当該シフトレジスタユニットを接続するだけでもよいし、クロックで制御できるバッファ機能を備えたものでもよい。ただし、転送ユニット１１１，１１２によって転送されるパルスの遅延時間はできるだけ小さく抑えた方がよい。
【０１７４】
次に、このように構成された参考例の作用について図１９を参照して説明する。図１９は画素信号の読出し方法の一例を示している。本参考例においても、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。図１９は出力期間の信号を示している。
【０１７５】
垂直走査回路１０７は画素領域１０２の１行目の行選択線に“Ｈ”の行選択信号を出力する。これにより、第１行のオプティカルブラック画素を含む全画素の画素信号が対応する垂直信号線に供給される。
【０１７６】
読出し期間において、水平走査制御回路１０１からのサンプルホールド制御信号φＳＷにより水平副走査回路１０５，１０６の各サンプルスイッチはオンになる。これにより、１行目の各画素信号は、対応する列の垂直信号線から水平副走査回路１０５，１０６のサンプルスイッチＳＷ＿Ｃia，ＳＷ＿Ｃiaを介してホールド容量Ｃia〜Ｃibに保存される。こうして、垂直走査回路１０７によって選択された第１行の全画素の画素信号が、水平走査回路１０５，１０６中のサンプルホールド回路に保持される。
【０１７７】
ここで、水平副走査回路１０５，１０６にリセットパルスφＲＳＴを供給して、シフトレジスタユニット内のノードをリセットする。次に、水平副走査回路１０５においては、コントロールクロックφＣＯＮＴ3を入力することで、スイッチＳＷ2a，ＳＷ4aをオフにして、シフトレジスタユニットＳＲ2a、転送ユニット１１１及びシフトレジスタユニットＳＲ5aのクロックの転送系を構成する。同様にして、水平副走査回路１０６においても、コントロールクロックφＣＯＮＴ3を入力して、スイッチＳＷ5b、ＳＷ7bをオフにし、シフトレジスタユニットＳＲ5b、転送ユニット１１２及びシフトレジスタユニットＳＲn-1bのクロック転送系を構成する。
【０１７８】
次に、初段のシフトレジスタユニットＳＲ1a，ＳＲ1bにスタートパルスφＨＳＴを供給する。これにより、各水平読出し回路内のホールド容量Ｃ1a、Ｃ2a及びホールド容量Ｃ1b、Ｃ2bに保持されているＯＢ画素信号ＦＯＢ1、ＦＯＢ2がスイッチＳＷ＿Ｓ1a，ＳＷ＿Ｓ2a及びスイッチＳＷ＿Ｓ1b，ＳＷ＿Ｓ2bを介して出力１，２として出力される。
【０１７９】
ここで、水平副走査回路１０５においては、スイッチＳＷ2aがオフになっているので、スタートパルスφＨＳＴはシフトレジスタユニットＳＲ3aには伝わらず、転送ユニット１１１を介してシフトレジスタユニットＳＲ５aの入力端に供給される。即ち、分割領域１については、シフトレジスタユニットＳＲ3a，ＳＲ4aに対応する画素Ｐ1，Ｐ２の画素信号が蓄積されているホールド容量Ｃ3a，Ｃ4aからは、スイッチＳＷ＿Ｓ3a，ＳＷ＿Ｓ4aを介した読出しがスキップされることになる。
【０１８０】
次に、スタートパルスφＨＳＴがシフトレジスタユニットＳＲ5a，ＳＲ6a，ＳＲ7aに順次転送される。これにより、ホールド容量Ｃ5a，Ｃ6a，Ｃ7aに蓄積されている分割領域２の画素信号Ｐ3，Ｐ4，Ｐ5がスイッチＳＷ＿Ｓ5a，ＳＷ＿Ｓ6a，ＳＷ＿Ｓ7aを介して出力１として出力される。後段のＯＢ領域Ｏ2においても、このまま順次走査されることによって、ホールド容量Ｃn-1a及びＣｎaに蓄積されているＯＢ画素信号ＲＯＢ1，ＲＯＢ2がスイッチＳＷ＿Ｓn-1a及びＳＷ＿Ｓnaを介して読み出されて走査が終了する。
【０１８１】
水平副走査回路１０６の水平読出し回路においても同様の動作が行われる。即ち、スタートパルスφＨＳＴによって、ＯＢ画素信号ＦＯＢ1，ＦＯＢ2がホールド容量Ｃ1b、Ｃ2bからスイッチＳＷ＿Ｓ1b、ＳＷ＿Ｓ2bを介して読み出される。更に、シフトレジスタユニットＳＲ3b，ＳＲ4b，ＳＲ5b内をスタートパルスが転送され、分割領域１の画素信号Ｐ1，Ｐ2，Ｐ3を保持しているホールド容量Ｃ3b，Ｃ4b，Ｃ5bからスイッチＳＷ＿Ｓ3b，ＳＷ＿Ｓ4b，ＳＷ＿Ｓ5bを介して出力される。
【０１８２】
ここで、スイッチＳＷ2a，ＳＷ5bがオフになっていることから、スタートパルスφＨＳＴはシフトレジスタユニットＳＲ6bには伝わらず、転送ユニット１１２を介してシフトレジスタユニットＳＲ7bの入力端に供給される。即ち、分割領域２については、シフトレジスタユニットＳＲ6b、ＳＲ7bに対応する画素Ｐ4，Ｐ5の画素信号が蓄積されているホールド容量Ｃ6b、Ｃ7bからの、スイッチＳＷ＿Ｓ6b，ＳＷ＿Ｓ7bを介した読出しがスキップされることになる。
【０１８３】
次に、スタートパルスφＨＳＴは、シフトレジスタユニットＳＲn-1b，ＳＲnbに転送される。これにより、ＯＢ領域Ｏ2の読出し開始位置より、順次選択パルスが転送されることになり、ホールド容量Ｃn-1b，Ｃnbに蓄積されているＯＢ画素信号ＲＯＢ1，ＲＯＢ2がスイッチＳＷ＿Ｓn-1b、ＳＷ＿Ｓnbを介して出力２として出力される。これによって走査が終了する。
【０１８４】
このように、分割領域１の画素信号を出力する出力系と分割領域２の画素信号を出力する出力系のいずれからも、同一のＯＢ画素信号ＦＯＢ1，ＦＯＢ2，ＲＯＢ1，ＲＯＢ2を含む出力が得られる。
【０１８５】
このように本参考例においては、画素部を複数領域に分割して読み出す撮像素子において、同一のＯＢ画素を異なる各分割領域毎の読出し回路で読み出せるようにすることで、後段の回路で黒レベル側の読出し回路特性ばらつきをリアルタイムにモニタしながら補正することが可能になると共に、読出しの空き時間を無くすことができる。
【０１８６】
【発明の効果】
以上説明したように本発明によれば、撮像素子内の構造の均一性を確保することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る撮像素子を示す説明図。
【図２】各画素からの読出しを説明するためのタイミングチャート。
【図３】第２の実施の形態の固体撮像素子を示す説明図。
【図４】図３の固体撮像素子の動作を説明するためのタイミングチャート。
【図５】第３の実施の形態の固体撮像素子を示す説明図。
【図６】図５の固体撮像素子の動作を説明するためのタイミングチャート。
【図７】第１の参考例の固体撮像素子を示す説明図。
【図８】図７の固体撮像素子の動作を説明するためのタイミングチャート。
【図９】第２の参考例の固体撮像素子を示す説明図。
【図１０】図９の固体撮像素子の動作を説明するためのタイミングチャート。
【図１１】本発明の第４の実施の形態に係る撮像素子を示す説明図。
【図１２】本発明の第５の実施の形態に係る撮像素子を示す説明図。
【図１３】本発明の第５の実施の形態の他の例を示す説明図。
【図１４】本発明の第５の実施の形態の他の例を示す説明図。
【図１５】本発明の第５の実施の形態の他の例を示す説明図。
【図１６】本発明の第３の参考例に係る撮像素子を示す説明図。
【図１７】第３の参考例の作用を説明するためのタイミングチャート。
【図１８】本発明の第４の参考例に係る撮像素子を示す説明図。
【図１９】第４の参考例の作用を説明するためのタイミングチャート。
【図２０】一般的なＭＯＳ型固体撮像素子における多チャンネル出力方式の構成を示す説明図。
【図２１】複数の映像信号出力を処理する撮像装置の構成例を示す回路図。
【図２２】特許文献１における撮像素子を示す説明図。
【発明の属する技術分野】
本発明は、構造を均一化した多チャンネル出力方式の撮像素子に関する。
【０００２】
【従来の技術】
従来、数百万個の画素を有する撮像素子から高フレームレートで映像信号を得るための一般的手法として、単一の撮像素子から同時並列に複数の映像信号出力を得る多チャンネル出力方式（多線出力方式）が採用されることがある。
【０００３】
図２０は一般的なＭＯＳ型固体撮像素子における多チャンネル出力方式の構成を示す説明図である。図２０は画素数がｎ×ｎ画素の固体撮像素子を示している。
【０００４】
マトリクス状に配置された画素Ｐ11〜Ｐnnは、４つの分割領域に分割されている。分割領域１は画素Ｐ11からＰaaまでの領域を有し、分割領域２は画素Ｐ1bからＰanまでの領域を有し、分割領域３は画素Ｐb1からＰnaまでの領域を有し、分割領域４は画素ＰbbからＰnnまでの領域を有する。
【０００５】
１乃至ａ行の画素は垂直走査回路５によって駆動され、ｂ乃至ｎ行の画素は垂直走査回路６によって駆動される。また、１乃至ａ列の画素は水平読出し回路１，３によって読出され、ｂ乃至ｎ列の画素は水平読出し回路２，４によって読出される。
【０００６】
即ち、分割領域１の画素Ｐ11〜Ｐaaは水平読出し回路（水平走査回路ともいう）１及び垂直走査回路５によって、分割領域２の画素Ｐ1b〜Ｐanは水平読出し回路２及び垂直走査回路５によって、分割領域３の画素Ｐb1〜Ｐnaまでは水平読出し回路３及び垂直走査回路６によって、分割領域４の画素Ｐbb〜Ｐnnは水平読出し回路４及び垂直走査回路６によって各分割領域内に配置された各画素から信号出力が得られるようになっている。
【０００７】
図２１はこのようにして得られた複数の映像信号出力を処理する撮像装置の構成例である。水平読出し回路１乃至４からの信号は夫々信号処理部７乃至１０に与えられる。信号処理部７乃至１０は相互に同一構成であり、増幅器及びＡＤ変換器によって構成されている。信号処理部７乃至１０は、夫々入力された信号を増幅器によって増幅し、ＡＤ変換器によってディジタル信号に変換した後画像メモリ１１に供給するようになっている。画像メモリ１１は、信号処理部７乃至１０からの信号を記憶保持して、後段の図示しない映像信号処理部に供給するようになっている。画像メモリ１１によって、各分割領域１乃至４の各画素の信号に基づいて１枚の画像が合成されるようになっている。
【０００８】
ところで、このように構成された装置においては、各分割領域毎の映像信号がそれぞれ別々の走査回路及び映像信号処理部からなる信号処理系を経由することから、各信号処理系の電気的特性の相違によって信号レベルにばらつきが生じる。従って、最終的に合成された１枚の画像の品質が劣化してしまう。
【０００９】
そこで、特開２０００−２０９５０３号公報（特許文献１）においては、この問題を解決する提案が開示されている。
【００１０】
図２２は特許文献１における撮像素子を示す説明図である。図２２の撮像素子は、一般的なＭＯＳ型固体撮像素子を示している。
【００１１】
図２２の撮像素子の画素配列は図２０と同様である。図２０の撮像素子においては各画素はいずれかの分割領域に含まれているが、各分割領域は相互に共通の画素を含んでいない。これに対し、図２２の装置は左右に隣接する各分割領域同士が相互に共通の画素を含んでいる。即ち、図２２の例では、分割領域１は画素Ｐ11〜Ｐbbによって構成され、分割領域２は画素Ｐ1a〜Ｐbnによって構成され、分割領域３は画素Ｐa1〜Ｐnbによって構成され、分割領域４は画素Ｐaa〜Ｐnnによって構成される。
【００１２】
分割領域１乃至４の各画素は夫々水平読出し回路１５乃至１８によって読出されるようになっており、画素Ｐaa，Ｐabについては水平読出し回路１５，１６の両方から信号が出力され、画素Ｐba，Ｐbbについては、水平読出し回路１７，１８の両方から信号が出力される。例えば、これらの重複読出しされる画素について、読出した信号を平均化することによって、各分割領域の境界部における各読出し回路の特性ばらつきを平均化し画像の劣化を軽減することが可能となる。
【００１３】
【特許文献１】
特開２０００−２０９５０３号公報
【００１４】
【発明が解決しようとする課題】
このように、多チャンネル出力方式の従来の撮像素子においては、分割領域の境界部分の画素については各信号処理系において重複読出し、例えば平均化することによって分割領域の境界部における画像の劣化を軽減するようになっている。
【００１５】
しかしながら、重複読出しする画素については、複数の走査回路によって駆動され複数の信号処理系に信号を伝送する必要から、配線及びスイッチ等の構造が重複読出ししない他の画素と異なる構造に形成する必要があり、画素構造が複雑化すると共に、特性差が生じてしまうという問題点があった。この特性差によって、結果的に取得する画像が劣化してしまう。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、撮像素子内の構造の均一性を確保することができる撮像素子を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の請求項１に係る撮像素子は、光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、前記複数の画素すべてに接続し、前記マトリクスの水平方向に配列した画素が光電変換した電気信号を水平方向に走査する水平走査手段と、前記複数の画素すべてに接続し、前記マトリクスの垂直方向に配列した画素が光電変換した電気信号を垂直方向に走査する垂直走査手段とを有し、前記画素領域部は水平方向および／または垂直方向に複数の分割領域に分割され、且つ、隣接する各分割領域は相互に共通の画素を含んでおり、さらに、前記水平走査手段は、前記画素領域部が水平方向に分割された場合には、前記複数の画素すべてに接続した複数の水平副走査回路により構成されると共に、前記垂直走査手段は、前記画素領域部が垂直方向に分割された場合には、前記複数の画素すべてに接続した複数の垂直副走査回路により構成され、前記複数の水平副走査回路および／または複数の垂直副走査回路は、前記分割領域のそれぞれから前記電気信号を読み出すことを特徴とするものである。
【００１８】
第１の走査回路或は第２の走査回路の少なくとも一方の走査回路が、選択する画素への信号線を全て共有して且つ、各々、映像信号を出力するので、素子内の配線パタン及び配置する回路等に均一性を持たせることができる。これにより、どの領域からも一様な特性の映像信号出力を得る。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る撮像素子を示す説明図である。
【００２０】
図１の固体撮像素子は画素領域２１、垂直駆動系２２及び水平駆動系（出力系を含む）２３によって構成されている。垂直駆動系２２は垂直走査制御回路２４及び垂直走査回路２５によって構成されている。水平駆動系２３は２つの水平走査制御回路３１，３２及び２つの水平走査回路３３，３４によって構成されており、４チャンネルの出力系を有している。
【００２１】
画素領域２１にはマトリクス状に配置された画素Ｐ1a〜Ｐ5eが構成されている。各画素Ｐuv（図１では１≦ｕ≦５，ａ≦ｖ≦ｅ）は夫々光電変換素子Ｐuv及びスイッチＳＷuv_1，ＳＷuv_2を有している。光電変換素子Ｐuvは入射光に対応した信号を蓄積する。光電変換素子Ｐuvに蓄積された信号は夫々画素内のスイッチＳＷuv_1，ＳＷuv_2を介して出力されるようになっている。なお、図１では説明を簡略化するために、実際と異なる少ない画素数（５×５）の画素領域を示している。画素領域２１は垂直方向に２分割、水平方向に２分割の４つの分割領域１乃至４に分割されている。なお、分割数は適宜設定可能である。
【００２２】
本実施の形態においては上下左右に隣接する各分割領域は相互に共通の画素を含んでいる。即ち、分割領域１は画素Ｐ1a〜Ｐ3cを含み、分割領域２は画素Ｐ1c〜Ｐ3eを含み、分割領域３は画素Ｐ3a〜Ｐ5cを含み、分割領域４は画素Ｐ3c〜Ｐ5eを含んでおり、梨地模様で囲った画素は複数の分割領域に含まれる重複画素である。
【００２３】
本実施の形態においては、同一行の各画素は夫々各２本ずつの共通の行選択線φＶu1，φＶu2に接続される。そして、これらの行選択線φＶu1，φＶu2は、第ｕ（図１では１≦ｕ≦５）行の２つのスイッチＳＷuv_1，ＳＷuv_2に行選択信号を供給するようになっている。各画素の２つのスイッチＳＷuv_1，ＳＷuv_2は、夫々行選択線φＶu1，φＶu2によって伝送された行選択信号によってオン，オフ制御される。
【００２４】
行選択線φＶu1には垂直副走査回路２６によって行選択信号が供給され、行選択線φＶu2には垂直副走査回路２７によって行選択信号が供給される。本実施の形態においては、垂直副走査回路２６，２７は相互に同一構成であり、画素領域の各行に対応したパルス転送部び出力端を有している。垂直副走査回路２６の各出力端は夫々行選択線φＶu1に接続され、垂直副走査回路２７の各出力端は夫々行選択線φＶu2に接続される。垂直走査制御回路２４は垂直副走査回路２６，２７に垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTを供給して、行選択信号を各行の行選択線φＶu1，φＶu2に選択的に供給させるようになっている。
【００２５】
即ち、垂直走査回路２５内の各垂直副走査回路２６，２７は、垂直スタートパルスφＶSTが所定行のパルス転送部に与えられ、図示しない所定のクロックタイミングで次行のパルス転送部に順次パルスを転送して、行選択信号として各行に対応する出力端から出力する。そして、各垂直副走査回路２６，２７は、垂直リセットパルスφＶRSTが所定行のパルス転送部に供給されて、垂直リセットパルスφＶRSTのタイミングで行選択信号をリセットする。
【００２６】
一方、本実施の形態においては、同一列の各画素は夫々各２本ずつの共通の垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2v（この場合には１≦ｖ≦５）に接続されるようになっている。即ち、第ｖ列の各画素の光電変化素子は、２つのスイッチＳＷuv_1，ＳＷuv_2を夫々介して垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2vに接続されるようになっている。各スイッチＳＷuv_1，ＳＷuv_2は、オンとなることによって、各画素に蓄積された信号を接続された垂直信号線に伝送するようになっている。
【００２７】
本実施の形態においては、水平走査回路３３，３４内の水平副走査回路３５乃至３８は相互に同一構成であり、画素領域の各列に応じた水平読出し回路及び入力端を有している。水平副走査回路３５，３６の各入力端は夫々垂直信号線ＶＳＩＧ1vに接続され、水平副走査回路３７，３８の各入力端は夫々垂直信号線ＶＳＩＧ2vに接続される。水平走査制御回路３１，３２は夫々水平副走査回路３５，３６又は３７，３８に水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTを供給して、垂直信号線を介した画素信号の読出しを制御する。
【００２８】
各水平副走査回路３５乃至３８は、水平スタートパルスφＨＳＴが所定列の水平読出し回路に与えられ、図示しない所定のクロックタイミングで次段の水平読出し回路に順次パルスを転送する。各水平読出し回路は転送されるパルスに基づくクロック期間に各列に対応する入力端に接続された垂直信号線を介して信号を取込み、水平副走査回路３５乃至３８の各出力端から出力１乃至４として出力する。そして、各水平副走査回路３５乃至３８は、水平リセットパルスφＨRSTが所定列の水平読出し回路に供給されて、水平リセットパルスφＨRSTのタイミングで水平スタートパルスをリセットする。
【００２９】
従って、垂直副走査回路２６，２７のいずれも画素領域２１内の全ての画素Ｐuvの信号を出力させることができ、水平副走査回路３５乃至３８のいずれも画素領域２１内の全ての画素Ｐuvからの画素信号を読出して出力することができる。
【００３０】
このように、本実施の形態においては、画素領域内の各画素の構成は相互に同一であり、画素領域内の各信号線の配線パターンも各画素間で同一である。また、各画素を駆動する複数の垂直副走査回路同士も同一構成であり、各画素からの読出しを行う水平副走査回路の構成も相互に同一である。
【００３１】
次に、このように構成された実施の形態の作用について図２を参照して説明する。図２は各画素からの読出しを説明するためのタイミングチャートである。
【００３２】
先ず、垂直走査制御回路２４から図２に示す垂直スタートパルスφＶSTを垂直副走査回路２６と垂直副走査回路２７に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶSTを垂直副走査回路２６の第１行目のパルス転送部及び垂直副走査回路２７の第３行目のパルス転送部に与える。これにより、図２に示すように、先ず行選択線φＶ11，φＶ32にハイレベル（以下、“Ｈ”という）の行選択信号が発生する。これにより、第１行の各画素Ｐ1vの全てのスイッチＳＷ1v_1及び第３行の各画素Ｐ3vの全てのスイッチＳＷ3v_2がオンとなる。
【００３３】
この状態で、水平走査制御回路３１，３２は、水平スタートパルスφＨＳＴを、水平副走査回路３５，３７の第１列目の水平読出し回路及び水平副走査回路３６，３８の第３列目の水平読出し回路に与える。水平副走査回路３５乃至３８は、水平スタートパルスφＨＳＴを所定のクロックで順次次段の水平読出し回路にシフトさせる。各水平読出し回路は、水平スタートパルスφＨＳＴ入力後の所定のクロックタイミングで入力端に接続されている垂直信号線からの信号を出力端から出力する。即ち、この場合には、水平副走査回路３５乃至３８からは、先ず画素Ｐ1a，Ｐ1c，Ｐ3a，Ｐ3cから読出した画素信号Ｐ1a，Ｐ1c，Ｐ3a，Ｐ3cが夫々出力される。
【００３４】
次のクロックタイミングでは、第２列目及び第４列目の水平読出し回路によって読出しが行われる。即ち、この場合には、水平副走査回路３５乃至３８からは、夫々画素信号Ｐ1b，Ｐ1d，Ｐ3b，Ｐ3dが出力される。更に、次のクロックタイミングでは、第３列目及び第５列目の水平読出し回路によって読出しが行われる。即ち、この場合には、水平副走査回路３５乃至３８からは、夫々画素信号Ｐ1c，Ｐ1e，Ｐ3c，Ｐ3eが出力される。これらの画素信号の読出し終了後に、水平リセットパルスφＨＳＴが水平副走査回路３５，３７の第４列目の水平読出し回路に供給されることによって、パルス転送が停止し画素の読出しが終了する。
【００３５】
次の水平走査期間になると、垂直副走査回路２６，２７の第２行目のパルス転送部にパルスが転送されて、垂直副走査回路２６，２７によって、第２及び第４行目の行選択線φＶ21，φＶ42に“Ｈ”の行選択信号が供給される。この状態で、“Ｈ”の水平スタートパルスが発生して、第１行目の走査期間と同様に、第１，３列目から画素の読み出しが行われる。この場合にも第１行目と同様の読出しが行われる。
【００３６】
更に、第３行目の水平走査期間についても同様の読出しが行われ、第３行目の水平走査期間が終了すると、垂直リセットパルスφＶSTが垂直副走査回路２６，の第４列目のパルス転送部に供給されることによって、行選択信号のシフトが停止し１フレームの画素の読出しが終了する。
【００３７】
図２の出力１乃至４に示すように、１フレーム期間において、梨地模様にて示す重複画素からは夫々２回ずつ読出しが行われ、他の画素は１回のみ読出しが行われる。重複画素については２回の読出しによって得た画素信号を例えば平均化することによって、分割領域境界における画質の劣化を防止することができる。
【００３８】
この場合において、各画素の構成、行選択線φＶu1，φＶu2の配線状態及び接続状態、垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2vの配線状態及び接続状態、水平副走査回路３５乃至３８同士の構成等が同一又は均一であることから、各画素に蓄積された信号は、信号経路の相違による影響を受けることなく特性差がない画素信号として各出力端１乃至４から出力される。
【００３９】
このように、本実施の形態においては、複数の画素同士の構成が同一で、行選択線及び垂直信号線の配線状態及び接続状態が画素間で同一であり、各分割領域の垂直信号線に行選択信号を与える複数の垂直副走査回路２６，２７同士の構成が同一で、更に、各分割領域の行選択線から画素信号を読出して出力する複数の水平副走査回路３５乃至３８同士の構成が同一であることから、各出力は、信号経路の影響をうけることなく、各画素に蓄積された信号に応じた特性差がない信号となる。例えば、複数の出力端から出力される重複画素については、略同一レベルの信号が得られる。
【００４０】
また、垂直信号線及び行選択線の選択順は図２に示すものに限らず、種々の読出し方法を採用することができることは明らかである。
【００４１】
図３及び図４は本発明の第２の実施の形態に係り、図３は第２の実施の形態の固体撮像素子を示す説明図であり、図４は図３の固体撮像素子の動作を説明するためのタイミングチャートである。図３において図１と同一の構成要素には同一符号を付して説明を省略する。
【００４２】
本実施の形態は水平走査制御回路３１，３２に夫々代えて水平走査制御回路４１，４２を採用し、水平走査回路３３，３４に夫々代えて水平走査回路４３，４４を採用した点が第１の実施の形態と異なる。図３に示すように、水平走査回路４３は夫々水平副走査回路４５，４６によって構成されており、水平走査回路４４は夫々水平副走査回路４７，４８によって構成されている。
【００４３】
水平副走査回路４５乃至４８は、相互に同一構成であり、画素領域２１の各列に対応した水平読出し回路を有しており、各水平読出し回路と垂直信号線ＶＳＩＧ1v，ＶＳＩＧ2vとの間にサンプルホールド回路を備えている。水平走査制御回路４１，４２は、水平副走査回路４５乃至４８に水平スタートパルス及び水平リセットパルスを供給すると共に、サンプルホールドタイミングを示すサンプルホールド制御信号を供給する。
【００４４】
即ち、水平副走査回路４５の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ1vが設けられ、垂直信号線ＶＳＩＧ1vとの間にサンプルスイッチＳＨ＿ＳＷ1vが設けられている。水平副走査回路４６の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ2vが設けられ、垂直信号線ＶＳＩＧ1vとの間にサンプルスイッチＳＨ＿ＳＷ2vが設けられている。水平副走査回路４７の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ3vが設けられ、垂直信号線ＶＳＩＧ2vとの間にサンプルスイッチＳＨ＿ＳＷ3vが設けられている。また、水平副走査回路４８の第ｖ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃ4vが設けられ、垂直信号線ＶＳＩＧ2vとの間にサンプルスイッチＳＨ＿ＳＷ4vが設けられている。
【００４５】
次に、このように構成された実施の形態の作用について図４を参照して説明する。図４は第２の実施の形態における画素信号の読出し方法の一例を示している。本実施の形態においては、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。
【００４６】
先ず、図４に示すように、垂直走査制御回路２４から垂直スタートパルスφＶST1を垂直副走査回路２６，２７の３行目のパルス転送部に供給する。垂直副走査回路２６により“Ｈ”の行選択信号が行選択線φＶ31に与えられ、垂直副走査回路２７により“Ｈ”の行選択信号が行選択線φＶ32に供給される。こうして、画素領域２１の第３行の各画素Ｐ3vのスイッチＳＷ3v_1，ＳＷ3v_2の両方がオンとなって、第３行の各画素の読出し可能となる。
【００４７】
この場合には、画素Ｐ3a〜Ｐ3eからの画素信号は、行選択を行うスイッチＳＷ3a_1〜ＳＷ3e_1を介して垂直信号線ＶＳＩＧ1vに供給されると共に、行選択のスイッチＳＷ3a_2〜ＳＷ3e_2を介して垂直信号線ＶＳＩＧ2vにも供給される。
【００４８】
サンプルホールド制御信号φＳＨによって、垂直信号線ＶＳＩＧ1v（ＶＳＩＧ11〜ＶＳＩＧ15）の出力信号は水平副走査回路４５のサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1e及び水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃ1a〜Ｃ1e及びＣ2a〜Ｃ2eに保存される。また、垂直信号線ＶＳＩＧ21〜ＶＳＩＧ25の出力信号は水平副走査回路４７のサンプルスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ3e及び水平副走査回路４８のサンプルスイッチＳＨ＿ＳＷ4a〜ＳＨ＿ＳＷ4eを介してホールド容量Ｃ3a〜Ｃ3e及びＣ4a〜Ｃ4eに保存される。
【００４９】
こうして、垂直副走査回路２６によって選択された第３行の全画素の画素信号が、水平走査回路４５，４６中のサンプルホールド回路に保持されると共に、垂直走査回路２７によって選択された第３行の全画素の画素信号が、水平走査回路４７，４８中のサンプルホールド回路に保持される。
【００５０】
次に、全てのサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ4eをオフにして、垂直信号線ＶＳＩＧ11〜ＶＳＩＧ25とホールド容量Ｃ1a〜Ｃ4eとの電気的接続を切断する。次に、水平走査制御回路４１，４２から水平スタートパルスφＨＳＴを水平読出し回路４５，４７の１列目の水平読出し回路及び水平読出し回路４６，４８の３列目の水平読出し回路に供給する。これにより、図４に示すように、水平走査回路４５からは、出力１としてホールド容量Ｃ1a〜Ｃ1cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４６からは出力２としてホールド容量Ｃ2c〜Ｃ2eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力され、水平走査回路４７からは出力３としてホールド容量Ｃ3a〜Ｃ3cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４８からは出力４としてホールド容量Ｃ4c〜Ｃ4eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力される。
【００５１】
これらの画素信号の読出し後に、水平走査制御回路４１，４２から水平リセットパルスφＨRSTが水平読出し回路４５，４７の４番目の水平読出し回路に供給される。これにより、水平副走査回路４５，４７の動作が停止して、画素Ｐ3a〜Ｐ3eの読出しが終了する。こうして、画素信号Ｐ3a〜Ｐ3eを対応する複数の出力系の出力端から得ることが可能になる。
【００５２】
本実施の形態においては、４系統の出力系は水平副走査回路の構造、配線状態及び接続状態等が相互に同一であり、４系統の出力系から得られる各画素信号は、特性差がない。例えば、画素Ｐ3cからの信号を読出すための垂直信号線ＶＳＩＧ11〜ＶＳＩＧ15及び垂直信号線ＶＳＩＧ21〜ＶＳＩＧ25の配線状態や接続状態が相互に同一であり、出力１〜出力４で得られる画素信号Ｐ3cは略同一信号となる。
【００５３】
また、画素の出力信号を水平副走査回路４５乃至４８のホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、非破壊読出しが不可能な画素においても画素の出力信号を複数の出力端子から読出すことが可能となる。
【００５４】
また、ホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、画素Ｐ3a〜Ｐ3eから読出す画素信号のサンプリングタイミングを一致させることができ、画素毎の光電変換の時間を相互に一致させることができる。
【００５５】
次の水平走査期間において、垂直副走査回路２６については、垂直走査制御回路２４から垂直リセットパルスφＶRST1を４列目のパルス転送部に供給し、垂直副走査回路２６がパルスを次行のパルス転送部に転送することを禁止する。そして、垂直走査制御回路２４から垂直スタートパルスφＶST2を垂直副走査回路２６の第１行目のパルス転送部に供給する。これにより、垂直副走査回路２６は行選択線φＶ11に“Ｈ”の行選択信号を供給し、垂直副走査回路２７は行選択線φＶ42に“Ｈ”の行選択信号を供給する。
【００５６】
この場合にも、前水平走査期間と同様の動作によって、画素Ｐ1a〜Ｐ1e及びＰ4a〜Ｐ4eからの信号が読出される（図４参照）。次の水平走査期間には、垂直副走査回路２６により行選択線φＶ21が、垂直副走査回路２７により行選択線φＶ52が選択されて、同様の動作によって画素Ｐ2a〜Ｐ2e及びＰ5a〜Ｐ5eからの信号が読出される。画素Ｐ1a〜Ｐ5eの読出しを終了すると、垂直走査制御回路２４から垂直リセットパルスφＶRST2が垂直副走査回路２６に供給されて、垂直副走査回路２６の動作が停止する。
【００５７】
梨地模様で示した画素Ｐ1ｃ、Ｐ2c、Ｐ3a、Ｐ3b、Ｐ3c、Ｐ3d、Ｐ3e、Ｐ4c、Ｐ5cの画素信号については、夫々２回ずつ出力端１〜４から出力される。これらの画素信号を例えば平均化することによって、境界部分における画質の劣化を防ぐことができる。そして、画素領域２１、水平駆動系、垂直駆動系、出力系の構成が均一であることから、各画素の画素信号同士には特性差がなく、入射光量に応じた高画質の画像を得ることができる。
【００５８】
このように本実施の形態においては、第１の実施の形態と同様の効果が得られると共に、画素信号を水平副走査回路４５〜４８のホールド容量Ｃ1a〜Ｃ4eに一旦保存することで、非破壊読み出しが不可能な画素においても画素の出力信号を複数の出力端子より読出すことができる。さらに、ホールド容量Ｃ1a〜Ｃ4eに対する画素Ｐ3a〜Ｐ3eからの信号のサンプリングタイミングを一致させることができる。
【００５９】
なお、第１の実施の形態に本実施の形態における読出し順を採用してもよいことは明らかである。
【００６０】
図５及び図６は本発明の第３の実施の形態に係り、図５は第３の実施の形態の固体撮像素子を示す説明図であり、図６は図５の固体撮像素子の動作を説明するためのタイミングチャートである。図５において図３と同一の構成要素には同一符号を付して説明を省略する。
【００６１】
本実施の形態における固体撮像素子は画素領域及び垂直駆動系の構成が第２の実施の形態と異なる。図５において画素領域５１はマトリクス状に配置された画素Ｐ1a〜Ｐ5eを有している。各画素Ｐuvは夫々光電変換素子Ｐuv及びスイッチＳＷuvを有している。光電変換素子Ｐuvは入射光に対応した信号を蓄積する。光電変換素子Ｐuvに蓄積された信号は夫々画素内のスイッチＳＷuvを介して出力されるようになっている。なお、図５においても、説明を簡略化するために、実際と異なる少ない画素数（５×５）の画素領域を示している。画素領域５１は垂直方向に２分割、水平方向に２分割の４つの分割領域１乃至４に分割されている。なお、分割数は適宜設定可能である。
【００６２】
本実施の形態においても上下左右に隣接する各分割領域は相互に共通の画素を含んでいる。即ち、分割領域１は画素Ｐ1a〜Ｐ3cを含み、分割領域２は画素Ｐ1c〜Ｐ3eを含み、分割領域３は画素Ｐ3a〜Ｐ5cを含み、分割領域４は画素Ｐ3c〜Ｐ5eを含んでおり、梨地模様で囲った画素は複数の分割領域に含まれる重複画素である。
【００６３】
本実施の形態においては、同一行の各画素は夫々１本の共通の行選択線φＶuに接続される。そして、行選択線φＶuは、第ｕ（図３では１≦ｕ≦５）行のスイッチＳＷuvに行選択信号を供給するようになっている。各画素のスイッチＳＷuvは、夫々行選択線φＶuによって伝送された行選択信号によってオン，オフ制御される。
【００６４】
行選択線φＶuには垂直走査回路５５によって行選択信号が供給される。垂直走査回路５５は画素領域５１の各行に応じたパルス転送部び出力端を有している。垂直走査回路５５の各出力端は夫々行選択線φＶuに接続される。垂直走査制御回路５４は垂直走査回路５５に垂直スタートパルスφＶST1，φＶST2を供給して、行選択信号を各行の行選択線φＶuに選択的に供給させるようになっている。
【００６５】
即ち、垂直走査回路５５は、垂直スタートパルスφＶST1，φＶST2が所定行のパルス転送部に与えられ、図示しない所定のクロックタイミングで次行のパルス転送部に順次パルスを転送して、行選択信号として各行に対応する出力端から出力する。そして、垂直走査回路５５は、垂直リセットパルスφＶRSTが所定行のパルス転送部に供給されて、垂直リセットパルスφＶRSTのタイミングで行選択信号をリセットする。
【００６６】
また、本実施の形態においては、同一列の各画素は夫々共通の垂直信号線ＶＳＩＧvに接続されるようになっている。即ち、第ｖ（この場合には１≦ｖ≦５）列の各画素の光電変化素子は、スイッチＳＷuvを夫々介して垂直信号線ＶＳＩＧv，に接続されるようになっている。各スイッチＳＷuvは、オンとなることによって、各画素に蓄積された信号を接続された垂直信号線に伝送するようになっている。
【００６７】
次に、このように構成された実施の形態の作用について図６を参照して説明する。図６は画素信号の読出し方法の一例を示している。本実施の形態においても、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。更に、図６の読出し方法では、読出し期間を前半と後半の２つの期間に分けて、行毎に時分割の読み出しを行っている。
【００６８】
先ず、垂直走査制御回路５４から図６に示す垂直スタートパルスφＶST1を垂直走査回路５５に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶST1を垂直走査回路５５の第３行目のパルス転送部に与える。これにより、図６に示すように、先ず行選択線φＶ3に“Ｈ”の行選択信号が発生する。これにより、第３行の各画素Ｐ3vの全てのスイッチＳＷ3v（ＳＷ3a〜ＳＷ3e）がオンとなって、第３行の各画素の読出し可能となる。この場合には、画素Ｐ3a〜Ｐ3eからの画素信号は、行選択を行うスイッチＳＷ3a〜ＳＷ3eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００６９】
サンプルホールド制御信号φＳＨ1によって、垂直信号線ＶＳＩＧv（ＶＳＩＧ1〜ＶＳＩＧ5）の出力信号は水平副走査回路４５のサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1e及び水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃ1a〜Ｃ1e及びＣ2a〜Ｃ2eに保存される。また、サンプルホールド制御信号φＳＨ2によって、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の出力信号は水平副走査回路４７のサンプルスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ3e及び水平副走査回路４８のサンプルスイッチＳＨ＿ＳＷ4a〜ＳＨ＿ＳＷ4eを介してホールド容量Ｃ3a〜Ｃ3e及びＣ4a〜Ｃ4eに保存される。
【００７０】
こうして、垂直副走査回路２６によって選択された第３行の全画素の画素信号が、水平走査回路４５，４６中のサンプルホールド回路に保持されると共に、垂直走査回路２７によって選択された第３行の全画素の画素信号が、水平走査回路４７，４８中のサンプルホールド回路に保持される。
【００７１】
次に、全てのサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ4eをオフにして、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃ4eとの電気的接続を切断する。次に、出力期間の開始時に、水平走査制御回路４１，４２から水平スタートパルスφＨＳＴを水平読出し回路４５，４７の１列目の水平読出し回路及び水平読出し回路４６，４８の３列目の水平読出し回路に供給する。これにより、図６に示すように、水平走査回路４５からは、出力１としてホールド容量Ｃ1a〜Ｃ1cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４６からは出力２としてホールド容量Ｃ2c〜Ｃ2eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力され、水平走査回路４７からは出力３としてホールド容量Ｃ3a〜Ｃ3cに保存された画素Ｐ3a〜Ｐ3cの画素信号が順次出力され、水平走査回路４８からは出力４としてホールド容量Ｃ4c〜Ｃ4eに保存された画素Ｐ3c〜Ｐ3eの画素信号が順次出力される。
【００７２】
これらの画素信号の読出し後（出力期間の終了時）に、水平走査制御回路４１，４２から水平リセットパルスφＨRSTが水平読出し回路４５，４７の４番目の水平読出し回路に供給される。これにより、水平副走査回路４５，４７の動作が停止して、画素Ｐ3a〜Ｐ3eの読出しが終了する。こうして、画素信号Ｐ3a〜Ｐ3eを対応する複数の出力系の出力端から得ることが可能になる。
【００７３】
本実施の形態においては、４系統の出力系は水平副走査回路の構造、配線状態及び接続状態等が相互に同一であり、４系統の出力系から得られる各画素信号は、特性差がない。このため、出力１〜出力４で得られる画素信号Ｐ3cは略同一信号となる。
【００７４】
また、画素の出力信号を水平副走査回路４５乃至４８のホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、非破壊読出しが不可能な画素においても画素の出力信号を複数の出力端子から読出すことが可能となる。
【００７５】
また、ホールド容量Ｃ1a〜Ｃ4eに一旦保存するようになっていることから、画素Ｐ3a〜Ｐ3eから読出す画素信号のサンプリングタイミングを一致させることができ、画素毎の光電変換の時間を相互に一致させることができる。
【００７６】
次の水平走査期間の開始時（読出し期間の前半）に、垂直走査制御回路５４から垂直スタートパルスφＶST2を垂直走査回路５５の第１行目のパルス転送部に供給する。これにより、垂直走査回路５５は行選択線φＶ1に“Ｈ”の行選択信号を供給する。こうして、この水平走査期間の読出し期間の前半においては、第１行目の画素の各スイッチＳＷ1vがオンとなって、これらの画素からの画素信号が垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００７７】
ここで、水平走査制御回路４１は、サンプルホールド制御信号φSH1により、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の出力信号を水平副走査回路４５のスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1e及び水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃ1a〜Ｃ1e及びＣ2a〜Ｃ2eに供給して保存させる。次いで、サンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ2eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃeとを切り離すことで、画素Ｐ1a〜Ｐ1eからからの信号の読出しを終了する。
【００７８】
一方、この水平走査期間の読出し期間の後半には、垂直スタートパルスφＶST1に基づくパルスが４行目のパルス転送部から“Ｈ”の行選択信号として行選択線φＶ4に出力される。これにより、この水平走査期間の読出し期間の後半においては、第４行目の画素の各スイッチＳＷ4vがオンとなって、これらの画素からの画素信号が垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００７９】
ここで、水平走査制御回路４２は、サンプルホールド制御信号φSH2により、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の出力信号を水平副走査回路４７のスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ3e及び水平副走査回路４８のサンプルスイッチＳＨ＿ＳＷ4a〜ＳＨ＿ＳＷ4eを介してホールド容量Ｃ3a〜Ｃ3e及びＣ4a〜Ｃ4eに供給して保存させる。次に、サンプルスイッチＳＨ＿ＳＷ3a〜ＳＨ＿ＳＷ4eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ3a〜Ｃ4eとを切り離すことで、画素Ｐ4a〜Ｐ4eからからの信号の読出しを終了する。
【００８０】
こうして、この水平走査期間の読出し期間において、第１行及び第４行の全ての画素の画素信号がホールド容量Ｃ1a〜Ｃ4eに保存される。
【００８１】
次に、この水平走査期間の出力期間の開始時に、水平走査制御回路４１，４２から水平スタートパルスφＨＳＴを水平読出し回路４５，４７の１列目の水平読出し回路及び水平読出し回路４６，４８の３列目の水平読出し回路に供給する。これにより、図４に示すように、水平走査回路４５からは、出力１としてホールド容量Ｃ1a〜Ｃ1cに保存された画素Ｐ1a〜Ｐ1cの画素信号が順次出力され、水平走査回路４６からは出力２としてホールド容量Ｃ2c〜Ｃ2eに保存された画素Ｐ1c〜Ｐ1eの画素信号が順次出力され、水平走査回路４７からは出力３としてホールド容量Ｃ3a〜Ｃ3cに保存された画素Ｐ4a〜Ｐ4cの画素信号が順次出力され、水平走査回路４８からは出力４としてホールド容量Ｃ4c〜Ｃ4eに保存された画素Ｐ4c〜Ｐ4eの画素信号が順次出力される。
【００８２】
これらの画素信号の読出し後（出力期間の終了時）に、水平走査制御回路４１，４２から水平リセットパルスφＨRSTが水平読出し回路４５，４７の４番目の水平読出し回路に供給される。これにより、水平副走査回路４５，４７の動作が停止して、画素Ｐ1a〜Ｐ1e及びＰ4a〜Ｐ4eの読出しが終了する。こうして、画素信号Ｐ1a〜Ｐ1e及びＰ4a〜Ｐ4eを対応する複数の出力系の出力端から得ることが可能になる。
【００８３】
次の水平走査期間においては、第２行及び第５行の画素が選択されて、同様の読出し及び出力が行われる。こうして、この水平走査期間には、画素信号Ｐ2a〜Ｐ2e及びＰ5a〜Ｐ5eが４系統の出力端から出力される。
【００８４】
画素Ｐ1a〜Ｐ5eの読出し終了後に、垂直走査制御回路５４は垂直リセットパルスφＶRSTを垂直走査回路５５に供給して、垂直走査回路５５の動作を停止させて、行選択を終了させる。
【００８５】
このように、図６の読出し方法を採用した場合でも、梨地模様にて示す重複画素の画素信号Ｐ1ｃ、Ｐ2c、Ｐ3a、Ｐ3b、Ｐ3c、Ｐ3d、Ｐ3e、Ｐ4c、Ｐ5cを、２回ずつ読出すことができ、平均化等の処理によって分割領域の境界部分の画質劣化を抑制することができる。
【００８６】
このように、本実施の形態においては、画素領域内の各画素同士の構成が同一で、行選択線及び垂直信号線の配線状態及び接続状態が画素間で同一であり、各分割領域の行選択線から画素信号を読出して出力する複数の水平副走査回路同士の構成が同一であることから、各出力は、信号経路の影響をうけることなく、各画素に蓄積された信号に応じた特性差がない信号となる。例えば、複数の出力端から出力される重複画素については、略同一レベルの信号が得られる。しかも、画素領域を構成する各画素を駆動する行選択線及び垂直信号線は、夫々１系統だけ構成しており、また、各画素には行選択のためのスイッチを１系統のみ設ければよく、回路の簡素化が可能である。
【００８７】
図７及び図８は本発明の第１の参考例に係り、図７は第１の参考例の固体撮像素子を示す説明図であり、図８は図７の固体撮像素子の動作を説明するためのタイミングチャートである。図７において図１及び図５と同一の構成要素には同一符号を付して説明を省略する。
【００８８】
本参考例における固体撮像素子は、図７に示すように、画素領域５１、垂直走査制御回路５４、垂直走査回路５５、水平走査制御回路３１及び水平走査回路３３によって構成されている。
【００８９】
本参考例においては、画素領域５１の分割の仕方が第１及び第３の実施の形態と異なり、画素領域５１は２つの分割領域１，２に分割されている。分割領域１は画素Ｐ１ａ〜Ｐ５ｂ及び画素Ｐ１ｃ，Ｐ３ｃ，Ｐ５ｃを含み、分割領域２は画素Ｐ１ｄ〜Ｐ５ｅ及び画素Ｐ２ｃ，Ｐ４ｃを含んでいる。即ち、図７の破線にて示すように、分割領域１，２は水平方向には相互に入り組んだ領域を有する。
【００９０】
次に、このように構成された参考例の作用について図８を参照して説明する。図８は画素信号の読出し方法の一例を示している。
【００９１】
先ず、垂直走査制御回路５４から図８に示す垂直スタートパルスφＶSTを垂直走査回路５５に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶSTを垂直走査回路５５の第１行目のパルス転送部に与える。これにより、図８に示すように、先ず行選択線φＶ1に“Ｈ”の行選択信号が発生する。これにより、第１行の各画素Ｐ1vの全てのスイッチＳＷ1v（ＳＷ1a〜ＳＷ1e）がオンとなって、第１行の各画素の読出し可能となる。この場合には、画素Ｐ1a〜Ｐ1eからの画素信号は、行選択を行うスイッチＳＷ1a〜ＳＷ1eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００９２】
ここで、水平走査制御回路３１は、図８に示す水平スタートパルスφＨST1を発生して水平副走査回路３５の第１列目の水平読出し回路及び水平副走査回路３６の第４列目の水平読出し回路に供給する。
【００９３】
これにより、水平副走査回路３５は、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ3の出力信号を出力１として順次出力し、水平副走査回路３６は、垂直信号線ＶＳＩＧ4〜ＶＳＩＧ5の出力信号を出力２として順次出力する（図８参照）。
【００９４】
必要な画素信号の読出し後に、水平走査制御回路３１から水平リセットパルスφＨRSTが水平副走査回路３５に供給されて、水平副走査回路３５の動作が停止し、画素Ｐ1a〜Ｐ1eの読出しが終了する。
【００９５】
次に、垂直走査回路５５によって行選択線φＶ2が選択され、画素Ｐ2a〜Ｐ2eからの画素信号は行選択スイッチＳＷ2a〜ＳＷ2eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【００９６】
ここで、水平走査制御回路３１は水平スタートパルスφＨＳＴ2を水平副走査回路３５の第１列目の水平読出し回路及び水平副走査回路３６の第３列目の水平読出し回路に供給する。これにより、水平副走査回路３５から出力１として画素信号Ｐ2a〜Ｐ2bが順次出力され、水平副走査回路３６から出力２として画素信号Ｐ2c〜Ｐ2eが順次出力される。
【００９７】
必要な画素信号の読出し後に、水平走査制御回路３１から水平リセットパルスφＨRST2が水平副走査回路３５に供給されて、水平副走査回路３５の動作が停止し、画素Ｐ2a〜Ｐ2eの読出しが終了する。
【００９８】
以後同様に、垂直走査回路５５により各水平走査期間において行選択線φＶ3〜φＶ5を順次選択し、水平副走査回路３５，３６により画素信号Ｐ3a〜Ｐ5eを順次読出して出力する。
【００９９】
このように本参考例においては、上記各例と同様に、画素領域の構造、配線の構造及び垂直、水平駆動系、出力系等の構成が均一であり、各画素の画素信号を２系統の出力系から特性差なく出力させることができる。
【０１００】
また、水平副走査回路３５，３６に供給する水平スタートパルスφＨＳＴ1及びφＨＳＴ2のスタート位置を水平走査制御回路３１によって制御することにより、分割領域同士の水平方向の境界を非直線状にすることができる。これにより、境界部での各領域における特性のばらつきを視覚的に緩和した映像を得ることができる。
【０１０１】
図９及び図１０は本発明の第２の参考例に係り、図９は第２の参考例の固体撮像素子を示す説明図であり、図１０は図９の固体撮像素子の動作を説明するためのタイミングチャートである。図９において図５及び図７と同一の構成要素には同一符号を付して説明を省略する。
【０１０２】
本参考例における固体撮像素子は、図９に示すように、水平走査制御回路３１及び水平走査回路３３によって構成されている。
【０１０３】
本参考例においては、画素領域５１を垂直方向に２分割したものであり、画素領域５１は２つの分割領域１，２に分割されている。分割領域１は画素Ｐ１ａ〜Ｐ２ｅ及び画素Ｐ３ａ，Ｐ３ｃ，Ｐ３ｅを含み、分割領域２は画素Ｐ４ａ〜Ｐ５ｅ及び画素Ｐ３ｂ，Ｐ３ｄを含んでいる。即ち、図９の破線にて示すように、分割領域１，２は垂直方向に相互に入り組んだ境界で、画素領域５１が上下に２分割されたものである。
【０１０４】
また、本参考例は水平走査制御回路３１に代えて水平走査制御回路６１，６２を採用し、水平走査回路３３に代えて水平走査回路６３，６４を採用した点が第１の参考例と異なる。図９に示すように、水平走査回路６３は１系統の水平副走査回路４５によって構成されており、水平走査回路６４は１系統の水平副走査回路４７によって構成されている。
【０１０５】
水平副走査回路４５，４７の構成及び水平副走査回路４５，４７の各水平読出し回路と各垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5との間に設けられたサンプルホールド回路の構成は、図５と同様である。
【０１０６】
次に、このように構成された参考例の作用について図１０を参照して説明する。図１０は画素信号の読出し方法の一例を示している。
【０１０７】
先ず、垂直走査制御回路５４から図１０に示す垂直スタートパルスφＶST1を垂直走査回路５５に供給して、行選択信号の出力を開始する。例えば、垂直スタートパルスφＶSTを垂直走査回路５５の第３行目のパルス転送部に与える。これにより、図１０に示すように、先ず行選択線φＶ3に“Ｈ”の行選択信号が発生する。これにより、第３行の各画素Ｐ3vの全てのスイッチＳＷ3v（ＳＷ3a〜ＳＷ3e）がオンとなって、第３行の各画素の読出し可能となる。この場合には、画素Ｐ3a〜Ｐ3eからの画素信号は、行選択を行うスイッチＳＷ3a〜ＳＷ3eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【０１０８】
ここで、水平走査制御回路６１は、図１０に示すサンプルホールド制御信号φSH1Aを発生する。このサンプルホールド制御信号φSH1Aは水平副走査回路４５の奇数列（第１，第３，第５列）の水平読出し回路に与えられる。これにより、垂直信号線ＶＳＩＧ1、ＶＳＩＧ3、ＶＳＩＧ5の各出力信号は、水平副走査回路４５の対応するサンプルスイッチＳＨ＿ＳＷ1a、ＳＨ＿ＳＷ1ｃ、ＳＨ＿ＳＷ1eを介して夫々ホールド容量Ｃ1a、Ｃ1c、Ｃ1eに保存される。
【０１０９】
一方、水平走査制御回路６２は、図１０に示すサンプルホールド制御信号φSH1Bを発生する。このサンプルホールド制御信号φSH1Bは水平副走査回路４５の偶数列（第２，第４列）の水平読出し回路に与えられる。これにより、垂直信号線ＶＳＩＧ2、ＶＳＩＧ4の各出力信号は、水平副走査回路４７の対応するサンプルスイッチＳＨ＿ＳＷ2b、ＳＨ＿ＳＷ2dを介して夫々ホールド容量Ｃ2b、Ｃ2dに保存される。
【０１１０】
次に、サンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ2eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃeとを切り離した後、水平走査制御回路６１及び水平走査制御回路６２から水平スタートパルスφＨＳＴを水平副走査回路４５，４７の１列目の水平読出し回路に供給する。これにより、水平副走査回路４５から出力としてホールド容量Ｃ1a、Ｃ1c、Ｃ1eに保存された画素信号Ｐ3a、Ｐ3c、Ｐ3eが順次出力され、水平副走査回路４７から出力２としてホールド容量Ｃ2b、Ｃ2dに保存された画素信号Ｐ3b、Ｐ3ｄ信号が順次出力される。
【０１１１】
次に、垂直走査制御回路５４から垂直スタートパルスφＶST2が垂直走査回路５５の第１行目のパルス転送部に供給される。これにより、行選択線φＶ1が選択され、画素Ｐ1a〜Ｐ1eからの信号が行選択スイッチＳＷ1a〜ＳＷ1eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。
【０１１２】
水平走査制御回路６１は、サンプルホールド制御信号φSH1A，φSH1Bによって、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の各出力信号を、水平副走査回路４５の対応するサンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1eを介してホールド容量Ｃ1a〜Ｃ1eに保存させる。
【０１１３】
次に、水平走査制御回路６１は、サンプルスイッチＳＨ＿ＳＷ1a〜ＳＨ＿ＳＷ1eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ1a〜Ｃ1eとを切り離すことで、画素Ｐ1a〜Ｐ1eの読出しを終了する。
【０１１４】
次に、垂直走査回路５５によって行選択線φＶ4が選択され、画素信号Ｐ4a〜Ｐ4eは行選択スイッチＳＷ4a〜ＳＷ4eを介して垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5に供給される。ここで、水平走査制御回路６２は、サンプルホールド制御信号φSH2A，φSH2Bによって、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5の各出力信号を、水平副走査回路４６のサンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eを介してホールド容量Ｃa〜Ｃeに保存させる。
【０１１５】
次に、水平走査制御回路６２は、サンプルスイッチＳＨ＿ＳＷ2a〜ＳＨ＿ＳＷ2eをオフにし、垂直信号線ＶＳＩＧ1〜ＶＳＩＧ5とホールド容量Ｃ2a〜Ｃ2eとを切り離した後、水平走査制御回路６１及び水平走査制御回路６２から水平スタートパルスφＨＳＴを水平副走査回路４５，４７の１列目の水平読出し回路に供給する。これにより、水平副走査回路４５の出力１としてホールド容量Ｃ1a〜Ｃ1eに保存された画素信号Ｐ1a〜Ｐ1eが出力され、出力２としてホールド容量Ｃa〜Ｃeに保存された画素信号Ｐ4a〜Ｐ4ｄが順次出力される。
【０１１６】
以後、同様の動作によって、画素Ｐ2a〜Ｐ2e及びＰ5a〜Ｐ5eからの信号が読み出される。画素Ｐ1a〜Ｐ5eの読出しを終了した後、垂直走査制御回路５４から垂直リセットパルスφＶRSTを垂直走査回路５５に供給して、垂直走査回路５５の動作を停止させることで行選択を終了する。
【０１１７】
以上説明したように、本参考例においては、図５の実施の形態と同様の効果が得られると共に、水平副走査回路４５，４７に印加するサンプルホールド制御信号φＳＨ１Ａ，φＳＨ２Ｂを供給する列を水平走査制御回路６１及び水平走査制御回路６２によって個別に制御することにより、垂直方向の分割領域を非直線状とすることができる。これにより、境界部での各領域における特性のばらつきを視覚的に緩和した画像を得ることができる。
【０１１８】
なお、水平走査制御回路６１，６２を同一のものとし、サンプルホールド制御信号φSH1A＝サンプルホールド制御信号φSH2B、かつ、サンプルホールド制御信号φSH1B＝サンプルホールド制御信号φSH2Aとしても全く同一の効果が得られ、その場合には更に回路規模を縮小することが可能となる。
【０１１９】
図１１は本発明の第４の実施の形態に係る撮像素子を示す説明図である。本実施の形態は画素領域内の重複読み出しを行う重複画素の画素領域（重複画素領域）を可変にしたものである。
【０１２０】
第４の実施の形態における撮像素子は、画素領域７１と、主に垂直走査制御回路７２及び垂直走査回路７３によって構成される垂直駆動系と、主に水平走査制御回路８１，８２及び水平走査回路８３，８４によって構成される水平駆動系と主に水平読出し回路によって構成される出力系を備えている。
【０１２１】
画素領域７１は、図１の画素領域２１又は図５の画素領域５１と同一構成である。垂直走査制御回路７２は図１の垂直走査制御回路２４又は図５の垂直走査制御回路５４と同一構成である。垂直走査回路７３は図１の垂直走査回路２５と同一構成である。垂直走査回路７３内の垂直副走査回路７４，７５は、図１の垂直副走査回路２６，２７と同一構成である。水平走査制御回路８１，８２は図１の水平走査制御回路３１，３２又は図５の水平走査制御回路４１，４２と略同一構成である。水平走査回路８３，８４は、図１の水平走査回路３３，３４又は図５の水平走査回路４３，４４と同一構成である。水平走査回路８３，８４内の水平副走査回路８５乃至８８は、図１の水平副走査回路３５乃至３８又は図５の水平副走査回路４５乃至４８と同一構成である。
【０１２２】
本実施の形態においては、垂直走査制御回路７２は、垂直副走査回路７４，７５に供給する垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTの行の位置を可変である。また、水平走査制御回路８１，８２は、水平副走査回路８５乃至８８に供給する水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの列の位置を可変である。
【０１２３】
図１１の画素領域７１内の斜線部は重複読み出しを行う重複画素の画素領域（重複画素領域）を示している。また、垂直副走査回路７４，７５の斜線領域は、画素の読出しに用いられるパルス転送部を示し、斜線が重なった範囲が垂直方向の重複走査領域に対応する。また、水平副走査回路８５乃至８８の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示し、斜線が重なった範囲が水平方向の重複走査領域に対応する。
【０１２４】
垂直方向の重複走査領域は、垂直副走査回路７４，７５に供給する垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTによって決定される。また、同様に、水平方向の重複走査領域は、水平副走査回路８５乃至８８に供給する水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTによって決定されるようになっている。
【０１２５】
次に、このように構成された実施の形態の作用について説明する。
【０１２６】
本実施の形態においては、垂直走査制御回路７２は、垂直副走査回路７４，７５に供給する垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTの行の位置を変化させることができ、水平走査制御回路８１，８２は、水平副走査回路８５乃至８８に供給する水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの列の位置を変化させることができる。
【０１２７】
例えば、水平スタートパルスφＨＳＴを水平副走査回路８６，８８の２列目の水平読出し回路に与え、水平リセットパルスφＨRSTを水平副走査回路８５，８７の４列目の水平読出し回路に与えることによって、重複して読み出すことができる画素列を水平方向の３列分に広げることが可能である。
【０１２８】
このように、本実施の形態においては、垂直スタートパルスφＶST、垂直リセットパルスφＶRST、水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの与える位置を変化させることで、水平及び垂直方向の重複走査領域を１画素単位で調整することができる。
【０１２９】
このように本実施の形態においては、垂直駆動系及び水平駆動系が画素領域の全域に対応して構成されていることから、分割領域境界部の重複して読出す画素数を増減可能である。これにより、分割領域毎の特性ばらつきを効果的に緩和することが可能になり、例えば、シーンや撮影状態に応じてフレーム単位で重複画素数を制御することでダイナミックな補正が可能である。従って、カメラ等のモードに応じて適宜この制御を行うことで、多様なフレームレートでの撮影が効果的な特殊撮影用途のカメラを構成する場合等において、フレームレートを所定の範囲で可変することも可能となる。
【０１３０】
図１２は本発明の第５の実施の形態に係る撮像素子を示す説明図である。本実施の形態は画素領域内の任意の数の分割領域からの画像読出しを可能にするものである。図１２において図１１と同一の構成要素には同一符号を付して説明を省略する。
【０１３１】
本実施の形態は垂直走査制御回路７２及び水平走査制御回路８１，８２に夫々代えて垂直走査制御回路９０及び水平走査制御回路９１，９２を採用した点が第４の実施の形態と異なる。
【０１３２】
垂直走査制御回路９０は、垂直副走査回路７４，７５の任意の行数のパルス転送部に垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTを供給し、水平走査制御回路９１，９２は、水平副走査回路８５乃至８８の任意の列数の水平読出し回路に水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTを供給する。
【０１３３】
このように構成された実施の形態においては、垂直副走査回路７４，７５に供給される垂直スタートパルスφＶST及び垂直リセットパルスφＶRSTの行の位置及び水平副走査回路８５乃至８８に供給される水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTの列の位置に応じて、画素領域７１の分割領域が決定される。そして、垂直スタートパルスφＶST及び垂直リセットパルスφＶRST並びに水平スタートパルスφＨＳＴ及び水平リセットパルスφＨRSTを供給する数を任意に設定することができ、分割領域数を自由に設定可能である。
【０１３４】
このように本実施の形態においては、垂直副走査回路７４，７５を同一構成にして画素領域７１の垂直方向の全域に対応させ、水平副走査回路８５乃至８８を同一構成にして画素領域７１の水平方向の全域に対応させたことから、水平及び垂直スタートパルス並びに水平及び垂直リセットパルスの供給方法を適宜設定することによって、簡単に分割領域数を適宜変化させることができる。
【０１３５】
これにより、例えばデジタルスチルカメラ等のように静止画を扱うカメラにおいては、必ずしも高フレームレートが必要でない場合もあり、このようなときに撮影状況やカメラ自体の用途に応じて分割領域数を減らすことで特性ばらつきの発生する領域数を減らし、より高画質な画像を得ることが可能になる。また、不要な回路の動作を停止させることで消費電力を削減することも可能となる。
【０１３６】
また、例えば、高フレームレートでの画像出力が不要である場合等には、必ずしも全ての垂直副走査回路、水平副走査回路を使用する必要はない。図１３はこの場合の一例を示しており、２つの水平副走査回路８５，８７のみを使用した例を示している。
【０１３７】
図１３は垂直方向に２分割で水平方向には１分割（分割無し）（以下、２×１分割という）で画素領域７１を分割した場合の読出しを示している。図１３中、画素領域７１内の斜線部は重複読み出しを行う重複画素領域を示している。また、垂直副走査回路７４，７５の斜線領域は、画素の読出しに用いられるパルス転送部を示し、斜線が重なった範囲が垂直方向の重複走査領域に対応する。また、水平副走査回路８５，８７の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示している。図１３の斜線部に示すように、水平副走査回路８６，８８は読出しに使用されていない。
【０１３８】
例えば、水平走査制御回路９１，９２が水平スタートパルスφＨＳＴを水平副走査回路８５，８７のみに供給することによって、図１３の斜線部に示す読出しが可能となる。
【０１３９】
図１３の例を採用すると、２×２分割読出し時に比べて、水平方向の分割領域を半分に削減しており、２系統の水平副走査回路８６，８８の動作を完全に停止させることができる。
【０１４０】
図１４は垂直方向に１×２分割で画素領域７１を分割した場合の読出しを示している。図１４中、画素領域７１内の斜線部は重複読み出しを行う重複画素領域を示している。また、垂直副走査回路７４の斜線領域は、画素の読出しに用いられるパルス転送部を示している。また、水平副走査回路８５乃至８８の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示しており、斜線が重なった範囲が水平方向の重複走査領域に対応する。図１４の斜線部に示すように、垂直副走査回路７５は読出しに使用されていない。
【０１４１】
例えば、垂直走査制御回路９０が垂直スタートパルスφＶSTを垂直副走査回路７４のみに供給することによって、図１４の斜線部に示す読出しが可能となる。
【０１４２】
図１４の例を採用すると、２×２分割読出し時に比べて、垂直方向の分割領域を半分に削減しており、垂直副走査回路７５の動作を完全に停止させることができる。
【０１４３】
図１５は垂直方向に１×１分割、即ち、画素領域７１を分割しない場合の読出しを示している。図１５中、垂直副走査回路７４の斜線領域は、画素の読出しに用いられるパルス転送部を示し、水平副走査回路８５の斜線領域は、画素の読出しに用いられる列の水平読出し回路を示している。図１５の斜線部に示すように、垂直副走査回路７５及び水平副走査回路８６〜８８は読出しに使用されていない。
【０１４４】
例えば、水平走査制御回路９１が水平スタートパルスφＨＳＴを水平副走査回路８５のみに供給し、垂直走査制御回路９０が垂直スタートパルスφＶSTを垂直副走査回路７４のみに供給することによって、図１５の斜線部に示す読出しが可能となる。
【０１４５】
図１５の例を採用すると、２×２分割読出し時に比べて、垂直・水平方向の分割領域を半分に削減しており、垂直副走査回路７５及び水平副走査回路８６〜８８の動作を完全に停止させることができる。
【０１４６】
図１３乃至図１５の例においても、図１２の実施の形態と同様の効果を得ることができる。
【０１４７】
図１６は本発明の第３の参考例に係る撮像素子を示す説明図である。
【０１４８】
一般的に、画素領域には、例えば両端部等に黒レベル調整用のオプティカルブラック画素が配置されている。ここで、上記各参考例によって得られる各分割領域の画素信号は異なる出力系を介して出力されることから、各出力系の出力を用いて黒レベル調整を行う場合には、用いるオプティカルブラック画素の画素を考慮しないと、分割領域毎に黒レベル調整が変化して、画質が劣化してしまう。
【０１４９】
そこで、本参考例は、各分割領域の画素信号を出力する各出力系から共通のオプティカルブラック画素の画素信号を得ることを可能にしたものである。なお、図１６においては、説明を簡略化するために、画素領域の一部、垂直駆動系の一部、水平駆動系及び出力系のみを示している。図１６では水平駆動系として２系統の水平副走査回路を有する１つの水平走査回路のみを示したが、水平駆動系として図３と同様に２系統の水平走査回路を備えたものに適用してもよいことは明らかである。
【０１５０】
第３の参考例における撮像素子は、画素領域１０２と、図示しない垂直走査制御回路及び垂直走査回路１０７によって構成される垂直駆動系と、主に水平走査制御回路１０１及び水平走査回路１０３によって構成される水平駆動系と主に水平読出し回路によって構成される出力系を備えている。
【０１５１】
画素領域１０２は、図３の画素領域２１と同様の構成である。画素領域１０２には、マトリクス状に配置された画素Ｐuvが構成されている。図１６は水平方向の画素数が５である例を示している。図１６の画素Ｐ1，Ｐ2，…は、いずれも図３の光電変換素子Ｐuv及びスイッチＳＷuv_1，ＳＷuv2を含む構成であり、各画素同士の構成は相互に同一である。また、画素領域１０２内の垂直信号線及び行選択線の構成も画素間で同一である。なお、画素領域として図５に示すものを採用してもよい。
【０１５２】
図１６では、画素領域１０２が水平方向には２分割され分割領域１，２を有する例を示している。画素領域１０２の分割領域１の外側の領域には２つのオプティカルブラック画素ＦＯＢ１，ＦＯＢ２を含むＯＢ領域Ｏ1が設けられ、画素領域１０２の分割領域２の外側の領域には２つのオプティカルブラック画素ＲＯＢ１，ＲＯＢ２を含むＯＢ領域Ｏ2が設けられている。中央の画素Ｐ3は分割領域１，２の双方に含まれる重複画素である。なお、ＯＢ画素は２つに限らず、任意の個数であってもよい。
【０１５３】
垂直走査回路１０７は図３の垂直副走査回路２６と同様の構成である。水平走査制御回路１０１は図３の水平走査制御回路４１と同様の構成である。水平走査回路１０３は、図３の水平走査回路４３と同様の構成である。水平走査回路１０３内の水平副走査回路１０５，１０６は、図３の水平副走査回路４５，４６と同様の構成である。
【０１５４】
水平副走査回路１０５，１０６は相互に略同様の構成であり、画素領域１０２の各列に対応した水平読出し回路を有している。水平副走査回路１０５の第ｉ列（図１６ではＯＢ領域ＯＢ 1，ＯＢ2を含んで１≦ｉ≦９）の水平読出し回路は、シフトレジスタユニットＳＲia及びこのシフトレジスタユニットＳＲiaの端子からの信号によってオン，オフ制御されるスイッチＳＷ＿Ｓiaによって構成されている。また、水平副走査回路１０６の第ｉ列の水平読出し回路は、シフトレジスタユニットＳＲib及びこのシフトレジスタユニットＳＲibの端子からの信号によってオン，オフ制御されるスイッチＳＷ＿Ｓibによって構成されている。
【０１５５】
各水平読出し回路と垂直信号線との間にはサンプルホールド回路が設けられている。サンプルホールド回路は、サンプルスイッチ及びホールド容量によって構成される。即ち、水平副走査回路１０５の第ｉ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃiaが設けられ、対応する列の垂直信号線との間にサンプルスイッチＳＷ＿Ｃiaが設けられている。同様に、水平副走査回路１０６の第ｉ列の水平読出し回路の入力端は、基準電位点との間にホールド容量Ｃibが設けられ、対応する列の垂直信号線との間にサンプルスイッチＳＷ＿Ｃibが設けられている。
【０１５６】
これらの構成は図３の水平副走査回路４５，４６と同様である。
【０１５７】
水平走査制御回路１０１は、水平副走査回路１０５，１０６に画素信号のサンプルホールドを指示するためのサンプルホールド制御信号φＳＷ、水平スタートパルスφＨＳＴ，φＨＳＴ1，φＨＳＴ2、水平リセットパルスφＲＳＴ1，φＲＳＴ2、コントロールクロックφＣＯＮＴ1，φＣＯＮＴ2を供給する。
【０１５８】
本参考例においては、水平副走査回路１０５のシフトレジスタユニットＳＲ４ａ，ＳＲ５ａ相互間に転送制御スイッチＳＷ４ａが設けられ、水平副走査回路１０６のシフトレジスタユニットＳＲ７ｂ，ＳＲｎ−１ｂ相互間に転送制御スイッチＳＷ７ｂが設けられている。これらの転送制御スイッチＳＷ４ａ，ＳＷ７ｂは夫々コントロールクロックφＣＯＮＴ１，φＣＯＮＴ２によってオン，オフ制御されて、シフトレジスタユニットの動作を停止させることができるようになっている。転送制御スイッチＳＷ４ａ，ＳＷ７ｂは、ＯＢ領域Ｏ２からのオプティカルブラック画素信号（以下、ＯＢ画素信号ともいう）を読み出す開始位置を制御するためのものである。
【０１５９】
次に、このように構成された参考例の作用について図１７を参照して説明する。図１７は画素信号の読出し方法の一例を示している。本参考例においても、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。図１７は出力期間を示している。
【０１６０】
垂直走査回路１０７は画素領域１０２の１行目の行選択線に“Ｈ”の行選択信号を出力する。これにより、第１行のオプティカルブラック画素を含む全画素の画素信号が対応する垂直信号線に供給される。
【０１６１】
読出し期間において、水平走査制御回路１０１からのサンプルホールド制御信号φＳＷにより水平副走査回路１０５，１０６の各サンプルスイッチはオンになる。これにより、１行目の各画素信号は、対応する列の垂直信号線から水平副走査回路１０５，１０６のサンプルスイッチＳＷ＿Ｃia，ＳＷ＿Ｃiaを介してホールド容量Ｃia〜Ｃibに保存される。こうして、垂直走査回路１０７によって選択された第１行の全画素の画素信号が、水平走査回路１０５，１０６中のサンプルホールド回路に保持される。
【０１６２】
ここで、水平副走査回路１０５にリセットパルスφＲＳＴ1を、水平副走査回路１０６にリセットパルスφＲＳＴ2を夫々供給して、シフトレジスタユニット内のノードをリセットする。次に、１列目のシフトレジスタユニットＳＲ1a，ＳＲ1bにスタートパルスφＨＳＴを供給する。これにより、各水平読出し回路内のホールド容量Ｃ1a、Ｃ2a及びＣ1b、Ｃ2bに対応した画素信号ＦＯＢ1、ＦＯＢ2がＳＷ＿Ｓ1a、ＳＷ＿Ｓ2a及びＳＷ＿Ｓ1b，ＳＷ＿Ｓ2bのスイッチを介して出力１、出力２として出力される。
【０１６３】
水平副走査回路１０５においては、ＯＢ画素信号を出力した後、再度リセットパルスφＲＳＴ1を与えシフトレジスタユニット内のノードをリセットする。次に、コントロールクロックφＣＯＮＴ1により、スイッチＳＷ4aをオフにし、分割領域２からＯＢ領域Ｏ2までの列に対応するシフトレジスタユニットの走査を行うためのスタートパルスφＨＳＴ1を、水平副走査回路１０５内のシフトレジスタユニットの当該位置、即ちスイッチＳＷ4aとシフトレジスタユニットＳＲ5a間に入力する。
【０１６４】
これにより、分割領域２の読出し開始位置より、スタートパルスにより生じた選択パルスが順次転送されることになり、ホールド容量Ｃ5a、Ｃ6a、Ｃ7aに蓄積されている分割領域２に対応した画素信号Ｐ3，Ｐ4，Ｐ5がスイッチＳＷ＿Ｓ5a，ＳＷ＿Ｓ6a，ＳＷ＿Ｓ7aを介して出力１として出力される。後段のＯＢ領域Ｏ2においても、このまま順次走査していくことにより、ホールド容量Ｃn-1a及びＣｎaに蓄積されている後段のＯＢ画素信号ＲＯＢ1，ＲＯＢ2がスイッチＳＷ＿Ｓn-1a及びＳＷ＿Ｓnaを介して読み出されて走査が終了する。
【０１６５】
一方、水平副走査回路１０６に入力されたスタートパルスφＨＳＴにより、ＯＢ画素信号ＦＯＢ1，ＦＯＢ2がスイッチＳＷ＿Ｓ1a、ＳＷ＿Ｓ2a及びＳＷ＿Ｓ1b,ＳＷ＿Ｓ2bを介して出力される。更に、選択パルスは順次シフトレジスタユニット内を転送され、分割領域１に存在する画素信号Ｐ1，Ｐ2，Ｐ3がホールド容量Ｃ3b、Ｃ4b、Ｃ5bからスイッチＳＷ＿Ｓ3b，ＳＷ＿Ｓ4b，ＳＷ＿Ｓ5bを介して出力される。
【０１６６】
分割領域１を走査した後、水平副走査回路１０６にリセットパルスφＲＳＴ2を与え、シフトレジスタ内のノードをリセットする。次に、コントロールクロックφＣＯＮＴ2により、スイッチＳＷ7bをオフにして、ＯＢ領域Ｏ2に対応するシフトレジスタユニットの走査を行うためのスタートパルスφＨＳＴ2を、水平副走査回路１０６内のシフトレジスタユニットの当該位置、即ちスイッチＳＷ7bとシフトレジスタユニットＳＲ＿Ｓn-1b間に供給する。これにより、ホールド容量Ｃn-1b及びＣnbに蓄積されているＯＢ領域Ｏ2のＯＢ画素信号ＲＯＢ1、ＲＯＢ2がスイッチＳＷＳn-1b及びＳＷ＿Ｓnｂを介して読み出されて、走査が終了する。
【０１６７】
このように、本参考例においては、読出し分割領域の各々に対して、同一のＯＢ画素領域の出力を得ることが可能となる。ＯＢ画素は、映像信号の黒レベルを規定するために遮光された画素であり、固体撮像素子上の非受光部で特性上問題の無い場所であれば、基本的にどこに配置されていても構わない。従って、画素部を複数領域に分割して読み出す撮像素子において、同一のＯＢ画素を異なる各分割領域毎の読出し回路で読み出せるようにすることで、後段の回路で黒レベル側の読出し回路特性ばらつきをリアルタイムにモニタしながら補正することが可能になる。
【０１６８】
なお、各出力系相互間で同一のオプティカルブラック画素を読み出せればよく、必ずしも全てのオプティカルブラック画素を読出す必要はない。
【０１６９】
図１８は本発明の第４の参考例に係る撮像素子を示す説明図である。図１８において図１６と同一の構成要素には同一符号を付して説明を省略する。
【０１７０】
第３の参考例においては、画素信号の読出しが行われない空き時間が生じる。本参考例は読出す画素信号を指定するためのパルスを転送することによって、空き時間が生じることを防止するようにしたものである。
【０１７１】
本参考例は転送制御スイッチＳＷ２ａ，ＳＷ５ｂ及び転送ユニット１１１，１１２を付加した点が図１６の参考例と異なる。水平副走査回路１０５のシフトレジスタユニットＳＲ２ａ，ＳＲ３ａ相互間に転送制御スイッチＳＷ２ａが設けられ、水平副走査回路１０６のシフトレジスタユニットＳＲ５ｂ，ＳＲ６ｂ相互間に転送制御スイッチＳＷ５ｂが設けられている。これらの転送制御スイッチＳＷ２ａ，ＳＷ４ａ，ＳＷ５ｂ，ＳＷ７ｂはコントロールクロックφＣＯＮＴ３によってオン，オフ制御されるようになっている。
【０１７２】
転送ユニット１１１はシフトレジスタユニットＳＲ2aの出力パルスを転送してシフトレジスタユニットＳＲ5aに供給し、転送ユニット１１２はシフトレジスタユニットＳＲ5bの出力パルスを転送してシフトレジスタユニットＳＲn-1bに供給するようになっている。
【０１７３】
転送ユニット１１１，１１２は、読出さない列に対応するシフトレジスタユニットを間引くためのものである。なお、転送ユニット１１１，１１２としては、単なる金属配線によって構成して当該シフトレジスタユニットを接続するだけでもよいし、クロックで制御できるバッファ機能を備えたものでもよい。ただし、転送ユニット１１１，１１２によって転送されるパルスの遅延時間はできるだけ小さく抑えた方がよい。
【０１７４】
次に、このように構成された参考例の作用について図１９を参照して説明する。図１９は画素信号の読出し方法の一例を示している。本参考例においても、各水平走査期間は、画素からの信号をサンプルホールド回路に供給して保存させる読出し期間と、サンプルホールド回路に保存されている画素信号を出力する出力期間とに分けられる。図１９は出力期間の信号を示している。
【０１７５】
垂直走査回路１０７は画素領域１０２の１行目の行選択線に“Ｈ”の行選択信号を出力する。これにより、第１行のオプティカルブラック画素を含む全画素の画素信号が対応する垂直信号線に供給される。
【０１７６】
読出し期間において、水平走査制御回路１０１からのサンプルホールド制御信号φＳＷにより水平副走査回路１０５，１０６の各サンプルスイッチはオンになる。これにより、１行目の各画素信号は、対応する列の垂直信号線から水平副走査回路１０５，１０６のサンプルスイッチＳＷ＿Ｃia，ＳＷ＿Ｃiaを介してホールド容量Ｃia〜Ｃibに保存される。こうして、垂直走査回路１０７によって選択された第１行の全画素の画素信号が、水平走査回路１０５，１０６中のサンプルホールド回路に保持される。
【０１７７】
ここで、水平副走査回路１０５，１０６にリセットパルスφＲＳＴを供給して、シフトレジスタユニット内のノードをリセットする。次に、水平副走査回路１０５においては、コントロールクロックφＣＯＮＴ3を入力することで、スイッチＳＷ2a，ＳＷ4aをオフにして、シフトレジスタユニットＳＲ2a、転送ユニット１１１及びシフトレジスタユニットＳＲ5aのクロックの転送系を構成する。同様にして、水平副走査回路１０６においても、コントロールクロックφＣＯＮＴ3を入力して、スイッチＳＷ5b、ＳＷ7bをオフにし、シフトレジスタユニットＳＲ5b、転送ユニット１１２及びシフトレジスタユニットＳＲn-1bのクロック転送系を構成する。
【０１７８】
次に、初段のシフトレジスタユニットＳＲ1a，ＳＲ1bにスタートパルスφＨＳＴを供給する。これにより、各水平読出し回路内のホールド容量Ｃ1a、Ｃ2a及びホールド容量Ｃ1b、Ｃ2bに保持されているＯＢ画素信号ＦＯＢ1、ＦＯＢ2がスイッチＳＷ＿Ｓ1a，ＳＷ＿Ｓ2a及びスイッチＳＷ＿Ｓ1b，ＳＷ＿Ｓ2bを介して出力１，２として出力される。
【０１７９】
ここで、水平副走査回路１０５においては、スイッチＳＷ2aがオフになっているので、スタートパルスφＨＳＴはシフトレジスタユニットＳＲ3aには伝わらず、転送ユニット１１１を介してシフトレジスタユニットＳＲ５aの入力端に供給される。即ち、分割領域１については、シフトレジスタユニットＳＲ3a，ＳＲ4aに対応する画素Ｐ1，Ｐ２の画素信号が蓄積されているホールド容量Ｃ3a，Ｃ4aからは、スイッチＳＷ＿Ｓ3a，ＳＷ＿Ｓ4aを介した読出しがスキップされることになる。
【０１８０】
次に、スタートパルスφＨＳＴがシフトレジスタユニットＳＲ5a，ＳＲ6a，ＳＲ7aに順次転送される。これにより、ホールド容量Ｃ5a，Ｃ6a，Ｃ7aに蓄積されている分割領域２の画素信号Ｐ3，Ｐ4，Ｐ5がスイッチＳＷ＿Ｓ5a，ＳＷ＿Ｓ6a，ＳＷ＿Ｓ7aを介して出力１として出力される。後段のＯＢ領域Ｏ2においても、このまま順次走査されることによって、ホールド容量Ｃn-1a及びＣｎaに蓄積されているＯＢ画素信号ＲＯＢ1，ＲＯＢ2がスイッチＳＷ＿Ｓn-1a及びＳＷ＿Ｓnaを介して読み出されて走査が終了する。
【０１８１】
水平副走査回路１０６の水平読出し回路においても同様の動作が行われる。即ち、スタートパルスφＨＳＴによって、ＯＢ画素信号ＦＯＢ1，ＦＯＢ2がホールド容量Ｃ1b、Ｃ2bからスイッチＳＷ＿Ｓ1b、ＳＷ＿Ｓ2bを介して読み出される。更に、シフトレジスタユニットＳＲ3b，ＳＲ4b，ＳＲ5b内をスタートパルスが転送され、分割領域１の画素信号Ｐ1，Ｐ2，Ｐ3を保持しているホールド容量Ｃ3b，Ｃ4b，Ｃ5bからスイッチＳＷ＿Ｓ3b，ＳＷ＿Ｓ4b，ＳＷ＿Ｓ5bを介して出力される。
【０１８２】
ここで、スイッチＳＷ2a，ＳＷ5bがオフになっていることから、スタートパルスφＨＳＴはシフトレジスタユニットＳＲ6bには伝わらず、転送ユニット１１２を介してシフトレジスタユニットＳＲ7bの入力端に供給される。即ち、分割領域２については、シフトレジスタユニットＳＲ6b、ＳＲ7bに対応する画素Ｐ4，Ｐ5の画素信号が蓄積されているホールド容量Ｃ6b、Ｃ7bからの、スイッチＳＷ＿Ｓ6b，ＳＷ＿Ｓ7bを介した読出しがスキップされることになる。
【０１８３】
次に、スタートパルスφＨＳＴは、シフトレジスタユニットＳＲn-1b，ＳＲnbに転送される。これにより、ＯＢ領域Ｏ2の読出し開始位置より、順次選択パルスが転送されることになり、ホールド容量Ｃn-1b，Ｃnbに蓄積されているＯＢ画素信号ＲＯＢ1，ＲＯＢ2がスイッチＳＷ＿Ｓn-1b、ＳＷ＿Ｓnbを介して出力２として出力される。これによって走査が終了する。
【０１８４】
このように、分割領域１の画素信号を出力する出力系と分割領域２の画素信号を出力する出力系のいずれからも、同一のＯＢ画素信号ＦＯＢ1，ＦＯＢ2，ＲＯＢ1，ＲＯＢ2を含む出力が得られる。
【０１８５】
このように本参考例においては、画素部を複数領域に分割して読み出す撮像素子において、同一のＯＢ画素を異なる各分割領域毎の読出し回路で読み出せるようにすることで、後段の回路で黒レベル側の読出し回路特性ばらつきをリアルタイムにモニタしながら補正することが可能になると共に、読出しの空き時間を無くすことができる。
【０１８６】
【発明の効果】
以上説明したように本発明によれば、撮像素子内の構造の均一性を確保することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る撮像素子を示す説明図。
【図２】各画素からの読出しを説明するためのタイミングチャート。
【図３】第２の実施の形態の固体撮像素子を示す説明図。
【図４】図３の固体撮像素子の動作を説明するためのタイミングチャート。
【図５】第３の実施の形態の固体撮像素子を示す説明図。
【図６】図５の固体撮像素子の動作を説明するためのタイミングチャート。
【図７】第１の参考例の固体撮像素子を示す説明図。
【図８】図７の固体撮像素子の動作を説明するためのタイミングチャート。
【図９】第２の参考例の固体撮像素子を示す説明図。
【図１０】図９の固体撮像素子の動作を説明するためのタイミングチャート。
【図１１】本発明の第４の実施の形態に係る撮像素子を示す説明図。
【図１２】本発明の第５の実施の形態に係る撮像素子を示す説明図。
【図１３】本発明の第５の実施の形態の他の例を示す説明図。
【図１４】本発明の第５の実施の形態の他の例を示す説明図。
【図１５】本発明の第５の実施の形態の他の例を示す説明図。
【図１６】本発明の第３の参考例に係る撮像素子を示す説明図。
【図１７】第３の参考例の作用を説明するためのタイミングチャート。
【図１８】本発明の第４の参考例に係る撮像素子を示す説明図。
【図１９】第４の参考例の作用を説明するためのタイミングチャート。
【図２０】一般的なＭＯＳ型固体撮像素子における多チャンネル出力方式の構成を示す説明図。
【図２１】複数の映像信号出力を処理する撮像装置の構成例を示す回路図。
【図２２】特許文献１における撮像素子を示す説明図。
Claims (4)
- 光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、
前記複数の画素すべてに接続し、前記マトリクスの水平方向に配列した画素が光電変換した電気信号を水平方向に走査する水平走査手段と、
前記複数の画素すべてに接続し、前記マトリクスの垂直方向に配列した画素が光電変換した電気信号を垂直方向に走査する垂直走査手段とを有し、
前記画素領域部は水平方向および／または垂直方向に複数の分割領域に分割され、且つ、隣接する各分割領域は相互に共通の画素を含んでおり、
さらに、前記水平走査手段は、前記画素領域部が水平方向に分割された場合には、前記複数の画素すべてに接続した複数の水平副走査回路により構成されると共に、前記垂直走査手段は、前記画素領域部が垂直方向に分割された場合には、前記複数の画素すべてに接続した複数の垂直副走査回路により構成され、
前記複数の水平副走査回路および／または複数の垂直副走査回路は、前記分割領域のそれぞれから前記電気信号を読み出す
ことを特徴とする撮像素子。 - 前記水平走査手段に含まれる前記水平副走査回路の数は、前記画素領域部の水平方向における分割数と同じである
ことを特徴とする請求項１に記載の撮像素子。 - 前記垂直走査手段に含まれる前記垂直副走査回路の数は、前記画素領域部の垂直方向における分割数と同じである
ことを特徴とする請求項１に記載の撮像素子。 - 前記水平走査手段および／または前記垂直走査手段は、
前記分割領域のうち相互に共通の画素を含んだ領域である重複走査領域の位置を調整する走査制御回路を有している
ことを特徴とする請求項１に記載の撮像素子。
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