JPH04304672A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH04304672A JPH04304672A JP3092682A JP9268291A JPH04304672A JP H04304672 A JPH04304672 A JP H04304672A JP 3092682 A JP3092682 A JP 3092682A JP 9268291 A JP9268291 A JP 9268291A JP H04304672 A JPH04304672 A JP H04304672A
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- 239000007787 solid Substances 0.000 title claims 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 230000005684 electric field Effects 0.000 claims abstract description 26
- 230000003287 optical effect Effects 0.000 claims abstract description 8
- 230000001681 protective effect Effects 0.000 claims abstract description 7
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 5
- 239000011147 inorganic material Substances 0.000 claims abstract description 5
- 239000011368 organic material Substances 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 45
- 238000003384 imaging method Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 27
- 230000000694 effects Effects 0.000 abstract description 10
- 230000035945 sensitivity Effects 0.000 abstract description 10
- 239000010408 film Substances 0.000 description 121
- 239000010410 layer Substances 0.000 description 75
- 238000000034 method Methods 0.000 description 69
- 230000003647 oxidation Effects 0.000 description 31
- 238000007254 oxidation reaction Methods 0.000 description 31
- 230000008569 process Effects 0.000 description 28
- 238000010586 diagram Methods 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 239000010409 thin film Substances 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 241000293849 Cordylanthus Species 0.000 description 11
- 238000009825 accumulation Methods 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 229910007277 Si3 N4 Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000013598 vector Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 108010010803 Gelatin Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910004446 Ta2 O5 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000001444 catalytic combustion detection Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229920000159 gelatin Polymers 0.000 description 1
- 239000008273 gelatin Substances 0.000 description 1
- 235000019322 gelatine Nutrition 0.000 description 1
- 235000011852 gelatine desserts Nutrition 0.000 description 1
- 210000002287 horizontal cell Anatomy 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002189 poly(glycerol 1-O-monomethacrylate) polymer Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14627—Microlenses
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、画素アレイ上にマイ
クロレンズアレイを備えた固体撮像装置に関する。
クロレンズアレイを備えた固体撮像装置に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型受光・蓄積部を有する受
光素子からなる固体撮像装置は種々のものが知られてい
るが、その中、ＭＯＳ型受光・蓄積部を有し且つ内部増
幅機能を有する受光素子を用いた固体撮像装置がある。 その一例として本件発明者等が提案したＣＭＤを用いた
撮像装置があり、特開昭６１−８４０５９号、及び１９
８６年に開催されたＩｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ （ＩＥ
ＤＭ）の予稿集の第３５３ 〜３５６ 頁の“Ａ ＮＥ
Ｗ ＭＯＳ ＩＭＡＧＥ ＳＥＮＳＯＲＯＰＥＲＡＴＩ
ＮＧ ＩＮ Ａ ＮＯＮ−ＤＥＳＴＲＵＣＴＩＶＥ Ｒ
ＥＡＤＯＵＴ ＭＯＤＥ”という題名の論文で、その内
容について開示がなされている。
光素子からなる固体撮像装置は種々のものが知られてい
るが、その中、ＭＯＳ型受光・蓄積部を有し且つ内部増
幅機能を有する受光素子を用いた固体撮像装置がある。 その一例として本件発明者等が提案したＣＭＤを用いた
撮像装置があり、特開昭６１−８４０５９号、及び１９
８６年に開催されたＩｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ （ＩＥ
ＤＭ）の予稿集の第３５３ 〜３５６ 頁の“Ａ ＮＥ
Ｗ ＭＯＳ ＩＭＡＧＥ ＳＥＮＳＯＲＯＰＥＲＡＴＩ
ＮＧ ＩＮ Ａ ＮＯＮ−ＤＥＳＴＲＵＣＴＩＶＥ Ｒ
ＥＡＤＯＵＴ ＭＯＤＥ”という題名の論文で、その内
容について開示がなされている。
【０００３】図２１に従来のＣＭＤ固体撮像装置の１画
素部分の断面構造を示す。図において、１０１ はｐ−
Ｓｉ基板、１０２ はｎ− エピタキシャル層からな
るチャネル層、１０３ はｎ＋ ソース（ドレイン）層
、１０４ はｎ＋ ドレイン（ソース）層、１０５ は
ＳｉＯ２ ゲート絶縁膜、１０６ は環状ゲート電極、
１０７ は絶縁物による保護膜（パッシベーション膜）
である。
素部分の断面構造を示す。図において、１０１ はｐ−
Ｓｉ基板、１０２ はｎ− エピタキシャル層からな
るチャネル層、１０３ はｎ＋ ソース（ドレイン）層
、１０４ はｎ＋ ドレイン（ソース）層、１０５ は
ＳｉＯ２ ゲート絶縁膜、１０６ は環状ゲート電極、
１０７ は絶縁物による保護膜（パッシベーション膜）
である。
【０００４】次にこのような構成のＣＭＤ受光素子の受
光動作について説明する。まず光１０８ がゲート電極
１０６ の上部より入射すると、該入射光１０８ は保
護膜１０７ ， ゲート電極１０６ ， ゲート絶縁膜
１０５ を通ってチャネル層１０２ に入り、そこで正
孔−電子対を発生させる。そのうちの光発生正孔が逆バ
イアスが印加されているゲート電極１０６ 直下のゲー
ト絶縁膜１０５ とｎ− チャネル層１０２ の界面に
蓄積され、その結果、チャネル層１０２ の表面電位が
上昇する。それにより、ソース層１０３ とドレイン層
１０４ 間に存在する電子に対する電位障壁が低下し、
ｎ− チャネル層１０２ 中を電子電流が流れる。この
電流を読み取ることにより増幅された光信号が得られる
ようになっている。
光動作について説明する。まず光１０８ がゲート電極
１０６ の上部より入射すると、該入射光１０８ は保
護膜１０７ ， ゲート電極１０６ ， ゲート絶縁膜
１０５ を通ってチャネル層１０２ に入り、そこで正
孔−電子対を発生させる。そのうちの光発生正孔が逆バ
イアスが印加されているゲート電極１０６ 直下のゲー
ト絶縁膜１０５ とｎ− チャネル層１０２ の界面に
蓄積され、その結果、チャネル層１０２ の表面電位が
上昇する。それにより、ソース層１０３ とドレイン層
１０４ 間に存在する電子に対する電位障壁が低下し、
ｎ− チャネル層１０２ 中を電子電流が流れる。この
電流を読み取ることにより増幅された光信号が得られる
ようになっている。
【０００５】一方、ＣＣＤ等の撮像素子において、樹脂
を用いて撮像素子上にマイクロレンズアレイを集積して
形成し、開口率を向上させる技術が実用化されている。 例えば特開平１−３０９３７０号公報には、図２２に示
すような構成のものが開示されている。すなわち、ｐ型
Ｓｉ基板２０１ に設けられた多数の光電変換素子のｎ
＋ ホトダイオード領域２０２ ， ｎ型埋込チャネル
２０３ ， ｐ＋ 型チャネルストッパ２０４ ， 層
間膜２０６ を介してｎ＋ ホトダイオード領域２０２
に対応する部分以外に配置した転送電極２０５ ，該
転送電極２０５ に対応する層間膜２０６ 上に配置し
たアルミニウム遮光膜２０７ を含む受光部を備えた固
体撮像素子において、受光部を被覆する表面が平坦で透
明な中間層２０８−１， ２０８−２， ２０８−３，
２０８−４と、この中間層上にｎ＋ ホトダイオード
領域に対応して選択的に設けられた透明感光性樹脂層２
１３ 及びその表面を被覆する他の透明な中間層２０８
−５ からなる凸レンズとを備えている。そして中間層
２０８−１ 〜２０８−５ はＰＧＭＡで形成され、透
明感光性樹脂層２１３はゼラチンにより形成される。な
お２０９， ２１０， ２１１ は各中間層２０８−１
， ２０８−２， ２０８−３ 上に形成されたマゼン
タ染色層， シアン染色層， イエロー染色層である。
を用いて撮像素子上にマイクロレンズアレイを集積して
形成し、開口率を向上させる技術が実用化されている。 例えば特開平１−３０９３７０号公報には、図２２に示
すような構成のものが開示されている。すなわち、ｐ型
Ｓｉ基板２０１ に設けられた多数の光電変換素子のｎ
＋ ホトダイオード領域２０２ ， ｎ型埋込チャネル
２０３ ， ｐ＋ 型チャネルストッパ２０４ ， 層
間膜２０６ を介してｎ＋ ホトダイオード領域２０２
に対応する部分以外に配置した転送電極２０５ ，該
転送電極２０５ に対応する層間膜２０６ 上に配置し
たアルミニウム遮光膜２０７ を含む受光部を備えた固
体撮像素子において、受光部を被覆する表面が平坦で透
明な中間層２０８−１， ２０８−２， ２０８−３，
２０８−４と、この中間層上にｎ＋ ホトダイオード
領域に対応して選択的に設けられた透明感光性樹脂層２
１３ 及びその表面を被覆する他の透明な中間層２０８
−５ からなる凸レンズとを備えている。そして中間層
２０８−１ 〜２０８−５ はＰＧＭＡで形成され、透
明感光性樹脂層２１３はゼラチンにより形成される。な
お２０９， ２１０， ２１１ は各中間層２０８−１
， ２０８−２， ２０８−３ 上に形成されたマゼン
タ染色層， シアン染色層， イエロー染色層である。
【０００６】このように構成された撮像素子において、
中間層２０８−１〜２０８−５ ， 透明感光性樹脂層
２１３ の屈折率は１．５であり、各染色層の屈折率と
ほぼ等しく、入射光が凸レンズに対して垂直に入射され
ると仮定した場合、図２３に示すように、中間層の厚さ
をｔ１ 、凸レンズの厚さをｔ２ としたとき、次式を
満足すると開口率は、１００ ％近くになる。 ｔ１ ＝ｎ１ ／（ｎ１ −ｎ０ ）・（ｐ２
＋ｔ２２）／２ｔ２ −ｔ２ ここで、ｎ０ ，ｎ１
は、それぞれ空気，中間層の屈折率、ｐは水平方向セ
ルピッチの１／２である。
中間層２０８−１〜２０８−５ ， 透明感光性樹脂層
２１３ の屈折率は１．５であり、各染色層の屈折率と
ほぼ等しく、入射光が凸レンズに対して垂直に入射され
ると仮定した場合、図２３に示すように、中間層の厚さ
をｔ１ 、凸レンズの厚さをｔ２ としたとき、次式を
満足すると開口率は、１００ ％近くになる。 ｔ１ ＝ｎ１ ／（ｎ１ −ｎ０ ）・（ｐ２
＋ｔ２２）／２ｔ２ −ｔ２ ここで、ｎ０ ，ｎ１
は、それぞれ空気，中間層の屈折率、ｐは水平方向セ
ルピッチの１／２である。
【０００７】すなわち、ピッチｐに対して、上式による
厚さｔ１ を有するマイクロレンズを受光部上に形成す
ることにより、入射光束はほぼ受光部表面上の１点に絞
り込むことが可能となる。そしてこの焦点を受光領域内
に位置させることにより、約８０％以上の高開口率が達
成される。
厚さｔ１ を有するマイクロレンズを受光部上に形成す
ることにより、入射光束はほぼ受光部表面上の１点に絞
り込むことが可能となる。そしてこの焦点を受光領域内
に位置させることにより、約８０％以上の高開口率が達
成される。
【０００８】
【発明が解決しようとする課題】固体撮像装置の画素部
にＣＭＤ等の増幅型受光素子を用い、且つ受光部上にマ
イクロレンズを設けることにより、従来の固体撮像装置
に比べて一定の感度改善が実現されるが、固体撮像装置
においては、更なる高感度化が望まれている。
にＣＭＤ等の増幅型受光素子を用い、且つ受光部上にマ
イクロレンズを設けることにより、従来の固体撮像装置
に比べて一定の感度改善が実現されるが、固体撮像装置
においては、更なる高感度化が望まれている。
【０００９】本発明は、従来のマイクロレンズを備えた
固体撮像装置において、更に高感度化が達成可能な固体
撮像装置を提供することを目的とする。
固体撮像装置において、更に高感度化が達成可能な固体
撮像装置を提供することを目的とする。
【００１０】
【課題を解決するための手段及び作用】上記課題を解決
するため、本発明は、少なくとも受光，蓄積部を有する
画素を多数配列した画素アレイを備えた固体撮像装置に
おいて、前記画素アレイ上に被覆した可視光に透明な保
護膜上に前記各受光画素に対応して選択的に設けられた
有機又は無機材料からなるマイクロレンズアレイを備え
、該マイクロレンズアレイの光軸及び焦点が各画素中の
高電界印加領域に存在するように配置するものである。
するため、本発明は、少なくとも受光，蓄積部を有する
画素を多数配列した画素アレイを備えた固体撮像装置に
おいて、前記画素アレイ上に被覆した可視光に透明な保
護膜上に前記各受光画素に対応して選択的に設けられた
有機又は無機材料からなるマイクロレンズアレイを備え
、該マイクロレンズアレイの光軸及び焦点が各画素中の
高電界印加領域に存在するように配置するものである。
【００１１】このように、マイクロレンズアレイの光軸
及び焦点を各画素中の高電界印加領域に存在させること
により、受光部内において高開口率で集光された光によ
り発生したホトキャリアーを高電界でアバランシェ増倍
させ、光発生キャリアーを増幅して蓄積することを可能
にする。これにより高感度化した固体撮像装置を実現す
ることができる。
及び焦点を各画素中の高電界印加領域に存在させること
により、受光部内において高開口率で集光された光によ
り発生したホトキャリアーを高電界でアバランシェ増倍
させ、光発生キャリアーを増幅して蓄積することを可能
にする。これにより高感度化した固体撮像装置を実現す
ることができる。
【００１２】
【実施例】次に実施例について説明する。まず本発明に
係る固体撮像装置の実施例において用いるＣＭＤ受光素
子におけるアバランシェ現象、並びアバランシェ増倍機
構に関する検討結果の説明を行う。
係る固体撮像装置の実施例において用いるＣＭＤ受光素
子におけるアバランシェ現象、並びアバランシェ増倍機
構に関する検討結果の説明を行う。
【００１３】図１は、一定温度条件下で、ＣＭＤのゲー
ト電極下のゲート絶縁膜（ＳｉＯ２ ）とエピタキシャ
ル層（Ｓｉ）との界面に流入してくる正孔数（個／ｓｅ
ｃ ）と、ゲート電極とドレイン端子間の電位差（ＶＤ
−ＶＧ ）との関係を示したグラフ図であり、縦軸は
対数スケール、横軸はリニアスケールで示している。こ
のグラフ図より、ドレイン−ゲート間電位差がＶＡ よ
り大きくなると、急激にゲート電極下に流入してくる正
孔数が増加することがわかる。
ト電極下のゲート絶縁膜（ＳｉＯ２ ）とエピタキシャ
ル層（Ｓｉ）との界面に流入してくる正孔数（個／ｓｅ
ｃ ）と、ゲート電極とドレイン端子間の電位差（ＶＤ
−ＶＧ ）との関係を示したグラフ図であり、縦軸は
対数スケール、横軸はリニアスケールで示している。こ
のグラフ図より、ドレイン−ゲート間電位差がＶＡ よ
り大きくなると、急激にゲート電極下に流入してくる正
孔数が増加することがわかる。
【００１４】次にゲート電極下に流入してくる正孔数の
活性化エネルギーを測定したところ、｜ＶＤ −ＶＧ
｜＜｜ＶＡ ｜の領域では、〜０．６７ｅＶで、｜ＶＤ
−ＶＧ ｜＞｜ＶＡ ｜の領域では、〜０．５０ｅＶ
となり、この結果より、｜ＶＤ−ＶＧ ｜＞｜ＶＡ ｜
の領域における流入正孔数の急激な増加は、トンネリン
グ電流ではなく、アバランシェ効果が原因であることが
わかった。なおトンネリング電流は、良く知られている
ように、〜０．１ｅＶの活性化エネルギーを有する。
活性化エネルギーを測定したところ、｜ＶＤ −ＶＧ
｜＜｜ＶＡ ｜の領域では、〜０．６７ｅＶで、｜ＶＤ
−ＶＧ ｜＞｜ＶＡ ｜の領域では、〜０．５０ｅＶ
となり、この結果より、｜ＶＤ−ＶＧ ｜＞｜ＶＡ ｜
の領域における流入正孔数の急激な増加は、トンネリン
グ電流ではなく、アバランシェ効果が原因であることが
わかった。なおトンネリング電流は、良く知られている
ように、〜０．１ｅＶの活性化エネルギーを有する。
【００１５】次にＣＭＤのどの領域でアバランシェ現象
が発生しているのかについて検討した。図２はｎチャネ
ルＣＭＤの平面図で、１はソース領域、２はゲート電極
部、３はドレイン領域である。この図２において、Ａ−
Ａ′線上の断面図を図３に示す。図３において、１０は
ｎ− エピタキシャル層、１１はｎ＋ ソース拡散層、
１２はｎ＋ ドレイン拡散層、１３はゲート電極である
。正孔のアバランシェ増倍が発生している領域の候補と
しては、同図中に示した、■ゲート電極下のＳｉ／Ｓｉ
Ｏ２ 界面領域，■チャネルカレントによるアバランシ
ェ増倍領域，■ｎ− エピタキシャル層のバルク領域，
■バルク接合領域，■ゲート−ドレイン部境界領域（ゲ
ート−ソース部境界）の５個所が挙げられる。以上５個
所の内のどの領域でアバランシェ現象が生じているのか
を調べた。
が発生しているのかについて検討した。図２はｎチャネ
ルＣＭＤの平面図で、１はソース領域、２はゲート電極
部、３はドレイン領域である。この図２において、Ａ−
Ａ′線上の断面図を図３に示す。図３において、１０は
ｎ− エピタキシャル層、１１はｎ＋ ソース拡散層、
１２はｎ＋ ドレイン拡散層、１３はゲート電極である
。正孔のアバランシェ増倍が発生している領域の候補と
しては、同図中に示した、■ゲート電極下のＳｉ／Ｓｉ
Ｏ２ 界面領域，■チャネルカレントによるアバランシ
ェ増倍領域，■ｎ− エピタキシャル層のバルク領域，
■バルク接合領域，■ゲート−ドレイン部境界領域（ゲ
ート−ソース部境界）の５個所が挙げられる。以上５個
所の内のどの領域でアバランシェ現象が生じているのか
を調べた。
【００１６】まずＭＯＳダイオードを用いて発生正孔数
と、ゲート電位との関係を調べた結果、■のゲート電極
下のＳｉ／ＳｉＯ２ 界面はアバランシェ発生領域では
ないことが判明した。またＣＭＤの基板電位を変え、ソ
ース−ドレイン間に流れるチャネル電流及びバルク領域
体積を大幅に変化させたが、流入正孔数に差は生じなか
った。 この結果より、■のチャネルカレントによるアバランシ
ェ増倍領域，及び■ｎ− エピタキシャル層のバルク領
域が、ＣＭＤにおけるアバランシェ増倍領域ではないこ
とが判明した。
と、ゲート電位との関係を調べた結果、■のゲート電極
下のＳｉ／ＳｉＯ２ 界面はアバランシェ発生領域では
ないことが判明した。またＣＭＤの基板電位を変え、ソ
ース−ドレイン間に流れるチャネル電流及びバルク領域
体積を大幅に変化させたが、流入正孔数に差は生じなか
った。 この結果より、■のチャネルカレントによるアバランシ
ェ増倍領域，及び■ｎ− エピタキシャル層のバルク領
域が、ＣＭＤにおけるアバランシェ増倍領域ではないこ
とが判明した。
【００１７】次に、ｎ＋ ドレイン拡散層／ｎ− エピ
タキシャル層／ｐ基板構造のＰＮダイオードの暗電流を
測定したが、結果は■のバルク接合領域がアバランシェ
発生部ではないことを示した。以上の実験結果より、消
去法的に、図３の■のゲート−ドレイン部（ゲート−ソ
ース部）でアバランシェ現象が生じていることが判明し
た。
タキシャル層／ｐ基板構造のＰＮダイオードの暗電流を
測定したが、結果は■のバルク接合領域がアバランシェ
発生部ではないことを示した。以上の実験結果より、消
去法的に、図３の■のゲート−ドレイン部（ゲート−ソ
ース部）でアバランシェ現象が生じていることが判明し
た。
【００１８】次に、ＣＭＤの受光時の電位分布をデバイ
スシミュレータを使用して調べた。図４は、ＣＭＤの受
光時のデバイス内電位分布及び正孔電流密度を計算した
結果に基づく等電位線及び正孔電流ベクトルを示してい
る。なお正孔電流は熱的生成により発生している成分で
ある。同図中で１１はソース拡散層、１２はゲート電極
、１３はドレイン拡散層、１４は基板を示している。こ
の図の正孔電流密度ベクトルより、線１５で示したより
上方の領域、つまりポテンシャル鞍点及び電子電流が流
れる径路、すなわちポテンシャル稜線より表面側がＣＭ
Ｄの受光領域となっている。またゲート−ドレイン境界
部１６が最も等電位線が混み合っていること、すなわち
ＣＭＤデバイス内部で受光時最も強電界となっているこ
とがわかる。
スシミュレータを使用して調べた。図４は、ＣＭＤの受
光時のデバイス内電位分布及び正孔電流密度を計算した
結果に基づく等電位線及び正孔電流ベクトルを示してい
る。なお正孔電流は熱的生成により発生している成分で
ある。同図中で１１はソース拡散層、１２はゲート電極
、１３はドレイン拡散層、１４は基板を示している。こ
の図の正孔電流密度ベクトルより、線１５で示したより
上方の領域、つまりポテンシャル鞍点及び電子電流が流
れる径路、すなわちポテンシャル稜線より表面側がＣＭ
Ｄの受光領域となっている。またゲート−ドレイン境界
部１６が最も等電位線が混み合っていること、すなわち
ＣＭＤデバイス内部で受光時最も強電界となっているこ
とがわかる。
【００１９】図４のゲート−ドレイン境界部１６の領域
を拡大して図５に示す。図５において１２はゲート電極
、１３はドレイン拡散層、１４は基板であり、図４と同
じく等電位線及び正孔電流ベクトルが示されている。こ
の図より、ゲート−ドレイン境界領域１６周辺で発生し
た正孔は、まずゲート電極下のゲート絶縁膜−半導体基
板界面に移動し、界面に達した正孔は、界面に沿って、
ゲート電極中央部に存在する正孔蓄積領域１７へと移動
することがわかる。
を拡大して図５に示す。図５において１２はゲート電極
、１３はドレイン拡散層、１４は基板であり、図４と同
じく等電位線及び正孔電流ベクトルが示されている。こ
の図より、ゲート−ドレイン境界領域１６周辺で発生し
た正孔は、まずゲート電極下のゲート絶縁膜−半導体基
板界面に移動し、界面に達した正孔は、界面に沿って、
ゲート電極中央部に存在する正孔蓄積領域１７へと移動
することがわかる。
【００２０】以上の描像により、正孔がゲート−ドレイ
ン境界近傍の表面でアバランシェ現象を起こしながら正
孔蓄積領域１７に蓄積されるという仮定の基に、ゲート
流入正孔数とドレイン−ゲート電位（電界）の関係を計
算し、実験値と比較した。その結果を図６に示す。同図
において、横軸はＶＤ −ＶＧ （Ｖ）、すなわち、ド
レイン−ゲート間に印加される電圧をリニアスケールで
示しており、他方、縦軸はゲートに流入する正孔数（個
／ｓｅｃ ）を対数スケールで示している。実線は計算
結果であり、＊印は測定結果である。上記図６から、解
析計算結果と、測定値は良く一致していることがわかる
。更に温度特性についても検討を行ったが、計算結果と
測定結果は、良く一致することが確認された。以上の結
果により図４，５に示したシミュレータによるモデルは
実験結果を良く再現し、モデルの妥当性が検証された。
ン境界近傍の表面でアバランシェ現象を起こしながら正
孔蓄積領域１７に蓄積されるという仮定の基に、ゲート
流入正孔数とドレイン−ゲート電位（電界）の関係を計
算し、実験値と比較した。その結果を図６に示す。同図
において、横軸はＶＤ −ＶＧ （Ｖ）、すなわち、ド
レイン−ゲート間に印加される電圧をリニアスケールで
示しており、他方、縦軸はゲートに流入する正孔数（個
／ｓｅｃ ）を対数スケールで示している。実線は計算
結果であり、＊印は測定結果である。上記図６から、解
析計算結果と、測定値は良く一致していることがわかる
。更に温度特性についても検討を行ったが、計算結果と
測定結果は、良く一致することが確認された。以上の結
果により図４，５に示したシミュレータによるモデルは
実験結果を良く再現し、モデルの妥当性が検証された。
【００２１】更にＰチャネルＣＭＤを測定した結果、こ
のＣＭＤの場合ゲートに流入する電子数がＮチャネルＣ
ＭＤの正孔数に比べ１０倍以上大きいことが判明し、こ
れは電子の表面インパクトアイオナイゼーション係数が
、正孔に比べ１０倍以上大きいという従来データとも整
合性があり、更にこのモデルが正しいことを示している
。
のＣＭＤの場合ゲートに流入する電子数がＮチャネルＣ
ＭＤの正孔数に比べ１０倍以上大きいことが判明し、こ
れは電子の表面インパクトアイオナイゼーション係数が
、正孔に比べ１０倍以上大きいという従来データとも整
合性があり、更にこのモデルが正しいことを示している
。
【００２２】最後に、ゲート直下に蓄積されたキャリア
ー数により、アバランシェ増倍係数が変化するかどうか
を検討した。図７は、｜ＶＤ −ＶＧ ｜＞｜ＶＡ ｜
の条件のもとで、ＣＭＤのソース電流より換算した実効
ゲート電位のシフト量ΔＶＧ と、蓄積状態の経過時間
の関係を示した図である。両軸共リニアスケールで示し
ている。 この図より、蓄積時間と実効ゲート電位シフト量ΔＶＧ
の関係は、ΔＶＧ が３Ｖより大きい範囲においても
、良好な一次関係を保っていることがわかる。通常の受
光蓄積動作での蓄積正孔による最大のゲート電位シフト
量ΔＶＧ は〜１Ｖ程度なので、図７よりＣＭＤの受光
蓄積動作の範囲においては、アバランシェ増倍係数は一
定としてよいことがわかる。
ー数により、アバランシェ増倍係数が変化するかどうか
を検討した。図７は、｜ＶＤ −ＶＧ ｜＞｜ＶＡ ｜
の条件のもとで、ＣＭＤのソース電流より換算した実効
ゲート電位のシフト量ΔＶＧ と、蓄積状態の経過時間
の関係を示した図である。両軸共リニアスケールで示し
ている。 この図より、蓄積時間と実効ゲート電位シフト量ΔＶＧ
の関係は、ΔＶＧ が３Ｖより大きい範囲においても
、良好な一次関係を保っていることがわかる。通常の受
光蓄積動作での蓄積正孔による最大のゲート電位シフト
量ΔＶＧ は〜１Ｖ程度なので、図７よりＣＭＤの受光
蓄積動作の範囲においては、アバランシェ増倍係数は一
定としてよいことがわかる。
【００２３】図８は、飽和正孔数がＣＭＤのゲート電極
下に蓄積された時のゲート−ドレイン境界近傍における
正孔，電子，ドナー濃度の分布状態を示している。実線
，点線，一点鎖線が、それぞれドナー濃度，電子濃度，
正孔濃度に対応している。この図より正孔はドレイン部
より隔たってゲート部中央に存在していること、またド
レイン領域部もドナー濃度が〜１０１８ｃｍ−３より低
い領域は空乏化していることがわかった。つまり、ゲー
ト−ドレイン間に印加されているバイアスにより、たと
えゲート電極下に正孔が蓄積されている条件下において
も、ゲート−ドレイン境界は正孔も電子も存在しない空
乏領域となっていることがわかる。更に正孔が存在して
いる場合と無い場合で、ゲート−ドレイン境界での電位
分布を比較したが、電位分布、したがって電界分布に差
はみられなかった。
下に蓄積された時のゲート−ドレイン境界近傍における
正孔，電子，ドナー濃度の分布状態を示している。実線
，点線，一点鎖線が、それぞれドナー濃度，電子濃度，
正孔濃度に対応している。この図より正孔はドレイン部
より隔たってゲート部中央に存在していること、またド
レイン領域部もドナー濃度が〜１０１８ｃｍ−３より低
い領域は空乏化していることがわかった。つまり、ゲー
ト−ドレイン間に印加されているバイアスにより、たと
えゲート電極下に正孔が蓄積されている条件下において
も、ゲート−ドレイン境界は正孔も電子も存在しない空
乏領域となっていることがわかる。更に正孔が存在して
いる場合と無い場合で、ゲート−ドレイン境界での電位
分布を比較したが、電位分布、したがって電界分布に差
はみられなかった。
【００２４】以上の理由により、ＣＭＤにおいては、ア
バランシェ増倍係数がキャリアー蓄積期間中は一定とな
る、すなわちＣＭＤに光が入射した場合、入射光により
発生したホトキャリアーと、これがアバランシェ効果に
より増倍され、ゲート電極下に蓄積されるキャリアー数
は、良好なリニア関係を保つことがわかる。
バランシェ増倍係数がキャリアー蓄積期間中は一定とな
る、すなわちＣＭＤに光が入射した場合、入射光により
発生したホトキャリアーと、これがアバランシェ効果に
より増倍され、ゲート電極下に蓄積されるキャリアー数
は、良好なリニア関係を保つことがわかる。
【００２５】以上でＣＭＤにおけるアバランシェ現象に
ついての説明を終え、実施例の説明に移る。図９は、本
発明に係る固体撮像装置の第１実施例のＣＭＤ撮像素子
部分の平面図である。同図において、２１はソース（ド
レイン）領域、２２はゲート電極部、２３は隣接する画
素のゲート電極部であり、２４は全画素共通のドレイン
（ソース）領域、斜線で示した領域２５がアバランシェ
現象が生じる領域である。また一点鎖線で囲まれた領域
２６が各画素に対応して各画素上に形成されたマイクロ
レンズを示しており、その光軸及び焦点は、各画素毎の
領域２５中のＡ点に存在する構成となっている。
ついての説明を終え、実施例の説明に移る。図９は、本
発明に係る固体撮像装置の第１実施例のＣＭＤ撮像素子
部分の平面図である。同図において、２１はソース（ド
レイン）領域、２２はゲート電極部、２３は隣接する画
素のゲート電極部であり、２４は全画素共通のドレイン
（ソース）領域、斜線で示した領域２５がアバランシェ
現象が生じる領域である。また一点鎖線で囲まれた領域
２６が各画素に対応して各画素上に形成されたマイクロ
レンズを示しており、その光軸及び焦点は、各画素毎の
領域２５中のＡ点に存在する構成となっている。
【００２６】以上の構成のＣＭＤ撮像素子において、マ
イクロレンズ２６で集められた入射光は、有効的に領域
Ａ上に集光され、領域Ａ下の半導体中で光電変換が行わ
れ、そこで生成されたホトキャリアーが領域２５でアバ
ランシェ効果により増倍され、ゲート電極部２２下の絶
縁膜−半導体界面に蓄積されることとなる。
イクロレンズ２６で集められた入射光は、有効的に領域
Ａ上に集光され、領域Ａ下の半導体中で光電変換が行わ
れ、そこで生成されたホトキャリアーが領域２５でアバ
ランシェ効果により増倍され、ゲート電極部２２下の絶
縁膜−半導体界面に蓄積されることとなる。
【００２７】上記第１実施例においては、図９に示され
るように、ゲート−ドレイン（ソース）境界領域がアバ
ランシェ増倍領域となっているが、ソース（ドレイン）
領域２１とゲート電極部２２の境界領域をアバランシェ
増倍領域とすることも可能である。但し、その場合当然
マイクロレンズの各画素に対する相対位置は変化させる
こととなる。
るように、ゲート−ドレイン（ソース）境界領域がアバ
ランシェ増倍領域となっているが、ソース（ドレイン）
領域２１とゲート電極部２２の境界領域をアバランシェ
増倍領域とすることも可能である。但し、その場合当然
マイクロレンズの各画素に対する相対位置は変化させる
こととなる。
【００２８】また第１実施例においては、図９に示した
ように、ゲート−ドレイン（ソース）境界領域全周にわ
たりアバランシェ増倍領域が形成されるものを示したが
、要は各画素において、光が照射される部分にのみアバ
ランシェ増倍領域が形成されておれば良い。すなわち図
１０に示すように、ソース（ドレイン）領域２１，ゲー
ト電極部２２，ドレイン（ソース）領域２４を有するＣ
ＭＤ画素において、マイクロレンズにより入射光が集光
され照射される領域３０のみを、アバランシェ増倍が生
じるような構成にすれば良い。この場合、もちろん領域
３０をソース領域２１とゲート電極部２２の境界に跨が
って存在させてもよい。
ように、ゲート−ドレイン（ソース）境界領域全周にわ
たりアバランシェ増倍領域が形成されるものを示したが
、要は各画素において、光が照射される部分にのみアバ
ランシェ増倍領域が形成されておれば良い。すなわち図
１０に示すように、ソース（ドレイン）領域２１，ゲー
ト電極部２２，ドレイン（ソース）領域２４を有するＣ
ＭＤ画素において、マイクロレンズにより入射光が集光
され照射される領域３０のみを、アバランシェ増倍が生
じるような構成にすれば良い。この場合、もちろん領域
３０をソース領域２１とゲート電極部２２の境界に跨が
って存在させてもよい。
【００２９】そこで次に、図１０の平面構成に対応した
本発明の第２実施例の説明を行う。図１１は、第２実施
例の断面構造を説明するための、プロセスフローにおけ
るＣＭＤ撮像素子の断面図であり、図１０のＡ−Ａ′線
部分に対応する断面を示している。図１１の（Ａ）にお
いて、３１は半導体基板であり、該基板３１の表面に耐
酸化性を有するＳｉ３ Ｎ４ 等よりなる薄膜をＬＰＣ
ＶＤ法等により形成し、ホトリソグラフィー法及びリア
クティブイオンエッチング法により所望の表面位置、す
なわち図１０の領域３０に対応する位置に薄膜３２を形
成する。
本発明の第２実施例の説明を行う。図１１は、第２実施
例の断面構造を説明するための、プロセスフローにおけ
るＣＭＤ撮像素子の断面図であり、図１０のＡ−Ａ′線
部分に対応する断面を示している。図１１の（Ａ）にお
いて、３１は半導体基板であり、該基板３１の表面に耐
酸化性を有するＳｉ３ Ｎ４ 等よりなる薄膜をＬＰＣ
ＶＤ法等により形成し、ホトリソグラフィー法及びリア
クティブイオンエッチング法により所望の表面位置、す
なわち図１０の領域３０に対応する位置に薄膜３２を形
成する。
【００３０】Ｓｉ３ Ｎ４ 膜等よりなる薄膜３２の厚
さｔ１ は、その膜の比誘電率をｋ１ とし、また後で
説明するゲート絶縁膜３３の比誘電率をｋ２ とし且つ
ゲート絶縁膜３３の厚さをｔ２ とした場合、ｔ１ ／
ｋ１ ＜ｔ２ ／ｋ２ の関係を満たすような膜厚とす
る。例えば、薄膜３２がＳｉ３ Ｎ４ 膜でゲート絶縁
膜３３がＳｉＯ２ 膜のケースで、ゲート絶縁膜３３の
厚さｔ２ が３５ｎｍの場合は、ｔ１ ＜ｔ２ ・ｋ１
／ｋ２ ＝３５・８．０／３．９＝７２ｎｍ、すなわ
ちｔ１ の厚さは７２ｎｍより薄くする必要がある。
さｔ１ は、その膜の比誘電率をｋ１ とし、また後で
説明するゲート絶縁膜３３の比誘電率をｋ２ とし且つ
ゲート絶縁膜３３の厚さをｔ２ とした場合、ｔ１ ／
ｋ１ ＜ｔ２ ／ｋ２ の関係を満たすような膜厚とす
る。例えば、薄膜３２がＳｉ３ Ｎ４ 膜でゲート絶縁
膜３３がＳｉＯ２ 膜のケースで、ゲート絶縁膜３３の
厚さｔ２ が３５ｎｍの場合は、ｔ１ ＜ｔ２ ・ｋ１
／ｋ２ ＝３５・８．０／３．９＝７２ｎｍ、すなわ
ちｔ１ の厚さは７２ｎｍより薄くする必要がある。
【００３１】また、薄膜３２がＳｉ３ Ｎ４ 膜の場合
、半導体基板３１がシリコンよりなる場合は、後で述べ
る熱処理工程において、両者の熱膨張係数の差より基板
シリコンに応力がかかり、欠陥が生じるおそれがある。 その対策としては、薄膜３２をＳｉ３ Ｎ４ ／ＳｉＯ
２ 構成とし、基板３１の直上部にＳｉＯ２ 膜を介在
させることにより、応力の緩和が可能となる。この場合
、ＳｉＯ２ 膜の厚さをｔ１ ′とし、その比誘電率を
ｋ１ ′とすると、ｔ１ ／ｋ１ ＋ｔ１ ′／ｋ１
′＜ｔ２ ／ｋ２ の関係を満たすようにｔ１ ，ｔ１
′の膜厚を選べば良い。
、半導体基板３１がシリコンよりなる場合は、後で述べ
る熱処理工程において、両者の熱膨張係数の差より基板
シリコンに応力がかかり、欠陥が生じるおそれがある。 その対策としては、薄膜３２をＳｉ３ Ｎ４ ／ＳｉＯ
２ 構成とし、基板３１の直上部にＳｉＯ２ 膜を介在
させることにより、応力の緩和が可能となる。この場合
、ＳｉＯ２ 膜の厚さをｔ１ ′とし、その比誘電率を
ｋ１ ′とすると、ｔ１ ／ｋ１ ＋ｔ１ ′／ｋ１
′＜ｔ２ ／ｋ２ の関係を満たすようにｔ１ ，ｔ１
′の膜厚を選べば良い。
【００３２】次に図１１の（Ａ）の状態でゲート酸化工
程を行うと、図１１の（Ｂ）に示す断面構造となる。図
１１の（Ｂ）において、３３は酸化工程で形成されたゲ
ート絶縁膜であり、その厚さは１０〜５０ｎｍ程度の値
をもつ。その後に、表面にＬＰＣＶＤ法によりポリシリ
コン等よりなる薄膜を形成し、ホトリソグラフィー法に
よりゲート電極部となる部分の上にのみレジスト膜３５
を形成し、該レジスト膜３５をマスクとして、リアクテ
ィブイオンエッチング法により薄膜のエッチングを行い
、ゲート電極３４を形成する。以上のプロセスが終了す
ると図１１の（Ｃ）の状態となる。その後イオン注入法
及びそれに続く熱処理により、ｎ＋ 型ソース拡散層３
６及びドレイン拡散層３７を形成する。レジスト膜３５
はイオン注入プロセスが行われる前、あるいは直後に除
去する。
程を行うと、図１１の（Ｂ）に示す断面構造となる。図
１１の（Ｂ）において、３３は酸化工程で形成されたゲ
ート絶縁膜であり、その厚さは１０〜５０ｎｍ程度の値
をもつ。その後に、表面にＬＰＣＶＤ法によりポリシリ
コン等よりなる薄膜を形成し、ホトリソグラフィー法に
よりゲート電極部となる部分の上にのみレジスト膜３５
を形成し、該レジスト膜３５をマスクとして、リアクテ
ィブイオンエッチング法により薄膜のエッチングを行い
、ゲート電極３４を形成する。以上のプロセスが終了す
ると図１１の（Ｃ）の状態となる。その後イオン注入法
及びそれに続く熱処理により、ｎ＋ 型ソース拡散層３
６及びドレイン拡散層３７を形成する。レジスト膜３５
はイオン注入プロセスが行われる前、あるいは直後に除
去する。
【００３３】以上のプロセス工程が終了すると図１１の
（Ｄ）に示す断面構造となる。この断面構造を採用する
ことにより、マイクロレンズにより集光される図１０の
３０で示した領域のみのゲート電極３４，ドレイン拡散
層３７間の薄膜３２のみが、他の領域のゲート絶縁膜３
３に比べ薄く形成されているために、高電界が印加され
ることとなり、アバランシェ効果によりホトキャリアー
の増倍蓄積が効果的に達成されることとなる。一方図１
０の３０で示した以外に対応する領域は、領域３０に対
応する領域よりも低電界となり、ノイズの源となる暗電
流、及びその暗電流の増倍は抑圧され、その結果ホトキ
ャリアーのみが有効に増倍されることとなり、高Ｓ／Ｎ
比を有するＣＭＤ受光素子が実現可能となる。
（Ｄ）に示す断面構造となる。この断面構造を採用する
ことにより、マイクロレンズにより集光される図１０の
３０で示した領域のみのゲート電極３４，ドレイン拡散
層３７間の薄膜３２のみが、他の領域のゲート絶縁膜３
３に比べ薄く形成されているために、高電界が印加され
ることとなり、アバランシェ効果によりホトキャリアー
の増倍蓄積が効果的に達成されることとなる。一方図１
０の３０で示した以外に対応する領域は、領域３０に対
応する領域よりも低電界となり、ノイズの源となる暗電
流、及びその暗電流の増倍は抑圧され、その結果ホトキ
ャリアーのみが有効に増倍されることとなり、高Ｓ／Ｎ
比を有するＣＭＤ受光素子が実現可能となる。
【００３４】集光領域部のみのゲート絶縁膜を薄くする
ことは、他の方法でも達成可能であり、次の第３実施例
でその方法を説明する。図１２は、第３実施例を説明す
るための製造工程を示す断面構成図で、図１１と同一又
は同等の構成部材には同一符号を付して示している。図
１２の（Ａ）において、３１は半導体基板であり、その
表面上に熱酸化法等により絶縁膜３８を形成する。絶縁
膜３８の厚さは最終工程終了後のゲート絶縁膜厚よりも
薄くなっている。次いで図１０の領域３０に対応する集
光領域部のみが開口されるように、レジスト膜３５をホ
トリソグラフィー法により形成し、図１２の（Ｂ）に示
すように該レジスト膜３５をマスクにして開口部の絶縁
膜３８を除去する。その後レジスト膜３５を除去した後
に追加ゲート酸化を行い、図１２の（Ｃ）に示すように
ゲート絶縁膜３３及び該ゲート絶縁膜３３よりも厚さが
薄い絶縁膜３１を所望の厚さに形成する。その後、図１
１に示した第２実施例と同様な工程により、図１２の（
Ｄ）に示すようにゲート電極３４，ソース拡散層３６及
びドレイン拡散層３７を形成する。
ことは、他の方法でも達成可能であり、次の第３実施例
でその方法を説明する。図１２は、第３実施例を説明す
るための製造工程を示す断面構成図で、図１１と同一又
は同等の構成部材には同一符号を付して示している。図
１２の（Ａ）において、３１は半導体基板であり、その
表面上に熱酸化法等により絶縁膜３８を形成する。絶縁
膜３８の厚さは最終工程終了後のゲート絶縁膜厚よりも
薄くなっている。次いで図１０の領域３０に対応する集
光領域部のみが開口されるように、レジスト膜３５をホ
トリソグラフィー法により形成し、図１２の（Ｂ）に示
すように該レジスト膜３５をマスクにして開口部の絶縁
膜３８を除去する。その後レジスト膜３５を除去した後
に追加ゲート酸化を行い、図１２の（Ｃ）に示すように
ゲート絶縁膜３３及び該ゲート絶縁膜３３よりも厚さが
薄い絶縁膜３１を所望の厚さに形成する。その後、図１
１に示した第２実施例と同様な工程により、図１２の（
Ｄ）に示すようにゲート電極３４，ソース拡散層３６及
びドレイン拡散層３７を形成する。
【００３５】以上の製造工程によっても、集光部のみの
ゲート絶縁膜を他の部分のゲート絶縁膜に比べ薄膜化す
ることが可能となる。更に本実施例による構造は、他の
工程でも形成可能であり、図１３にその変形工程を示す
。 図１３の（Ａ）において、３１は半導体基板であり、そ
の表面に熱酸化法等により、ゲート絶縁膜３３を形成す
る。この絶縁膜３３の膜厚は出来上がりのゲート絶縁膜
厚とする。その後、図１０の領域３０に対応する領域以
外の表面にレジスト膜３５をホトリソグラフィー法を用
いて形成する。その後エッチング法によりレジスト膜３
５をマスクにして、領域３０に対応する領域の絶縁膜３
３のみを部分的に除去し、図１３の（Ｂ）に示すように
ゲート絶縁膜３３よりも膜厚の薄い絶縁膜３１を形成す
る。この断面構造は、図１１の（Ｂ）に示した第２実施
例と同じ状態であり、第３実施例と同様なプロセス工程
で、図１３の（Ｂ）に示す状態より図１２の（Ｄ）に示
す構造が形成される。
ゲート絶縁膜を他の部分のゲート絶縁膜に比べ薄膜化す
ることが可能となる。更に本実施例による構造は、他の
工程でも形成可能であり、図１３にその変形工程を示す
。 図１３の（Ａ）において、３１は半導体基板であり、そ
の表面に熱酸化法等により、ゲート絶縁膜３３を形成す
る。この絶縁膜３３の膜厚は出来上がりのゲート絶縁膜
厚とする。その後、図１０の領域３０に対応する領域以
外の表面にレジスト膜３５をホトリソグラフィー法を用
いて形成する。その後エッチング法によりレジスト膜３
５をマスクにして、領域３０に対応する領域の絶縁膜３
３のみを部分的に除去し、図１３の（Ｂ）に示すように
ゲート絶縁膜３３よりも膜厚の薄い絶縁膜３１を形成す
る。この断面構造は、図１１の（Ｂ）に示した第２実施
例と同じ状態であり、第３実施例と同様なプロセス工程
で、図１３の（Ｂ）に示す状態より図１２の（Ｄ）に示
す構造が形成される。
【００３６】以上の第２，第３実施例は、ゲート電極形
成前に図１０の領域３０に対応する集光領域におけるゲ
ート電極とドレイン（ソース）拡散層間のスペースを小
さくする構成とするものである。
成前に図１０の領域３０に対応する集光領域におけるゲ
ート電極とドレイン（ソース）拡散層間のスペースを小
さくする構成とするものである。
【００３７】ところで半導体プロセス工程において、ゲ
ート電極形成後、ゲート電極を酸化する、いわゆるポリ
シリコン酸化工程がしばしば採用される。これは、後に
続くソース・ドレイン拡散層を形成するためのイオン注
入工程において、不純物が半導体基板あるいはゲート電
極に侵入しないために行われるものである。その時の工
程を図１４を用いて説明する。
ート電極形成後、ゲート電極を酸化する、いわゆるポリ
シリコン酸化工程がしばしば採用される。これは、後に
続くソース・ドレイン拡散層を形成するためのイオン注
入工程において、不純物が半導体基板あるいはゲート電
極に侵入しないために行われるものである。その時の工
程を図１４を用いて説明する。
【００３８】図１４の（Ａ）において、４１は半導体基
板であり、４２はゲート絶縁膜、４３はゲート電極であ
る。この図示の状態において、ポリシリコン酸化工程が
行われ、その後にイオン注入法により不純物が注入され
熱拡散法によりアニール，拡散されると、図１４の（Ｂ
）に示すような断面構造になる。ここで４４はソース（
ドレイン）拡散層、４２′はゲート電極部以外の半導体
表面に形成された熱酸化膜、４２″がゲート電極上に形
成された酸化膜である。そして図１４の（Ｂ）において
点線で囲まれた部分４５がゲートバーズビーク部であり
、このバーズビーク部４５の存在により、ゲート電極４
３とソース（ドレイン）拡散層４４の間の電界が弱めら
れることとなる。
板であり、４２はゲート絶縁膜、４３はゲート電極であ
る。この図示の状態において、ポリシリコン酸化工程が
行われ、その後にイオン注入法により不純物が注入され
熱拡散法によりアニール，拡散されると、図１４の（Ｂ
）に示すような断面構造になる。ここで４４はソース（
ドレイン）拡散層、４２′はゲート電極部以外の半導体
表面に形成された熱酸化膜、４２″がゲート電極上に形
成された酸化膜である。そして図１４の（Ｂ）において
点線で囲まれた部分４５がゲートバーズビーク部であり
、このバーズビーク部４５の存在により、ゲート電極４
３とソース（ドレイン）拡散層４４の間の電界が弱めら
れることとなる。
【００３９】第４実施例では、図１０の集光領域３０の
部分にのみバーズビーク形成を抑制する構造及びプロセ
スを示す。図１５は第４実施例を説明するための製造工
程を示す断面図である。図１５の（Ａ）において、４１
は半導体基板であり、４２はゲート絶縁膜、４３はゲー
ト電極であり、ここまでの構造及び作成プロセスは図１
４の（Ａ）に示したものと同じであり、図示説明は省略
する。その後ＬＰＣＶＤ法等により、ウェハー表面に耐
酸化性を有するＳｉ３ Ｎ４ 等よりなる膜４６を堆積
し、次いでホトリソグラフィー工程により、図１０の領
域３０に対応する領域部のみにレジスト膜４７を形成す
る。このレジスト膜４７をマスクにして、リアクティブ
イオンエッチング法により選択的に耐酸化性膜４６を除
去する。ここまでの工程により断面構造は図１５の（Ａ
）に示すようになる。
部分にのみバーズビーク形成を抑制する構造及びプロセ
スを示す。図１５は第４実施例を説明するための製造工
程を示す断面図である。図１５の（Ａ）において、４１
は半導体基板であり、４２はゲート絶縁膜、４３はゲー
ト電極であり、ここまでの構造及び作成プロセスは図１
４の（Ａ）に示したものと同じであり、図示説明は省略
する。その後ＬＰＣＶＤ法等により、ウェハー表面に耐
酸化性を有するＳｉ３ Ｎ４ 等よりなる膜４６を堆積
し、次いでホトリソグラフィー工程により、図１０の領
域３０に対応する領域部のみにレジスト膜４７を形成す
る。このレジスト膜４７をマスクにして、リアクティブ
イオンエッチング法により選択的に耐酸化性膜４６を除
去する。ここまでの工程により断面構造は図１５の（Ａ
）に示すようになる。
【００４０】次にレジスト膜４７を除去し、続いてポリ
シリコン酸化工程を行うと、ゲート電極４３上で耐酸化
性を有する膜４６が除去された部分には、酸化膜４８が
、また半導体表面上で耐酸化性を有する膜４６が形成さ
れていない部分には、絶縁膜４９及びバーズビーク４９
ａが形成される。他方耐酸化性を有する膜４６でカバー
された領域は、酸化が進行せず、ゲートバーズビークも
形成されないままで残る。その後イオン注入法， 熱拡
散法等により、ソース（ドレイン）拡散層４４， ドレ
イン（ソース）拡散層５０が形成され、図１５の（Ｂ）
に示す構造が完成する。なおドレイン部形成イオン注入
工程においては、耐酸化性膜４６をイオンが通過するよ
う加速エネルギーを設定する。
シリコン酸化工程を行うと、ゲート電極４３上で耐酸化
性を有する膜４６が除去された部分には、酸化膜４８が
、また半導体表面上で耐酸化性を有する膜４６が形成さ
れていない部分には、絶縁膜４９及びバーズビーク４９
ａが形成される。他方耐酸化性を有する膜４６でカバー
された領域は、酸化が進行せず、ゲートバーズビークも
形成されないままで残る。その後イオン注入法， 熱拡
散法等により、ソース（ドレイン）拡散層４４， ドレ
イン（ソース）拡散層５０が形成され、図１５の（Ｂ）
に示す構造が完成する。なおドレイン部形成イオン注入
工程においては、耐酸化性膜４６をイオンが通過するよ
う加速エネルギーを設定する。
【００４１】この第４実施例による構造においては、マ
イクロレンズで集光された光が電気信号に変えられる領
域部のみ、バーズビークが形成されないため高電界とな
り、他の領域はゲートバーズビークの存在により低電界
となるため、第２実施例と同様な効果を奏することがで
きる。なお本実施例においては、耐酸化性薄膜４６は例
えばＳｉ３ Ｎ４ よりなる単層の膜構成により形成し
たものを示したが、この薄膜４６の構成については第２
実施例と同様に、耐酸化性を有する膜の下方にＳｉＯ２
薄膜等の応力を緩和する膜を形成した２層以上の膜構
成とすることもできる。
イクロレンズで集光された光が電気信号に変えられる領
域部のみ、バーズビークが形成されないため高電界とな
り、他の領域はゲートバーズビークの存在により低電界
となるため、第２実施例と同様な効果を奏することがで
きる。なお本実施例においては、耐酸化性薄膜４６は例
えばＳｉ３ Ｎ４ よりなる単層の膜構成により形成し
たものを示したが、この薄膜４６の構成については第２
実施例と同様に、耐酸化性を有する膜の下方にＳｉＯ２
薄膜等の応力を緩和する膜を形成した２層以上の膜構
成とすることもできる。
【００４２】更にゲートバーズビークを生じさせない他
の構成も考えられ、その構成を用いた第５実施例を次に
説明する。図１６は第５実施例を説明するための製造工
程を示す断面図であり、図１６の（Ａ）において、５１
は半導体基板、５２はゲート絶縁膜、５３はゲート電極
である。次に図１６の（Ｂ）に示すように、この状態で
ウェハー表面に耐酸化性を有するＳｉ３ Ｎ４ 等より
なる薄膜５４を、ＬＰＣＶＤ法等により形成する。その
後リアクティブイオンエッチング法等によりエッチバッ
クを行うことによって、ゲート電極５３の側壁にのみ薄
膜５４のサイドウォール５５が形成される。次いで図１
６の（Ｃ）に示すように、図１０の領域３０に対応する
領域上のみを覆うように、ホトリソグラフィー法を用い
てレジスト膜５６を形成し、このレジスト膜５６をマス
クとして、図１０の領域３０に対応する領域以外に形成
されているサイドウォール５５を、ウェットエッチング
あるいは等方性ドライエッチングを用いて除去する。そ
の状態でポリシリコン酸化工程を行うと、図１６の（Ｄ
）に示す構成となる。ここで５７はポリシリコン電極上
に形成されたポリシリコン酸化膜、５８は半導体表面に
形成された絶縁膜である。また５８ａはソース形成予定
領域とゲート電極５３の境界に形成されたゲートバーズ
ビークである。次いでポリシリコン酸化後、サイドウォ
ール５５をウェットエッチング法等で除去し、その次に
イオン注入法を用いて、図１６の（Ｅ）に示すようにソ
ース（ドレイン）拡散層５９， ドレイン（ソース）拡
散層６０を形成する。
の構成も考えられ、その構成を用いた第５実施例を次に
説明する。図１６は第５実施例を説明するための製造工
程を示す断面図であり、図１６の（Ａ）において、５１
は半導体基板、５２はゲート絶縁膜、５３はゲート電極
である。次に図１６の（Ｂ）に示すように、この状態で
ウェハー表面に耐酸化性を有するＳｉ３ Ｎ４ 等より
なる薄膜５４を、ＬＰＣＶＤ法等により形成する。その
後リアクティブイオンエッチング法等によりエッチバッ
クを行うことによって、ゲート電極５３の側壁にのみ薄
膜５４のサイドウォール５５が形成される。次いで図１
６の（Ｃ）に示すように、図１０の領域３０に対応する
領域上のみを覆うように、ホトリソグラフィー法を用い
てレジスト膜５６を形成し、このレジスト膜５６をマス
クとして、図１０の領域３０に対応する領域以外に形成
されているサイドウォール５５を、ウェットエッチング
あるいは等方性ドライエッチングを用いて除去する。そ
の状態でポリシリコン酸化工程を行うと、図１６の（Ｄ
）に示す構成となる。ここで５７はポリシリコン電極上
に形成されたポリシリコン酸化膜、５８は半導体表面に
形成された絶縁膜である。また５８ａはソース形成予定
領域とゲート電極５３の境界に形成されたゲートバーズ
ビークである。次いでポリシリコン酸化後、サイドウォ
ール５５をウェットエッチング法等で除去し、その次に
イオン注入法を用いて、図１６の（Ｅ）に示すようにソ
ース（ドレイン）拡散層５９， ドレイン（ソース）拡
散層６０を形成する。
【００４３】この第５実施例の構成によっても、光が入
射する図１０の領域３０に対応する領域のみに、効果的
にアバランシェ増倍作用をもたせることが可能となる。 なお第５実施例においては、イオン注入前にサイドウォ
ール５５を除去するようにしたため、図１０の領域３０
に対応する領域におけるソース−ドレイン拡散層間距離
が、他の領域のソース−ドレイン拡散層間距離よりも短
くなり、デバイスのコンダクタンスが図１０の領域３０
に対応する領域で決まってしまうが、これを避けるため
には予めゲート電極形成時に、図１０の領域３０に対応
する領域の部分のゲート長を他の領域部のゲート長に比
べ、少なくともサイドウォールの幅以上を長くしておく
ことにより、以上の問題点は解消されることは明らかで
ある。この領域３０に対応する部分のゲート長を他の部
分より長くする方法は、第４実施例においても適用が可
能である。
射する図１０の領域３０に対応する領域のみに、効果的
にアバランシェ増倍作用をもたせることが可能となる。 なお第５実施例においては、イオン注入前にサイドウォ
ール５５を除去するようにしたため、図１０の領域３０
に対応する領域におけるソース−ドレイン拡散層間距離
が、他の領域のソース−ドレイン拡散層間距離よりも短
くなり、デバイスのコンダクタンスが図１０の領域３０
に対応する領域で決まってしまうが、これを避けるため
には予めゲート電極形成時に、図１０の領域３０に対応
する領域の部分のゲート長を他の領域部のゲート長に比
べ、少なくともサイドウォールの幅以上を長くしておく
ことにより、以上の問題点は解消されることは明らかで
ある。この領域３０に対応する部分のゲート長を他の部
分より長くする方法は、第４実施例においても適用が可
能である。
【００４４】以上の実施例において、第２，第３実施例
はゲート電極形成前のプロセス及び構造を改善したもの
であり、一方第４，第５実施例はゲート電極形成後のプ
ロセス及び構造を改善したものであるが、もちろん第２
あるいは第３実施例と、第４あるいは第５実施例を加え
合わすことにより、より本発明が効果的になることが明
らかである。
はゲート電極形成前のプロセス及び構造を改善したもの
であり、一方第４，第５実施例はゲート電極形成後のプ
ロセス及び構造を改善したものであるが、もちろん第２
あるいは第３実施例と、第４あるいは第５実施例を加え
合わすことにより、より本発明が効果的になることが明
らかである。
【００４５】更に本発明の第６実施例を図１７を用いて
説明する。図１７の（Ａ）及び（Ｂ）には、図１０の領
域３０に対応した部分の第６実施例の平面図を示してお
り、ａはゲート電極端を表している。すなわち領域３０
に対応する領域のゲート電極端ａが、円型のゲート端よ
り突出した構造を有する。図１７の（Ａ）あるいは（Ｂ
）において、斜線で示された領域ｂ中にゲート絶縁膜形
成前あるいはゲート電極形成前に、イオン注入法により
Ａｓ等の不純物よりなる高濃度拡散層を形成する。
説明する。図１７の（Ａ）及び（Ｂ）には、図１０の領
域３０に対応した部分の第６実施例の平面図を示してお
り、ａはゲート電極端を表している。すなわち領域３０
に対応する領域のゲート電極端ａが、円型のゲート端よ
り突出した構造を有する。図１７の（Ａ）あるいは（Ｂ
）において、斜線で示された領域ｂ中にゲート絶縁膜形
成前あるいはゲート電極形成前に、イオン注入法により
Ａｓ等の不純物よりなる高濃度拡散層を形成する。
【００４６】上記プロセスを図１７の（Ａ）のＡ−Ａ′
線に沿った断面図（Ｃ），（Ｄ），（Ｅ）を用いて説明
する。図１７の（Ｃ）において、６１は半導体基板、６
２はパッド酸化膜あるいはゲート絶縁膜であり、この表
面に図１７の（Ａ）あるいは（Ｂ）の領域ｂのみを開口
するように、レジスト膜６３をホトリソグラフィー法に
より形成する。その後イオン注入法により、高濃度拡散
層６４を形成する。続いてレジスト膜６３を除去後、絶
縁膜６２がパッド酸化膜の場合は、該パッド酸化膜を除
去してゲート酸化を行う。次に図１７の（Ｄ）に示すよ
うに、ＬＰＣＶＤ法によりゲート電極膜６５をウェハー
表面に堆積し、ゲート電極パターニングのためのレジス
ト膜６６をホトリソグラフィー法を用いて形成し、この
レジスト膜６６をマスクとしてリアクティブイオンエッ
チング法により、不要な部分のゲート電極膜６５を除去
する。その後にレジスト膜６６を除去し、続いてポリシ
リコン酸化及びソース， ドレイン形成のためのイオン
注入を行うと、ウェハー断面は図１７の（Ｅ）に示すよ
うになり、ドレイン拡散層６７が形成される。ここで６
５′はポリシリコンゲート電極６５上に形成された酸化
膜、６８は半導体基板上に形成された酸化膜、６９はポ
リシリコン酸化で形成されたゲートバーズビークである
。
線に沿った断面図（Ｃ），（Ｄ），（Ｅ）を用いて説明
する。図１７の（Ｃ）において、６１は半導体基板、６
２はパッド酸化膜あるいはゲート絶縁膜であり、この表
面に図１７の（Ａ）あるいは（Ｂ）の領域ｂのみを開口
するように、レジスト膜６３をホトリソグラフィー法に
より形成する。その後イオン注入法により、高濃度拡散
層６４を形成する。続いてレジスト膜６３を除去後、絶
縁膜６２がパッド酸化膜の場合は、該パッド酸化膜を除
去してゲート酸化を行う。次に図１７の（Ｄ）に示すよ
うに、ＬＰＣＶＤ法によりゲート電極膜６５をウェハー
表面に堆積し、ゲート電極パターニングのためのレジス
ト膜６６をホトリソグラフィー法を用いて形成し、この
レジスト膜６６をマスクとしてリアクティブイオンエッ
チング法により、不要な部分のゲート電極膜６５を除去
する。その後にレジスト膜６６を除去し、続いてポリシ
リコン酸化及びソース， ドレイン形成のためのイオン
注入を行うと、ウェハー断面は図１７の（Ｅ）に示すよ
うになり、ドレイン拡散層６７が形成される。ここで６
５′はポリシリコンゲート電極６５上に形成された酸化
膜、６８は半導体基板上に形成された酸化膜、６９はポ
リシリコン酸化で形成されたゲートバーズビークである
。
【００４７】本実施例においては、高濃度拡散層６４（
ソース，ドレイン拡散層と同タイプの不純物よりなる）
が、ゲートバーズビーク６９の位置より、より内部に形
成されるため、ゲート−ドレイン間の距離は、ポリシリ
コン酸化条件にはよらず、ゲート酸化膜厚のみで決めら
れる。
ソース，ドレイン拡散層と同タイプの不純物よりなる）
が、ゲートバーズビーク６９の位置より、より内部に形
成されるため、ゲート−ドレイン間の距離は、ポリシリ
コン酸化条件にはよらず、ゲート酸化膜厚のみで決めら
れる。
【００４８】また第６実施例においては、ゲート絶縁膜
を均一膜厚の絶縁膜６２で説明を行ったが、もちろん第
２あるいは第３実施例のように、図１０の領域３０に対
応する領域のみの絶縁膜を他の領域の絶縁膜よりも薄く
形成することにより、本実施例はより効果的となる。
を均一膜厚の絶縁膜６２で説明を行ったが、もちろん第
２あるいは第３実施例のように、図１０の領域３０に対
応する領域のみの絶縁膜を他の領域の絶縁膜よりも薄く
形成することにより、本実施例はより効果的となる。
【００４９】更に第６実施例において、高濃度拡散層６
４のパターン（平面形状）は図１７の（Ａ）及び（Ｂ）
の領域ｂで示すパターンで説明を行ったが、領域３０で
対応する領域内で効果的にアバランシェ現象が生じ、ま
た本来のＣＭＤのコンダクタンスに影響を与えない条件
下において種々の変更が可能であり、本実施例はそのよ
うな構成にも適用できるものであり、図１７の（Ａ）及
び（Ｂ）に示す領域ｂの平面形状のみに限定されるもの
ではない。
４のパターン（平面形状）は図１７の（Ａ）及び（Ｂ）
の領域ｂで示すパターンで説明を行ったが、領域３０で
対応する領域内で効果的にアバランシェ現象が生じ、ま
た本来のＣＭＤのコンダクタンスに影響を与えない条件
下において種々の変更が可能であり、本実施例はそのよ
うな構成にも適用できるものであり、図１７の（Ａ）及
び（Ｂ）に示す領域ｂの平面形状のみに限定されるもの
ではない。
【００５０】更に本発明の第７実施例を図１８を用いて
説明する。図１８の（Ａ）は、図１０の領域３０に対応
する領域を示す本実施例の平面構造図であり、第６実施
例と同じく、領域３０に対応する領域におけるゲート長
が他の領域に比べて長くなっている。図１８の（Ａ）に
おいてＡ−Ａ′線に沿った断面をプロセスフローに従っ
て図示したのが図１８の（Ｃ）〜（Ｆ）となっている。 以下プロセスフローの順に従って説明を行うが、図１８
の（Ａ）の状態は、図１８の（Ｄ）の断面構造に対応し
ている。
説明する。図１８の（Ａ）は、図１０の領域３０に対応
する領域を示す本実施例の平面構造図であり、第６実施
例と同じく、領域３０に対応する領域におけるゲート長
が他の領域に比べて長くなっている。図１８の（Ａ）に
おいてＡ−Ａ′線に沿った断面をプロセスフローに従っ
て図示したのが図１８の（Ｃ）〜（Ｆ）となっている。 以下プロセスフローの順に従って説明を行うが、図１８
の（Ａ）の状態は、図１８の（Ｄ）の断面構造に対応し
ている。
【００５１】まず図１８の（Ｃ）に示すように、半導体
基板７１上にゲート絶縁膜７２及びゲート電極７３を形
成する。 その後、ポリシリコン酸化、ソース， ドレイン層形成
のためのイオン注入、アニール処理等により、図１８の
（Ｄ）に示すように表面絶縁膜７４及びドレイン（ソー
ス）拡散層７５を形成する。次に図１８の（Ｂ）におい
て斜線で示された領域ｂのみを開口するように、ホトリ
ソグラフィー法により半導体表面にレジスト膜７６を形
成し、図１８の（Ｂ）の斜線領域ｂの絶縁膜７４，ゲー
ト電極７３及びゲート絶縁膜７２をリアクティブエッチ
ング法を用いて除去し、領域ｂの半導体表面７７を露出
させる。次にイオン注入法により、ドレイン（ソース）
拡散層７５と同タイプの不純物を半導体基板に注入させ
高濃度拡散層７８を形成する。このプロセスが終了する
と図１８の（Ｅ）に示すような構造が形成される。次に
レジスト膜７６を除去し、ＬＰＣＶＤ法により半導体表
面に絶縁膜７９を形成すると、図１８の（Ｆ）に示す構
造となり、本実施例のデバイス構造が完成する。
基板７１上にゲート絶縁膜７２及びゲート電極７３を形
成する。 その後、ポリシリコン酸化、ソース， ドレイン層形成
のためのイオン注入、アニール処理等により、図１８の
（Ｄ）に示すように表面絶縁膜７４及びドレイン（ソー
ス）拡散層７５を形成する。次に図１８の（Ｂ）におい
て斜線で示された領域ｂのみを開口するように、ホトリ
ソグラフィー法により半導体表面にレジスト膜７６を形
成し、図１８の（Ｂ）の斜線領域ｂの絶縁膜７４，ゲー
ト電極７３及びゲート絶縁膜７２をリアクティブエッチ
ング法を用いて除去し、領域ｂの半導体表面７７を露出
させる。次にイオン注入法により、ドレイン（ソース）
拡散層７５と同タイプの不純物を半導体基板に注入させ
高濃度拡散層７８を形成する。このプロセスが終了する
と図１８の（Ｅ）に示すような構造が形成される。次に
レジスト膜７６を除去し、ＬＰＣＶＤ法により半導体表
面に絶縁膜７９を形成すると、図１８の（Ｆ）に示す構
造となり、本実施例のデバイス構造が完成する。
【００５２】図１８の（Ｆ）に示す構造よりわかるよう
に、ゲート電極７３，ゲート絶縁膜７２，高濃度拡散層
７８は、ゲート酸化，リアクティブイオンエッチング法
，イオン注入法等の高精度加工技術を有するプロセスに
より形成されるため、ゲート電極７３と高濃度拡散層７
８間の電界強度の制御が、非常に安定化できることが本
実施例の特徴となる。なお本実施例も第６実施例と同じ
く、図１０の領域３０に対応する領域の平面構造は、図
１８の（Ｂ）の構造に限定されるものではなく、図１８
の（Ｃ）〜（Ｆ）のプロセス工程にて形成される範囲に
おいて、種々の変更が可能である。
に、ゲート電極７３，ゲート絶縁膜７２，高濃度拡散層
７８は、ゲート酸化，リアクティブイオンエッチング法
，イオン注入法等の高精度加工技術を有するプロセスに
より形成されるため、ゲート電極７３と高濃度拡散層７
８間の電界強度の制御が、非常に安定化できることが本
実施例の特徴となる。なお本実施例も第６実施例と同じ
く、図１０の領域３０に対応する領域の平面構造は、図
１８の（Ｂ）の構造に限定されるものではなく、図１８
の（Ｃ）〜（Ｆ）のプロセス工程にて形成される範囲に
おいて、種々の変更が可能である。
【００５３】次に本発明の第８実施例を図１９を用いて
説明する。なお図１８に示した第７実施例と同一又は同
等の部材には同一符号を付して示す。図１９の（Ａ）は
、図１０の領域３０に対応する領域を示す本実施例の平
面構造図であり、第６実施例と同じく、図１０の領域３
０に対応する領域におけるゲート長が他の領域に比べて
長くなっている。図１９の（Ａ）におけるＡ−Ａ′線に
沿った断面をプロセスフローに従って図示したのが図１
９の（Ｃ）〜（Ｆ）となっている。以下プロセスフロー
の順に従って説明を行うが、図１９の（Ａ）の状態は、
図１９図（Ｄ）の断面構造に対応している。
説明する。なお図１８に示した第７実施例と同一又は同
等の部材には同一符号を付して示す。図１９の（Ａ）は
、図１０の領域３０に対応する領域を示す本実施例の平
面構造図であり、第６実施例と同じく、図１０の領域３
０に対応する領域におけるゲート長が他の領域に比べて
長くなっている。図１９の（Ａ）におけるＡ−Ａ′線に
沿った断面をプロセスフローに従って図示したのが図１
９の（Ｃ）〜（Ｆ）となっている。以下プロセスフロー
の順に従って説明を行うが、図１９の（Ａ）の状態は、
図１９図（Ｄ）の断面構造に対応している。
【００５４】まず図１９の（Ｃ）において第７実施例と
同様に、半導体基板７１上にゲート絶縁膜７２及びゲー
ト電極７３を形成する。その後、ポリシリコン酸化、ソ
ース， ドレイン層形成のためのイオン注入、アニール
処理等により、図１９図（Ｄ）に示すように表面絶縁膜
７４及びドレイン（ソース）拡散層７５を形成する。次
に図１９の（Ｂ）において斜線で示された領域ｂのみを
開口するように、ホトリソグラフィー法により半導体表
面にレジスト膜７６を形成し、図１９の（Ｂ）の斜線領
域ｂの絶縁膜７４，ゲート電極７３及びゲート絶縁膜７
２をリアクティブエッチング法を用いて除去し、図１９
の（Ｅ）に示すように、領域ｂの半導体表面７７を露出
させる。次にレジスト膜７６を除去し、図１９の（Ｆ）
に示すようにＬＰＣＶＤ法により半導体表面にＳｉＯ２
あるいはＳｉ３ Ｎ４ 等よりなる絶縁膜７９を形成
する。その後、イオン注入法を用いてドレイン層７５と
同じ不純物タイプの高濃度拡散層７８を形成する。絶縁
膜７９の厚さによっては、該絶縁膜７９の形成後にリア
クティブイオンエッチング法により、表面全面を異方的
にエッチバックを行う工程が、イオン注入に先立ち行わ
れる場合もある。
同様に、半導体基板７１上にゲート絶縁膜７２及びゲー
ト電極７３を形成する。その後、ポリシリコン酸化、ソ
ース， ドレイン層形成のためのイオン注入、アニール
処理等により、図１９図（Ｄ）に示すように表面絶縁膜
７４及びドレイン（ソース）拡散層７５を形成する。次
に図１９の（Ｂ）において斜線で示された領域ｂのみを
開口するように、ホトリソグラフィー法により半導体表
面にレジスト膜７６を形成し、図１９の（Ｂ）の斜線領
域ｂの絶縁膜７４，ゲート電極７３及びゲート絶縁膜７
２をリアクティブエッチング法を用いて除去し、図１９
の（Ｅ）に示すように、領域ｂの半導体表面７７を露出
させる。次にレジスト膜７６を除去し、図１９の（Ｆ）
に示すようにＬＰＣＶＤ法により半導体表面にＳｉＯ２
あるいはＳｉ３ Ｎ４ 等よりなる絶縁膜７９を形成
する。その後、イオン注入法を用いてドレイン層７５と
同じ不純物タイプの高濃度拡散層７８を形成する。絶縁
膜７９の厚さによっては、該絶縁膜７９の形成後にリア
クティブイオンエッチング法により、表面全面を異方的
にエッチバックを行う工程が、イオン注入に先立ち行わ
れる場合もある。
【００５５】この実施例においては、図１９の（Ｆ）に
示すサイドスペーサー８０で隔てられたゲート電極７３
と拡散層７８端の横方向距離により電界強度が決まる。 そしてゲート電極７３と高濃度拡散層７８間の距離は、
熱酸化法，リアクティブイオンエッチング法，ＬＰＣＶ
Ｄ法，イオン注入法，熱処理等の高精度加工技術を有す
るプロセスにより設定されるため、ゲート電極７３と拡
散層７８間の電界強度の制御が非常に安定化できること
が本実施例の特徴となり。なお本実施例も第６実施例と
同じく、図１０の領域３０に対応する領域の平面構造は
、図１９の（Ｂ）に示す構造に限定されるものではなく
、図１９の（Ｃ）〜（Ｆ）のプロセス工程にて形成され
る範囲において、種々の変更が可能である。
示すサイドスペーサー８０で隔てられたゲート電極７３
と拡散層７８端の横方向距離により電界強度が決まる。 そしてゲート電極７３と高濃度拡散層７８間の距離は、
熱酸化法，リアクティブイオンエッチング法，ＬＰＣＶ
Ｄ法，イオン注入法，熱処理等の高精度加工技術を有す
るプロセスにより設定されるため、ゲート電極７３と拡
散層７８間の電界強度の制御が非常に安定化できること
が本実施例の特徴となり。なお本実施例も第６実施例と
同じく、図１０の領域３０に対応する領域の平面構造は
、図１９の（Ｂ）に示す構造に限定されるものではなく
、図１９の（Ｃ）〜（Ｆ）のプロセス工程にて形成され
る範囲において、種々の変更が可能である。
【００５６】更に本発明の第９実施例を図２０を用いて
説明する。なお図２０において、図１８に示した第７実
施例と同一又は同等の部材には同一符号を付して示して
いる。 図２０の（Ａ）は、図１０の領域３０に対応する領域を
示す本実施例の平面構造図であり、第６実施例と同じく
、図１０の領域３０に対応する領域におけるゲート長が
他の領域に比べて長くなっている。図２０の（Ａ）にお
けるＡ−Ａ′線に沿った断面をプロセスフローに従って
図示したのが図２０の（Ｃ）〜（Ｆ）となっている。以
下プロセスフローの順に従って説明を行うが、図２０の
（Ａ）の状態は、図２０図（Ｄ）の断面構造に対応して
いる。
説明する。なお図２０において、図１８に示した第７実
施例と同一又は同等の部材には同一符号を付して示して
いる。 図２０の（Ａ）は、図１０の領域３０に対応する領域を
示す本実施例の平面構造図であり、第６実施例と同じく
、図１０の領域３０に対応する領域におけるゲート長が
他の領域に比べて長くなっている。図２０の（Ａ）にお
けるＡ−Ａ′線に沿った断面をプロセスフローに従って
図示したのが図２０の（Ｃ）〜（Ｆ）となっている。以
下プロセスフローの順に従って説明を行うが、図２０の
（Ａ）の状態は、図２０図（Ｄ）の断面構造に対応して
いる。
【００５７】まず図２０の（Ｃ）において第７実施例と
同様に、半導体基板７１上にゲート絶縁膜７２及びゲー
ト電極７３を形成する。その後、ポリシリコン酸化、ソ
ース， ドレイン層形成のためのイオン注入、アニール
処理等により、図２０図（Ｄ）に示すように表面絶縁膜
７４及びドレイン（ソース）拡散層７５を形成する。次
に図２０の（Ｂ）において斜線で示された領域ｂのみを
開口するように、ホトリソグラフィー法により半導体表
面にレジスト膜７６を形成し、図２０の（Ｂ）の斜線領
域ｂの絶縁膜７４，ゲート電極７３及びゲート絶縁膜７
２をリアクティブエッチング法を用いて除去し、図２０
の（Ｅ）に示すように、領域ｂの半導体表面７７を露出
させる。
同様に、半導体基板７１上にゲート絶縁膜７２及びゲー
ト電極７３を形成する。その後、ポリシリコン酸化、ソ
ース， ドレイン層形成のためのイオン注入、アニール
処理等により、図２０図（Ｄ）に示すように表面絶縁膜
７４及びドレイン（ソース）拡散層７５を形成する。次
に図２０の（Ｂ）において斜線で示された領域ｂのみを
開口するように、ホトリソグラフィー法により半導体表
面にレジスト膜７６を形成し、図２０の（Ｂ）の斜線領
域ｂの絶縁膜７４，ゲート電極７３及びゲート絶縁膜７
２をリアクティブエッチング法を用いて除去し、図２０
の（Ｅ）に示すように、領域ｂの半導体表面７７を露出
させる。
【００５８】次にレジスト膜７６を除去し、図２０の（
Ｆ）に示すようにＬＰＣＶＤ法により半導体表面にＳｉ
Ｏ２ ，Ｔａ２ Ｏ５ あるいはＳｉ３ Ｎ４ 等より
なる絶縁膜８１を形成し、次いで同じくＬＰＣＶＤ法に
より、プレート電極８２をウェハー全面に形成する。プ
レート電極８２がポリシリコンである場合、膜厚は望ま
しくは５００ Å以下とする。 続いてホトリソグラフィー法により、少なくとも図２０
の（Ｂ）の斜線領域ｂを覆うようにレジスト膜８３を形
成し、これをマスクとして不要領域部のプレート電極８
２のエッチングを行う。その後レジスト膜８３の除去を
行う。 なお出来上がりの状態において、プレート電極８２には
独立した電位が印加可能な状態となっている。
Ｆ）に示すようにＬＰＣＶＤ法により半導体表面にＳｉ
Ｏ２ ，Ｔａ２ Ｏ５ あるいはＳｉ３ Ｎ４ 等より
なる絶縁膜８１を形成し、次いで同じくＬＰＣＶＤ法に
より、プレート電極８２をウェハー全面に形成する。プ
レート電極８２がポリシリコンである場合、膜厚は望ま
しくは５００ Å以下とする。 続いてホトリソグラフィー法により、少なくとも図２０
の（Ｂ）の斜線領域ｂを覆うようにレジスト膜８３を形
成し、これをマスクとして不要領域部のプレート電極８
２のエッチングを行う。その後レジスト膜８３の除去を
行う。 なお出来上がりの状態において、プレート電極８２には
独立した電位が印加可能な状態となっている。
【００５９】この実施例においては、図２０の（Ｆ）の
絶縁膜８１で隔てられたゲート電極７３とプレート電極
８２の横方向距離により電界強度が決まる。そしてゲー
ト電極７３とプレート電極８２間の距離は、ＬＰＣＶＤ
法という高精度加工技術を有するプロセスにより形成さ
れるため高精度で設定でき、ゲート電極７３とプレート
電極８２間の電界強度の制御が、非常に安定化できるこ
とが本実施例の特徴となる。なお本実施例も第６実施例
と同じく、図１０の領域３０に対応する領域の平面構造
は、図２０の（Ｂ）に示す構造に限定されるものではな
く、図２０の（Ｃ）〜（Ｆ）のプロセス工程にて形成さ
れる範囲において、種々の変更が可能である。
絶縁膜８１で隔てられたゲート電極７３とプレート電極
８２の横方向距離により電界強度が決まる。そしてゲー
ト電極７３とプレート電極８２間の距離は、ＬＰＣＶＤ
法という高精度加工技術を有するプロセスにより形成さ
れるため高精度で設定でき、ゲート電極７３とプレート
電極８２間の電界強度の制御が、非常に安定化できるこ
とが本実施例の特徴となる。なお本実施例も第６実施例
と同じく、図１０の領域３０に対応する領域の平面構造
は、図２０の（Ｂ）に示す構造に限定されるものではな
く、図２０の（Ｃ）〜（Ｆ）のプロセス工程にて形成さ
れる範囲において、種々の変更が可能である。
【００６０】更に本実施例においては、プレート電極８
２に独立に印加される電位（ゲート電極に印加される蓄
積電位よりは正のバイアス）を変えることにより、アバ
ランシェ増倍係数、つまり感度が可変にできる特長を有
する。
２に独立に印加される電位（ゲート電極に印加される蓄
積電位よりは正のバイアス）を変えることにより、アバ
ランシェ増倍係数、つまり感度が可変にできる特長を有
する。
【００６１】最後に本実施例は、その他の実施例とは異
なり隣接する２枚の電極間で高電界が印加されることが
本質的であり、その構造作成方法は上述の説明した方法
以外にも、例えばプロセス技術の向上により直接隣接す
る電極間の間隙をホト・エッチングする方法等も適用す
ることが可能である。更に付け加えるに、プレート電極
８２の電位がドレイン電位に恒等的に等しい場合は、拡
散層７５とプレート電極８２間にコンタクト穴を形成す
る構造にすれば良い。
なり隣接する２枚の電極間で高電界が印加されることが
本質的であり、その構造作成方法は上述の説明した方法
以外にも、例えばプロセス技術の向上により直接隣接す
る電極間の間隙をホト・エッチングする方法等も適用す
ることが可能である。更に付け加えるに、プレート電極
８２の電位がドレイン電位に恒等的に等しい場合は、拡
散層７５とプレート電極８２間にコンタクト穴を形成す
る構造にすれば良い。
【００６２】上記各実施例においては、ＮチャネルＣＭ
Ｄを用いた固体撮像装置を示したが、もちろんＰチャネ
ルＣＭＤを用いた固体撮像装置においても、バイアス及
びその不純物タイプを逆に選ぶことにより本発明を適用
することができる。また各実施例においは、ソースかド
レインの一方をゲート電極が囲む構成のＣＭＤについて
説明を行ったが、ゲート電極がソース及びドレインの両
方を囲む構造、あるいはソース及びドレインの両方とも
完全に囲まない構造のＣＭＤを用いた固体撮像装置に対
しても本発明は適用可能である。
Ｄを用いた固体撮像装置を示したが、もちろんＰチャネ
ルＣＭＤを用いた固体撮像装置においても、バイアス及
びその不純物タイプを逆に選ぶことにより本発明を適用
することができる。また各実施例においは、ソースかド
レインの一方をゲート電極が囲む構成のＣＭＤについて
説明を行ったが、ゲート電極がソース及びドレインの両
方を囲む構造、あるいはソース及びドレインの両方とも
完全に囲まない構造のＣＭＤを用いた固体撮像装置に対
しても本発明は適用可能である。
【００６３】更に本発明は、ＣＭＤ撮像素子以外のアバ
ランシェ増倍蓄積作用を有する撮像素子を用いた固体撮
像装置において、そのアバランシェ増倍領域にマイクロ
レンズを用い入射光を集光するということも当然考えら
れ、そのような固体撮像装置にも本発明は当然適用可能
である。更にマイクロレンズの構成に関しては有機樹脂
によるオンチップマイクロレンズについて説明を行った
が、無機材料、あるいは貼り合わせにより作成されたマ
イクロレンズを用いたものにも同様に適用することがで
きる。更にはまたマイクロレンズ下部にカラーフィルタ
ー、及び又は入射光の波長変換作用を有する蛍光材料膜
を形成したもの等の種々の構成のものにも適用可能であ
る。
ランシェ増倍蓄積作用を有する撮像素子を用いた固体撮
像装置において、そのアバランシェ増倍領域にマイクロ
レンズを用い入射光を集光するということも当然考えら
れ、そのような固体撮像装置にも本発明は当然適用可能
である。更にマイクロレンズの構成に関しては有機樹脂
によるオンチップマイクロレンズについて説明を行った
が、無機材料、あるいは貼り合わせにより作成されたマ
イクロレンズを用いたものにも同様に適用することがで
きる。更にはまたマイクロレンズ下部にカラーフィルタ
ー、及び又は入射光の波長変換作用を有する蛍光材料膜
を形成したもの等の種々の構成のものにも適用可能であ
る。
【００６４】また本発明においては、入射光強度に応じ
、蓄積ゲート電位、あるいはプレート電位を変えること
により、アバランシェ増倍係数、つまり感度を可変とす
ることができ、高感度且つ広いダイナミックレンジを達
成することも可能となる。更に本発明に係る撮像素子は
冷却し低温下で動作させることも可能であり、この場合
暗電流によるノイズ成分が低減され、その結果更に高い
Ｓ／Ｎ比が得られることとなる。
、蓄積ゲート電位、あるいはプレート電位を変えること
により、アバランシェ増倍係数、つまり感度を可変とす
ることができ、高感度且つ広いダイナミックレンジを達
成することも可能となる。更に本発明に係る撮像素子は
冷却し低温下で動作させることも可能であり、この場合
暗電流によるノイズ成分が低減され、その結果更に高い
Ｓ／Ｎ比が得られることとなる。
【００６５】更に、近年ＭＯＳ型センサーにおいて蓄積
時にアバランシェ効果を利用し増幅蓄積を行っている例
が、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅ． Ｄ， Ｖｏ
ｌ． ３７， Ｎｏ． ８， １９９０， ｐｐ． １
８６１ 〜１８６８の論文に発表されているが、その論
文によると、フローティング電位状態であるホトダイオ
ードに増幅されたキャリアーが蓄積されるにつれ、ダイ
オード−基板間の電位が変動し、アバランシェ係数が変
動する、すなわち入射光量とダイオードに蓄積されるキ
ャリアー数の比が、入射光量値により変化するという非
線型応答が存在するものである。これに対し本発明では
上記実施例において述べたように、ゲート−ドレイン間
，あるいはゲート電極−プレート電極間の電界は、ホト
キャリアーがゲート電極部に蓄積されても変わらないた
め、アバランシェ増倍係数が変わらない、すなわち入射
光量と蓄積キャリアーの数の関係は良好な線型性を有す
るという特長をもつものである。
時にアバランシェ効果を利用し増幅蓄積を行っている例
が、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅ． Ｄ， Ｖｏ
ｌ． ３７， Ｎｏ． ８， １９９０， ｐｐ． １
８６１ 〜１８６８の論文に発表されているが、その論
文によると、フローティング電位状態であるホトダイオ
ードに増幅されたキャリアーが蓄積されるにつれ、ダイ
オード−基板間の電位が変動し、アバランシェ係数が変
動する、すなわち入射光量とダイオードに蓄積されるキ
ャリアー数の比が、入射光量値により変化するという非
線型応答が存在するものである。これに対し本発明では
上記実施例において述べたように、ゲート−ドレイン間
，あるいはゲート電極−プレート電極間の電界は、ホト
キャリアーがゲート電極部に蓄積されても変わらないた
め、アバランシェ増倍係数が変わらない、すなわち入射
光量と蓄積キャリアーの数の関係は良好な線型性を有す
るという特長をもつものである。
【００６６】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、受光，蓄積部を有する画素を備えた固
体撮像装置において、ホトキャリアーの増幅蓄積が可能
となり、したがって従来例に比べ大幅な感度の向上が可
能となる。
本発明によれば、受光，蓄積部を有する画素を備えた固
体撮像装置において、ホトキャリアーの増幅蓄積が可能
となり、したがって従来例に比べ大幅な感度の向上が可
能となる。
【図１】ＣＭＤのゲート電極下のＳｉ／ＳｉＯ２ 界面
に流入する正孔数と、ゲート電極とドレイン端子間の電
位差（ＶＤ −ＶＧ ）との関係を示す図である。
に流入する正孔数と、ゲート電極とドレイン端子間の電
位差（ＶＤ −ＶＧ ）との関係を示す図である。
【図２】ＣＭＤの平面を示す概略図である。
【図３】図２のＡ−Ａ′線に沿った断面図である。
【図４】ＣＭＤの受光時の電位分布及び正孔電流密度を
算出した結果を示す図である。
算出した結果を示す図である。
【図５】図４の一部を拡大して示す図である。
【図６】ＣＭＤのゲート流入正孔数と、ゲート電極−ド
レイン端子間電位差との関係を計算値及び実験値で示す
図である。
レイン端子間電位差との関係を計算値及び実験値で示す
図である。
【図７】ＣＭＤの蓄積時間と実効ゲート電位シフト量と
の関係を示す図である。
の関係を示す図である。
【図８】ＣＭＤの電極下に飽和正孔数が蓄積された時の
ゲート−ドレイン境界近傍における正孔，電子，ドナー
濃度の分布状態を示す図である。
ゲート−ドレイン境界近傍における正孔，電子，ドナー
濃度の分布状態を示す図である。
【図９】本発明に係る固体撮像装置の第１実施例のＣＭ
Ｄ撮像素子の平面図である。
Ｄ撮像素子の平面図である。
【図１０】ＣＭＤの平面構成を示す図である。
【図１１】第２実施例のＣＭＤの断面構造を示す図であ
る。
る。
【図１２】第３実施例のＣＭＤの断面構造を示す図であ
る。
る。
【図１３】第３実施例の変形例を示す断面図である。
【図１４】ゲート電極形成後、ゲート電極を酸化するポ
リシリコン酸化工程を説明するための断面図である。
リシリコン酸化工程を説明するための断面図である。
【図１５】第４実施例のＣＭＤの断面構造を示す図であ
る。
る。
【図１６】第５実施例のＣＭＤの断面構造を示す図であ
る。
る。
【図１７】第６実施例のＣＭＤの平面及び断面構造を示
す図である。
す図である。
【図１８】第７実施例のＣＭＤの平面及び断面構造を示
す図である。
す図である。
【図１９】第８実施例のＣＭＤの平面及び断面構造を示
す図である。
す図である。
【図２０】第９実施例のＣＭＤの平面及び断面構造を示
す図である。
す図である。
【図２１】従来のＣＭＤ固体撮像装置の１画素部分の断
面構造を示す図である。
面構造を示す図である。
【図２２】従来の撮像素子上にマイクロレンズアレイを
備えた固体撮像装置の構成例を示す断面図である。
備えた固体撮像装置の構成例を示す断面図である。
【図２３】図２２に示した固体撮像装置における入射光
路を示す説明図である。
路を示す説明図である。
２１ ソース（ドレイン）領域
２２ ゲート電極部
２３ 隣接画素のゲート電極部
２４ ドレイン（ソース）領域
２５ アバランシェ増倍領域
２６ マイクロレンズ
Claims (8)
- 【請求項１】 少なくとも受光，蓄積部を有する画素
を多数配列した画素アレイを備えた固体撮像装置におい
て、前記画素アレイ上に被覆した可視光に透明な保護膜
上に前記各受光画素に対応して選択的に設けられた有機
又は無機材料からなるマイクロレンズアレイを備え、該
マイクロレンズアレイの光軸及び焦点が各画素中の高電
界印加領域に存在するように配置したことを特徴とする
固体撮像装置。 - 【請求項２】 少なくとも受光，蓄積部の一部にＭＯ
Ｓ型構造を有する画素を多数配列した画素アレイを備え
た固体撮像装置において、前記画素アレイ上に被覆した
可視光に透明な保護膜上に前記各受光画素に対応して選
択的に設けられた有機又は無機材料からなるマイクロレ
ンズアレイを備え、該マイクロレンズアレイの光軸及び
焦点が各画素のＭＯＳ型構造電極中もしくはその近傍に
存在する高電界印加領域に存在するように配置したこと
を特徴とする固体撮像装置。 - 【請求項３】 前記高電界印加領域は、前記各画素の
ＭＯＳ型構造電極中もしくはその近傍の一部分に選択的
に形成されていることを特徴とする請求項２記載の固体
撮像装置。 - 【請求項４】 前記高電界印加領域は、前記各画素の
ＭＯＳ型構造電極及び半導体基板中に設けられた拡散層
により形成されていることを特徴とする請求項２又は３
記載の固体撮像装置。 - 【請求項５】 前記高電界印加領域は、前記各画素の
ＭＯＳ型構造電極及び該ＭＯＳ型構造電極に隣接して形
成された他のＭＯＳ型構造電極により形成されているこ
とを特徴とする請求項２又は３記載の固体撮像装置。 - 【請求項６】 前記各画素は、半導体層上にチャネル
層を介してソース及びドレイン領域形成し、チャネル層
上にゲート絶縁膜を介してゲート電極を形成してなる電
荷変調素子であることを特徴とする請求項２〜５のいず
れか１項に記載の固体撮像装置。 - 【請求項７】 前記高電界印加領域を形成する前記Ｍ
ＯＳ型構造電極は、ゲート電極であることを特徴とする
請求項６記載の固体撮像装置。 - 【請求項８】 前記高電界印加領域を形成する前記Ｍ
ＯＳ型構造電極は、ゲート電極であり、前記半導体基板
中に形成された拡散層はソース又はドレイン領域、ある
いはソース又はドレイン領域に電気的に接触している拡
散層であることを特徴とする請求項６記載の固体撮像装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092682A JPH04304672A (ja) | 1991-04-01 | 1991-04-01 | 固体撮像装置 |
| US08/232,429 US5420634A (en) | 1991-04-01 | 1994-04-21 | Solid state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092682A JPH04304672A (ja) | 1991-04-01 | 1991-04-01 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304672A true JPH04304672A (ja) | 1992-10-28 |
Family
ID=14061260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092682A Pending JPH04304672A (ja) | 1991-04-01 | 1991-04-01 | 固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420634A (ja) |
| JP (1) | JPH04304672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324304A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 固体撮像素子及び撮像装置 |
| JP2017079272A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456326B2 (en) | 1994-01-28 | 2002-09-24 | California Institute Of Technology | Single chip camera device having double sampling operation |
| US5471515A (en) * | 1994-01-28 | 1995-11-28 | California Institute Of Technology | Active pixel sensor with intra-pixel charge transfer |
| USRE42918E1 (en) | 1994-01-28 | 2011-11-15 | California Institute Of Technology | Single substrate camera device with CMOS image sensor |
| JPH09246512A (ja) * | 1996-03-06 | 1997-09-19 | Sharp Corp | 増幅型固体撮像素子 |
| US5956085A (en) * | 1996-11-07 | 1999-09-21 | Umax Data Systems Inc. | Apparatus for increasing the sample frequency of scanning |
| KR100310102B1 (ko) * | 1998-03-05 | 2001-12-17 | 윤종용 | 고체 컬러 이미지 소자 및 그의 제조 방법 |
| DE19821974B4 (de) * | 1998-05-18 | 2008-04-10 | Schwarte, Rudolf, Prof. Dr.-Ing. | Vorrichtung und Verfahren zur Erfassung von Phase und Amplitude elektromagnetischer Wellen |
| KR100359768B1 (ko) * | 1999-03-18 | 2002-11-07 | 주식회사 하이닉스반도체 | 고체 촬상 소자 및 그 제조방법 |
| US6043115A (en) * | 1999-03-25 | 2000-03-28 | United Microelectronics Corp. | Method for avoiding interference in a CMOS sensor |
| US6307243B1 (en) * | 1999-07-19 | 2001-10-23 | Micron Technology, Inc. | Microlens array with improved fill factor |
| US6506408B1 (en) * | 2000-07-13 | 2003-01-14 | Scimed Life Systems, Inc. | Implantable or insertable therapeutic agent delivery device |
| EP1557886A3 (en) * | 2004-01-26 | 2006-06-07 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device and camera |
| US7233051B2 (en) * | 2005-06-28 | 2007-06-19 | Intel Corporation | Germanium/silicon avalanche photodetector with separate absorption and multiplication regions |
| US7741657B2 (en) * | 2006-07-17 | 2010-06-22 | Intel Corporation | Inverted planar avalanche photodiode |
| US7683397B2 (en) * | 2006-07-20 | 2010-03-23 | Intel Corporation | Semi-planar avalanche photodiode |
| US20080309900A1 (en) * | 2007-06-12 | 2008-12-18 | Micron Technology, Inc. | Method of making patterning device, patterning device for making patterned structure, and method of making patterned structure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157178A (ja) * | 1984-12-28 | 1986-07-16 | Canon Inc | 撮像装置 |
| US4694185A (en) * | 1986-04-18 | 1987-09-15 | Eastman Kodak Company | Light sensing devices with lenticular pixels |
| JP2584010B2 (ja) * | 1988-10-20 | 1997-02-19 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
| JPH0424964A (ja) * | 1990-05-16 | 1992-01-28 | Olympus Optical Co Ltd | 固体撮像装置 |
-
1991
- 1991-04-01 JP JP3092682A patent/JPH04304672A/ja active Pending
-
1994
- 1994-04-21 US US08/232,429 patent/US5420634A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324304A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 固体撮像素子及び撮像装置 |
| JP2017079272A (ja) * | 2015-10-20 | 2017-04-27 | 株式会社東芝 | 固体撮像装置および固体撮像装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5420634A (en) | 1995-05-30 |
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