JPH09232577A - 縦型パワーｍｏｓ半導体装置の製造方法 - Google Patents
縦型パワーｍｏｓ半導体装置の製造方法Info
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- JPH09232577A JPH09232577A JP35616996A JP35616996A JPH09232577A JP H09232577 A JPH09232577 A JP H09232577A JP 35616996 A JP35616996 A JP 35616996A JP 35616996 A JP35616996 A JP 35616996A JP H09232577 A JPH09232577 A JP H09232577A
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- polysilicon film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ボディの注入量とツェナーダイオードの低濃
度領域の注入量をそれぞれ最適値に設定できるようにす
る。 【構成】 ポリシリコン膜１４を堆積させた後、ポリシ
リコン膜全面にＮ型不純物を注入する。次に、Ｎ型ボデ
ィを形成するために、Ｎ型ボディ領域に開口をもつとと
もに、ポリシリコン膜１４をゲート電極とツェナーダイ
オードにするために、リソグラフィーとエッチングによ
りポリシリコン膜１４とゲート酸化膜１２をパターン化
し、リソグラフィーによりツェナーダイオード部をレジ
スト１７で被い、そのレジスト１７から露出したパター
ン化されたポリシリコン膜１４と、それをマスクとする
エピタキシャル層４とにＮ型不純物を注入する。その
後、熱拡散を行なってＮ型ボディ１６を形成する。
度領域の注入量をそれぞれ最適値に設定できるようにす
る。 【構成】 ポリシリコン膜１４を堆積させた後、ポリシ
リコン膜全面にＮ型不純物を注入する。次に、Ｎ型ボデ
ィを形成するために、Ｎ型ボディ領域に開口をもつとと
もに、ポリシリコン膜１４をゲート電極とツェナーダイ
オードにするために、リソグラフィーとエッチングによ
りポリシリコン膜１４とゲート酸化膜１２をパターン化
し、リソグラフィーによりツェナーダイオード部をレジ
スト１７で被い、そのレジスト１７から露出したパター
ン化されたポリシリコン膜１４と、それをマスクとする
エピタキシャル層４とにＮ型不純物を注入する。その
後、熱拡散を行なってＮ型ボディ１６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は縦型パワーＭＯＳＦ
ＥＴのゲート電極とソース間にゲート電極保護用にツェ
ナーダイオードを有するパワーＭＯＳ半導体装置の製造
方法に関するものである。
ＥＴのゲート電極とソース間にゲート電極保護用にツェ
ナーダイオードを有するパワーＭＯＳ半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】ゲート電極とソース間にゲート電極保護
用ツェナーダイオードを備えた縦型パワーＭＯＳＦＥＴ
を製造する方法を図１と図２を参照して説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させ、エピタキシャル層４上にシリコン酸化
膜６を形成し、Ｎ型ウエルを形成する領域に開口をもつ
ように、リソグラフィーとエッチングにより酸化膜６を
パターン化する。酸化膜６をマスクとしてエピタキシャ
ル層４にＮ型不純物を導入してＮ型ウエル８を形成す
る。
用ツェナーダイオードを備えた縦型パワーＭＯＳＦＥＴ
を製造する方法を図１と図２を参照して説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させ、エピタキシャル層４上にシリコン酸化
膜６を形成し、Ｎ型ウエルを形成する領域に開口をもつ
ように、リソグラフィーとエッチングにより酸化膜６を
パターン化する。酸化膜６をマスクとしてエピタキシャ
ル層４にＮ型不純物を導入してＮ型ウエル８を形成す
る。
【０００３】（Ｂ）熱酸化法によりＮ型ウエル８上にフ
ィールド酸化膜１０を形成し、リソグラフィーとエッチ
ングによりトランジスタセル部のエピタキシャル層４を
露出させる。その後、フィールド酸化膜１０から露出し
たエピタキシャル層表面にゲート酸化膜１２を形成す
る。 （Ｃ）ゲート酸化膜１２とフィールド酸化膜１０上にポ
リシリコン膜１４を堆積させる。
ィールド酸化膜１０を形成し、リソグラフィーとエッチ
ングによりトランジスタセル部のエピタキシャル層４を
露出させる。その後、フィールド酸化膜１０から露出し
たエピタキシャル層表面にゲート酸化膜１２を形成す
る。 （Ｃ）ゲート酸化膜１２とフィールド酸化膜１０上にポ
リシリコン膜１４を堆積させる。
【０００４】（Ｄ）Ｎ型ボディを形成するためにＮ型ボ
ディ領域に開口をもつとともに、ポリシリコン膜１４を
ゲート電極とツェナーダイオードにするために、リソグ
ラフィーとエッチングによりポリシリコン膜１４とゲー
ト酸化膜１２をパターン化する。パターン化されたポリ
シリコン膜１４と、それをマスクとするエピタキシャル
層４とにＮ型不純物を注入する。その後、熱拡散を行な
ってＮ型ボディ１６を形成する。
ディ領域に開口をもつとともに、ポリシリコン膜１４を
ゲート電極とツェナーダイオードにするために、リソグ
ラフィーとエッチングによりポリシリコン膜１４とゲー
ト酸化膜１２をパターン化する。パターン化されたポリ
シリコン膜１４と、それをマスクとするエピタキシャル
層４とにＮ型不純物を注入する。その後、熱拡散を行な
ってＮ型ボディ１６を形成する。
【０００５】（Ｅ）次に、リソグラフィーによりＮ型ボ
ディ領域に開口をもつレジストパターン１８を形成し、
それをマスクとしてＮ型不純物を高濃度にＮ型ボディ中
に注入する。その後、レジスト１８を除去し、熱拡散を
行なってバックゲート用のＮ型領域２０を形成する。
ディ領域に開口をもつレジストパターン１８を形成し、
それをマスクとしてＮ型不純物を高濃度にＮ型ボディ中
に注入する。その後、レジスト１８を除去し、熱拡散を
行なってバックゲート用のＮ型領域２０を形成する。
【０００６】（Ｆ）次に、バックゲート用Ｎ型領域２０
とツェナーダイオードで低濃度Ｎ型領域となる領域１４
Ｎを被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域１４Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域１４Ｐと低濃度Ｎ型領域１４Ｎが
形成される。
とツェナーダイオードで低濃度Ｎ型領域となる領域１４
Ｎを被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域１４Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域１４Ｐと低濃度Ｎ型領域１４Ｎが
形成される。
【０００７】（Ｇ）レジスト２２を除去した後、層間絶
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線３０や入力用のメタル配線３２を形成す
る。
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線３０や入力用のメタル配線３２を形成す
る。
【０００８】近年、パワーＭＯＳトランジスタの動向は
低耐圧、低オン抵抗化の傾向にあり、これに伴いゲート
酸化膜厚は薄膜化するため、ますますゲート保護用ツェ
ナーダイオードの重要性が増している。ゲート保護用ツ
ェナーダイオードの構成は、ゲート電極して形成される
ポリシリコン膜の一部に高濃度部とそれとは反対導電型
のとから構成されている。
低耐圧、低オン抵抗化の傾向にあり、これに伴いゲート
酸化膜厚は薄膜化するため、ますますゲート保護用ツェ
ナーダイオードの重要性が増している。ゲート保護用ツ
ェナーダイオードの構成は、ゲート電極して形成される
ポリシリコン膜の一部に高濃度部とそれとは反対導電型
のとから構成されている。
【０００９】従来の製造方法では、図１、図２に示され
るように、ボディ１６の形成と、ツェナーダイオードの
低濃度領域とするためのポリシリコン膜１４への不純物
注入は、図１の工程（Ｄ）で同時に形成されている。し
たがって、でき上がったパワーＭＯＳＦＥＴではボディ
１６の不純物濃度とツェナーダイオードの低濃度ポリシ
リコン領域１４Ｎの不純物濃度が同じ濃度になってい
る。同様の方法は特開平５−９０２９５号公報や、特開
平５−９０５９４号公報にも記載されているが、ボディ
の形成と、ツェナーダイオードの低濃度領域とするため
のポリシリコン膜への不純物注入が同一工程である点で
すべて共通している。
るように、ボディ１６の形成と、ツェナーダイオードの
低濃度領域とするためのポリシリコン膜１４への不純物
注入は、図１の工程（Ｄ）で同時に形成されている。し
たがって、でき上がったパワーＭＯＳＦＥＴではボディ
１６の不純物濃度とツェナーダイオードの低濃度ポリシ
リコン領域１４Ｎの不純物濃度が同じ濃度になってい
る。同様の方法は特開平５−９０２９５号公報や、特開
平５−９０５９４号公報にも記載されているが、ボディ
の形成と、ツェナーダイオードの低濃度領域とするため
のポリシリコン膜への不純物注入が同一工程である点で
すべて共通している。
【００１０】
【発明が解決しようとする課題】ボディ１６の不純物濃
度はＭＯＳＦＥＴのしきい値電圧Ｖｔｈ、耐圧、オン抵
抗Ｒｏｎなどの基本特性に大きく影響するため、濃度を
適正化する必要がある。一方、ツェナーダイオードは高
濃度ポリシリコン領域とそれとは反対導電型の低濃度ポ
リシリコン領域によって構成されているが、低濃度ポリ
シリコン領域の不純物濃度によってブレイクダウン後の
特性が大きく影響することが分かっている。そのため低
濃度ポリシリコン領域のためのイオン注入量を適正化す
ることも必要である。
度はＭＯＳＦＥＴのしきい値電圧Ｖｔｈ、耐圧、オン抵
抗Ｒｏｎなどの基本特性に大きく影響するため、濃度を
適正化する必要がある。一方、ツェナーダイオードは高
濃度ポリシリコン領域とそれとは反対導電型の低濃度ポ
リシリコン領域によって構成されているが、低濃度ポリ
シリコン領域の不純物濃度によってブレイクダウン後の
特性が大きく影響することが分かっている。そのため低
濃度ポリシリコン領域のためのイオン注入量を適正化す
ることも必要である。
【００１１】また、低耐圧品はボディ拡散が浅くなるこ
とによる特性上、製造上の課題がある。すなわち、ピン
チ抵抗増加によるＬ負荷耐量の劣化と、ボディ横方向拡
散の濃度プロファイルが急峻になることによるしきい値
電圧のバラツキが大きくなることである。この問題解決
のためには、ボディ注入量を増加させ、熱処理を従来よ
り少なくすることで従来と同一のしきい値電圧を得、ピ
ンチ抵抗を低下させ、しきい値電圧のバラツキを抑える
ことのできることがわかっている。しかし、注入量の増
加は、従来の製造方法ではツェナーダイオードの低濃度
領域の注入量も増加させてしまうため、ツェナーダイオ
ードリークを増加させる結果を招く。
とによる特性上、製造上の課題がある。すなわち、ピン
チ抵抗増加によるＬ負荷耐量の劣化と、ボディ横方向拡
散の濃度プロファイルが急峻になることによるしきい値
電圧のバラツキが大きくなることである。この問題解決
のためには、ボディ注入量を増加させ、熱処理を従来よ
り少なくすることで従来と同一のしきい値電圧を得、ピ
ンチ抵抗を低下させ、しきい値電圧のバラツキを抑える
ことのできることがわかっている。しかし、注入量の増
加は、従来の製造方法ではツェナーダイオードの低濃度
領域の注入量も増加させてしまうため、ツェナーダイオ
ードリークを増加させる結果を招く。
【００１２】以上のことから、ボディの注入量とツェナ
ーダイオードの低濃度領域の注入量はそれぞれ独立して
最適に設定するのが好ましいが、従来の方法で製造すれ
ばこれらは独立に設定することはできず、常に同じ注入
量になってしまう。そのため、一方を最適化すれば他方
が犠牲になる。以上の問題は、Ｐチャネル型パワーＭＯ
Ｓ半導体装置においてもＮ型とＰ型とをすべて逆にした
Ｎチャネル型パワーＭＯＳ半導体装置においても存在す
る問題である。本発明はボディの注入量とツェナーダイ
オードの低濃度領域の注入量をそれぞれ最適値に設定で
きるようにする製造方法を提供することを目的とするも
のである。
ーダイオードの低濃度領域の注入量はそれぞれ独立して
最適に設定するのが好ましいが、従来の方法で製造すれ
ばこれらは独立に設定することはできず、常に同じ注入
量になってしまう。そのため、一方を最適化すれば他方
が犠牲になる。以上の問題は、Ｐチャネル型パワーＭＯ
Ｓ半導体装置においてもＮ型とＰ型とをすべて逆にした
Ｎチャネル型パワーＭＯＳ半導体装置においても存在す
る問題である。本発明はボディの注入量とツェナーダイ
オードの低濃度領域の注入量をそれぞれ最適値に設定で
きるようにする製造方法を提供することを目的とするも
のである。
【００１３】
【課題を解決するための手段】本発明は、半導体基板表
面の第１導電型エピタキシャル層の表面に第２導電型ボ
ディが形成され、その第２導電型ボディ内の表面で第２
導電型ボディの境界から離れた位置に第１導電型ソース
領域が形成され、前記エピタキシャル層の表面上でソー
ス領域とエピタキシャル層の露出部との間に挾まれた第
２導電型ボディ領域上にはゲート酸化膜を介してゲート
電極が形成されて縦型パワーＭＯＳＦＥＴが構成されて
いるとともに、互いに接する高濃度第１導電型ポリシリ
コン領域と低濃度第２導電型ポリシリコン領域とを備え
て形成されたツェナーダイオードが前記ゲート電極とソ
ース領域の間に接続されている縦型パワーＭＯＳ半導体
装置の製造方法に関するものである。
面の第１導電型エピタキシャル層の表面に第２導電型ボ
ディが形成され、その第２導電型ボディ内の表面で第２
導電型ボディの境界から離れた位置に第１導電型ソース
領域が形成され、前記エピタキシャル層の表面上でソー
ス領域とエピタキシャル層の露出部との間に挾まれた第
２導電型ボディ領域上にはゲート酸化膜を介してゲート
電極が形成されて縦型パワーＭＯＳＦＥＴが構成されて
いるとともに、互いに接する高濃度第１導電型ポリシリ
コン領域と低濃度第２導電型ポリシリコン領域とを備え
て形成されたツェナーダイオードが前記ゲート電極とソ
ース領域の間に接続されている縦型パワーＭＯＳ半導体
装置の製造方法に関するものである。
【００１４】第１の局面では、ツェナーダイオードとゲ
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第２導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、ツェナーダイオードを形成する領域をマスクした状
態でエピタキシャル層内に第２導電型ボディを形成する
不純物注入工程とを備えている。
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第２導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、ツェナーダイオードを形成する領域をマスクした状
態でエピタキシャル層内に第２導電型ボディを形成する
不純物注入工程とを備えている。
【００１５】第２の局面では、ツェナーダイオードとゲ
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第１導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、第１導電型不純物注入よりも注入量を多くしてその
ポリシリコン膜とエピタキシャル層内に第２導電型不純
物を注入し、ボディを形成するとともにポリシリコン膜
を第２導電型に変える不純物注入工程とを備えている。
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第１導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、第１導電型不純物注入よりも注入量を多くしてその
ポリシリコン膜とエピタキシャル層内に第２導電型不純
物を注入し、ボディを形成するとともにポリシリコン膜
を第２導電型に変える不純物注入工程とを備えている。
【００１６】
【作用】第１の局面でＰチャネル型縦型パワーＭＯＳ半
導体装置の場合、ツェナーダイオードの低濃度Ｎ型領域
の注入量は図３の工程（Ｃ）のイオン注入工程での注入
量となる。一方、Ｎ型ボディの注入量は工程（Ｄ）のイ
オン注入工程での注入量となる。Ｎ型ボディの注入量を
最適な値に設定するために、工程（Ｄ）でのイオン注入
工程の注入量がＮ型ボディの注入量に設定される。ツェ
ナーダイオードの低濃度Ｎ型領域の注入量を最適化する
ために、工程（Ｃ）のイオン注入工程の注入量がツェナ
ーダイオードの低濃度Ｎ型領域の注入量に設定される。
Ｎチャネル型縦型パワーＭＯＳ半導体装置の場合は、全
ての導電型が逆になるだけで、同様のことがいえる。
導体装置の場合、ツェナーダイオードの低濃度Ｎ型領域
の注入量は図３の工程（Ｃ）のイオン注入工程での注入
量となる。一方、Ｎ型ボディの注入量は工程（Ｄ）のイ
オン注入工程での注入量となる。Ｎ型ボディの注入量を
最適な値に設定するために、工程（Ｄ）でのイオン注入
工程の注入量がＮ型ボディの注入量に設定される。ツェ
ナーダイオードの低濃度Ｎ型領域の注入量を最適化する
ために、工程（Ｃ）のイオン注入工程の注入量がツェナ
ーダイオードの低濃度Ｎ型領域の注入量に設定される。
Ｎチャネル型縦型パワーＭＯＳ半導体装置の場合は、全
ての導電型が逆になるだけで、同様のことがいえる。
【００１７】第２の局面でＮチャネル型縦型パワーＭＯ
Ｓ半導体装置の場合、ツェナーダイオードの低濃度Ｐ型
領域の注入量は図５の工程（Ｃ）のイオン注入工程での
Ｎ型不純物の注入量と工程（Ｄ）のイオン注入工程での
Ｐ型不純物の注入量（Ｎ型不純物の注入量より多い）と
の差となる。一方、Ｐ型ボディの注入量は工程（Ｄ）の
イオン注入工程での注入量となる。Ｐ型ボディの注入量
を最適な値に設定するために、工程（Ｄ）でのイオン注
入工程の注入量がＰ型ボディの注入量に設定される。ツ
ェナーダイオードの低濃度Ｐ型領域の注入量を最適化す
るために、工程（Ｃ）のイオン注入工程でのＮ型不純物
の注入量と工程（Ｄ）のイオン注入工程でのＰ型不純物
の注入量との差がツェナーダイオードの低濃度Ｐ型領域
の注入量に設定される。この場合もＰチャネル型縦型パ
ワーＭＯＳ半導体装置の場合は、全ての導電型が逆にな
るだけで、同様のことがいえる。
Ｓ半導体装置の場合、ツェナーダイオードの低濃度Ｐ型
領域の注入量は図５の工程（Ｃ）のイオン注入工程での
Ｎ型不純物の注入量と工程（Ｄ）のイオン注入工程での
Ｐ型不純物の注入量（Ｎ型不純物の注入量より多い）と
の差となる。一方、Ｐ型ボディの注入量は工程（Ｄ）の
イオン注入工程での注入量となる。Ｐ型ボディの注入量
を最適な値に設定するために、工程（Ｄ）でのイオン注
入工程の注入量がＰ型ボディの注入量に設定される。ツ
ェナーダイオードの低濃度Ｐ型領域の注入量を最適化す
るために、工程（Ｃ）のイオン注入工程でのＮ型不純物
の注入量と工程（Ｄ）のイオン注入工程でのＰ型不純物
の注入量との差がツェナーダイオードの低濃度Ｐ型領域
の注入量に設定される。この場合もＰチャネル型縦型パ
ワーＭＯＳ半導体装置の場合は、全ての導電型が逆にな
るだけで、同様のことがいえる。
【００１８】
【実施例】図３と図４により本発明をＰチャネル型縦型
パワーＭＯＳ半導体装置に適用した第１の実施例の製造
方法について説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させる。エピタキシャル層４上にシリコン酸
化膜６を２０００〜６０００Åの厚さに形成し、Ｎ型ウ
エルを形成する領域に開口をもつように、リソグラフィ
ーとエッチングにより酸化膜６をパターン化する。酸化
膜６をマスクとしてエピタキシャル層４にＮ型不純物を
導入してＮ型ウエル８を形成する。
パワーＭＯＳ半導体装置に適用した第１の実施例の製造
方法について説明する。 （Ａ）Ｐ型シリコン基板２の表面にＰ型エピタキシャル
層４を成長させる。エピタキシャル層４上にシリコン酸
化膜６を２０００〜６０００Åの厚さに形成し、Ｎ型ウ
エルを形成する領域に開口をもつように、リソグラフィ
ーとエッチングにより酸化膜６をパターン化する。酸化
膜６をマスクとしてエピタキシャル層４にＮ型不純物を
導入してＮ型ウエル８を形成する。
【００１９】（Ｂ）熱酸化法によりＮ型ウエル８上にフ
ィールド酸化膜１０を５０００〜１００００Åの厚さに
形成し、リソグラフィーとエッチングによりトランジス
タセル部のエピタキシャル層４を露出させる。その後、
フィールド酸化膜１０から露出したエピタキシャル層表
面には２００〜１０００Åの厚さのゲート酸化膜１２を
形成する。
ィールド酸化膜１０を５０００〜１００００Åの厚さに
形成し、リソグラフィーとエッチングによりトランジス
タセル部のエピタキシャル層４を露出させる。その後、
フィールド酸化膜１０から露出したエピタキシャル層表
面には２００〜１０００Åの厚さのゲート酸化膜１２を
形成する。
【００２０】（Ｃ）ゲート酸化膜１２とフィールド酸化
膜１０上にポリシリコン膜１４を約５０００Åの厚さに
堆積させた後、ポリシリコン膜全面にＮ型不純物を注入
する。Ｎ型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー３０〜５０ＫｅＶで、ドーズ量１×１０
13〜１×１０14／ｃｍ2注入する。これによりポリシリ
コン膜１４は低濃度のＮ型ポリシリコン膜４０Ｎとな
る。
膜１０上にポリシリコン膜１４を約５０００Åの厚さに
堆積させた後、ポリシリコン膜全面にＮ型不純物を注入
する。Ｎ型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー３０〜５０ＫｅＶで、ドーズ量１×１０
13〜１×１０14／ｃｍ2注入する。これによりポリシリ
コン膜１４は低濃度のＮ型ポリシリコン膜４０Ｎとな
る。
【００２１】（Ｄ）次に、Ｎ型ボディを形成するため
に、Ｎ型ボディ領域に開口をもつとともに、ポリシリコ
ン膜１４をゲート電極とツェナーダイオードにするため
に、リソグラフィーとエッチングによりポリシリコン膜
１４とゲート酸化膜１２をパターン化する。
に、Ｎ型ボディ領域に開口をもつとともに、ポリシリコ
ン膜１４をゲート電極とツェナーダイオードにするため
に、リソグラフィーとエッチングによりポリシリコン膜
１４とゲート酸化膜１２をパターン化する。
【００２２】リソグラフィーによりツェナーダイオード
部をレジスト１７で被い、そのレジスト１７から露出し
たパターン化されたポリシリコン膜１４と、それをマス
クとするエピタキシャル層４とにＮ型不純物を注入す
る。このときの注入もリンでも砒素でもよいが、例えば
リンイオンをエネルギー３０〜５０ＫｅＶで、ドーズ量
１×１０13〜１×１０14／ｃｍ2注入する。その後、９
００〜１２００℃の熱拡散を行なってＮ型ボディ１６を
形成する。
部をレジスト１７で被い、そのレジスト１７から露出し
たパターン化されたポリシリコン膜１４と、それをマス
クとするエピタキシャル層４とにＮ型不純物を注入す
る。このときの注入もリンでも砒素でもよいが、例えば
リンイオンをエネルギー３０〜５０ＫｅＶで、ドーズ量
１×１０13〜１×１０14／ｃｍ2注入する。その後、９
００〜１２００℃の熱拡散を行なってＮ型ボディ１６を
形成する。
【００２３】（Ｅ）次に、リソグラフィーによりＮ型ボ
ディ領域中のバックゲート用Ｎ型領域に開口をもつレジ
ストパターン１８を形成し、それをマスクとしてＮ型不
純物を高濃度にＮ型ボディ中に注入する。このときのＮ
型不純物もリンでも砒素でもよいが、例えば砒素をエネ
ルギー３０〜５０ＫｅＶで１×１０15〜１×１０16／ｃ
ｍ2注入する。その後、レジスト１８を除去し、１１０
０〜１２００℃の熱拡散を行なってバックゲート用のＮ
型領域２０を形成する。
ディ領域中のバックゲート用Ｎ型領域に開口をもつレジ
ストパターン１８を形成し、それをマスクとしてＮ型不
純物を高濃度にＮ型ボディ中に注入する。このときのＮ
型不純物もリンでも砒素でもよいが、例えば砒素をエネ
ルギー３０〜５０ＫｅＶで１×１０15〜１×１０16／ｃ
ｍ2注入する。その後、レジスト１８を除去し、１１０
０〜１２００℃の熱拡散を行なってバックゲート用のＮ
型領域２０を形成する。
【００２４】（Ｆ）次に、バックゲート用Ｎ型領域２０
とツェナーダイオードで低濃度Ｎ型領域となる領域４０
Ｎを被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。Ｐ型不
純物はボロンでもＢＦ2でもよいが、例えばボロンをエ
ネルギー３０〜５０ＫｅＶで、ドーズ量１×１０15〜１
×１０16／ｃｍ2注入する。その後、この注入イオンを
活性化するために８００〜１０００℃の熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域４０Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域４０Ｐと低濃度Ｎ型領域４０Ｎが
形成される。このときの熱処理温度は、注入したボロン
がゲート酸化膜１２を突き抜けないように設定する必要
がある。
とツェナーダイオードで低濃度Ｎ型領域となる領域４０
Ｎを被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＰ型不純物を注入する。Ｐ型不
純物はボロンでもＢＦ2でもよいが、例えばボロンをエ
ネルギー３０〜５０ＫｅＶで、ドーズ量１×１０15〜１
×１０16／ｃｍ2注入する。その後、この注入イオンを
活性化するために８００〜１０００℃の熱処理を施す。
これによりソース領域２４と、ツェナーダイオードの高
濃度Ｐ型領域４０Ｐを形成する。この結果、ポリシリコ
ンゲート電極２６もＰ型化され、ツェナーダイオード領
域には高濃度Ｐ型領域４０Ｐと低濃度Ｎ型領域４０Ｎが
形成される。このときの熱処理温度は、注入したボロン
がゲート酸化膜１２を突き抜けないように設定する必要
がある。
【００２５】（Ｇ）レジスト２２を除去した後、層間絶
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を５０００〜１０
０００Åの厚さに堆積し、コンタクトホールやスルーホ
ールを形成する。その上からアルミニウム又はアルミニ
ウム合金膜を堆積し、リソグラフィーとエッチングによ
りパターン化を施してソース電極用のメタル配線３０や
入力用のメタル配線３２を形成する。
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を５０００〜１０
０００Åの厚さに堆積し、コンタクトホールやスルーホ
ールを形成する。その上からアルミニウム又はアルミニ
ウム合金膜を堆積し、リソグラフィーとエッチングによ
りパターン化を施してソース電極用のメタル配線３０や
入力用のメタル配線３２を形成する。
【００２６】第１の実施例はＰチャネル型縦型パワーＭ
ＯＳ半導体装置に適用したものであるが、図３、図４の
製造方法において導電型をすべて逆にすることによりＮ
チャネル型縦型パワーＭＯＳ半導体装置に適用すること
ができる。
ＯＳ半導体装置に適用したものであるが、図３、図４の
製造方法において導電型をすべて逆にすることによりＮ
チャネル型縦型パワーＭＯＳ半導体装置に適用すること
ができる。
【００２７】図５と図６により本発明をＮチャネル型縦
型パワーＭＯＳ半導体装置に適用した第２の実施例の製
造方法について説明する。 （Ａ）Ｎ型シリコン基板２の表面にＮ型エピタキシャル
層５４を成長させ、エピタキシャル層５４上に２０００
〜６０００Åの厚さのシリコン酸化膜６を形成し、Ｐ型
ウエルを形成する領域に開口をもつように、リソグラフ
ィーとエッチングにより酸化膜６をパターン化する。酸
化膜６をマスクとしてエピタキシャル層５４にＰ型不純
物を導入してＰ型ウエル５８を形成する。
型パワーＭＯＳ半導体装置に適用した第２の実施例の製
造方法について説明する。 （Ａ）Ｎ型シリコン基板２の表面にＮ型エピタキシャル
層５４を成長させ、エピタキシャル層５４上に２０００
〜６０００Åの厚さのシリコン酸化膜６を形成し、Ｐ型
ウエルを形成する領域に開口をもつように、リソグラフ
ィーとエッチングにより酸化膜６をパターン化する。酸
化膜６をマスクとしてエピタキシャル層５４にＰ型不純
物を導入してＰ型ウエル５８を形成する。
【００２８】（Ｂ）熱酸化法によりＰ型ウエル５８上に
５０００〜１００００Åの厚さのフィールド酸化膜１０
を形成し、リソグラフィーとエッチングによりトランジ
スタセル部のエピタキシャル層５４を露出させる。その
後、フィールド酸化膜１０から露出したエピタキシャル
層表面に２００〜１０００Åの厚さのゲート酸化膜１２
を形成する。
５０００〜１００００Åの厚さのフィールド酸化膜１０
を形成し、リソグラフィーとエッチングによりトランジ
スタセル部のエピタキシャル層５４を露出させる。その
後、フィールド酸化膜１０から露出したエピタキシャル
層表面に２００〜１０００Åの厚さのゲート酸化膜１２
を形成する。
【００２９】（Ｃ）ゲート酸化膜１２とフィールド酸化
膜１０上にポリシリコン膜６０を約７０００Åの厚さに
堆積させた後、ポリシリコン膜全面にＮ型不純物を注入
する。Ｎ型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー３０〜５０ＫｅＶで、ドーズ量１×１０
13〜５×１０14／ｃｍ2注入する。これによりポリシリ
コン膜６０は低濃度のＮ型ポリシリコン膜６０ｎとな
る。
膜１０上にポリシリコン膜６０を約７０００Åの厚さに
堆積させた後、ポリシリコン膜全面にＮ型不純物を注入
する。Ｎ型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー３０〜５０ＫｅＶで、ドーズ量１×１０
13〜５×１０14／ｃｍ2注入する。これによりポリシリ
コン膜６０は低濃度のＮ型ポリシリコン膜６０ｎとな
る。
【００３０】（Ｄ）Ｐ型ボディを形成するためにＰ型ボ
ディ領域に開口をもつとともに、ポリシリコン膜６０ｎ
をゲート電極とツェナーダイオードにするために、リソ
グラフィーとエッチングによりポリシリコン膜６０ｎと
ゲート酸化膜１２をパターン化する。パターン化された
ポリシリコン膜６０ｎと、それをマスクとするエピタキ
シャル層５４とにＰ型不純物を注入する。Ｐ型不純物は
ボロンでもＢＦ2でもよいが、例えばボロンをエネルギ
ー３０〜５０ＫｅＶで、ドーズ量１×１０13〜６×１０
14／ｃｍ2注入する。このときのドーズ量は工程（Ｃ）
におけるＮ型不純物のドーズ量よりも多くなるように設
定する。その後、９００〜１１５０℃での熱処理により
注入不純物の活性化を行なう。その結果、Ｐ型ボディ６
６が形成されるとともに、ポリシリコン膜６０ｎは低濃
度のＰ型ポリシリコン膜６０Ｐとなる。
ディ領域に開口をもつとともに、ポリシリコン膜６０ｎ
をゲート電極とツェナーダイオードにするために、リソ
グラフィーとエッチングによりポリシリコン膜６０ｎと
ゲート酸化膜１２をパターン化する。パターン化された
ポリシリコン膜６０ｎと、それをマスクとするエピタキ
シャル層５４とにＰ型不純物を注入する。Ｐ型不純物は
ボロンでもＢＦ2でもよいが、例えばボロンをエネルギ
ー３０〜５０ＫｅＶで、ドーズ量１×１０13〜６×１０
14／ｃｍ2注入する。このときのドーズ量は工程（Ｃ）
におけるＮ型不純物のドーズ量よりも多くなるように設
定する。その後、９００〜１１５０℃での熱処理により
注入不純物の活性化を行なう。その結果、Ｐ型ボディ６
６が形成されるとともに、ポリシリコン膜６０ｎは低濃
度のＰ型ポリシリコン膜６０Ｐとなる。
【００３１】（Ｅ）次に、リソグラフィーによりバック
ゲート領域に開口をもつレジストパターン１８を形成
し、それをマスクとしてＰ型不純物を高濃度にＰ型ボデ
ィ中に注入する。その後、レジスト１８を除去し、熱拡
散を行なってバックゲート用Ｐ型領域８０を形成する。
ゲート領域に開口をもつレジストパターン１８を形成
し、それをマスクとしてＰ型不純物を高濃度にＰ型ボデ
ィ中に注入する。その後、レジスト１８を除去し、熱拡
散を行なってバックゲート用Ｐ型領域８０を形成する。
【００３２】（Ｆ）次に、バックゲート用Ｐ型領域８０
とツェナーダイオードで低濃度Ｐ型領域となる領域６０
Ｐを被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＮ型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域８４と、ツェナーダイオードの高
濃度Ｎ型領域６０Ｎを形成する。その結果、ポリシリコ
ンゲート電極８６もＮ型化され、ツェナーダイオード領
域には高濃度Ｎ型領域６０Ｎと低濃度Ｐ型領域６０Ｐが
形成される。
とツェナーダイオードで低濃度Ｐ型領域となる領域６０
Ｐを被うレジストパターン２２をリソグラフィーで形成
し、それをマスクとしてＮ型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域８４と、ツェナーダイオードの高
濃度Ｎ型領域６０Ｎを形成する。その結果、ポリシリコ
ンゲート電極８６もＮ型化され、ツェナーダイオード領
域には高濃度Ｎ型領域６０Ｎと低濃度Ｐ型領域６０Ｐが
形成される。
【００３３】（Ｇ）レジスト２２を除去した後、層間絶
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線３０や入力用のメタル配線３２を形成す
る。第２の実施例はＮチャネル型縦型パワーＭＯＳ半導
体装置に適用したものであるが、図５、図６の製造方法
において導電型をすべて逆にすることによりＰチャネル
型縦型パワーＭＯＳ半導体装置に適用することができ
る。
縁膜２８としてＰＳＧ膜やＢＰＳＧ膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線３０や入力用のメタル配線３２を形成す
る。第２の実施例はＮチャネル型縦型パワーＭＯＳ半導
体装置に適用したものであるが、図５、図６の製造方法
において導電型をすべて逆にすることによりＰチャネル
型縦型パワーＭＯＳ半導体装置に適用することができ
る。
【００３４】第２の実施例では、ツェナーダイオードと
ゲート電極となるポリシリコン膜の形成後、ボティと反
対の導電型の不純物を導入しておき、ボティを形成する
ための不純物注入をボディとツェナーダイオードとで同
時に行なっても両者の不純物濃度が異なるようにしたの
で、しきい値電圧を決定するためのボディ濃度がツェナ
ーダイオードの最適濃度を越える場合でも、ボティと反
対の導電型の不純物の導入量（打ち返し量）を調節する
ことによりツェナーダイオードを最適濃度に保つことが
でき、ツェナーダイオード特性を最適化することができ
る。
ゲート電極となるポリシリコン膜の形成後、ボティと反
対の導電型の不純物を導入しておき、ボティを形成する
ための不純物注入をボディとツェナーダイオードとで同
時に行なっても両者の不純物濃度が異なるようにしたの
で、しきい値電圧を決定するためのボディ濃度がツェナ
ーダイオードの最適濃度を越える場合でも、ボティと反
対の導電型の不純物の導入量（打ち返し量）を調節する
ことによりツェナーダイオードを最適濃度に保つことが
でき、ツェナーダイオード特性を最適化することができ
る。
【００３５】ポリシリコン膜の形成後、ボティを形成す
るための不純物注入のほかに、ボティと反対の導電型の
不純物を導入することにより、ゲート電極のポリシリコ
ン膜の抵抗を下げることができる。ポリシリコン膜の形
成後、ボティと反対の導電型の不純物の導入量の調節に
よりツェナーダイオードの低濃度領域の濃度設定が自由
になるため、ボティを形成するための不純物注入工程を
マスクレスで行なうことができ、リソグラフィー工程を
増やす必要がなくなる。
るための不純物注入のほかに、ボティと反対の導電型の
不純物を導入することにより、ゲート電極のポリシリコ
ン膜の抵抗を下げることができる。ポリシリコン膜の形
成後、ボティと反対の導電型の不純物の導入量の調節に
よりツェナーダイオードの低濃度領域の濃度設定が自由
になるため、ボティを形成するための不純物注入工程を
マスクレスで行なうことができ、リソグラフィー工程を
増やす必要がなくなる。
【００３６】図４（Ｇ）や図６（Ｇ）に示されたパワー
ＭＯＳＦＥＴは単独で用いることもできる。しかし、そ
れらのＭＯＳＦＥＴを他のＭＯＳＦＥＴとともに同一シ
リコン基板に形成することもできる。
ＭＯＳＦＥＴは単独で用いることもできる。しかし、そ
れらのＭＯＳＦＥＴを他のＭＯＳＦＥＴとともに同一シ
リコン基板に形成することもできる。
【００３７】
【発明の効果】本発明ではパワーＭＯＳＦＥＴのボディ
の不純物濃度とツェナーダイオードの低濃度ポリシリコ
ン領域の不純物濃度とを異ならせて互いに独立した最適
な値に設定することができる。そのため、ボディのドー
ズ量を制御してＭＯＳＦＥＴのしきい値電圧などの基本
特性を最適化するとともに、ツェナーダイオードのブレ
イクダウン耐圧をその使用するゲート膜厚やゲート定格
電圧に合わせて最適な状態に設定することができ、した
がって、ゲート膜厚が薄膜化したときにもゲート保護特
性を最大限に引き出すことができる。ボディ濃度がツェ
ナーダイオードの最適濃度を越える場合でも、ツェナー
ダイオード特性の変動を考慮せずにボディ濃度を上げる
ことができる。このことからピンチ抵抗が下がり、Ｌ負
荷耐量が向上する。また、ボディプロファイルの改善に
よりしきい値電圧の変動バラツキが抑制される。また、
最近の低消費電力化の傾向で、電池駆動などの用途によ
ってはゲート電極とソース間の漏れ電流が問題になる場
合があるが、本発明ではツェナーダイオードのない状態
を作り出すこともできる。また、ツェナーダイオード部
への注入量の調整によりブレイクダウン耐圧を制御でき
るため、マスクの変更をしなくても漏れ電流を下げるこ
とができる。
の不純物濃度とツェナーダイオードの低濃度ポリシリコ
ン領域の不純物濃度とを異ならせて互いに独立した最適
な値に設定することができる。そのため、ボディのドー
ズ量を制御してＭＯＳＦＥＴのしきい値電圧などの基本
特性を最適化するとともに、ツェナーダイオードのブレ
イクダウン耐圧をその使用するゲート膜厚やゲート定格
電圧に合わせて最適な状態に設定することができ、した
がって、ゲート膜厚が薄膜化したときにもゲート保護特
性を最大限に引き出すことができる。ボディ濃度がツェ
ナーダイオードの最適濃度を越える場合でも、ツェナー
ダイオード特性の変動を考慮せずにボディ濃度を上げる
ことができる。このことからピンチ抵抗が下がり、Ｌ負
荷耐量が向上する。また、ボディプロファイルの改善に
よりしきい値電圧の変動バラツキが抑制される。また、
最近の低消費電力化の傾向で、電池駆動などの用途によ
ってはゲート電極とソース間の漏れ電流が問題になる場
合があるが、本発明ではツェナーダイオードのない状態
を作り出すこともできる。また、ツェナーダイオード部
への注入量の調整によりブレイクダウン耐圧を制御でき
るため、マスクの変更をしなくても漏れ電流を下げるこ
とができる。
【図１】従来のパワーＭＯＳＦＥＴの製造方法の前半部
を示す工程断面図である。
を示す工程断面図である。
【図２】従来のパワーＭＯＳＦＥＴの製造方法の後半部
を示す工程断面図である。
を示す工程断面図である。
【図３】第１の実施例の製造方法の前半部を示す工程断
面図である。
面図である。
【図４】同実施例の製造方法の後半部を示す工程断面図
である。
である。
【図５】第２の実施例の製造方法の前半部を示す工程断
面図である。
面図である。
【図６】同実施例の製造方法の後半部を示す工程断面図
である。
である。
２ シリコン基板 ４ Ｐ型エピタキシャル層 １２ ゲート酸化膜 １６ Ｎ型ボディ １７，１８ レジスト ２４ ソース領域 ２６ ゲート電極 ４０Ｎ ツェナーダイオードの低濃度Ｎ型領域 ４０Ｐ ツェナーダイオードの高濃度Ｐ型領域 ５４ Ｎ型エピタキシャル層 ６０Ｎ ツェナーダイオードの高濃度Ｎ型領域 ６０Ｐ ツェナーダイオードの定濃度Ｐ型領域 ６６ Ｐ型ボディ ８４ ソース領域 ８６ ゲート電極
Claims (2)
- 【請求項１】 半導体基板表面の第１導電型エピタキシ
ャル層の表面に第２導電型ボディが形成され、その第２
導電型ボディ内の表面で第２導電型ボディの境界から離
れた位置に第１導電型ソース領域が形成され、前記エピ
タキシャル層の表面上でソース領域とエピタキシャル層
の露出部との間に挾まれた第２導電型ボディ領域上には
ゲート酸化膜を介してゲート電極が形成されて縦型パワ
ーＭＯＳＦＥＴが構成されているとともに、互いに接す
る高濃度第１導電型ポリシリコン領域と低濃度第２導電
型ポリシリコン領域とを備えて形成されたツェナーダイ
オードが前記ゲート電極とソース領域の間に接続されて
いる縦型パワーＭＯＳ半導体装置の製造方法において、 ツェナーダイオードとゲート電極となるポリシリコン膜
を堆積した後、そのパターン化前にポリシリコン膜の全
面に第２導電型不純物を注入する工程と、 前記ポリシリコン膜をパターン化した後、ツェナーダイ
オードを形成する領域をマスクした状態で前記エピタキ
シャル層内に第２導電型ボディを形成する不純物注入工
程と、を備えたことを特徴とする縦型パワーＭＯＳ半導
体装置の製造方法。 - 【請求項２】 半導体基板表面の第１導電型エピタキシ
ャル層の表面に第２導電型ボディが形成され、その第２
導電型ボディ内の表面で第２導電型ボディの境界から離
れた位置に第１導電型ソース領域が形成され、前記エピ
タキシャル層の表面上でソース領域とエピタキシャル層
の露出部との間に挾まれた第２導電型ボディ領域上には
ゲート酸化膜を介してゲート電極が形成されて縦型パワ
ーＭＯＳＦＥＴが構成されているとともに、互いに接す
る高濃度第１導電型ポリシリコン領域と低濃度第２導電
型ポリシリコン領域とを備えて形成されたツェナーダイ
オードが前記ゲート電極とソース領域の間に接続されて
いる縦型パワーＭＯＳ半導体装置の製造方法において、 ツェナーダイオードとゲート電極となるポリシリコン膜
を堆積した後、そのパターン化前にポリシリコン膜の全
面に第１導電型不純物を注入する工程と、 前記ポリシリコン膜をパターン化した後、前記第１導電
型不純物注入よりも注入量を多くして前記ポリシリコン
膜と前記エピタキシャル層内に第２導電型不純物を注入
し、ボディを形成するとともに前記ポリシリコン膜を第
２導電型に変える不純物注入工程と、を備えたことを特
徴とする縦型パワーＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35616996A JPH09232577A (ja) | 1995-12-22 | 1996-12-24 | 縦型パワーｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-350362 | 1995-12-22 | ||
| JP35036295 | 1995-12-22 | ||
| JP35616996A JPH09232577A (ja) | 1995-12-22 | 1996-12-24 | 縦型パワーｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232577A true JPH09232577A (ja) | 1997-09-05 |
Family
ID=26579186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35616996A Pending JPH09232577A (ja) | 1995-12-22 | 1996-12-24 | 縦型パワーｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102017217610A1 (de) | 2016-10-04 | 2018-04-05 | Omron Automotive Electronics Co., Ltd. | Optisches Projektionssystem und Objektdetektionsvorrichtung |
-
1996
- 1996-12-24 JP JP35616996A patent/JPH09232577A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102017217610A1 (de) | 2016-10-04 | 2018-04-05 | Omron Automotive Electronics Co., Ltd. | Optisches Projektionssystem und Objektdetektionsvorrichtung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |