JPH09232577A - 縦型パワーmos半導体装置の製造方法 - Google Patents
縦型パワーmos半導体装置の製造方法Info
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- JPH09232577A JPH09232577A JP35616996A JP35616996A JPH09232577A JP H09232577 A JPH09232577 A JP H09232577A JP 35616996 A JP35616996 A JP 35616996A JP 35616996 A JP35616996 A JP 35616996A JP H09232577 A JPH09232577 A JP H09232577A
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- region
- type
- polysilicon film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ボディの注入量とツェナーダイオードの低濃
度領域の注入量をそれぞれ最適値に設定できるようにす
る。 【構成】 ポリシリコン膜14を堆積させた後、ポリシ
リコン膜全面にN型不純物を注入する。次に、N型ボデ
ィを形成するために、N型ボディ領域に開口をもつとと
もに、ポリシリコン膜14をゲート電極とツェナーダイ
オードにするために、リソグラフィーとエッチングによ
りポリシリコン膜14とゲート酸化膜12をパターン化
し、リソグラフィーによりツェナーダイオード部をレジ
スト17で被い、そのレジスト17から露出したパター
ン化されたポリシリコン膜14と、それをマスクとする
エピタキシャル層4とにN型不純物を注入する。その
後、熱拡散を行なってN型ボディ16を形成する。
度領域の注入量をそれぞれ最適値に設定できるようにす
る。 【構成】 ポリシリコン膜14を堆積させた後、ポリシ
リコン膜全面にN型不純物を注入する。次に、N型ボデ
ィを形成するために、N型ボディ領域に開口をもつとと
もに、ポリシリコン膜14をゲート電極とツェナーダイ
オードにするために、リソグラフィーとエッチングによ
りポリシリコン膜14とゲート酸化膜12をパターン化
し、リソグラフィーによりツェナーダイオード部をレジ
スト17で被い、そのレジスト17から露出したパター
ン化されたポリシリコン膜14と、それをマスクとする
エピタキシャル層4とにN型不純物を注入する。その
後、熱拡散を行なってN型ボディ16を形成する。
Description
【0001】
【発明の属する技術分野】本発明は縦型パワーMOSF
ETのゲート電極とソース間にゲート電極保護用にツェ
ナーダイオードを有するパワーMOS半導体装置の製造
方法に関するものである。
ETのゲート電極とソース間にゲート電極保護用にツェ
ナーダイオードを有するパワーMOS半導体装置の製造
方法に関するものである。
【0002】
【従来の技術】ゲート電極とソース間にゲート電極保護
用ツェナーダイオードを備えた縦型パワーMOSFET
を製造する方法を図1と図2を参照して説明する。 (A)P型シリコン基板2の表面にP型エピタキシャル
層4を成長させ、エピタキシャル層4上にシリコン酸化
膜6を形成し、N型ウエルを形成する領域に開口をもつ
ように、リソグラフィーとエッチングにより酸化膜6を
パターン化する。酸化膜6をマスクとしてエピタキシャ
ル層4にN型不純物を導入してN型ウエル8を形成す
る。
用ツェナーダイオードを備えた縦型パワーMOSFET
を製造する方法を図1と図2を参照して説明する。 (A)P型シリコン基板2の表面にP型エピタキシャル
層4を成長させ、エピタキシャル層4上にシリコン酸化
膜6を形成し、N型ウエルを形成する領域に開口をもつ
ように、リソグラフィーとエッチングにより酸化膜6を
パターン化する。酸化膜6をマスクとしてエピタキシャ
ル層4にN型不純物を導入してN型ウエル8を形成す
る。
【0003】(B)熱酸化法によりN型ウエル8上にフ
ィールド酸化膜10を形成し、リソグラフィーとエッチ
ングによりトランジスタセル部のエピタキシャル層4を
露出させる。その後、フィールド酸化膜10から露出し
たエピタキシャル層表面にゲート酸化膜12を形成す
る。 (C)ゲート酸化膜12とフィールド酸化膜10上にポ
リシリコン膜14を堆積させる。
ィールド酸化膜10を形成し、リソグラフィーとエッチ
ングによりトランジスタセル部のエピタキシャル層4を
露出させる。その後、フィールド酸化膜10から露出し
たエピタキシャル層表面にゲート酸化膜12を形成す
る。 (C)ゲート酸化膜12とフィールド酸化膜10上にポ
リシリコン膜14を堆積させる。
【0004】(D)N型ボディを形成するためにN型ボ
ディ領域に開口をもつとともに、ポリシリコン膜14を
ゲート電極とツェナーダイオードにするために、リソグ
ラフィーとエッチングによりポリシリコン膜14とゲー
ト酸化膜12をパターン化する。パターン化されたポリ
シリコン膜14と、それをマスクとするエピタキシャル
層4とにN型不純物を注入する。その後、熱拡散を行な
ってN型ボディ16を形成する。
ディ領域に開口をもつとともに、ポリシリコン膜14を
ゲート電極とツェナーダイオードにするために、リソグ
ラフィーとエッチングによりポリシリコン膜14とゲー
ト酸化膜12をパターン化する。パターン化されたポリ
シリコン膜14と、それをマスクとするエピタキシャル
層4とにN型不純物を注入する。その後、熱拡散を行な
ってN型ボディ16を形成する。
【0005】(E)次に、リソグラフィーによりN型ボ
ディ領域に開口をもつレジストパターン18を形成し、
それをマスクとしてN型不純物を高濃度にN型ボディ中
に注入する。その後、レジスト18を除去し、熱拡散を
行なってバックゲート用のN型領域20を形成する。
ディ領域に開口をもつレジストパターン18を形成し、
それをマスクとしてN型不純物を高濃度にN型ボディ中
に注入する。その後、レジスト18を除去し、熱拡散を
行なってバックゲート用のN型領域20を形成する。
【0006】(F)次に、バックゲート用N型領域20
とツェナーダイオードで低濃度N型領域となる領域14
Nを被うレジストパターン22をリソグラフィーで形成
し、それをマスクとしてP型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域24と、ツェナーダイオードの高
濃度P型領域14Pを形成する。この結果、ポリシリコ
ンゲート電極26もP型化され、ツェナーダイオード領
域には高濃度P型領域14Pと低濃度N型領域14Nが
形成される。
とツェナーダイオードで低濃度N型領域となる領域14
Nを被うレジストパターン22をリソグラフィーで形成
し、それをマスクとしてP型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域24と、ツェナーダイオードの高
濃度P型領域14Pを形成する。この結果、ポリシリコ
ンゲート電極26もP型化され、ツェナーダイオード領
域には高濃度P型領域14Pと低濃度N型領域14Nが
形成される。
【0007】(G)レジスト22を除去した後、層間絶
縁膜28としてPSG膜やBPSG膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線30や入力用のメタル配線32を形成す
る。
縁膜28としてPSG膜やBPSG膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線30や入力用のメタル配線32を形成す
る。
【0008】近年、パワーMOSトランジスタの動向は
低耐圧、低オン抵抗化の傾向にあり、これに伴いゲート
酸化膜厚は薄膜化するため、ますますゲート保護用ツェ
ナーダイオードの重要性が増している。ゲート保護用ツ
ェナーダイオードの構成は、ゲート電極して形成される
ポリシリコン膜の一部に高濃度部とそれとは反対導電型
のとから構成されている。
低耐圧、低オン抵抗化の傾向にあり、これに伴いゲート
酸化膜厚は薄膜化するため、ますますゲート保護用ツェ
ナーダイオードの重要性が増している。ゲート保護用ツ
ェナーダイオードの構成は、ゲート電極して形成される
ポリシリコン膜の一部に高濃度部とそれとは反対導電型
のとから構成されている。
【0009】従来の製造方法では、図1、図2に示され
るように、ボディ16の形成と、ツェナーダイオードの
低濃度領域とするためのポリシリコン膜14への不純物
注入は、図1の工程(D)で同時に形成されている。し
たがって、でき上がったパワーMOSFETではボディ
16の不純物濃度とツェナーダイオードの低濃度ポリシ
リコン領域14Nの不純物濃度が同じ濃度になってい
る。同様の方法は特開平5−90295号公報や、特開
平5−90594号公報にも記載されているが、ボディ
の形成と、ツェナーダイオードの低濃度領域とするため
のポリシリコン膜への不純物注入が同一工程である点で
すべて共通している。
るように、ボディ16の形成と、ツェナーダイオードの
低濃度領域とするためのポリシリコン膜14への不純物
注入は、図1の工程(D)で同時に形成されている。し
たがって、でき上がったパワーMOSFETではボディ
16の不純物濃度とツェナーダイオードの低濃度ポリシ
リコン領域14Nの不純物濃度が同じ濃度になってい
る。同様の方法は特開平5−90295号公報や、特開
平5−90594号公報にも記載されているが、ボディ
の形成と、ツェナーダイオードの低濃度領域とするため
のポリシリコン膜への不純物注入が同一工程である点で
すべて共通している。
【0010】
【発明が解決しようとする課題】ボディ16の不純物濃
度はMOSFETのしきい値電圧Vth、耐圧、オン抵
抗Ronなどの基本特性に大きく影響するため、濃度を
適正化する必要がある。一方、ツェナーダイオードは高
濃度ポリシリコン領域とそれとは反対導電型の低濃度ポ
リシリコン領域によって構成されているが、低濃度ポリ
シリコン領域の不純物濃度によってブレイクダウン後の
特性が大きく影響することが分かっている。そのため低
濃度ポリシリコン領域のためのイオン注入量を適正化す
ることも必要である。
度はMOSFETのしきい値電圧Vth、耐圧、オン抵
抗Ronなどの基本特性に大きく影響するため、濃度を
適正化する必要がある。一方、ツェナーダイオードは高
濃度ポリシリコン領域とそれとは反対導電型の低濃度ポ
リシリコン領域によって構成されているが、低濃度ポリ
シリコン領域の不純物濃度によってブレイクダウン後の
特性が大きく影響することが分かっている。そのため低
濃度ポリシリコン領域のためのイオン注入量を適正化す
ることも必要である。
【0011】また、低耐圧品はボディ拡散が浅くなるこ
とによる特性上、製造上の課題がある。すなわち、ピン
チ抵抗増加によるL負荷耐量の劣化と、ボディ横方向拡
散の濃度プロファイルが急峻になることによるしきい値
電圧のバラツキが大きくなることである。この問題解決
のためには、ボディ注入量を増加させ、熱処理を従来よ
り少なくすることで従来と同一のしきい値電圧を得、ピ
ンチ抵抗を低下させ、しきい値電圧のバラツキを抑える
ことのできることがわかっている。しかし、注入量の増
加は、従来の製造方法ではツェナーダイオードの低濃度
領域の注入量も増加させてしまうため、ツェナーダイオ
ードリークを増加させる結果を招く。
とによる特性上、製造上の課題がある。すなわち、ピン
チ抵抗増加によるL負荷耐量の劣化と、ボディ横方向拡
散の濃度プロファイルが急峻になることによるしきい値
電圧のバラツキが大きくなることである。この問題解決
のためには、ボディ注入量を増加させ、熱処理を従来よ
り少なくすることで従来と同一のしきい値電圧を得、ピ
ンチ抵抗を低下させ、しきい値電圧のバラツキを抑える
ことのできることがわかっている。しかし、注入量の増
加は、従来の製造方法ではツェナーダイオードの低濃度
領域の注入量も増加させてしまうため、ツェナーダイオ
ードリークを増加させる結果を招く。
【0012】以上のことから、ボディの注入量とツェナ
ーダイオードの低濃度領域の注入量はそれぞれ独立して
最適に設定するのが好ましいが、従来の方法で製造すれ
ばこれらは独立に設定することはできず、常に同じ注入
量になってしまう。そのため、一方を最適化すれば他方
が犠牲になる。以上の問題は、Pチャネル型パワーMO
S半導体装置においてもN型とP型とをすべて逆にした
Nチャネル型パワーMOS半導体装置においても存在す
る問題である。本発明はボディの注入量とツェナーダイ
オードの低濃度領域の注入量をそれぞれ最適値に設定で
きるようにする製造方法を提供することを目的とするも
のである。
ーダイオードの低濃度領域の注入量はそれぞれ独立して
最適に設定するのが好ましいが、従来の方法で製造すれ
ばこれらは独立に設定することはできず、常に同じ注入
量になってしまう。そのため、一方を最適化すれば他方
が犠牲になる。以上の問題は、Pチャネル型パワーMO
S半導体装置においてもN型とP型とをすべて逆にした
Nチャネル型パワーMOS半導体装置においても存在す
る問題である。本発明はボディの注入量とツェナーダイ
オードの低濃度領域の注入量をそれぞれ最適値に設定で
きるようにする製造方法を提供することを目的とするも
のである。
【0013】
【課題を解決するための手段】本発明は、半導体基板表
面の第1導電型エピタキシャル層の表面に第2導電型ボ
ディが形成され、その第2導電型ボディ内の表面で第2
導電型ボディの境界から離れた位置に第1導電型ソース
領域が形成され、前記エピタキシャル層の表面上でソー
ス領域とエピタキシャル層の露出部との間に挾まれた第
2導電型ボディ領域上にはゲート酸化膜を介してゲート
電極が形成されて縦型パワーMOSFETが構成されて
いるとともに、互いに接する高濃度第1導電型ポリシリ
コン領域と低濃度第2導電型ポリシリコン領域とを備え
て形成されたツェナーダイオードが前記ゲート電極とソ
ース領域の間に接続されている縦型パワーMOS半導体
装置の製造方法に関するものである。
面の第1導電型エピタキシャル層の表面に第2導電型ボ
ディが形成され、その第2導電型ボディ内の表面で第2
導電型ボディの境界から離れた位置に第1導電型ソース
領域が形成され、前記エピタキシャル層の表面上でソー
ス領域とエピタキシャル層の露出部との間に挾まれた第
2導電型ボディ領域上にはゲート酸化膜を介してゲート
電極が形成されて縦型パワーMOSFETが構成されて
いるとともに、互いに接する高濃度第1導電型ポリシリ
コン領域と低濃度第2導電型ポリシリコン領域とを備え
て形成されたツェナーダイオードが前記ゲート電極とソ
ース領域の間に接続されている縦型パワーMOS半導体
装置の製造方法に関するものである。
【0014】第1の局面では、ツェナーダイオードとゲ
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第2導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、ツェナーダイオードを形成する領域をマスクした状
態でエピタキシャル層内に第2導電型ボディを形成する
不純物注入工程とを備えている。
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第2導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、ツェナーダイオードを形成する領域をマスクした状
態でエピタキシャル層内に第2導電型ボディを形成する
不純物注入工程とを備えている。
【0015】第2の局面では、ツェナーダイオードとゲ
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第1導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、第1導電型不純物注入よりも注入量を多くしてその
ポリシリコン膜とエピタキシャル層内に第2導電型不純
物を注入し、ボディを形成するとともにポリシリコン膜
を第2導電型に変える不純物注入工程とを備えている。
ート電極となるポリシリコン膜を堆積した後、そのパタ
ーン化前にポリシリコン膜の全面に第1導電型不純物を
注入する工程と、そのポリシリコン膜をパターン化した
後、第1導電型不純物注入よりも注入量を多くしてその
ポリシリコン膜とエピタキシャル層内に第2導電型不純
物を注入し、ボディを形成するとともにポリシリコン膜
を第2導電型に変える不純物注入工程とを備えている。
【0016】
【作用】第1の局面でPチャネル型縦型パワーMOS半
導体装置の場合、ツェナーダイオードの低濃度N型領域
の注入量は図3の工程(C)のイオン注入工程での注入
量となる。一方、N型ボディの注入量は工程(D)のイ
オン注入工程での注入量となる。N型ボディの注入量を
最適な値に設定するために、工程(D)でのイオン注入
工程の注入量がN型ボディの注入量に設定される。ツェ
ナーダイオードの低濃度N型領域の注入量を最適化する
ために、工程(C)のイオン注入工程の注入量がツェナ
ーダイオードの低濃度N型領域の注入量に設定される。
Nチャネル型縦型パワーMOS半導体装置の場合は、全
ての導電型が逆になるだけで、同様のことがいえる。
導体装置の場合、ツェナーダイオードの低濃度N型領域
の注入量は図3の工程(C)のイオン注入工程での注入
量となる。一方、N型ボディの注入量は工程(D)のイ
オン注入工程での注入量となる。N型ボディの注入量を
最適な値に設定するために、工程(D)でのイオン注入
工程の注入量がN型ボディの注入量に設定される。ツェ
ナーダイオードの低濃度N型領域の注入量を最適化する
ために、工程(C)のイオン注入工程の注入量がツェナ
ーダイオードの低濃度N型領域の注入量に設定される。
Nチャネル型縦型パワーMOS半導体装置の場合は、全
ての導電型が逆になるだけで、同様のことがいえる。
【0017】第2の局面でNチャネル型縦型パワーMO
S半導体装置の場合、ツェナーダイオードの低濃度P型
領域の注入量は図5の工程(C)のイオン注入工程での
N型不純物の注入量と工程(D)のイオン注入工程での
P型不純物の注入量(N型不純物の注入量より多い)と
の差となる。一方、P型ボディの注入量は工程(D)の
イオン注入工程での注入量となる。P型ボディの注入量
を最適な値に設定するために、工程(D)でのイオン注
入工程の注入量がP型ボディの注入量に設定される。ツ
ェナーダイオードの低濃度P型領域の注入量を最適化す
るために、工程(C)のイオン注入工程でのN型不純物
の注入量と工程(D)のイオン注入工程でのP型不純物
の注入量との差がツェナーダイオードの低濃度P型領域
の注入量に設定される。この場合もPチャネル型縦型パ
ワーMOS半導体装置の場合は、全ての導電型が逆にな
るだけで、同様のことがいえる。
S半導体装置の場合、ツェナーダイオードの低濃度P型
領域の注入量は図5の工程(C)のイオン注入工程での
N型不純物の注入量と工程(D)のイオン注入工程での
P型不純物の注入量(N型不純物の注入量より多い)と
の差となる。一方、P型ボディの注入量は工程(D)の
イオン注入工程での注入量となる。P型ボディの注入量
を最適な値に設定するために、工程(D)でのイオン注
入工程の注入量がP型ボディの注入量に設定される。ツ
ェナーダイオードの低濃度P型領域の注入量を最適化す
るために、工程(C)のイオン注入工程でのN型不純物
の注入量と工程(D)のイオン注入工程でのP型不純物
の注入量との差がツェナーダイオードの低濃度P型領域
の注入量に設定される。この場合もPチャネル型縦型パ
ワーMOS半導体装置の場合は、全ての導電型が逆にな
るだけで、同様のことがいえる。
【0018】
【実施例】図3と図4により本発明をPチャネル型縦型
パワーMOS半導体装置に適用した第1の実施例の製造
方法について説明する。 (A)P型シリコン基板2の表面にP型エピタキシャル
層4を成長させる。エピタキシャル層4上にシリコン酸
化膜6を2000〜6000Åの厚さに形成し、N型ウ
エルを形成する領域に開口をもつように、リソグラフィ
ーとエッチングにより酸化膜6をパターン化する。酸化
膜6をマスクとしてエピタキシャル層4にN型不純物を
導入してN型ウエル8を形成する。
パワーMOS半導体装置に適用した第1の実施例の製造
方法について説明する。 (A)P型シリコン基板2の表面にP型エピタキシャル
層4を成長させる。エピタキシャル層4上にシリコン酸
化膜6を2000〜6000Åの厚さに形成し、N型ウ
エルを形成する領域に開口をもつように、リソグラフィ
ーとエッチングにより酸化膜6をパターン化する。酸化
膜6をマスクとしてエピタキシャル層4にN型不純物を
導入してN型ウエル8を形成する。
【0019】(B)熱酸化法によりN型ウエル8上にフ
ィールド酸化膜10を5000〜10000Åの厚さに
形成し、リソグラフィーとエッチングによりトランジス
タセル部のエピタキシャル層4を露出させる。その後、
フィールド酸化膜10から露出したエピタキシャル層表
面には200〜1000Åの厚さのゲート酸化膜12を
形成する。
ィールド酸化膜10を5000〜10000Åの厚さに
形成し、リソグラフィーとエッチングによりトランジス
タセル部のエピタキシャル層4を露出させる。その後、
フィールド酸化膜10から露出したエピタキシャル層表
面には200〜1000Åの厚さのゲート酸化膜12を
形成する。
【0020】(C)ゲート酸化膜12とフィールド酸化
膜10上にポリシリコン膜14を約5000Åの厚さに
堆積させた後、ポリシリコン膜全面にN型不純物を注入
する。N型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー30〜50KeVで、ドーズ量1×10
13〜1×1014/cm2注入する。これによりポリシリ
コン膜14は低濃度のN型ポリシリコン膜40Nとな
る。
膜10上にポリシリコン膜14を約5000Åの厚さに
堆積させた後、ポリシリコン膜全面にN型不純物を注入
する。N型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー30〜50KeVで、ドーズ量1×10
13〜1×1014/cm2注入する。これによりポリシリ
コン膜14は低濃度のN型ポリシリコン膜40Nとな
る。
【0021】(D)次に、N型ボディを形成するため
に、N型ボディ領域に開口をもつとともに、ポリシリコ
ン膜14をゲート電極とツェナーダイオードにするため
に、リソグラフィーとエッチングによりポリシリコン膜
14とゲート酸化膜12をパターン化する。
に、N型ボディ領域に開口をもつとともに、ポリシリコ
ン膜14をゲート電極とツェナーダイオードにするため
に、リソグラフィーとエッチングによりポリシリコン膜
14とゲート酸化膜12をパターン化する。
【0022】リソグラフィーによりツェナーダイオード
部をレジスト17で被い、そのレジスト17から露出し
たパターン化されたポリシリコン膜14と、それをマス
クとするエピタキシャル層4とにN型不純物を注入す
る。このときの注入もリンでも砒素でもよいが、例えば
リンイオンをエネルギー30〜50KeVで、ドーズ量
1×1013〜1×1014/cm2注入する。その後、9
00〜1200℃の熱拡散を行なってN型ボディ16を
形成する。
部をレジスト17で被い、そのレジスト17から露出し
たパターン化されたポリシリコン膜14と、それをマス
クとするエピタキシャル層4とにN型不純物を注入す
る。このときの注入もリンでも砒素でもよいが、例えば
リンイオンをエネルギー30〜50KeVで、ドーズ量
1×1013〜1×1014/cm2注入する。その後、9
00〜1200℃の熱拡散を行なってN型ボディ16を
形成する。
【0023】(E)次に、リソグラフィーによりN型ボ
ディ領域中のバックゲート用N型領域に開口をもつレジ
ストパターン18を形成し、それをマスクとしてN型不
純物を高濃度にN型ボディ中に注入する。このときのN
型不純物もリンでも砒素でもよいが、例えば砒素をエネ
ルギー30〜50KeVで1×1015〜1×1016/c
m2注入する。その後、レジスト18を除去し、110
0〜1200℃の熱拡散を行なってバックゲート用のN
型領域20を形成する。
ディ領域中のバックゲート用N型領域に開口をもつレジ
ストパターン18を形成し、それをマスクとしてN型不
純物を高濃度にN型ボディ中に注入する。このときのN
型不純物もリンでも砒素でもよいが、例えば砒素をエネ
ルギー30〜50KeVで1×1015〜1×1016/c
m2注入する。その後、レジスト18を除去し、110
0〜1200℃の熱拡散を行なってバックゲート用のN
型領域20を形成する。
【0024】(F)次に、バックゲート用N型領域20
とツェナーダイオードで低濃度N型領域となる領域40
Nを被うレジストパターン22をリソグラフィーで形成
し、それをマスクとしてP型不純物を注入する。P型不
純物はボロンでもBF2でもよいが、例えばボロンをエ
ネルギー30〜50KeVで、ドーズ量1×1015〜1
×1016/cm2注入する。その後、この注入イオンを
活性化するために800〜1000℃の熱処理を施す。
これによりソース領域24と、ツェナーダイオードの高
濃度P型領域40Pを形成する。この結果、ポリシリコ
ンゲート電極26もP型化され、ツェナーダイオード領
域には高濃度P型領域40Pと低濃度N型領域40Nが
形成される。このときの熱処理温度は、注入したボロン
がゲート酸化膜12を突き抜けないように設定する必要
がある。
とツェナーダイオードで低濃度N型領域となる領域40
Nを被うレジストパターン22をリソグラフィーで形成
し、それをマスクとしてP型不純物を注入する。P型不
純物はボロンでもBF2でもよいが、例えばボロンをエ
ネルギー30〜50KeVで、ドーズ量1×1015〜1
×1016/cm2注入する。その後、この注入イオンを
活性化するために800〜1000℃の熱処理を施す。
これによりソース領域24と、ツェナーダイオードの高
濃度P型領域40Pを形成する。この結果、ポリシリコ
ンゲート電極26もP型化され、ツェナーダイオード領
域には高濃度P型領域40Pと低濃度N型領域40Nが
形成される。このときの熱処理温度は、注入したボロン
がゲート酸化膜12を突き抜けないように設定する必要
がある。
【0025】(G)レジスト22を除去した後、層間絶
縁膜28としてPSG膜やBPSG膜を5000〜10
000Åの厚さに堆積し、コンタクトホールやスルーホ
ールを形成する。その上からアルミニウム又はアルミニ
ウム合金膜を堆積し、リソグラフィーとエッチングによ
りパターン化を施してソース電極用のメタル配線30や
入力用のメタル配線32を形成する。
縁膜28としてPSG膜やBPSG膜を5000〜10
000Åの厚さに堆積し、コンタクトホールやスルーホ
ールを形成する。その上からアルミニウム又はアルミニ
ウム合金膜を堆積し、リソグラフィーとエッチングによ
りパターン化を施してソース電極用のメタル配線30や
入力用のメタル配線32を形成する。
【0026】第1の実施例はPチャネル型縦型パワーM
OS半導体装置に適用したものであるが、図3、図4の
製造方法において導電型をすべて逆にすることによりN
チャネル型縦型パワーMOS半導体装置に適用すること
ができる。
OS半導体装置に適用したものであるが、図3、図4の
製造方法において導電型をすべて逆にすることによりN
チャネル型縦型パワーMOS半導体装置に適用すること
ができる。
【0027】図5と図6により本発明をNチャネル型縦
型パワーMOS半導体装置に適用した第2の実施例の製
造方法について説明する。 (A)N型シリコン基板2の表面にN型エピタキシャル
層54を成長させ、エピタキシャル層54上に2000
〜6000Åの厚さのシリコン酸化膜6を形成し、P型
ウエルを形成する領域に開口をもつように、リソグラフ
ィーとエッチングにより酸化膜6をパターン化する。酸
化膜6をマスクとしてエピタキシャル層54にP型不純
物を導入してP型ウエル58を形成する。
型パワーMOS半導体装置に適用した第2の実施例の製
造方法について説明する。 (A)N型シリコン基板2の表面にN型エピタキシャル
層54を成長させ、エピタキシャル層54上に2000
〜6000Åの厚さのシリコン酸化膜6を形成し、P型
ウエルを形成する領域に開口をもつように、リソグラフ
ィーとエッチングにより酸化膜6をパターン化する。酸
化膜6をマスクとしてエピタキシャル層54にP型不純
物を導入してP型ウエル58を形成する。
【0028】(B)熱酸化法によりP型ウエル58上に
5000〜10000Åの厚さのフィールド酸化膜10
を形成し、リソグラフィーとエッチングによりトランジ
スタセル部のエピタキシャル層54を露出させる。その
後、フィールド酸化膜10から露出したエピタキシャル
層表面に200〜1000Åの厚さのゲート酸化膜12
を形成する。
5000〜10000Åの厚さのフィールド酸化膜10
を形成し、リソグラフィーとエッチングによりトランジ
スタセル部のエピタキシャル層54を露出させる。その
後、フィールド酸化膜10から露出したエピタキシャル
層表面に200〜1000Åの厚さのゲート酸化膜12
を形成する。
【0029】(C)ゲート酸化膜12とフィールド酸化
膜10上にポリシリコン膜60を約7000Åの厚さに
堆積させた後、ポリシリコン膜全面にN型不純物を注入
する。N型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー30〜50KeVで、ドーズ量1×10
13〜5×1014/cm2注入する。これによりポリシリ
コン膜60は低濃度のN型ポリシリコン膜60nとな
る。
膜10上にポリシリコン膜60を約7000Åの厚さに
堆積させた後、ポリシリコン膜全面にN型不純物を注入
する。N型不純物はリンでも砒素でもよいが、例えばリ
ンをエネルギー30〜50KeVで、ドーズ量1×10
13〜5×1014/cm2注入する。これによりポリシリ
コン膜60は低濃度のN型ポリシリコン膜60nとな
る。
【0030】(D)P型ボディを形成するためにP型ボ
ディ領域に開口をもつとともに、ポリシリコン膜60n
をゲート電極とツェナーダイオードにするために、リソ
グラフィーとエッチングによりポリシリコン膜60nと
ゲート酸化膜12をパターン化する。パターン化された
ポリシリコン膜60nと、それをマスクとするエピタキ
シャル層54とにP型不純物を注入する。P型不純物は
ボロンでもBF2でもよいが、例えばボロンをエネルギ
ー30〜50KeVで、ドーズ量1×1013〜6×10
14/cm2注入する。このときのドーズ量は工程(C)
におけるN型不純物のドーズ量よりも多くなるように設
定する。その後、900〜1150℃での熱処理により
注入不純物の活性化を行なう。その結果、P型ボディ6
6が形成されるとともに、ポリシリコン膜60nは低濃
度のP型ポリシリコン膜60Pとなる。
ディ領域に開口をもつとともに、ポリシリコン膜60n
をゲート電極とツェナーダイオードにするために、リソ
グラフィーとエッチングによりポリシリコン膜60nと
ゲート酸化膜12をパターン化する。パターン化された
ポリシリコン膜60nと、それをマスクとするエピタキ
シャル層54とにP型不純物を注入する。P型不純物は
ボロンでもBF2でもよいが、例えばボロンをエネルギ
ー30〜50KeVで、ドーズ量1×1013〜6×10
14/cm2注入する。このときのドーズ量は工程(C)
におけるN型不純物のドーズ量よりも多くなるように設
定する。その後、900〜1150℃での熱処理により
注入不純物の活性化を行なう。その結果、P型ボディ6
6が形成されるとともに、ポリシリコン膜60nは低濃
度のP型ポリシリコン膜60Pとなる。
【0031】(E)次に、リソグラフィーによりバック
ゲート領域に開口をもつレジストパターン18を形成
し、それをマスクとしてP型不純物を高濃度にP型ボデ
ィ中に注入する。その後、レジスト18を除去し、熱拡
散を行なってバックゲート用P型領域80を形成する。
ゲート領域に開口をもつレジストパターン18を形成
し、それをマスクとしてP型不純物を高濃度にP型ボデ
ィ中に注入する。その後、レジスト18を除去し、熱拡
散を行なってバックゲート用P型領域80を形成する。
【0032】(F)次に、バックゲート用P型領域80
とツェナーダイオードで低濃度P型領域となる領域60
Pを被うレジストパターン22をリソグラフィーで形成
し、それをマスクとしてN型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域84と、ツェナーダイオードの高
濃度N型領域60Nを形成する。その結果、ポリシリコ
ンゲート電極86もN型化され、ツェナーダイオード領
域には高濃度N型領域60Nと低濃度P型領域60Pが
形成される。
とツェナーダイオードで低濃度P型領域となる領域60
Pを被うレジストパターン22をリソグラフィーで形成
し、それをマスクとしてN型不純物を注入する。その
後、この注入イオンを活性化するために熱処理を施す。
これによりソース領域84と、ツェナーダイオードの高
濃度N型領域60Nを形成する。その結果、ポリシリコ
ンゲート電極86もN型化され、ツェナーダイオード領
域には高濃度N型領域60Nと低濃度P型領域60Pが
形成される。
【0033】(G)レジスト22を除去した後、層間絶
縁膜28としてPSG膜やBPSG膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線30や入力用のメタル配線32を形成す
る。第2の実施例はNチャネル型縦型パワーMOS半導
体装置に適用したものであるが、図5、図6の製造方法
において導電型をすべて逆にすることによりPチャネル
型縦型パワーMOS半導体装置に適用することができ
る。
縁膜28としてPSG膜やBPSG膜を堆積し、コンタ
クトホールやスルーホールを形成する。その上からアル
ミニウム又はアルミニウム合金膜を堆積し、リソグラフ
ィーとエッチングによりパターン化を施してソース電極
用のメタル配線30や入力用のメタル配線32を形成す
る。第2の実施例はNチャネル型縦型パワーMOS半導
体装置に適用したものであるが、図5、図6の製造方法
において導電型をすべて逆にすることによりPチャネル
型縦型パワーMOS半導体装置に適用することができ
る。
【0034】第2の実施例では、ツェナーダイオードと
ゲート電極となるポリシリコン膜の形成後、ボティと反
対の導電型の不純物を導入しておき、ボティを形成する
ための不純物注入をボディとツェナーダイオードとで同
時に行なっても両者の不純物濃度が異なるようにしたの
で、しきい値電圧を決定するためのボディ濃度がツェナ
ーダイオードの最適濃度を越える場合でも、ボティと反
対の導電型の不純物の導入量(打ち返し量)を調節する
ことによりツェナーダイオードを最適濃度に保つことが
でき、ツェナーダイオード特性を最適化することができ
る。
ゲート電極となるポリシリコン膜の形成後、ボティと反
対の導電型の不純物を導入しておき、ボティを形成する
ための不純物注入をボディとツェナーダイオードとで同
時に行なっても両者の不純物濃度が異なるようにしたの
で、しきい値電圧を決定するためのボディ濃度がツェナ
ーダイオードの最適濃度を越える場合でも、ボティと反
対の導電型の不純物の導入量(打ち返し量)を調節する
ことによりツェナーダイオードを最適濃度に保つことが
でき、ツェナーダイオード特性を最適化することができ
る。
【0035】ポリシリコン膜の形成後、ボティを形成す
るための不純物注入のほかに、ボティと反対の導電型の
不純物を導入することにより、ゲート電極のポリシリコ
ン膜の抵抗を下げることができる。ポリシリコン膜の形
成後、ボティと反対の導電型の不純物の導入量の調節に
よりツェナーダイオードの低濃度領域の濃度設定が自由
になるため、ボティを形成するための不純物注入工程を
マスクレスで行なうことができ、リソグラフィー工程を
増やす必要がなくなる。
るための不純物注入のほかに、ボティと反対の導電型の
不純物を導入することにより、ゲート電極のポリシリコ
ン膜の抵抗を下げることができる。ポリシリコン膜の形
成後、ボティと反対の導電型の不純物の導入量の調節に
よりツェナーダイオードの低濃度領域の濃度設定が自由
になるため、ボティを形成するための不純物注入工程を
マスクレスで行なうことができ、リソグラフィー工程を
増やす必要がなくなる。
【0036】図4(G)や図6(G)に示されたパワー
MOSFETは単独で用いることもできる。しかし、そ
れらのMOSFETを他のMOSFETとともに同一シ
リコン基板に形成することもできる。
MOSFETは単独で用いることもできる。しかし、そ
れらのMOSFETを他のMOSFETとともに同一シ
リコン基板に形成することもできる。
【0037】
【発明の効果】本発明ではパワーMOSFETのボディ
の不純物濃度とツェナーダイオードの低濃度ポリシリコ
ン領域の不純物濃度とを異ならせて互いに独立した最適
な値に設定することができる。そのため、ボディのドー
ズ量を制御してMOSFETのしきい値電圧などの基本
特性を最適化するとともに、ツェナーダイオードのブレ
イクダウン耐圧をその使用するゲート膜厚やゲート定格
電圧に合わせて最適な状態に設定することができ、した
がって、ゲート膜厚が薄膜化したときにもゲート保護特
性を最大限に引き出すことができる。ボディ濃度がツェ
ナーダイオードの最適濃度を越える場合でも、ツェナー
ダイオード特性の変動を考慮せずにボディ濃度を上げる
ことができる。このことからピンチ抵抗が下がり、L負
荷耐量が向上する。また、ボディプロファイルの改善に
よりしきい値電圧の変動バラツキが抑制される。また、
最近の低消費電力化の傾向で、電池駆動などの用途によ
ってはゲート電極とソース間の漏れ電流が問題になる場
合があるが、本発明ではツェナーダイオードのない状態
を作り出すこともできる。また、ツェナーダイオード部
への注入量の調整によりブレイクダウン耐圧を制御でき
るため、マスクの変更をしなくても漏れ電流を下げるこ
とができる。
の不純物濃度とツェナーダイオードの低濃度ポリシリコ
ン領域の不純物濃度とを異ならせて互いに独立した最適
な値に設定することができる。そのため、ボディのドー
ズ量を制御してMOSFETのしきい値電圧などの基本
特性を最適化するとともに、ツェナーダイオードのブレ
イクダウン耐圧をその使用するゲート膜厚やゲート定格
電圧に合わせて最適な状態に設定することができ、した
がって、ゲート膜厚が薄膜化したときにもゲート保護特
性を最大限に引き出すことができる。ボディ濃度がツェ
ナーダイオードの最適濃度を越える場合でも、ツェナー
ダイオード特性の変動を考慮せずにボディ濃度を上げる
ことができる。このことからピンチ抵抗が下がり、L負
荷耐量が向上する。また、ボディプロファイルの改善に
よりしきい値電圧の変動バラツキが抑制される。また、
最近の低消費電力化の傾向で、電池駆動などの用途によ
ってはゲート電極とソース間の漏れ電流が問題になる場
合があるが、本発明ではツェナーダイオードのない状態
を作り出すこともできる。また、ツェナーダイオード部
への注入量の調整によりブレイクダウン耐圧を制御でき
るため、マスクの変更をしなくても漏れ電流を下げるこ
とができる。
【図1】従来のパワーMOSFETの製造方法の前半部
を示す工程断面図である。
を示す工程断面図である。
【図2】従来のパワーMOSFETの製造方法の後半部
を示す工程断面図である。
を示す工程断面図である。
【図3】第1の実施例の製造方法の前半部を示す工程断
面図である。
面図である。
【図4】同実施例の製造方法の後半部を示す工程断面図
である。
である。
【図5】第2の実施例の製造方法の前半部を示す工程断
面図である。
面図である。
【図6】同実施例の製造方法の後半部を示す工程断面図
である。
である。
2 シリコン基板 4 P型エピタキシャル層 12 ゲート酸化膜 16 N型ボディ 17,18 レジスト 24 ソース領域 26 ゲート電極 40N ツェナーダイオードの低濃度N型領域 40P ツェナーダイオードの高濃度P型領域 54 N型エピタキシャル層 60N ツェナーダイオードの高濃度N型領域 60P ツェナーダイオードの定濃度P型領域 66 P型ボディ 84 ソース領域 86 ゲート電極
Claims (2)
- 【請求項1】 半導体基板表面の第1導電型エピタキシ
ャル層の表面に第2導電型ボディが形成され、その第2
導電型ボディ内の表面で第2導電型ボディの境界から離
れた位置に第1導電型ソース領域が形成され、前記エピ
タキシャル層の表面上でソース領域とエピタキシャル層
の露出部との間に挾まれた第2導電型ボディ領域上には
ゲート酸化膜を介してゲート電極が形成されて縦型パワ
ーMOSFETが構成されているとともに、互いに接す
る高濃度第1導電型ポリシリコン領域と低濃度第2導電
型ポリシリコン領域とを備えて形成されたツェナーダイ
オードが前記ゲート電極とソース領域の間に接続されて
いる縦型パワーMOS半導体装置の製造方法において、 ツェナーダイオードとゲート電極となるポリシリコン膜
を堆積した後、そのパターン化前にポリシリコン膜の全
面に第2導電型不純物を注入する工程と、 前記ポリシリコン膜をパターン化した後、ツェナーダイ
オードを形成する領域をマスクした状態で前記エピタキ
シャル層内に第2導電型ボディを形成する不純物注入工
程と、を備えたことを特徴とする縦型パワーMOS半導
体装置の製造方法。 - 【請求項2】 半導体基板表面の第1導電型エピタキシ
ャル層の表面に第2導電型ボディが形成され、その第2
導電型ボディ内の表面で第2導電型ボディの境界から離
れた位置に第1導電型ソース領域が形成され、前記エピ
タキシャル層の表面上でソース領域とエピタキシャル層
の露出部との間に挾まれた第2導電型ボディ領域上には
ゲート酸化膜を介してゲート電極が形成されて縦型パワ
ーMOSFETが構成されているとともに、互いに接す
る高濃度第1導電型ポリシリコン領域と低濃度第2導電
型ポリシリコン領域とを備えて形成されたツェナーダイ
オードが前記ゲート電極とソース領域の間に接続されて
いる縦型パワーMOS半導体装置の製造方法において、 ツェナーダイオードとゲート電極となるポリシリコン膜
を堆積した後、そのパターン化前にポリシリコン膜の全
面に第1導電型不純物を注入する工程と、 前記ポリシリコン膜をパターン化した後、前記第1導電
型不純物注入よりも注入量を多くして前記ポリシリコン
膜と前記エピタキシャル層内に第2導電型不純物を注入
し、ボディを形成するとともに前記ポリシリコン膜を第
2導電型に変える不純物注入工程と、を備えたことを特
徴とする縦型パワーMOS半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35616996A JPH09232577A (ja) | 1995-12-22 | 1996-12-24 | 縦型パワーmos半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-350362 | 1995-12-22 | ||
JP35036295 | 1995-12-22 | ||
JP35616996A JPH09232577A (ja) | 1995-12-22 | 1996-12-24 | 縦型パワーmos半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09232577A true JPH09232577A (ja) | 1997-09-05 |
Family
ID=26579186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35616996A Pending JPH09232577A (ja) | 1995-12-22 | 1996-12-24 | 縦型パワーmos半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09232577A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017217610A1 (de) | 2016-10-04 | 2018-04-05 | Omron Automotive Electronics Co., Ltd. | Optisches Projektionssystem und Objektdetektionsvorrichtung |
-
1996
- 1996-12-24 JP JP35616996A patent/JPH09232577A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017217610A1 (de) | 2016-10-04 | 2018-04-05 | Omron Automotive Electronics Co., Ltd. | Optisches Projektionssystem und Objektdetektionsvorrichtung |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |