JPH08236757A - Ｌｄｍｏｓ装置 - Google Patents
Ｌｄｍｏｓ装置Info
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- JPH08236757A JPH08236757A JP7321856A JP32185695A JPH08236757A JP H08236757 A JPH08236757 A JP H08236757A JP 7321856 A JP7321856 A JP 7321856A JP 32185695 A JP32185695 A JP 32185695A JP H08236757 A JPH08236757 A JP H08236757A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】 （修正有）
【課題】 相補的なＬＤＭＯＳ装置を形成する有効なＶ
ＬＳＩプロセスにおいてｎ−チャンネルＬＤＭＯＳ装置
とともに製造できるｐ−チャンネルＬＤＭＯＳ装置の提
供にある。 【解決手段】 中降伏電圧および低Ｒspを有するｐ−チ
ャンネルＬＤＭＯＳ装置１０が、高電圧（ｎ−）Ｎウェ
ル３８と、トランジスタのバックゲートを形成する低電
圧（ｎ＋）Ｎウェル４４と、トランジスタのドレイン領
域を形成する一対の低電圧（ｐ＋）Ｐウェル４２と、低
電圧Ｎウェル４４に形成されたｐ＋ウィンドウ・ソース
領域６２と、低電圧Ｎウェル４４のウィンドウ領域を通
って低電圧Ｎウェル４４に形成されたｎ＋バックゲート
コンタクト６６とを有している。ソース領域６２の縁部
と低電圧Ｐウェル４２との間に、チャンネル領域が形成
されている。チャンネル領域の上にゲート５８が延びて
いる。
ＬＳＩプロセスにおいてｎ−チャンネルＬＤＭＯＳ装置
とともに製造できるｐ−チャンネルＬＤＭＯＳ装置の提
供にある。 【解決手段】 中降伏電圧および低Ｒspを有するｐ−チ
ャンネルＬＤＭＯＳ装置１０が、高電圧（ｎ−）Ｎウェ
ル３８と、トランジスタのバックゲートを形成する低電
圧（ｎ＋）Ｎウェル４４と、トランジスタのドレイン領
域を形成する一対の低電圧（ｐ＋）Ｐウェル４２と、低
電圧Ｎウェル４４に形成されたｐ＋ウィンドウ・ソース
領域６２と、低電圧Ｎウェル４４のウィンドウ領域を通
って低電圧Ｎウェル４４に形成されたｎ＋バックゲート
コンタクト６６とを有している。ソース領域６２の縁部
と低電圧Ｐウェル４２との間に、チャンネル領域が形成
されている。チャンネル領域の上にゲート５８が延びて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳細には、中電圧用のＬＤＭＯＳ（側方二重拡
散金属酸化物半導体）装置に関する。
し、より詳細には、中電圧用のＬＤＭＯＳ（側方二重拡
散金属酸化物半導体）装置に関する。
【０００２】
【発明が解決しようとする課題】ＬＤＭＯＳ（側方二重
拡散ＭＯＳ）装置は、その性能上の利点のため、情報処
理機能をもつ端末機などのパワーＩＣにおける電力装置
として、急速にバイポーラ装置に取って代わっている。
パワーＩＣについての益々多様化する用途の増大によ
り、広範な降伏電圧（ＢＶdss ）を有する素子が望まれ
ている。しかしながら、ＶＬＳＩプロセスにおいて現在
使用されているＬＤＭＯＳ装置は、固有抵抗（Ｒsp）の
小さなＬＤＭＯＳ装置に適合する中電圧（４０〜６０
Ｖ）のＶＬＳＩが利用できないため、高降伏電圧（６０
〜８０Ｖ）に制限されている。
拡散ＭＯＳ）装置は、その性能上の利点のため、情報処
理機能をもつ端末機などのパワーＩＣにおける電力装置
として、急速にバイポーラ装置に取って代わっている。
パワーＩＣについての益々多様化する用途の増大によ
り、広範な降伏電圧（ＢＶdss ）を有する素子が望まれ
ている。しかしながら、ＶＬＳＩプロセスにおいて現在
使用されているＬＤＭＯＳ装置は、固有抵抗（Ｒsp）の
小さなＬＤＭＯＳ装置に適合する中電圧（４０〜６０
Ｖ）のＶＬＳＩが利用できないため、高降伏電圧（６０
〜８０Ｖ）に制限されている。
【０００３】
【課題を解決するための手段】したがって、中降伏電圧
および低Ｒspを有するＬＤＭＯＳ装置に対する要求があ
る。一般に、本発明の或る形態では、トランジスタが、
第１の導電率を有する半導体層と、該半導体層の面に形
成された、前記第１の導電率と逆の第２の導電率を有す
る高電圧ウェルと備え、該高電圧ウェルが、第１の不純
物濃度を有しており、前記高電圧ウェルの面に形成され
た、前記第２の導電率を有する低電圧ウェルを備え、該
低電圧ウェルが、前記第１の不純物濃度よりも高い第２
の不純物濃度を有しており、前記高電圧ウェルの面に形
成された、前記第１の導電率を有する一対の低電圧ウェ
ルを備え、該一対の低電圧ウェルの間に、前記第２の導
電率を有する低電圧ウェルが形成され、前記一対の低電
圧ウェルが、ドレイン領域を形成し、前記第２の導電率
を有する前記低電圧ウェルの面に形成された、前記第１
の導電率を有するソース領域を備え、該ソース領域と前
記第１の導電率を有する前記一対の低電圧ウェルとの間
に、チャンネル領域が構成され、該チャンネル領域の上
に延びたゲートと、前記第２の導電率を有する前記低電
圧ウェルの面に形成された、少なくとも１つのバックゲ
ートコンタクト領域と、前記第１の導電率を有する一対
のドレインコンタクト領域とを備え、該ドレインコンタ
クト領域が各々、前記第１の導電率を有する前記一対の
低電圧ウェルのうち関連した１つの面に形成されてい
る。
および低Ｒspを有するＬＤＭＯＳ装置に対する要求があ
る。一般に、本発明の或る形態では、トランジスタが、
第１の導電率を有する半導体層と、該半導体層の面に形
成された、前記第１の導電率と逆の第２の導電率を有す
る高電圧ウェルと備え、該高電圧ウェルが、第１の不純
物濃度を有しており、前記高電圧ウェルの面に形成され
た、前記第２の導電率を有する低電圧ウェルを備え、該
低電圧ウェルが、前記第１の不純物濃度よりも高い第２
の不純物濃度を有しており、前記高電圧ウェルの面に形
成された、前記第１の導電率を有する一対の低電圧ウェ
ルを備え、該一対の低電圧ウェルの間に、前記第２の導
電率を有する低電圧ウェルが形成され、前記一対の低電
圧ウェルが、ドレイン領域を形成し、前記第２の導電率
を有する前記低電圧ウェルの面に形成された、前記第１
の導電率を有するソース領域を備え、該ソース領域と前
記第１の導電率を有する前記一対の低電圧ウェルとの間
に、チャンネル領域が構成され、該チャンネル領域の上
に延びたゲートと、前記第２の導電率を有する前記低電
圧ウェルの面に形成された、少なくとも１つのバックゲ
ートコンタクト領域と、前記第１の導電率を有する一対
のドレインコンタクト領域とを備え、該ドレインコンタ
クト領域が各々、前記第１の導電率を有する前記一対の
低電圧ウェルのうち関連した１つの面に形成されてい
る。
【０００４】本発明の利点は、有効なＶＬＳＩプロセス
において付加的なプロセスコストなしに製造することが
できる中降伏電圧ＢＶおよび低Ｒspを有するトランジス
タの提供にある。本発明の別の利点は、相補的なＬＤＭ
ＯＳ装置を形成する有効なＶＬＳＩプロセスにおいてｎ
−チャンネルＬＤＭＯＳ装置とともに製造できるｐ−チ
ャンネルＬＤＭＯＳ装置の提供にある。
において付加的なプロセスコストなしに製造することが
できる中降伏電圧ＢＶおよび低Ｒspを有するトランジス
タの提供にある。本発明の別の利点は、相補的なＬＤＭ
ＯＳ装置を形成する有効なＶＬＳＩプロセスにおいてｎ
−チャンネルＬＤＭＯＳ装置とともに製造できるｐ−チ
ャンネルＬＤＭＯＳ装置の提供にある。
【０００５】
【発明の実施の形態】図１は、本発明によるＬＤＭＯＳ
トランジスタ１０の製造の際に使用されるフォトマスク
平面を示す配置平面図である。フォトマスク平面を、使
用される順に説明する。図１に示されるように、高電圧
（ｎ−）Ｎウェルまたはタンクを形成するためｎ型注入
が行われるｐ型エピタキシャル層１４の領域１３を露出
させるため、高電圧Ｎウェルマスク１２が使用される。
領域１３の外側の領域は、注入の際、高電圧Ｎウェルマ
スク１２によって保護される。低電圧（ｎ＋）Ｎウェル
またはタンクを形成するためｎ型注入が行われるＮウェ
ル領域１３の領域２２を露出させるため、低電圧（ｎ
＋）Ｎウェルマスク２０が使用される。領域２２の外側
の領域は、注入の際、低電圧Ｎウェルマスク２０によっ
て保護される。Ｐウェルマスク１６が、低電圧Ｐウェル
マスクまたはタンクを形成するためｐ型注入が行われる
Ｎウェル領域１３の領域１８ａ、１８ｂを露出させる。
マスク２６が、酸化物の厚い領域と薄い領域を構成する
ため領域２６ａ〜２６ｃ以外の領域を露出させフィール
ド酸化物を成長させる際、領域２６ａ〜２６ｃを保護す
る。ポリシリコンのゲートマスク２８が、ＬＤＭＯＳト
ランジスタのゲートを構成するゲートエッチングの際、
領域３０以外の領域においてポリシリコンを露出させつ
つ、領域３０においてポリシリコンを保護する。ｎ＋バ
ックゲートコンタクトマスク３６が、ｎ＋バックゲート
コンタクト領域を形成するために行われるｎ型注入の
際、装置の残部を保護したままで、領域３４ａ〜３４ｃ
を露出させる。ｐ＋ソース／ドレインコンタクトマスク
３２が、ｐ＋ソース／ドレインコンタクト領域を形成す
るために行われるｐ型注入の際、領域３４ａ〜３４ｃの
外側の領域を露出させつつ、領域３４ａ〜３４ｃを保護
する。
トランジスタ１０の製造の際に使用されるフォトマスク
平面を示す配置平面図である。フォトマスク平面を、使
用される順に説明する。図１に示されるように、高電圧
（ｎ−）Ｎウェルまたはタンクを形成するためｎ型注入
が行われるｐ型エピタキシャル層１４の領域１３を露出
させるため、高電圧Ｎウェルマスク１２が使用される。
領域１３の外側の領域は、注入の際、高電圧Ｎウェルマ
スク１２によって保護される。低電圧（ｎ＋）Ｎウェル
またはタンクを形成するためｎ型注入が行われるＮウェ
ル領域１３の領域２２を露出させるため、低電圧（ｎ
＋）Ｎウェルマスク２０が使用される。領域２２の外側
の領域は、注入の際、低電圧Ｎウェルマスク２０によっ
て保護される。Ｐウェルマスク１６が、低電圧Ｐウェル
マスクまたはタンクを形成するためｐ型注入が行われる
Ｎウェル領域１３の領域１８ａ、１８ｂを露出させる。
マスク２６が、酸化物の厚い領域と薄い領域を構成する
ため領域２６ａ〜２６ｃ以外の領域を露出させフィール
ド酸化物を成長させる際、領域２６ａ〜２６ｃを保護す
る。ポリシリコンのゲートマスク２８が、ＬＤＭＯＳト
ランジスタのゲートを構成するゲートエッチングの際、
領域３０以外の領域においてポリシリコンを露出させつ
つ、領域３０においてポリシリコンを保護する。ｎ＋バ
ックゲートコンタクトマスク３６が、ｎ＋バックゲート
コンタクト領域を形成するために行われるｎ型注入の
際、装置の残部を保護したままで、領域３４ａ〜３４ｃ
を露出させる。ｐ＋ソース／ドレインコンタクトマスク
３２が、ｐ＋ソース／ドレインコンタクト領域を形成す
るために行われるｐ型注入の際、領域３４ａ〜３４ｃの
外側の領域を露出させつつ、領域３４ａ〜３４ｃを保護
する。
【０００６】図２〜図１０は、図１の線９−９に沿った
横断面図であって、製造の際の連続した段階でのＬＤＭ
ＯＳトランジスタ１０を示したものである。ＬＤＭＯＳ
トランジスタ１０の製造は、米国特許第５，２４２，８
４１号に記載されているＶＬＳＩプロセスに適合してお
り、したがって、米国特許第５，２４２，８４１号に記
載されている装置と同じチップ上にＬＤＭＯＳトランジ
スタ１０を製造することができる。米国特許第５，２４
２，８４１号に記載されているプロセスのフローが、図
１２に示されている。図２を参照すると、ＬＤＭＯＳト
ランジスタ１０の製造は、まず、ｐ＋基板１１上へのｐ
−エピタキシャル層１４の形成（図１２においてステッ
プ１０２）で開始される。次いで、ｐ−エピタキシャル
層１４の上に、酸化物層（図示せず）を形成する。酸化
物層の上に窒化物層（図示せず）を形成し、エピタキシ
ャル層１４の表面にウィンドウ露出領域１３（図１参
照）を設けるため、高電圧のＮウェルマスク１２（図１
参照）を使用してパターン形成しエッチングする。次い
で、高電圧Ｎウェル３８を形成するため、燐のようなｎ
型の不純物を、約８０ＫｅＶのエネルギーで約４．０Ｅ
１２atoms/cm2 の量でウィンドウからｐ−エピタキシャ
ル層１４の領域１３に注入する（図１２においてステッ
プ１０３）。次いで、たとえばプラズマエッチングによ
って、酸化物層と窒化物層を取り除く。次いで、高電圧
Ｎウェル３８を拡散させるため、ドライブイン・ステッ
プを行い（図１２においてステップ１０５）、図２の構
造となる。Ｎウェル３８は、低濃度（ｎ−）、高拡散の
ウェルである。
横断面図であって、製造の際の連続した段階でのＬＤＭ
ＯＳトランジスタ１０を示したものである。ＬＤＭＯＳ
トランジスタ１０の製造は、米国特許第５，２４２，８
４１号に記載されているＶＬＳＩプロセスに適合してお
り、したがって、米国特許第５，２４２，８４１号に記
載されている装置と同じチップ上にＬＤＭＯＳトランジ
スタ１０を製造することができる。米国特許第５，２４
２，８４１号に記載されているプロセスのフローが、図
１２に示されている。図２を参照すると、ＬＤＭＯＳト
ランジスタ１０の製造は、まず、ｐ＋基板１１上へのｐ
−エピタキシャル層１４の形成（図１２においてステッ
プ１０２）で開始される。次いで、ｐ−エピタキシャル
層１４の上に、酸化物層（図示せず）を形成する。酸化
物層の上に窒化物層（図示せず）を形成し、エピタキシ
ャル層１４の表面にウィンドウ露出領域１３（図１参
照）を設けるため、高電圧のＮウェルマスク１２（図１
参照）を使用してパターン形成しエッチングする。次い
で、高電圧Ｎウェル３８を形成するため、燐のようなｎ
型の不純物を、約８０ＫｅＶのエネルギーで約４．０Ｅ
１２atoms/cm2 の量でウィンドウからｐ−エピタキシャ
ル層１４の領域１３に注入する（図１２においてステッ
プ１０３）。次いで、たとえばプラズマエッチングによ
って、酸化物層と窒化物層を取り除く。次いで、高電圧
Ｎウェル３８を拡散させるため、ドライブイン・ステッ
プを行い（図１２においてステップ１０５）、図２の構
造となる。Ｎウェル３８は、低濃度（ｎ−）、高拡散の
ウェルである。
【０００７】次いで、エピタキシャル層１４の表面に、
約３００オングストローム厚の酸化物層４０を蒸着させ
成長させる。酸化物層４０の上に、フォトレジスト層２
０ａを蒸着させ、低電圧Ｎウェルマスク２０（図１参
照）を使用してパターン形成しエッチングしてＮウェル
３８の面に領域２２を露出させる。次いで、低電圧Ｎウ
ェル４４を形成するため、燐のようなｎ型の不純物を、
約８０ＫｅＶのエネルギーで約８．０Ｅ１２atoms/cm2
の量でＮウェル３８の領域１８に注入し（図１２におい
てステップ１０６）、図３の構造となる。次いで、たと
えばウェットエッチングによって、フォトレジスト層２
０ａを取り除き、酸化物層４０の上にフォトレジスト層
１６ａを蒸着させ、Ｐウェルマスク１６を使用してパタ
ーン形成しエッチングしてＮウェル３８の面に領域１８
ａ、１８ｂを露出させる。次いで、低電圧Ｐウェル４２
を形成するため、ホウ素のようなｐ型の不純物を、約４
０ＫｅＶのエネルギーで約２．５Ｅ１２atoms/cm2の量
でＮウェル３８の領域１８ａ、１８ｂに注入し（図１２
においてステップ１０８）、図４の構造となる。次い
で、たとえばウェットエッチングによって、フォトレジ
スト層１６ａを取り除く。たとえば１１００°Ｃで８０
分間、ドライブイン・ステップを行い、低電圧Ｎウェル
４４と低電圧Ｐウェル４２をＮウェル３８内により深く
拡散させる（図１２においてステップ１１０）。次い
で、酸化物層４０を取り除く。
約３００オングストローム厚の酸化物層４０を蒸着させ
成長させる。酸化物層４０の上に、フォトレジスト層２
０ａを蒸着させ、低電圧Ｎウェルマスク２０（図１参
照）を使用してパターン形成しエッチングしてＮウェル
３８の面に領域２２を露出させる。次いで、低電圧Ｎウ
ェル４４を形成するため、燐のようなｎ型の不純物を、
約８０ＫｅＶのエネルギーで約８．０Ｅ１２atoms/cm2
の量でＮウェル３８の領域１８に注入し（図１２におい
てステップ１０６）、図３の構造となる。次いで、たと
えばウェットエッチングによって、フォトレジスト層２
０ａを取り除き、酸化物層４０の上にフォトレジスト層
１６ａを蒸着させ、Ｐウェルマスク１６を使用してパタ
ーン形成しエッチングしてＮウェル３８の面に領域１８
ａ、１８ｂを露出させる。次いで、低電圧Ｐウェル４２
を形成するため、ホウ素のようなｐ型の不純物を、約４
０ＫｅＶのエネルギーで約２．５Ｅ１２atoms/cm2の量
でＮウェル３８の領域１８ａ、１８ｂに注入し（図１２
においてステップ１０８）、図４の構造となる。次い
で、たとえばウェットエッチングによって、フォトレジ
スト層１６ａを取り除く。たとえば１１００°Ｃで８０
分間、ドライブイン・ステップを行い、低電圧Ｎウェル
４４と低電圧Ｐウェル４２をＮウェル３８内により深く
拡散させる（図１２においてステップ１１０）。次い
で、酸化物層４０を取り除く。
【０００８】ｐ型ーエピタキシャル層１４の表面および
Ｎウェル３８の上に、約４００オングストローム厚のパ
ッド酸化物層５０を形成する。パッド酸化物層５０の上
に、約１４００オングストローム厚のＬＰＣＶＤ窒化物
層５２を形成する。窒化物層５２の上に、フォトレジス
ト層２６1 を蒸着させ、マスク２６を使用してパターン
形成しエッチングする（図１参照）。次いで、領域２６
ａ〜２６ｃを被覆しＮウェル３８およびエピタキシャル
層１４の表面の領域２６ｄ〜２６ｇを露出させるマスク
としてフォトレジスト層２６1 を使用して窒化物層５２
をパターン形成しエッチングし、図５の構造となる。領
域２６ｅ、２６ｆを露出させる窒化物層５２の開口の幅
ｃは、非常に幅狭になるように、好ましくはフォトリソ
グラフィが可能になる程に選定される。１．０４ミクロ
ンのプロセスでは、幅ｃも又、１．０４ミクロンである
のが好ましい。次いで、フォトレジスト層２６1 を取り
除き、フォトレジスト層２７を蒸着させ、パターン形成
しエンチッグして、任意のｐ型チャンネルストップの注
入が行われる領域を露出させる。＋記号で示したチャン
ネルストップ領域２９を形成するため、ホウ素のような
ｐ型の不純物を、約３０ＫｅＶのエネルギーで約３．０
Ｅ１３atoms/cm2 の量でｐ型エピタキシャル層１４の領
域２７ａから注入し（図１２においてステップ１１
３）、図６の構造となる。
Ｎウェル３８の上に、約４００オングストローム厚のパ
ッド酸化物層５０を形成する。パッド酸化物層５０の上
に、約１４００オングストローム厚のＬＰＣＶＤ窒化物
層５２を形成する。窒化物層５２の上に、フォトレジス
ト層２６1 を蒸着させ、マスク２６を使用してパターン
形成しエッチングする（図１参照）。次いで、領域２６
ａ〜２６ｃを被覆しＮウェル３８およびエピタキシャル
層１４の表面の領域２６ｄ〜２６ｇを露出させるマスク
としてフォトレジスト層２６1 を使用して窒化物層５２
をパターン形成しエッチングし、図５の構造となる。領
域２６ｅ、２６ｆを露出させる窒化物層５２の開口の幅
ｃは、非常に幅狭になるように、好ましくはフォトリソ
グラフィが可能になる程に選定される。１．０４ミクロ
ンのプロセスでは、幅ｃも又、１．０４ミクロンである
のが好ましい。次いで、フォトレジスト層２６1 を取り
除き、フォトレジスト層２７を蒸着させ、パターン形成
しエンチッグして、任意のｐ型チャンネルストップの注
入が行われる領域を露出させる。＋記号で示したチャン
ネルストップ領域２９を形成するため、ホウ素のような
ｐ型の不純物を、約３０ＫｅＶのエネルギーで約３．０
Ｅ１３atoms/cm2 の量でｐ型エピタキシャル層１４の領
域２７ａから注入し（図１２においてステップ１１
３）、図６の構造となる。
【０００９】次いで、フォトレジスト層２７を取り除
き、露出箇所２６ｄ〜２６ｇにフィールド酸化物領域５
４ａ〜５４ｄを熱成長させ（図１２においてステップ１
１２）、図７の構造となる。フィールド酸化物領域５４
ａ、５４ｄの厚さは、たとえば約７６００オングストロ
ームである。図５の領域２６ｅ、２６ｆを露出させる窒
化物層５２の開口が、図５の領域２６ｄ、２６ｇを露出
させる開口よりも幅狭であるため、フィールド酸化物領
域５４ｂ、５４ｃは、フィールド酸化物領域５４ａ、５
４ｄよりも薄い。次いで、たとえばプラズマエッチング
によって、パッド酸化物層５０と窒化物層５２を取り除
く。次いで、隣接するフィールド酸化物領域５４ａ〜５
４ｄ間のＮウェル３８の面の上に、ゲート酸化物層５６
を約５００オングストローム厚まで成長させる（図１２
においてステップ１１６）。次いで、任意のブランケッ
トｐ型域値調整Ｖt の注入を行ってもよい（図１２にお
いてステップ１１８）。次いで、ゲート酸化物層５６お
よびフィールド酸化物領域５４ａ〜５４ｄの上に、約４
５００オングストローム厚のポリシリコン層を蒸着さ
せ、燐のような不純物でドーピングして導電性にする。
ポリシリコン層の上にフォトレジスト層２８ａを蒸着さ
せ、ゲートマスク２８を使用してパターン形成しエッチ
ングする（図１参照）。次いで、環状ゲート５８を形成
するマスクとしてフォトレジスト層２８ａを使用してポ
リシリコン層をエッチングし（図１２のステップ１２
２）、図８の構造となる。ゲート５８は、フィールド領
域５４ｂ、５４ｃの上に延びている。
き、露出箇所２６ｄ〜２６ｇにフィールド酸化物領域５
４ａ〜５４ｄを熱成長させ（図１２においてステップ１
１２）、図７の構造となる。フィールド酸化物領域５４
ａ、５４ｄの厚さは、たとえば約７６００オングストロ
ームである。図５の領域２６ｅ、２６ｆを露出させる窒
化物層５２の開口が、図５の領域２６ｄ、２６ｇを露出
させる開口よりも幅狭であるため、フィールド酸化物領
域５４ｂ、５４ｃは、フィールド酸化物領域５４ａ、５
４ｄよりも薄い。次いで、たとえばプラズマエッチング
によって、パッド酸化物層５０と窒化物層５２を取り除
く。次いで、隣接するフィールド酸化物領域５４ａ〜５
４ｄ間のＮウェル３８の面の上に、ゲート酸化物層５６
を約５００オングストローム厚まで成長させる（図１２
においてステップ１１６）。次いで、任意のブランケッ
トｐ型域値調整Ｖt の注入を行ってもよい（図１２にお
いてステップ１１８）。次いで、ゲート酸化物層５６お
よびフィールド酸化物領域５４ａ〜５４ｄの上に、約４
５００オングストローム厚のポリシリコン層を蒸着さ
せ、燐のような不純物でドーピングして導電性にする。
ポリシリコン層の上にフォトレジスト層２８ａを蒸着さ
せ、ゲートマスク２８を使用してパターン形成しエッチ
ングする（図１参照）。次いで、環状ゲート５８を形成
するマスクとしてフォトレジスト層２８ａを使用してポ
リシリコン層をエッチングし（図１２のステップ１２
２）、図８の構造となる。ゲート５８は、フィールド領
域５４ｂ、５４ｃの上に延びている。
【００１０】次いで、フォトレジスト層２８ａを取り除
く。装置の上にフォトレジスト層３６ａを形成し、装置
の残部を保護しつつ領域３４ａ〜３４ｃを露出させるた
め、ｎ＋ドレイン／ソースコンタクトマスク３６を使用
してパターン形成しエッチングする（図１参照）。次い
で、ソース／ドレイン領域を形成するのに適した、燐の
ようなｎ型の不純物を約８０ＫｅＶのエネルギーで約
４．０Ｅ１４atoms/cm2、次いで砒素のようなｎ型の不
純物を約１２０ＫｅＶのエネルギーで約５．０Ｅ１５at
oms/cm2 注入して、ｎ＋バックゲートコンタクト領域６
６を形成し（図１２のステップ１２６）、図９の構造と
なる。次いで、フォトレジスト層３６ａを取り除き、ｎ
＋バックゲートコンタクト領域６６のアニールを行う。
次いで、装置の上にフォトレジスト層３２ａを形成し、
領域３４ａ〜３４ｃを保護するｐ＋バックゲートコンタ
クトマスク３２を使用してパターン形成しエッチングす
る（図１参照）。次いで、ソース／ドレイン領域を形成
するのに適した、ホウ素のようなｐ型の不純物を約２５
ＫｅＶのエネルギーで約２．０Ｅ１５atoms/cm2 の量で
注入して、ｐ＋ソース領域６２およびｐ＋ドレインコン
タクト領域６４を形成し（図１２のステップ１２６）、
図１０の構造となる。プロセスのこの時点において、図
１の線１０−１０に沿った横断面図である図１１に示さ
れるように、ｐ＋ソース領域６２は、ｎ＋バックゲート
コンタクト領域６６の間の領域で連続している。ｐ＋ソ
ース領域６２のウインドウを貫通する複数のｎ＋バック
ゲートコンタクト領域６６を備えたｐ＋ソース領域６２
の使用は、低電圧Ｎウェル４４との効率的な接触を提供
し、領域を保護するゲート５８間の距離を減少させる。
く。装置の上にフォトレジスト層３６ａを形成し、装置
の残部を保護しつつ領域３４ａ〜３４ｃを露出させるた
め、ｎ＋ドレイン／ソースコンタクトマスク３６を使用
してパターン形成しエッチングする（図１参照）。次い
で、ソース／ドレイン領域を形成するのに適した、燐の
ようなｎ型の不純物を約８０ＫｅＶのエネルギーで約
４．０Ｅ１４atoms/cm2、次いで砒素のようなｎ型の不
純物を約１２０ＫｅＶのエネルギーで約５．０Ｅ１５at
oms/cm2 注入して、ｎ＋バックゲートコンタクト領域６
６を形成し（図１２のステップ１２６）、図９の構造と
なる。次いで、フォトレジスト層３６ａを取り除き、ｎ
＋バックゲートコンタクト領域６６のアニールを行う。
次いで、装置の上にフォトレジスト層３２ａを形成し、
領域３４ａ〜３４ｃを保護するｐ＋バックゲートコンタ
クトマスク３２を使用してパターン形成しエッチングす
る（図１参照）。次いで、ソース／ドレイン領域を形成
するのに適した、ホウ素のようなｐ型の不純物を約２５
ＫｅＶのエネルギーで約２．０Ｅ１５atoms/cm2 の量で
注入して、ｐ＋ソース領域６２およびｐ＋ドレインコン
タクト領域６４を形成し（図１２のステップ１２６）、
図１０の構造となる。プロセスのこの時点において、図
１の線１０−１０に沿った横断面図である図１１に示さ
れるように、ｐ＋ソース領域６２は、ｎ＋バックゲート
コンタクト領域６６の間の領域で連続している。ｐ＋ソ
ース領域６２のウインドウを貫通する複数のｎ＋バック
ゲートコンタクト領域６６を備えたｐ＋ソース領域６２
の使用は、低電圧Ｎウェル４４との効率的な接触を提供
し、領域を保護するゲート５８間の距離を減少させる。
【００１１】次いで、フォトレジスト層３２ａを取り除
き、ソース領域６２およびドレインコンタクト領域６４
のアニールを行う。ｐ＋ソース領域６２、ｐ＋ドレイン
コンタクト領域６４およびｎ＋バックゲートコンタクト
領域６６を接触させるため、普通の技術を使用して、コ
ンタクト開口をエッチングし、金属コンタクト（図示せ
ず）を形成する（図１２のステップ１２８、１３０、１
３２、１３４）。ｎ＋バックゲートコンタクト領域６６
とｐ＋ソース領域６２は、典型的なパワーＩＣの用途で
は、単一の金属コンタクト（図示せず）によって接続し
てもよい。トランジスタ１０は、低電圧Ｐウェル４２と
チャンネルストップ領域２９とからなる、ドリフト領域
をもつ、ＲＥＳＵＲＦ（縮小表面フィールド）ＬＤＭＯ
Ｓ装置である。チャンネルストップ領域は、フィールド
酸化物領域５４ｂ、５４ｃにセルフアラインメントさ
れ、かくして、装置のピッチ、従ってＲsp（Ｒsp＝Ｒ
dson＊面積）を減少させる領域成分を減少させる。高電
圧Ｎウェル３８は、トランジスタの本体／チャンネル領
域を形成し、ソース・ドレイン内部降伏電圧ＢＶよりも
大きな降伏電圧を有している。バックゲートを形成する
ため、低電圧Ｎウェル４４をトランジスタの本体領域
（高電圧Ｎウェル３８）に加える。低電圧Ｎウェル４４
によって提供されるチャンネルドーピングの増加は、ソ
ースが時期早尚に排出されるのを阻止しつつ、短いチャ
ンネル長を可能にする。低電圧Ｎウェル４４は又、ソー
ス領域６２、低電圧Ｎウェル４４および低電圧Ｐウェル
４２によって形成される渦流ＰＮＰトランジスタの影響
を減少させる逆バイアス電流のための低抵抗路を形成す
る。高電圧Ｎウェル３８での低電圧Ｎウェル４４の使用
は又、非常に有効であるガウスのチャンネルドーピング
プロフィルを提供し、より高い降伏電圧を提供する。
き、ソース領域６２およびドレインコンタクト領域６４
のアニールを行う。ｐ＋ソース領域６２、ｐ＋ドレイン
コンタクト領域６４およびｎ＋バックゲートコンタクト
領域６６を接触させるため、普通の技術を使用して、コ
ンタクト開口をエッチングし、金属コンタクト（図示せ
ず）を形成する（図１２のステップ１２８、１３０、１
３２、１３４）。ｎ＋バックゲートコンタクト領域６６
とｐ＋ソース領域６２は、典型的なパワーＩＣの用途で
は、単一の金属コンタクト（図示せず）によって接続し
てもよい。トランジスタ１０は、低電圧Ｐウェル４２と
チャンネルストップ領域２９とからなる、ドリフト領域
をもつ、ＲＥＳＵＲＦ（縮小表面フィールド）ＬＤＭＯ
Ｓ装置である。チャンネルストップ領域は、フィールド
酸化物領域５４ｂ、５４ｃにセルフアラインメントさ
れ、かくして、装置のピッチ、従ってＲsp（Ｒsp＝Ｒ
dson＊面積）を減少させる領域成分を減少させる。高電
圧Ｎウェル３８は、トランジスタの本体／チャンネル領
域を形成し、ソース・ドレイン内部降伏電圧ＢＶよりも
大きな降伏電圧を有している。バックゲートを形成する
ため、低電圧Ｎウェル４４をトランジスタの本体領域
（高電圧Ｎウェル３８）に加える。低電圧Ｎウェル４４
によって提供されるチャンネルドーピングの増加は、ソ
ースが時期早尚に排出されるのを阻止しつつ、短いチャ
ンネル長を可能にする。低電圧Ｎウェル４４は又、ソー
ス領域６２、低電圧Ｎウェル４４および低電圧Ｐウェル
４２によって形成される渦流ＰＮＰトランジスタの影響
を減少させる逆バイアス電流のための低抵抗路を形成す
る。高電圧Ｎウェル３８での低電圧Ｎウェル４４の使用
は又、非常に有効であるガウスのチャンネルドーピング
プロフィルを提供し、より高い降伏電圧を提供する。
【００１２】最小形体の窒化物開口を使用して形成され
たフィールド酸化物領域５４ｂ、５４ｃの使用は、トラ
ンジスタ１０のピッチを微小にする。このことは、ドリ
フト領域の抵抗と、Ｒsp（Ｒsp＝Ｒdson＊面積）を減少
させる装置面積の両方を減少させる。図１３は、Ｖgs＝
１５Ｖにおいて幾つかのlpの値についてlcの関数として
ＢＶを示したグラフである。ここでlcは、ＬＯＣＯＳフ
ィールド酸化物領域５４ｂ、５４ｃの下に延びた低電圧
Ｎウェル４２の距離であり、lpは、ソースモートに対す
る低電圧Ｐウェルの間隔である。図１４は、Ｖgs＝１５
Ｖにおいて幾つかのlpの値についてlcの関数としてＲsp
およびＶt を示したグラフである。図１４の曲線Ｓは、
域値下の傾斜を示している。図１３および図１４から分
かるように、本発明によって、低Ｒspを有する中電圧Ｌ
ＤＭＯＳが提供される。本発明の利点は、ＶＬＳＩプロ
セスに適合する、低Ｒspを有する中電圧ＬＤＭＯＳトラ
ンジスタの提供にある。以上、幾つかの好ましい実施例
について詳細に説明してきた。本発明の範囲は、請求の
範囲の範囲内にある上述の説明とは異なる実施例をも包
含するものであることを理解すべきである。
たフィールド酸化物領域５４ｂ、５４ｃの使用は、トラ
ンジスタ１０のピッチを微小にする。このことは、ドリ
フト領域の抵抗と、Ｒsp（Ｒsp＝Ｒdson＊面積）を減少
させる装置面積の両方を減少させる。図１３は、Ｖgs＝
１５Ｖにおいて幾つかのlpの値についてlcの関数として
ＢＶを示したグラフである。ここでlcは、ＬＯＣＯＳフ
ィールド酸化物領域５４ｂ、５４ｃの下に延びた低電圧
Ｎウェル４２の距離であり、lpは、ソースモートに対す
る低電圧Ｐウェルの間隔である。図１４は、Ｖgs＝１５
Ｖにおいて幾つかのlpの値についてlcの関数としてＲsp
およびＶt を示したグラフである。図１４の曲線Ｓは、
域値下の傾斜を示している。図１３および図１４から分
かるように、本発明によって、低Ｒspを有する中電圧Ｌ
ＤＭＯＳが提供される。本発明の利点は、ＶＬＳＩプロ
セスに適合する、低Ｒspを有する中電圧ＬＤＭＯＳトラ
ンジスタの提供にある。以上、幾つかの好ましい実施例
について詳細に説明してきた。本発明の範囲は、請求の
範囲の範囲内にある上述の説明とは異なる実施例をも包
含するものであることを理解すべきである。
【００１３】図示した実施例を参照して本発明について
説明してきたが、上述の説明は、限定的な意味で構成さ
れることを意図していない。図示した実施例の種々の修
正および変形ならびに本発明の他の実施例は、上述の説
明を参照することによって、当業者には明白であろう。
したがって、添付の請求の範囲は、このような変形や修
正を包含することを意図している。
説明してきたが、上述の説明は、限定的な意味で構成さ
れることを意図していない。図示した実施例の種々の修
正および変形ならびに本発明の他の実施例は、上述の説
明を参照することによって、当業者には明白であろう。
したがって、添付の請求の範囲は、このような変形や修
正を包含することを意図している。
【図面の簡単な説明】
【図１】本発明によるＬＤＭＯＳトランジスタのマスク
平面を示した配置平面図である。
平面を示した配置平面図である。
【図２】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図３】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図４】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図５】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図６】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図７】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図８】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図９】図１の線９−９に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のＬＤ
ＭＯＳトランジスタを示したものである。
【図１０】図１の線９−９に沿った横断面図であって、
製造の際の連続した段階のうち或る段階での本発明のＬ
ＤＭＯＳトランジスタを示したものである。
製造の際の連続した段階のうち或る段階での本発明のＬ
ＤＭＯＳトランジスタを示したものである。
【図１１】図１の線１０−１０に沿った横断面図であっ
て、図１０と同様な製造段階での本発明のＬＤＭＯＳト
ランジスタを示したものである。
て、図１０と同様な製造段階での本発明のＬＤＭＯＳト
ランジスタを示したものである。
【図１２】図２〜図１１に示したＬＤＭＯＳトランジス
タを製造するのに使用されるＶＬＳＩプロセスの流れ図
である。
タを製造するのに使用されるＶＬＳＩプロセスの流れ図
である。
【図１３】本発明のＬＤＭＯＳトランジスタについてＢ
Ｖをlcの関数として示したグラフである。
Ｖをlcの関数として示したグラフである。
【図１４】本発明のＬＤＭＯＳトランジスタについてＲ
spおよびＶt をlcの関数として示したグラフである。
spおよびＶt をlcの関数として示したグラフである。
１０ ＬＤＭＯＳ装置 ３８ 高電圧Ｎウェル ３８ａ チャンネル領域 ４２ 低電圧Ｐウェル ４４ 低電圧Ｎウェル ５８ ゲート ６２ ソース領域
Claims (1)
- 【請求項１】第１の導電率を有する半導体層と、 該半導体層の面に形成された、前記第１の導電率と逆の
第２の導電率を有する高電圧ウェルと備え、該高電圧ウ
ェルが、第１の不純物濃度を有しており、 前記高電圧ウェルの面に形成された、前記第２の導電率
を有する低電圧ウェルを備え、該低電圧ウェルが、前記
第１の不純物濃度よりも高い第２の不純物濃度を有して
おり、 前記高電圧ウェルの面に形成された、前記第１の導電率
を有する一対の低電圧ウェルを備え、該一対の低電圧ウ
ェルの間に、前記第２の導電率を有する低電圧ウェルが
形成され、前記一対の低電圧ウェルが、ドレイン領域を
形成し、 前記第２の導電率を有する前記低電圧ウェルの面に形成
された、前記第１の導電率を有するソース領域を備え、
該ソース領域と前記第１の導電率を有する前記一対の低
電圧ウェルとの間に、チャンネル領域が構成され、 該チャンネル領域の上に延びたゲートと、 前記第２の導電率を有する前記低電圧ウェルの面に形成
された、少なくとも１つのバックゲートコンタクト領域
と、 前記第１の導電率を有する一対のドレインコンタクト領
域とを備え、該ドレインコンタクト領域が各々、前記第
１の導電率を有する前記一対の低電圧ウェルのうち関連
した１つの面に形成されている、トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35387694A | 1994-12-12 | 1994-12-12 | |
| US08/353876 | 1994-12-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236757A true JPH08236757A (ja) | 1996-09-13 |
Family
ID=23390976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7321856A Pending JPH08236757A (ja) | 1994-12-12 | 1995-12-11 | Ｌｄｍｏｓ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236757A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510796A (ja) * | 1998-09-02 | 2003-03-18 | ウルトラアールエフ インコーポレイテッド | ホットエレクトロン注入が減少された大電力ｒｆ電界効果トランジスタを製造する方法及びそれから得られる構造 |
| KR100813391B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100813390B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| TWI387107B (zh) * | 2009-01-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法和橫向擴散金氧半電晶體及其製造方法 |
-
1995
- 1995-12-11 JP JP7321856A patent/JPH08236757A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510796A (ja) * | 1998-09-02 | 2003-03-18 | ウルトラアールエフ インコーポレイテッド | ホットエレクトロン注入が減少された大電力ｒｆ電界効果トランジスタを製造する方法及びそれから得られる構造 |
| KR100813391B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100813390B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| TWI387107B (zh) * | 2009-01-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法和橫向擴散金氧半電晶體及其製造方法 |
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