JPH08236757A - Ldmos装置 - Google Patents
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- JPH08236757A JPH08236757A JP7321856A JP32185695A JPH08236757A JP H08236757 A JPH08236757 A JP H08236757A JP 7321856 A JP7321856 A JP 7321856A JP 32185695 A JP32185695 A JP 32185695A JP H08236757 A JPH08236757 A JP H08236757A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】 (修正有)
【課題】 相補的なLDMOS装置を形成する有効なV
LSIプロセスにおいてn−チャンネルLDMOS装置
とともに製造できるp−チャンネルLDMOS装置の提
供にある。 【解決手段】 中降伏電圧および低Rspを有するp−チ
ャンネルLDMOS装置10が、高電圧(n−)Nウェ
ル38と、トランジスタのバックゲートを形成する低電
圧(n+)Nウェル44と、トランジスタのドレイン領
域を形成する一対の低電圧(p+)Pウェル42と、低
電圧Nウェル44に形成されたp+ウィンドウ・ソース
領域62と、低電圧Nウェル44のウィンドウ領域を通
って低電圧Nウェル44に形成されたn+バックゲート
コンタクト66とを有している。ソース領域62の縁部
と低電圧Pウェル42との間に、チャンネル領域が形成
されている。チャンネル領域の上にゲート58が延びて
いる。
LSIプロセスにおいてn−チャンネルLDMOS装置
とともに製造できるp−チャンネルLDMOS装置の提
供にある。 【解決手段】 中降伏電圧および低Rspを有するp−チ
ャンネルLDMOS装置10が、高電圧(n−)Nウェ
ル38と、トランジスタのバックゲートを形成する低電
圧(n+)Nウェル44と、トランジスタのドレイン領
域を形成する一対の低電圧(p+)Pウェル42と、低
電圧Nウェル44に形成されたp+ウィンドウ・ソース
領域62と、低電圧Nウェル44のウィンドウ領域を通
って低電圧Nウェル44に形成されたn+バックゲート
コンタクト66とを有している。ソース領域62の縁部
と低電圧Pウェル42との間に、チャンネル領域が形成
されている。チャンネル領域の上にゲート58が延びて
いる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳細には、中電圧用のLDMOS(側方二重拡
散金属酸化物半導体)装置に関する。
し、より詳細には、中電圧用のLDMOS(側方二重拡
散金属酸化物半導体)装置に関する。
【0002】
【発明が解決しようとする課題】LDMOS(側方二重
拡散MOS)装置は、その性能上の利点のため、情報処
理機能をもつ端末機などのパワーICにおける電力装置
として、急速にバイポーラ装置に取って代わっている。
パワーICについての益々多様化する用途の増大によ
り、広範な降伏電圧(BVdss )を有する素子が望まれ
ている。しかしながら、VLSIプロセスにおいて現在
使用されているLDMOS装置は、固有抵抗(Rsp)の
小さなLDMOS装置に適合する中電圧(40〜60
V)のVLSIが利用できないため、高降伏電圧(60
〜80V)に制限されている。
拡散MOS)装置は、その性能上の利点のため、情報処
理機能をもつ端末機などのパワーICにおける電力装置
として、急速にバイポーラ装置に取って代わっている。
パワーICについての益々多様化する用途の増大によ
り、広範な降伏電圧(BVdss )を有する素子が望まれ
ている。しかしながら、VLSIプロセスにおいて現在
使用されているLDMOS装置は、固有抵抗(Rsp)の
小さなLDMOS装置に適合する中電圧(40〜60
V)のVLSIが利用できないため、高降伏電圧(60
〜80V)に制限されている。
【0003】
【課題を解決するための手段】したがって、中降伏電圧
および低Rspを有するLDMOS装置に対する要求があ
る。一般に、本発明の或る形態では、トランジスタが、
第1の導電率を有する半導体層と、該半導体層の面に形
成された、前記第1の導電率と逆の第2の導電率を有す
る高電圧ウェルと備え、該高電圧ウェルが、第1の不純
物濃度を有しており、前記高電圧ウェルの面に形成され
た、前記第2の導電率を有する低電圧ウェルを備え、該
低電圧ウェルが、前記第1の不純物濃度よりも高い第2
の不純物濃度を有しており、前記高電圧ウェルの面に形
成された、前記第1の導電率を有する一対の低電圧ウェ
ルを備え、該一対の低電圧ウェルの間に、前記第2の導
電率を有する低電圧ウェルが形成され、前記一対の低電
圧ウェルが、ドレイン領域を形成し、前記第2の導電率
を有する前記低電圧ウェルの面に形成された、前記第1
の導電率を有するソース領域を備え、該ソース領域と前
記第1の導電率を有する前記一対の低電圧ウェルとの間
に、チャンネル領域が構成され、該チャンネル領域の上
に延びたゲートと、前記第2の導電率を有する前記低電
圧ウェルの面に形成された、少なくとも1つのバックゲ
ートコンタクト領域と、前記第1の導電率を有する一対
のドレインコンタクト領域とを備え、該ドレインコンタ
クト領域が各々、前記第1の導電率を有する前記一対の
低電圧ウェルのうち関連した1つの面に形成されてい
る。
および低Rspを有するLDMOS装置に対する要求があ
る。一般に、本発明の或る形態では、トランジスタが、
第1の導電率を有する半導体層と、該半導体層の面に形
成された、前記第1の導電率と逆の第2の導電率を有す
る高電圧ウェルと備え、該高電圧ウェルが、第1の不純
物濃度を有しており、前記高電圧ウェルの面に形成され
た、前記第2の導電率を有する低電圧ウェルを備え、該
低電圧ウェルが、前記第1の不純物濃度よりも高い第2
の不純物濃度を有しており、前記高電圧ウェルの面に形
成された、前記第1の導電率を有する一対の低電圧ウェ
ルを備え、該一対の低電圧ウェルの間に、前記第2の導
電率を有する低電圧ウェルが形成され、前記一対の低電
圧ウェルが、ドレイン領域を形成し、前記第2の導電率
を有する前記低電圧ウェルの面に形成された、前記第1
の導電率を有するソース領域を備え、該ソース領域と前
記第1の導電率を有する前記一対の低電圧ウェルとの間
に、チャンネル領域が構成され、該チャンネル領域の上
に延びたゲートと、前記第2の導電率を有する前記低電
圧ウェルの面に形成された、少なくとも1つのバックゲ
ートコンタクト領域と、前記第1の導電率を有する一対
のドレインコンタクト領域とを備え、該ドレインコンタ
クト領域が各々、前記第1の導電率を有する前記一対の
低電圧ウェルのうち関連した1つの面に形成されてい
る。
【0004】本発明の利点は、有効なVLSIプロセス
において付加的なプロセスコストなしに製造することが
できる中降伏電圧BVおよび低Rspを有するトランジス
タの提供にある。本発明の別の利点は、相補的なLDM
OS装置を形成する有効なVLSIプロセスにおいてn
−チャンネルLDMOS装置とともに製造できるp−チ
ャンネルLDMOS装置の提供にある。
において付加的なプロセスコストなしに製造することが
できる中降伏電圧BVおよび低Rspを有するトランジス
タの提供にある。本発明の別の利点は、相補的なLDM
OS装置を形成する有効なVLSIプロセスにおいてn
−チャンネルLDMOS装置とともに製造できるp−チ
ャンネルLDMOS装置の提供にある。
【0005】
【発明の実施の形態】図1は、本発明によるLDMOS
トランジスタ10の製造の際に使用されるフォトマスク
平面を示す配置平面図である。フォトマスク平面を、使
用される順に説明する。図1に示されるように、高電圧
(n−)Nウェルまたはタンクを形成するためn型注入
が行われるp型エピタキシャル層14の領域13を露出
させるため、高電圧Nウェルマスク12が使用される。
領域13の外側の領域は、注入の際、高電圧Nウェルマ
スク12によって保護される。低電圧(n+)Nウェル
またはタンクを形成するためn型注入が行われるNウェ
ル領域13の領域22を露出させるため、低電圧(n
+)Nウェルマスク20が使用される。領域22の外側
の領域は、注入の際、低電圧Nウェルマスク20によっ
て保護される。Pウェルマスク16が、低電圧Pウェル
マスクまたはタンクを形成するためp型注入が行われる
Nウェル領域13の領域18a、18bを露出させる。
マスク26が、酸化物の厚い領域と薄い領域を構成する
ため領域26a〜26c以外の領域を露出させフィール
ド酸化物を成長させる際、領域26a〜26cを保護す
る。ポリシリコンのゲートマスク28が、LDMOSト
ランジスタのゲートを構成するゲートエッチングの際、
領域30以外の領域においてポリシリコンを露出させつ
つ、領域30においてポリシリコンを保護する。n+バ
ックゲートコンタクトマスク36が、n+バックゲート
コンタクト領域を形成するために行われるn型注入の
際、装置の残部を保護したままで、領域34a〜34c
を露出させる。p+ソース/ドレインコンタクトマスク
32が、p+ソース/ドレインコンタクト領域を形成す
るために行われるp型注入の際、領域34a〜34cの
外側の領域を露出させつつ、領域34a〜34cを保護
する。
トランジスタ10の製造の際に使用されるフォトマスク
平面を示す配置平面図である。フォトマスク平面を、使
用される順に説明する。図1に示されるように、高電圧
(n−)Nウェルまたはタンクを形成するためn型注入
が行われるp型エピタキシャル層14の領域13を露出
させるため、高電圧Nウェルマスク12が使用される。
領域13の外側の領域は、注入の際、高電圧Nウェルマ
スク12によって保護される。低電圧(n+)Nウェル
またはタンクを形成するためn型注入が行われるNウェ
ル領域13の領域22を露出させるため、低電圧(n
+)Nウェルマスク20が使用される。領域22の外側
の領域は、注入の際、低電圧Nウェルマスク20によっ
て保護される。Pウェルマスク16が、低電圧Pウェル
マスクまたはタンクを形成するためp型注入が行われる
Nウェル領域13の領域18a、18bを露出させる。
マスク26が、酸化物の厚い領域と薄い領域を構成する
ため領域26a〜26c以外の領域を露出させフィール
ド酸化物を成長させる際、領域26a〜26cを保護す
る。ポリシリコンのゲートマスク28が、LDMOSト
ランジスタのゲートを構成するゲートエッチングの際、
領域30以外の領域においてポリシリコンを露出させつ
つ、領域30においてポリシリコンを保護する。n+バ
ックゲートコンタクトマスク36が、n+バックゲート
コンタクト領域を形成するために行われるn型注入の
際、装置の残部を保護したままで、領域34a〜34c
を露出させる。p+ソース/ドレインコンタクトマスク
32が、p+ソース/ドレインコンタクト領域を形成す
るために行われるp型注入の際、領域34a〜34cの
外側の領域を露出させつつ、領域34a〜34cを保護
する。
【0006】図2〜図10は、図1の線9−9に沿った
横断面図であって、製造の際の連続した段階でのLDM
OSトランジスタ10を示したものである。LDMOS
トランジスタ10の製造は、米国特許第5,242,8
41号に記載されているVLSIプロセスに適合してお
り、したがって、米国特許第5,242,841号に記
載されている装置と同じチップ上にLDMOSトランジ
スタ10を製造することができる。米国特許第5,24
2,841号に記載されているプロセスのフローが、図
12に示されている。図2を参照すると、LDMOSト
ランジスタ10の製造は、まず、p+基板11上へのp
−エピタキシャル層14の形成(図12においてステッ
プ102)で開始される。次いで、p−エピタキシャル
層14の上に、酸化物層(図示せず)を形成する。酸化
物層の上に窒化物層(図示せず)を形成し、エピタキシ
ャル層14の表面にウィンドウ露出領域13(図1参
照)を設けるため、高電圧のNウェルマスク12(図1
参照)を使用してパターン形成しエッチングする。次い
で、高電圧Nウェル38を形成するため、燐のようなn
型の不純物を、約80KeVのエネルギーで約4.0E
12atoms/cm2 の量でウィンドウからp−エピタキシャ
ル層14の領域13に注入する(図12においてステッ
プ103)。次いで、たとえばプラズマエッチングによ
って、酸化物層と窒化物層を取り除く。次いで、高電圧
Nウェル38を拡散させるため、ドライブイン・ステッ
プを行い(図12においてステップ105)、図2の構
造となる。Nウェル38は、低濃度(n−)、高拡散の
ウェルである。
横断面図であって、製造の際の連続した段階でのLDM
OSトランジスタ10を示したものである。LDMOS
トランジスタ10の製造は、米国特許第5,242,8
41号に記載されているVLSIプロセスに適合してお
り、したがって、米国特許第5,242,841号に記
載されている装置と同じチップ上にLDMOSトランジ
スタ10を製造することができる。米国特許第5,24
2,841号に記載されているプロセスのフローが、図
12に示されている。図2を参照すると、LDMOSト
ランジスタ10の製造は、まず、p+基板11上へのp
−エピタキシャル層14の形成(図12においてステッ
プ102)で開始される。次いで、p−エピタキシャル
層14の上に、酸化物層(図示せず)を形成する。酸化
物層の上に窒化物層(図示せず)を形成し、エピタキシ
ャル層14の表面にウィンドウ露出領域13(図1参
照)を設けるため、高電圧のNウェルマスク12(図1
参照)を使用してパターン形成しエッチングする。次い
で、高電圧Nウェル38を形成するため、燐のようなn
型の不純物を、約80KeVのエネルギーで約4.0E
12atoms/cm2 の量でウィンドウからp−エピタキシャ
ル層14の領域13に注入する(図12においてステッ
プ103)。次いで、たとえばプラズマエッチングによ
って、酸化物層と窒化物層を取り除く。次いで、高電圧
Nウェル38を拡散させるため、ドライブイン・ステッ
プを行い(図12においてステップ105)、図2の構
造となる。Nウェル38は、低濃度(n−)、高拡散の
ウェルである。
【0007】次いで、エピタキシャル層14の表面に、
約300オングストローム厚の酸化物層40を蒸着させ
成長させる。酸化物層40の上に、フォトレジスト層2
0aを蒸着させ、低電圧Nウェルマスク20(図1参
照)を使用してパターン形成しエッチングしてNウェル
38の面に領域22を露出させる。次いで、低電圧Nウ
ェル44を形成するため、燐のようなn型の不純物を、
約80KeVのエネルギーで約8.0E12atoms/cm2
の量でNウェル38の領域18に注入し(図12におい
てステップ106)、図3の構造となる。次いで、たと
えばウェットエッチングによって、フォトレジスト層2
0aを取り除き、酸化物層40の上にフォトレジスト層
16aを蒸着させ、Pウェルマスク16を使用してパタ
ーン形成しエッチングしてNウェル38の面に領域18
a、18bを露出させる。次いで、低電圧Pウェル42
を形成するため、ホウ素のようなp型の不純物を、約4
0KeVのエネルギーで約2.5E12atoms/cm2の量
でNウェル38の領域18a、18bに注入し(図12
においてステップ108)、図4の構造となる。次い
で、たとえばウェットエッチングによって、フォトレジ
スト層16aを取り除く。たとえば1100°Cで80
分間、ドライブイン・ステップを行い、低電圧Nウェル
44と低電圧Pウェル42をNウェル38内により深く
拡散させる(図12においてステップ110)。次い
で、酸化物層40を取り除く。
約300オングストローム厚の酸化物層40を蒸着させ
成長させる。酸化物層40の上に、フォトレジスト層2
0aを蒸着させ、低電圧Nウェルマスク20(図1参
照)を使用してパターン形成しエッチングしてNウェル
38の面に領域22を露出させる。次いで、低電圧Nウ
ェル44を形成するため、燐のようなn型の不純物を、
約80KeVのエネルギーで約8.0E12atoms/cm2
の量でNウェル38の領域18に注入し(図12におい
てステップ106)、図3の構造となる。次いで、たと
えばウェットエッチングによって、フォトレジスト層2
0aを取り除き、酸化物層40の上にフォトレジスト層
16aを蒸着させ、Pウェルマスク16を使用してパタ
ーン形成しエッチングしてNウェル38の面に領域18
a、18bを露出させる。次いで、低電圧Pウェル42
を形成するため、ホウ素のようなp型の不純物を、約4
0KeVのエネルギーで約2.5E12atoms/cm2の量
でNウェル38の領域18a、18bに注入し(図12
においてステップ108)、図4の構造となる。次い
で、たとえばウェットエッチングによって、フォトレジ
スト層16aを取り除く。たとえば1100°Cで80
分間、ドライブイン・ステップを行い、低電圧Nウェル
44と低電圧Pウェル42をNウェル38内により深く
拡散させる(図12においてステップ110)。次い
で、酸化物層40を取り除く。
【0008】p型ーエピタキシャル層14の表面および
Nウェル38の上に、約400オングストローム厚のパ
ッド酸化物層50を形成する。パッド酸化物層50の上
に、約1400オングストローム厚のLPCVD窒化物
層52を形成する。窒化物層52の上に、フォトレジス
ト層261 を蒸着させ、マスク26を使用してパターン
形成しエッチングする(図1参照)。次いで、領域26
a〜26cを被覆しNウェル38およびエピタキシャル
層14の表面の領域26d〜26gを露出させるマスク
としてフォトレジスト層261 を使用して窒化物層52
をパターン形成しエッチングし、図5の構造となる。領
域26e、26fを露出させる窒化物層52の開口の幅
cは、非常に幅狭になるように、好ましくはフォトリソ
グラフィが可能になる程に選定される。1.04ミクロ
ンのプロセスでは、幅cも又、1.04ミクロンである
のが好ましい。次いで、フォトレジスト層261 を取り
除き、フォトレジスト層27を蒸着させ、パターン形成
しエンチッグして、任意のp型チャンネルストップの注
入が行われる領域を露出させる。+記号で示したチャン
ネルストップ領域29を形成するため、ホウ素のような
p型の不純物を、約30KeVのエネルギーで約3.0
E13atoms/cm2 の量でp型エピタキシャル層14の領
域27aから注入し(図12においてステップ11
3)、図6の構造となる。
Nウェル38の上に、約400オングストローム厚のパ
ッド酸化物層50を形成する。パッド酸化物層50の上
に、約1400オングストローム厚のLPCVD窒化物
層52を形成する。窒化物層52の上に、フォトレジス
ト層261 を蒸着させ、マスク26を使用してパターン
形成しエッチングする(図1参照)。次いで、領域26
a〜26cを被覆しNウェル38およびエピタキシャル
層14の表面の領域26d〜26gを露出させるマスク
としてフォトレジスト層261 を使用して窒化物層52
をパターン形成しエッチングし、図5の構造となる。領
域26e、26fを露出させる窒化物層52の開口の幅
cは、非常に幅狭になるように、好ましくはフォトリソ
グラフィが可能になる程に選定される。1.04ミクロ
ンのプロセスでは、幅cも又、1.04ミクロンである
のが好ましい。次いで、フォトレジスト層261 を取り
除き、フォトレジスト層27を蒸着させ、パターン形成
しエンチッグして、任意のp型チャンネルストップの注
入が行われる領域を露出させる。+記号で示したチャン
ネルストップ領域29を形成するため、ホウ素のような
p型の不純物を、約30KeVのエネルギーで約3.0
E13atoms/cm2 の量でp型エピタキシャル層14の領
域27aから注入し(図12においてステップ11
3)、図6の構造となる。
【0009】次いで、フォトレジスト層27を取り除
き、露出箇所26d〜26gにフィールド酸化物領域5
4a〜54dを熱成長させ(図12においてステップ1
12)、図7の構造となる。フィールド酸化物領域54
a、54dの厚さは、たとえば約7600オングストロ
ームである。図5の領域26e、26fを露出させる窒
化物層52の開口が、図5の領域26d、26gを露出
させる開口よりも幅狭であるため、フィールド酸化物領
域54b、54cは、フィールド酸化物領域54a、5
4dよりも薄い。次いで、たとえばプラズマエッチング
によって、パッド酸化物層50と窒化物層52を取り除
く。次いで、隣接するフィールド酸化物領域54a〜5
4d間のNウェル38の面の上に、ゲート酸化物層56
を約500オングストローム厚まで成長させる(図12
においてステップ116)。次いで、任意のブランケッ
トp型域値調整Vt の注入を行ってもよい(図12にお
いてステップ118)。次いで、ゲート酸化物層56お
よびフィールド酸化物領域54a〜54dの上に、約4
500オングストローム厚のポリシリコン層を蒸着さ
せ、燐のような不純物でドーピングして導電性にする。
ポリシリコン層の上にフォトレジスト層28aを蒸着さ
せ、ゲートマスク28を使用してパターン形成しエッチ
ングする(図1参照)。次いで、環状ゲート58を形成
するマスクとしてフォトレジスト層28aを使用してポ
リシリコン層をエッチングし(図12のステップ12
2)、図8の構造となる。ゲート58は、フィールド領
域54b、54cの上に延びている。
き、露出箇所26d〜26gにフィールド酸化物領域5
4a〜54dを熱成長させ(図12においてステップ1
12)、図7の構造となる。フィールド酸化物領域54
a、54dの厚さは、たとえば約7600オングストロ
ームである。図5の領域26e、26fを露出させる窒
化物層52の開口が、図5の領域26d、26gを露出
させる開口よりも幅狭であるため、フィールド酸化物領
域54b、54cは、フィールド酸化物領域54a、5
4dよりも薄い。次いで、たとえばプラズマエッチング
によって、パッド酸化物層50と窒化物層52を取り除
く。次いで、隣接するフィールド酸化物領域54a〜5
4d間のNウェル38の面の上に、ゲート酸化物層56
を約500オングストローム厚まで成長させる(図12
においてステップ116)。次いで、任意のブランケッ
トp型域値調整Vt の注入を行ってもよい(図12にお
いてステップ118)。次いで、ゲート酸化物層56お
よびフィールド酸化物領域54a〜54dの上に、約4
500オングストローム厚のポリシリコン層を蒸着さ
せ、燐のような不純物でドーピングして導電性にする。
ポリシリコン層の上にフォトレジスト層28aを蒸着さ
せ、ゲートマスク28を使用してパターン形成しエッチ
ングする(図1参照)。次いで、環状ゲート58を形成
するマスクとしてフォトレジスト層28aを使用してポ
リシリコン層をエッチングし(図12のステップ12
2)、図8の構造となる。ゲート58は、フィールド領
域54b、54cの上に延びている。
【0010】次いで、フォトレジスト層28aを取り除
く。装置の上にフォトレジスト層36aを形成し、装置
の残部を保護しつつ領域34a〜34cを露出させるた
め、n+ドレイン/ソースコンタクトマスク36を使用
してパターン形成しエッチングする(図1参照)。次い
で、ソース/ドレイン領域を形成するのに適した、燐の
ようなn型の不純物を約80KeVのエネルギーで約
4.0E14atoms/cm2、次いで砒素のようなn型の不
純物を約120KeVのエネルギーで約5.0E15at
oms/cm2 注入して、n+バックゲートコンタクト領域6
6を形成し(図12のステップ126)、図9の構造と
なる。次いで、フォトレジスト層36aを取り除き、n
+バックゲートコンタクト領域66のアニールを行う。
次いで、装置の上にフォトレジスト層32aを形成し、
領域34a〜34cを保護するp+バックゲートコンタ
クトマスク32を使用してパターン形成しエッチングす
る(図1参照)。次いで、ソース/ドレイン領域を形成
するのに適した、ホウ素のようなp型の不純物を約25
KeVのエネルギーで約2.0E15atoms/cm2 の量で
注入して、p+ソース領域62およびp+ドレインコン
タクト領域64を形成し(図12のステップ126)、
図10の構造となる。プロセスのこの時点において、図
1の線10−10に沿った横断面図である図11に示さ
れるように、p+ソース領域62は、n+バックゲート
コンタクト領域66の間の領域で連続している。p+ソ
ース領域62のウインドウを貫通する複数のn+バック
ゲートコンタクト領域66を備えたp+ソース領域62
の使用は、低電圧Nウェル44との効率的な接触を提供
し、領域を保護するゲート58間の距離を減少させる。
く。装置の上にフォトレジスト層36aを形成し、装置
の残部を保護しつつ領域34a〜34cを露出させるた
め、n+ドレイン/ソースコンタクトマスク36を使用
してパターン形成しエッチングする(図1参照)。次い
で、ソース/ドレイン領域を形成するのに適した、燐の
ようなn型の不純物を約80KeVのエネルギーで約
4.0E14atoms/cm2、次いで砒素のようなn型の不
純物を約120KeVのエネルギーで約5.0E15at
oms/cm2 注入して、n+バックゲートコンタクト領域6
6を形成し(図12のステップ126)、図9の構造と
なる。次いで、フォトレジスト層36aを取り除き、n
+バックゲートコンタクト領域66のアニールを行う。
次いで、装置の上にフォトレジスト層32aを形成し、
領域34a〜34cを保護するp+バックゲートコンタ
クトマスク32を使用してパターン形成しエッチングす
る(図1参照)。次いで、ソース/ドレイン領域を形成
するのに適した、ホウ素のようなp型の不純物を約25
KeVのエネルギーで約2.0E15atoms/cm2 の量で
注入して、p+ソース領域62およびp+ドレインコン
タクト領域64を形成し(図12のステップ126)、
図10の構造となる。プロセスのこの時点において、図
1の線10−10に沿った横断面図である図11に示さ
れるように、p+ソース領域62は、n+バックゲート
コンタクト領域66の間の領域で連続している。p+ソ
ース領域62のウインドウを貫通する複数のn+バック
ゲートコンタクト領域66を備えたp+ソース領域62
の使用は、低電圧Nウェル44との効率的な接触を提供
し、領域を保護するゲート58間の距離を減少させる。
【0011】次いで、フォトレジスト層32aを取り除
き、ソース領域62およびドレインコンタクト領域64
のアニールを行う。p+ソース領域62、p+ドレイン
コンタクト領域64およびn+バックゲートコンタクト
領域66を接触させるため、普通の技術を使用して、コ
ンタクト開口をエッチングし、金属コンタクト(図示せ
ず)を形成する(図12のステップ128、130、1
32、134)。n+バックゲートコンタクト領域66
とp+ソース領域62は、典型的なパワーICの用途で
は、単一の金属コンタクト(図示せず)によって接続し
てもよい。トランジスタ10は、低電圧Pウェル42と
チャンネルストップ領域29とからなる、ドリフト領域
をもつ、RESURF(縮小表面フィールド)LDMO
S装置である。チャンネルストップ領域は、フィールド
酸化物領域54b、54cにセルフアラインメントさ
れ、かくして、装置のピッチ、従ってRsp(Rsp=R
dson*面積)を減少させる領域成分を減少させる。高電
圧Nウェル38は、トランジスタの本体/チャンネル領
域を形成し、ソース・ドレイン内部降伏電圧BVよりも
大きな降伏電圧を有している。バックゲートを形成する
ため、低電圧Nウェル44をトランジスタの本体領域
(高電圧Nウェル38)に加える。低電圧Nウェル44
によって提供されるチャンネルドーピングの増加は、ソ
ースが時期早尚に排出されるのを阻止しつつ、短いチャ
ンネル長を可能にする。低電圧Nウェル44は又、ソー
ス領域62、低電圧Nウェル44および低電圧Pウェル
42によって形成される渦流PNPトランジスタの影響
を減少させる逆バイアス電流のための低抵抗路を形成す
る。高電圧Nウェル38での低電圧Nウェル44の使用
は又、非常に有効であるガウスのチャンネルドーピング
プロフィルを提供し、より高い降伏電圧を提供する。
き、ソース領域62およびドレインコンタクト領域64
のアニールを行う。p+ソース領域62、p+ドレイン
コンタクト領域64およびn+バックゲートコンタクト
領域66を接触させるため、普通の技術を使用して、コ
ンタクト開口をエッチングし、金属コンタクト(図示せ
ず)を形成する(図12のステップ128、130、1
32、134)。n+バックゲートコンタクト領域66
とp+ソース領域62は、典型的なパワーICの用途で
は、単一の金属コンタクト(図示せず)によって接続し
てもよい。トランジスタ10は、低電圧Pウェル42と
チャンネルストップ領域29とからなる、ドリフト領域
をもつ、RESURF(縮小表面フィールド)LDMO
S装置である。チャンネルストップ領域は、フィールド
酸化物領域54b、54cにセルフアラインメントさ
れ、かくして、装置のピッチ、従ってRsp(Rsp=R
dson*面積)を減少させる領域成分を減少させる。高電
圧Nウェル38は、トランジスタの本体/チャンネル領
域を形成し、ソース・ドレイン内部降伏電圧BVよりも
大きな降伏電圧を有している。バックゲートを形成する
ため、低電圧Nウェル44をトランジスタの本体領域
(高電圧Nウェル38)に加える。低電圧Nウェル44
によって提供されるチャンネルドーピングの増加は、ソ
ースが時期早尚に排出されるのを阻止しつつ、短いチャ
ンネル長を可能にする。低電圧Nウェル44は又、ソー
ス領域62、低電圧Nウェル44および低電圧Pウェル
42によって形成される渦流PNPトランジスタの影響
を減少させる逆バイアス電流のための低抵抗路を形成す
る。高電圧Nウェル38での低電圧Nウェル44の使用
は又、非常に有効であるガウスのチャンネルドーピング
プロフィルを提供し、より高い降伏電圧を提供する。
【0012】最小形体の窒化物開口を使用して形成され
たフィールド酸化物領域54b、54cの使用は、トラ
ンジスタ10のピッチを微小にする。このことは、ドリ
フト領域の抵抗と、Rsp(Rsp=Rdson*面積)を減少
させる装置面積の両方を減少させる。図13は、Vgs=
15Vにおいて幾つかのlpの値についてlcの関数として
BVを示したグラフである。ここでlcは、LOCOSフ
ィールド酸化物領域54b、54cの下に延びた低電圧
Nウェル42の距離であり、lpは、ソースモートに対す
る低電圧Pウェルの間隔である。図14は、Vgs=15
Vにおいて幾つかのlpの値についてlcの関数としてRsp
およびVt を示したグラフである。図14の曲線Sは、
域値下の傾斜を示している。図13および図14から分
かるように、本発明によって、低Rspを有する中電圧L
DMOSが提供される。本発明の利点は、VLSIプロ
セスに適合する、低Rspを有する中電圧LDMOSトラ
ンジスタの提供にある。以上、幾つかの好ましい実施例
について詳細に説明してきた。本発明の範囲は、請求の
範囲の範囲内にある上述の説明とは異なる実施例をも包
含するものであることを理解すべきである。
たフィールド酸化物領域54b、54cの使用は、トラ
ンジスタ10のピッチを微小にする。このことは、ドリ
フト領域の抵抗と、Rsp(Rsp=Rdson*面積)を減少
させる装置面積の両方を減少させる。図13は、Vgs=
15Vにおいて幾つかのlpの値についてlcの関数として
BVを示したグラフである。ここでlcは、LOCOSフ
ィールド酸化物領域54b、54cの下に延びた低電圧
Nウェル42の距離であり、lpは、ソースモートに対す
る低電圧Pウェルの間隔である。図14は、Vgs=15
Vにおいて幾つかのlpの値についてlcの関数としてRsp
およびVt を示したグラフである。図14の曲線Sは、
域値下の傾斜を示している。図13および図14から分
かるように、本発明によって、低Rspを有する中電圧L
DMOSが提供される。本発明の利点は、VLSIプロ
セスに適合する、低Rspを有する中電圧LDMOSトラ
ンジスタの提供にある。以上、幾つかの好ましい実施例
について詳細に説明してきた。本発明の範囲は、請求の
範囲の範囲内にある上述の説明とは異なる実施例をも包
含するものであることを理解すべきである。
【0013】図示した実施例を参照して本発明について
説明してきたが、上述の説明は、限定的な意味で構成さ
れることを意図していない。図示した実施例の種々の修
正および変形ならびに本発明の他の実施例は、上述の説
明を参照することによって、当業者には明白であろう。
したがって、添付の請求の範囲は、このような変形や修
正を包含することを意図している。
説明してきたが、上述の説明は、限定的な意味で構成さ
れることを意図していない。図示した実施例の種々の修
正および変形ならびに本発明の他の実施例は、上述の説
明を参照することによって、当業者には明白であろう。
したがって、添付の請求の範囲は、このような変形や修
正を包含することを意図している。
【図面の簡単な説明】
【図1】本発明によるLDMOSトランジスタのマスク
平面を示した配置平面図である。
平面を示した配置平面図である。
【図2】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図3】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図4】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図5】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図6】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図7】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図8】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図9】図1の線9−9に沿った横断面図であって、製
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
造の際の連続した段階のうち或る段階での本発明のLD
MOSトランジスタを示したものである。
【図10】図1の線9−9に沿った横断面図であって、
製造の際の連続した段階のうち或る段階での本発明のL
DMOSトランジスタを示したものである。
製造の際の連続した段階のうち或る段階での本発明のL
DMOSトランジスタを示したものである。
【図11】図1の線10−10に沿った横断面図であっ
て、図10と同様な製造段階での本発明のLDMOSト
ランジスタを示したものである。
て、図10と同様な製造段階での本発明のLDMOSト
ランジスタを示したものである。
【図12】図2〜図11に示したLDMOSトランジス
タを製造するのに使用されるVLSIプロセスの流れ図
である。
タを製造するのに使用されるVLSIプロセスの流れ図
である。
【図13】本発明のLDMOSトランジスタについてB
Vをlcの関数として示したグラフである。
Vをlcの関数として示したグラフである。
【図14】本発明のLDMOSトランジスタについてR
spおよびVt をlcの関数として示したグラフである。
spおよびVt をlcの関数として示したグラフである。
10 LDMOS装置 38 高電圧Nウェル 38a チャンネル領域 42 低電圧Pウェル 44 低電圧Nウェル 58 ゲート 62 ソース領域
Claims (1)
- 【請求項1】第1の導電率を有する半導体層と、 該半導体層の面に形成された、前記第1の導電率と逆の
第2の導電率を有する高電圧ウェルと備え、該高電圧ウ
ェルが、第1の不純物濃度を有しており、 前記高電圧ウェルの面に形成された、前記第2の導電率
を有する低電圧ウェルを備え、該低電圧ウェルが、前記
第1の不純物濃度よりも高い第2の不純物濃度を有して
おり、 前記高電圧ウェルの面に形成された、前記第1の導電率
を有する一対の低電圧ウェルを備え、該一対の低電圧ウ
ェルの間に、前記第2の導電率を有する低電圧ウェルが
形成され、前記一対の低電圧ウェルが、ドレイン領域を
形成し、 前記第2の導電率を有する前記低電圧ウェルの面に形成
された、前記第1の導電率を有するソース領域を備え、
該ソース領域と前記第1の導電率を有する前記一対の低
電圧ウェルとの間に、チャンネル領域が構成され、 該チャンネル領域の上に延びたゲートと、 前記第2の導電率を有する前記低電圧ウェルの面に形成
された、少なくとも1つのバックゲートコンタクト領域
と、 前記第1の導電率を有する一対のドレインコンタクト領
域とを備え、該ドレインコンタクト領域が各々、前記第
1の導電率を有する前記一対の低電圧ウェルのうち関連
した1つの面に形成されている、トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US35387694A | 1994-12-12 | 1994-12-12 | |
US08/353876 | 1994-12-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08236757A true JPH08236757A (ja) | 1996-09-13 |
Family
ID=23390976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7321856A Pending JPH08236757A (ja) | 1994-12-12 | 1995-12-11 | Ldmos装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08236757A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003510796A (ja) * | 1998-09-02 | 2003-03-18 | ウルトラアールエフ インコーポレイテッド | ホットエレクトロン注入が減少された大電力rf電界効果トランジスタを製造する方法及びそれから得られる構造 |
KR100813391B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
KR100813390B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
TWI387107B (zh) * | 2009-01-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法和橫向擴散金氧半電晶體及其製造方法 |
-
1995
- 1995-12-11 JP JP7321856A patent/JPH08236757A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003510796A (ja) * | 1998-09-02 | 2003-03-18 | ウルトラアールエフ インコーポレイテッド | ホットエレクトロン注入が減少された大電力rf電界効果トランジスタを製造する方法及びそれから得られる構造 |
KR100813391B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
KR100813390B1 (ko) * | 2006-02-24 | 2008-03-12 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
TWI387107B (zh) * | 2009-01-12 | 2013-02-21 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法和橫向擴散金氧半電晶體及其製造方法 |
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