JPH09232522A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＥＴを可変抵抗素子として利用するとき
に、ＦＥＴのソース・ドレイン間のバイアス電圧に影響
されずに、ゲートバイアス電圧の下でほぼ一定の抵抗値
が得られる半導体装置およびその製造方法を提供する。 【解決手段】 ＪＦＥＴ１０のソース・ドレイン間に抵
抗素子２０（抵抗値Ｒ₂）を接続する。ＪＦＥＴ１０が
オン状態のときは、ソース・ドレイン間のチャネル抵抗
値は低い値Ｒ₁ を示し、ソース・ドレイン間の合成抵抗
値Ｒは（Ｒ₁ ×Ｒ₂ ）／（Ｒ₁ ＋Ｒ₂ ）で、一定であ
る。ＪＦＥＴ１０がオフ状態のときは、ソース・ドレイ
ン間のチャネル抵抗値はＲ₂ に比べて十分高くなるた
め、ソース・ドレイン間の合成抵抗値ＲはほぼＲ₂ に等
しく、実質的に一定である。従って、ソース・ドレイン
間のバイアス電圧によらず、ＪＦＥＴ１０のオン・オフ
状態に対してそれぞれ一定の抵抗値を示す可変抵抗素子
を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タを利用して可変抵抗素子を構成した半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】従来より、可変抵抗素子として電界効果
トランジスタ（Field Effect Transistor:以下、ＦＥＴ
という。）を利用する方法が知られている。この方法
は、ＦＥＴのゲートに印加するバイアス電圧を変化させ
ることでソースとドレインとの間のチャネル抵抗値を変
化させ、これを可変抵抗素子として利用しようとするも
のである。この場合、チャネル抵抗値は、ゲートのバイ
アス電圧のほか、ソースとドレインとの間のバイアス電
圧によっても変動する。これは、一般にＦＥＴでは、飽
和領域以外において、ゲートにバイアス電圧を印加した
状態でソース・ドレイン間のバイアス電圧を変化させる
とチャネル抵抗値が変化することによる。特に、チャネ
ル抵抗値が高い状態では、ソース・ドレイン間のバイア
ス電圧の変化に伴うチャネル抵抗値の変動は大きくな
る。

【０００３】

【発明が解決しようとする課題】図１１は一般なＦＥＴ
を表し、図１２はこのＦＥＴを可変抵抗素子として用い
た場合の素子特性を表すものである。図１２において、
横軸はＦＥＴのソース・ドレイン（Ｓ−Ｄ）間バイアス
電圧を示し、縦軸はチャネル抵抗値Ｒをそれぞれ示して
いる。

【０００４】図１２に示したように、ゲートバイアス電
圧を印加していない状態（Ｖ_G ＝０Ｖ）では、ソース・
ドレイン間のバイアス電圧の変動に対するチャネル抵抗
値の変動は少なく、例えばソース・ドレイン間のバイア
ス電圧が０．２Ｖ〜１．２Ｖ程度の範囲では、チャネル
抵抗値はほぼ一定である。ところが、ゲートバイアス電
圧として例えば１Ｖ（Ｖ_G ＝１Ｖ）を印加し、ソース・
ドレイン間のチャネル抵抗値が上昇した状態では、ソー
ス・ドレイン間のバイアス電圧の変化に伴ってチャネル
抵抗値は大きく変動してしまい、抵抗素子としての用を
なさない。

【０００５】このようなソース・ドレイン間のバイアス
電圧の変動に伴うチャネル抵抗値の変動は、入力信号の
波形に対する出力信号波形の歪みとなって現れる。そし
て、この出力波形の歪みは、光通信をはじめ多くの分野
において問題となる。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、ＦＥＴを可変抵抗素子として利用す
る場合において、ＦＥＴのソース・ドレイン間バイアス
電圧の変動に影響されずに、印加されたあるゲートバイ
アス電圧の下ではほぼ一定の抵抗値が得られ、入力信号
波形に対し歪みの少ない出力信号波形を得ることができ
る半導体装置およびその製造方法を提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明に係る半導体装置
は、ゲートに印加されるバイアス電圧に応じてソースと
ドレインとの間のチャネル抵抗値が変化する電界効果ト
ランジスタと、電界効果トランジスタのオン時における
ソースとドレインとの間のチャネル抵抗値より高い抵抗
値を有し、電界効果トランジスタのソースとドレインと
の間に接続された抵抗素子とを備えている。

【０００８】また、本発明に係る半導体装置の製造方法
は、ゲートに印加されるバイアス電圧に応じてソースと
ドレインとの間のチャネル抵抗値が変化する電界効果ト
ランジスタと、電界効果トランジスタのオン時における
ソースとドレインとの間のチャネル抵抗値より高い抵抗
値を有し、電界効果トランジスタのソースとドレインと
の間に接続された抵抗素子とを備えた半導体装置の製造
方法であって、前記ソースおよびドレインの取り出し電
極となる層と前記抵抗素子となる層とを同一工程で形成
するように構成したものである。

【０００９】本発明に係る他の半導体装置の製造方法
は、ゲートに印加されるバイアス電圧に応じてソースと
ドレインとの間のチャネル抵抗値が変化する電界効果ト
ランジスタと、電界効果トランジスタのオン時における
ソースとドレインとの間のチャネル抵抗値より高い抵抗
値を有し、電界効果トランジスタのソースとドレインと
の間に接続された抵抗素子とを備えた半導体装置の製造
方法であって、ゲートの取り出し電極となる層と前記抵
抗素子となる層とを同一工程で形成するように構成した
ものである。

【００１０】本発明の半導体装置では、電界効果トラン
ジスタのオン時においては、抵抗素子の抵抗値と電界効
果トランジスタのチャネル抵抗値との並列接続による合
成抵抗値（ほぼ一定値）が可変抵抗素子としての抵抗値
となり、電界効果トランジスタのオフ時においては、抵
抗素子の抵抗値（ほぼ一定値）が可変抵抗素子としての
抵抗値となる。

【００１１】本発明の半導体装置の製造方法では、抵抗
素子となる層はソース・ドレイン取り出し電極を形成す
る工程において同時に形成される。また、他の半導体装
置の製造方法では、抵抗素子となる層はゲート取り出し
電極を形成する工程において同時に形成される。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１３】図１は本発明の一実施の形態に係る半導体
装置の回路構成を表すものである。この半導体装置は、
例えば接合型電界効果トランジスタ（ＪＦＥＴ）１０
と、このＪＦＥＴ１０のソース（Ｓ）とドレイン（Ｄ）
との間に並列接続された固定抵抗値の抵抗素子２０とを
備えている。抵抗素子２０は、後述するように、例えば
多結晶シリコン膜によって形成される。

【００１４】ここで、ＪＦＥＴ１０のオン時におけるソ
ース・ドレイン間のチャネル抵抗値をＲ₁ 、抵抗素子２
０の抵抗値をＲ₂ とする。Ｒ₁ およびＲ₂ はそれぞれ一
定値であり、次の（１）式を満たすものとする。 Ｒ₂ ＞Ｒ₁ ……（１）

【００１５】次に、図２を参照して、以上のような構成
の半導体装置の作用を説明する。なお、この図で横軸は
ＦＥＴのソース・ドレイン（Ｓ−Ｄ）間のバイアス電圧
を示し、縦軸はＪＦＥＴ１０のソース・ドレイン間のチ
ャネル抵抗値と抵抗素子２０の抵抗値との合成抵抗値Ｒ
を示している。

【００１６】まず、ゲートにバイアス電圧を印加してい
ないとき（Ｖ_G ＝０Ｖ）には、ＪＦＥＴ１０はオン状態
となり、そのときのソース・ドレイン間のチャネル抵抗
値Ｒ₁ は低い値を示す。このとき、ソース端子１１とド
レイン端子１２との間の合成抵抗値Ｒは次の（２）式で
表される。 Ｒ＝（Ｒ₁ ×Ｒ₂ ）／（Ｒ₁ ＋Ｒ₂ ） ……（２） この（２）式から明らかなように、Ｒ₁ およびＲ₂ は共
に一定値であるから合成抵抗値Ｒも一定となり、図２に
示したようになる。

【００１７】一方、ゲートにバイアス電圧を印加したと
き（Ｖ_G ＞Ｖ_P ）には、ＪＦＥＴ１０はオフ状態とな
り、そのソース・ドレイン間のチャネル抵抗値は抵抗素
子２０の抵抗値Ｒ₂ に比べて十分高い値Ｒ₁ ′を示す。
但し、Ｖ_P はピンチオフ電圧、すなわちドレイン電圧を
高くしてゲート電圧との差がドレイン近傍で小さくなる
とドレイン近傍でチャネルが消えるが、そのときのドレ
イン電圧である。このとき、ソース端子１１とドレイン
端子１２との間の合成抵抗値Ｒは、次の（３）式で表さ
れる。 Ｒ＝（Ｒ₁ ′×Ｒ₂ ）／（Ｒ₁ ′＋Ｒ₂ ） ＝Ｒ₂ ／（１＋Ｒ₂ ／Ｒ₁ ′） ≒Ｒ₂ ……（３） この（３）式から明らかなように、抵抗素子２０の抵抗
値Ｒ₂ は一定値であるから合成抵抗値Ｒも一定となり、
図２に示したようになる。

【００１８】すなわち、ＪＦＥＴ１０のチャネル抵抗値
が高い場合であっても、低い場合であっても、合成抵抗
値Ｒは、ソース・ドレイン間のバイアス電圧の変動にか
かわらず殆ど変動しない。従って、ソース・ドレイン間
のバイアス電圧の変動によらず、ゲート電圧に応じた実
質的に一定の抵抗値を有する可変抵抗素子を構成するこ
とが可能となる。

【００１９】図３（ａ），（ｂ）は図１に示した半導体
装置の具体的な素子構造を表すものである。ここで、図
（ｂ）は主要層の平面構成を表し、図（ａ）は図（ｂ）
におけるＡ−Ａ′線に沿った断面構成を表している。

【００２０】これらの図に示したように、ｐ型のシリコ
ン基板３１上には、エピタキシャル成長法により形成さ
れたｎ型の単結晶シリコン半導体層３２が形成されてい
る。ＪＦＥＴ１０（図１）が形成されるべき領域におけ
るシリコン基板３１と単結晶シリコン半導体層３２の境
界部近傍には、高濃度のｎ型不純物を含むｎ⁺ 埋め込み
領域３３が選択的に形成されている。ＪＦＥＴ１０の形
成領域から離れた所定の領域には、図３（ｂ）に示した
ように、ｎ⁺ 埋め込み領域３３にまで達するｎ⁺ 型の電
極取り出し領域５１が選択的に形成されている。

【００２１】単結晶シリコン半導体層３２の表面近傍に
は、ＪＦＥＴ１０が形成されるべき領域を除き、選択酸
化法（ＬＯＣＯＳ(Local Oxidation of Silicon)法）に
よる厚いシリコン酸化膜からなる素子分離領域３４−
１，３４−２が形成されている。さらにこれらの素子分
離領域３４−１，３４−２の下側には、高濃度のｐ型不
純物を含むｐ⁺ 領域３５−１，３５−２がそれぞれシリ
コン基板３１に達するように形成されている。

【００２２】ＪＦＥＴ１０が形成されるべき領域の単結
晶シリコン半導体層３２の表面近傍には、ＪＦＥＴ１０
のソース，ドレイン領域となるｐ⁺ 拡散領域３６−１，
３６−２と、これらのｐ⁺ 拡散領域３６−１，３６−２
によって挟まれる形で配置されたｐ型のチャネル領域３
７と、このチャネル領域３７の中央部表面近傍に配置さ
れたｎ型のゲート領域３８とが形成されている。チャネ
ル領域３７とｎ⁺ 埋め込み領域３３との間にはｎ型不純
物領域４０によって接続されている。このｎ型不純物領
域４０はＪＦＥＴ１０のバックゲートとなるものであ
り、その存在によってＪＦＥＴ１０の特性向上（例え
ば、チャネルの閉じ方が良好となる等）および特性安定
化を図ることができる。

【００２３】ＪＦＥＴ１０が形成されるべき領域を除く
素子分離領域３４−１，３４−２上には、シリコン酸化
膜等からなる絶縁層３９が形成され、さらに、ＪＦＥＴ
１０が形成されるべき領域および絶縁層３９の上にはｐ
型不純物を含む多結晶シリコン層４１−１〜４１−３が
選択的に形成されている。このうち、多結晶シリコン層
４１−１，４１−２は、各一端部がｐ⁺ 拡散領域３６−
１，３６−２に接続されると共に各他端部は絶縁層３９
上に延びており、それぞれ、ＪＦＥＴ１０のソース取り
出し電極およびドレイン取り出し電極となる。また、多
結晶シリコン層４１−３は、その全体が絶縁層３９上に
形成されており、抵抗素子２０（図１）として機能する
ようになっている。

【００２４】以上の素子構造を覆って全面にシリコン酸
化膜等からなる絶縁層４２が形成されている。そして、
絶縁層３９および絶縁層４２を貫通して単結晶シリコン
半導体層３２の表面に達する開口４３が形成され、その
内側面にシリコン酸化膜等の絶縁膜からなるサイドウォ
ール（側壁）４４が形成されている。チャネル領域３７
は開口４３によって画定される領域に形成されており、
ゲート領域３８はサイドウォール４４によって画定され
る領域に形成されている。

【００２５】ゲート領域３８上からＪＦＥＴ１０が形成
される領域の絶縁層４２上にかけては、第２層目の多結
晶シリコン層４６が選択的に形成されている。この多結
晶シリコン層４６はゲート領域３８に接続されており、
ゲート取り出し電極として機能するものである。

【００２６】絶縁層４２には、それぞれ多結晶シリコン
層４１−１，４１−２に達するコンタクトホール４８−
１，４８−２と、多結晶シリコン層４１−３に達するコ
ンタクトホール４８−３，４８−４と、ｎ⁺ 型の電極取
り出し領域５１に達するコンタクトホール４８−５とが
形成されている。そして、絶縁層４２および多結晶シリ
コン層４６上には、アルミニウム（Ａｌ）等からなる金
属配線層４９−１〜４９−４が形成され、所定の形状に
パターニングされている。

【００２７】このうち、金属配線層４９−１は、コンタ
クトホール４８−１，４８−４を介して、多結晶シリコ
ン層４１−１（ＪＦＥＴ１０のソース）と多結晶シリコ
ン層４１−３（抵抗素子２０）の一端部とを接続すると
共に、図示しない信号源あるいは電源等に接続され、ま
た、金属配線層４９−２は、コンタクトホール４８−
２，４８−３を介して、多結晶シリコン層４１−２（Ｊ
ＦＥＴ１０のドレイン）と多結晶シリコン層４１−３
（抵抗素子２０）の他端部とを接続すると共に接地ある
いは電源等に接続されている。すなわち、抵抗素子２０
はＪＦＥＴ１０のソース・ドレイン間に並列接続されて
いる。また、図３（ｂ）に示したように、金属配線層４
９−３はコンタクトホール４８−５を介してｎ⁺ 型の電
極取り出し領域５１に接続されている。金属配線層４９
−４はゲート取り出し電極としての多結晶シリコン層４
６に接続されている。

【００２８】次に、図４，図５および先の図３（ａ）を
参照して、以上のような構成の半導体装置の製造方法を
説明する。

【００２９】図４（ａ）は、ｐ型のシリコン基板３１上
にｎ型の単結晶シリコン半導体層３２を形成すると共
に、ＦＥＴ形成領域におけるシリコン基板３１と単結晶
シリコン半導体層３２との境界部近傍にｎ⁺ 埋め込み領
域３３を選択的に形成し、ＪＦＥＴ形成領域を除く領域
に素子分離領域３４−１，３４−２を形成し、さらにこ
れらの素子分離領域３４−１，３４−２の下側にシリコ
ン基板３１に達するようにして高濃度のｐ型不純物を含
むｐ⁺ 領域３５−１，３５−２を形成した状態を表して
いる。一方、図４（ａ）には図示しないがＪＦＥＴ１０
の形成領域から離れた所定の領域には、ｎ⁺ 埋め込み領
域３３にまで達するｎ⁺ 型の電極取り出し領域５１（図
３（ｂ）参照）が選択的に形成されている。ここまでは
公知の方法であるので、その具体的説明は省略し、以下
の工程について詳細に説明する。

【００３０】すなわち、同図（ａ）に示したように、例
えば熱酸化法によりＪＦＥＴ形成領域を除く領域に絶縁
層（シリコン酸化膜）３９を選択的に形成する。次に、
例えばＣＶＤ（Chemical Vapor Deposition)法により全
面にｐ型不純物を含む多結晶シリコン層を形成したの
ち、これをパターニングして、ＪＦＥＴ１０のソース
（ドレイン）取り出し電極となる多結晶シリコン層４１
−１（４１−２）と抵抗素子２０となる多結晶シリコン
層４１−３とを形成する。その際、不純物濃度やパター
ンの縦横比率等を選択することにより、多結晶シリコン
層４１−３に任意の抵抗値を与えることが可能である。
なお、多結晶シリコン層４１−１（４１−２）と多結晶
シリコン層４１−３の不純物濃度は必ずしも同一である
必要はなく、必要に応じて異ならせるようにしてもよ
い。但し、この場合には不純物導入工程は２段階とな
る。

【００３１】次に、同図（ｂ）に示したように、全面に
シリコン酸化膜等からなる絶縁層４２を形成したのち、
ＪＦＥＴ形成領域の中央部（チャネル領域３７となる領
域）に、絶縁層４２および多結晶シリコン層４１−１
（４１−２）を貫通して単結晶シリコン半導体層３２に
達する開口４３を形成する。この開口４３の形成は例え
ば、まず、絶縁層４２をドライエッチングにより選択的
にエッチングして窓を設けたのち、この窓を通じて多結
晶シリコン層４１−１（４１−２）を選択的にエッチン
グすることで行う。この場合の多結晶シリコン層４１−
１（４１−２）のエッチングは、例えばＫＯＨ（水酸化
カリウム）溶液あるいはＡＰＷ液（エチレンジアミンと
ピロカテコールとＨ₂ Ｏとの混合溶液）を用いたウェッ
トエッチングによって行う。なお、開口４３は、絶縁層
４２をドライエッチングにより選択的にエッチングして
窓を設けたのち、これに用いた同じレジストマスクを利
用してＲＩＥ（反応性イオンエッチング）法によって多
結晶シリコン層４１−１（４１−２）をエッチングする
ことによって形成するようにしてもよい。

【００３２】次に、図５（ａ）に示したように、開口４
３を通じてＢＦ₂ ⁺ （フッ化ボロン）またはＢ⁺ （ボロ
ン）等のｐ型不純物を単結晶シリコン半導体層３２の表
面近傍にイオン注入する。このときのＢＦ₂ ⁺ の打ち込
みエネルギーは例えば１５０ｋｅＶ、ドーズ量は例えば
１．５×１０¹²／ｃｍ² とする。Ｂ⁺ の場合は、打ち込
みエネルギーは例えば６０ｋｅＶ、ドーズ量は１．５×
１０¹²／ｃｍ² とする。さらに、Ｐ（リン），Ａｓ（砒
素）あるいはＳｂ（アンチモン）等のｎ型不純物を単結
晶シリコン半導体層３２の深部（ｎ⁺ 埋め込み領域３３
とチャネル領域３７との間の領域）にイオン注入する。
但し、バックゲートとしてのｎ型不純物領域４０を設け
ない場合は、このｎ型不純物のイオン注入は行わない。

【００３３】次に、同じく図５（ａ）に示したように、
熱処理を行うことにより、イオン注入したｐ型不純物を
活性化してｐ型のチャネル領域３７を形成する。このと
き、同時に、多結晶シリコン層４１−１，４１−２中の
ｐ型不純物が単結晶シリコン半導体層３２中に熱拡散し
て、ソース，ドレインとなるｐ⁺ 拡散領域３６−１，３
６−２が形成されると共に、バックゲート形成のために
イオン注入したｎ型不純物が活性化されてｎ⁺ 埋め込み
領域３３とチャネル領域３７との間を接続するｎ型不純
物領域４０が形成される。

【００３４】次に、同図（ｂ）に示したように、例えば
ＣＶＤ法により全面にシリコン酸化膜等からなる絶縁膜
を形成した後、これをＲＩＥ（Reactive Ion Etching)
等の異方性エッチング法によって除去し、開口４３の内
側面にサイドウォール４４を形成する。続いて、Ａｓま
たはＰ等のｎ型不純物を含む第２層目の多結晶シリコン
層４６を全面に形成し、あるいは不純物を含まない多結
晶シリコン層を形成した後、これにＡｓまたはＰ等のｎ
型不純物をイオン注入し、これを熱処理することによ
り、多結晶シリコン層４６中のｎ型不純物をチャネル領
域３７中に熱拡散させて、ｎ型のゲート領域３８を形成
する。

【００３５】次に、前述の図３（ａ）に示したように、
ＪＦＥＴ形成領域以外の多結晶シリコン層４６を除去す
るようにパターニングを行い、さらに、絶縁層４２を貫
通して多結晶シリコン層４１−１，４１−２に達するコ
ンタクトホール４８−１，４８−２と、多結晶シリコン
層４１−３に達するコンタクトホール４８−３，４８−
４と、ｎ⁺ 型の電極取り出し領域５１に達するコンタク
トホール４８−５とを形成する。

【００３６】次に、これらのコンタクトホール４８−１
〜４８−５を覆うようにして、Ａｌ（アルミニウム）、
Ａｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕからなる金属配線層
を形成し、これをパターニングして、金属配線層４９−
１〜４９−４を形成する。このとき金属配線層４９−１
は、コンタクトホール４８−１，４８−４によって多結
晶シリコン層４１−１（ＪＦＥＴ１０のソース）と多結
晶シリコン層４１−３（抵抗素子２０）の一端部との間
を接続すると共にこれらを図示しない信号源あるいは電
源等に接続するようにパターニングする。また、金属配
線層４９−２は、コンタクトホール４８−２，４８−３
によって多結晶シリコン層４１−２（ＪＦＥＴ１０のド
レイン）と多結晶シリコン層４１−３（抵抗素子２０）
の他端部との間を接続すると共にこれらを図示しない接
地あるいは電源等に接続するようにパターニングする。
これにより、抵抗素子２０はＪＦＥＴ１０のソース・ド
レイン間に並列接続される。金属配線層４９−３は、コ
ンタクトホール４８−５によってｎ⁺ 型の電極取り出し
領域５１と図示しない電源との間を接続するようにパタ
ーニングし、金属配線層４９−４は、多結晶シリコン層
４６と図示しない電源との間を接続するようにパターニ
ングする。そして、以上の構造を覆うようにして図示し
ない保護膜（パッシベーション膜）等を形成する。

【００３７】以上により、ソース領域（ｐ⁺ 拡散領域３
６−１），ドレイン領域（ｐ⁺ 拡散領域３６−２）およ
びゲート領域３８からなるＪＦＥＴ１０と、１層目の多
結晶シリコン層４１−３からなる抵抗素子２０とが形成
され、ｐチャネルＪＦＥＴと抵抗素子とを並列接続して
なる可変抵抗素子としての半導体装置が得られる。

【００３８】次に、本発明の他の実施の形態に係る半導
体装置について説明する。

【００３９】図６（ａ），（ｂ）は、本発明の他の実施
の形態に係る半導体装置の素子構造を表すものである。
ここで、同図（ｂ）は主要層の平面構成を表し、図
（ａ）は図（ｂ）におけるＡ−Ａ′線に沿った断面構成
を表している。なお、この図で、上記実施の形態（図
３）と同一構成要素には同一符号を付して適宜その説明
は省略する。

【００４０】上記の実施の形態（図３〜図５）は、ＪＦ
ＥＴ１０のソース・ドレイン間に並列接続する抵抗素子
２０を第１層目の多結晶シリコン層（すなわち、ソース
・ドレイン取り出し電極（多結晶シリコン層４１−１，
４１−２）と同一工程で形成した多結晶シリコン層４１
−３）によって構成したものであるが、これに対して、
本実施の形態は、かかる抵抗素子２０を第２層目の多結
晶シリコン層（すなわち、ゲート取り出し電極用として
形成した多結晶シリコン層）で構成するものである。

【００４１】すなわち、本実施の形態の半導体装置で
は、図６（ａ），（ｂ）に示したように第１層目の多結
晶シリコン層としては、ＪＦＥＴ１０のソース、ドレイ
ン取り出し電極となる多結晶シリコン層４１−１，４１
−２のみが形成されている一方、第２層目の多結晶シリ
コン層としては、ゲート取り出し電極となる多結晶シリ
コン層４６−１のほか、絶縁層４２上に多結晶シリコン
層４６−２が形成されており、この多結晶シリコン層４
６−２を抵抗素子２０として利用するようにしている。

【００４２】絶縁層４２およびその上に形成された多結
晶シリコン層４６−１，４６−２は、絶縁層６０によっ
て覆われている。そして、ソース取り出し電極である多
結晶シリコン層４１−１と金属配線層４９−１との間、
およびドレイン取り出し電極である多結晶シリコン層４
１−２と金属配線層４９−２との間は、絶縁層４２，６
０を貫通して形成されたコンタクトホール１４８−１，
１４８−２によって接続され、多結晶シリコン層４６−
２と金属配線層４９−２，４９−１との間は、絶縁層６
０を貫通して形成されたコンタクトホール１４８−３，
１４８−４によって接続されている。また、図６（ｂ）
に示したように、ｎ⁺ 型の電極取り出し領域５１と金属
配線層４９−３との間は、絶縁層４２，６０を貫通して
形成されたコンタクトホール１４８−５によって接続さ
れている。さらに、ゲート取り出し電極である多結晶シ
リコン層４６−１と金属配線層４９−４との間は、絶縁
層６０を貫通して形成されたコンタクトホール１４８−
６によって接続されている。その他の構成は、図３と同
様である。

【００４３】次に、図７ないし図９を参照して、以上の
ような構成の半導体装置の製造方法を説明する。

【００４４】本製造方法のうち、ｐ型のシリコン基板３
１上への単結晶シリコン半導体層３２の形成、素子分離
領域３４−１，３４−２、ｐ⁺ 領域３５−１，３５−２
の形成、およびｎ⁺ 型の電極取り出し領域５１の形成工
程については、上記実施の形態と同様である。

【００４５】本実施の形態では、これらの工程の後、図
７（ａ）に示したように、ＪＦＥＴ形成領域を除く領域
に絶縁層３９を選択的に形成した後、例えばＣＶＤ法に
より全面にｐ型不純物を含む多結晶シリコン層を形成
し、これをパターニングしてＪＦＥＴ１０のソース（ド
レイン）取り出し電極となる多結晶シリコン層４１−１
（４１−２）を形成する。

【００４６】次に、同図（ｂ）に示したように、全面に
シリコン酸化膜等からなる絶縁層４２を形成したのち、
ＪＦＥＴ形成領域の中央部（チャネル領域３７となる領
域）に、絶縁層４２および多結晶シリコン層４１−１
（４１−２）を貫通して単結晶シリコン半導体層３２に
達する開口４３を形成する。この開口４３の形成は、上
記実施の形態（図４（ｂ））で説明したと同様の方法で
行う。

【００４７】次に、図８（ａ）に示したように、開口４
３を通じてＢＦ₂ ⁺ またはＢ⁺ 等のｐ型不純物を単結晶
シリコン半導体層３２の表面近傍にイオン注入する。こ
のときのイオン注入条件は、上記実施の形態（図５
（ａ））で説明したと同様である。バックゲートとして
のｎ型不純物領域４０を設ける場合は、さらに、Ｐ，Ａ
ｓあるいはＳｂ等のｎ型不純物を単結晶シリコン半導体
層３２の深部（ｎ⁺ 埋め込み領域３３とチャネル領域３
７との間の領域）にイオン注入する。

【００４８】続いて、同じく図８（ａ）に示したように
熱処理を行うことにより、イオン注入したｐ型不純物を
活性化してｐ型のチャネル領域３７を形成すると同時
に、多結晶シリコン層４１−１，４１−２中のｐ型不純
物を単結晶シリコン半導体層３２中に熱拡散させてソー
ス，ドレインとなるｐ⁺ 拡散領域３６−１，３６−２を
形成する。また、バックゲート形成のためにイオン注入
したｎ型不純物が活性化されてｎ⁺ 埋め込み領域３３と
チャネル領域３７との間を接続するｎ型不純物領域４０
が形成される。

【００４９】次に、同図（ｂ）に示したように、上記実
施の形態（図５）で説明したと同様にして、開口４３の
内側面にサイドウォール４４を形成した後、Ａｓまたは
Ｐ等のｎ型不純物を含む第２層目の多結晶シリコン層４
６を全面に形成し、あるいは不純物を含まない多結晶シ
リコン層を形成した後、これにＡｓまたはＰ等のｎ型不
純物をイオン注入し、これを熱処理することにより多結
晶シリコン層４６中のｎ型不純物をチャネル領域３７中
に熱拡散させて、ｎ型のゲート領域３８を形成する。

【００５０】次に、図９（ａ）に示したように、ＪＦＥ
Ｔ形成領域におけるゲート取り出し電極となる多結晶シ
リコン層４６−１と、絶縁層４２上における抵抗素子２
０となる多結晶シリコン層４６−２とを残すように多結
晶シリコン層４６をパターニングする。その際、多結晶
シリコン層４６−２の不純物濃度やパターンの縦横比率
等を選択することにより、多結晶シリコン層４６−２に
任意の抵抗値を与えることが可能である。なお、多結晶
シリコン層４６−１と多結晶シリコン層４６−２の不純
物濃度は必ずしも同一である必要はなく、必要に応じて
異ならせるようにしてもよい。但し、その場合には不純
物導入工程は２段階となる。続いて、同図９（ｂ）に示
したように、絶縁層４２およびその上に形成された多結
晶シリコン層４６−１，４６−２上に、例えばＣＶＤ法
によりシリコン酸化膜からなる絶縁層６０を形成する。

【００５１】次に、前述の図６（ａ），（ｂ）に示した
ように、絶縁層４２，６０を貫通して多結晶シリコン層
４１−１，４１−２に達するコンタクトホール１４８−
１，１４８−２と、絶縁層６０を貫通して多結晶シリコ
ン層４６−２に達するコンタクトホール１４８−３，１
４８−４と、絶縁層４２，６０を貫通してｎ⁺ 型の電極
取り出し領域５１に達するコンタクトホール１４８−５
とを形成する。

【００５２】続いて、同図６（ａ），（ｂ）に示したよ
うに、上記の各コンタクトホールを覆うようにして、Ａ
ｌ、Ａｌ−ＳｉまたはＡｌ−Ｓｉ−Ｃｕからなる金属配
線層を形成し、これをパターニングして、金属配線層４
９−１〜４９−４を形成する。このとき、金属配線層４
９−１は、コンタクトホール１４８−１，１４８−４に
よって多結晶シリコン層４１−１（ＪＦＥＴ１０のソー
ス）と多結晶シリコン層４６−２（抵抗素子２０）の一
端部との間を接続すると共にこれらを図示しない信号源
あるいは電源等に接続するようにパターニングし、ま
た、金属配線層４９−２は、コンタクトホール１４８−
２，１４８−３によって多結晶シリコン層４１−２（Ｊ
ＦＥＴ１０のドレイン）と多結晶シリコン層４６−２
（抵抗素子２０）の他端部との間を接続すると共にこれ
らを図示しない接地あるいは電源等に接続するようにパ
ターニングする。これにより、抵抗素子２０はＪＦＥＴ
１０のソース・ドレイン間に並列接続される。金属配線
層４９−３は、コンタクトホール１４８−５によってｎ
⁺ 型の電極取り出し領域５１と図示しない電源との間を
接続するようにパターニングし、金属配線層４９−４
は、多結晶シリコン層４６と図示しない電源との間を接
続するようにパターニングする。そして、以上の構造を
覆うようにして図示しない保護膜（パッシベーション
膜）等を形成する。

【００５３】以上により、ソース領域（ｐ⁺ 拡散領域３
６−１）、ドレイン領域（ｐ⁺ 拡散領域３６−２）およ
びゲート領域３８からなるＪＦＥＴ１０と、２層目の多
結晶シリコン層４６−２からなる抵抗素子２０とが形成
され、ｐチャネルＪＦＥＴと抵抗素子とを並列接続して
なる可変抵抗素子としての半導体装置が得られる。

【００５４】なお、以上２つの実施の形態では、ｐチャ
ネル型ＪＦＥＴのソース・ドレイン間に並列接続される
抵抗素子２０をｐ型不純物を含む多結晶シリコン抵抗素
子で構成する場合について説明したが、本発明はこれに
限定されるものではなく、ｎ型不純物を含む多結晶シリ
コン抵抗素子、あるいは単結晶中に不純物を拡散して得
られる拡散抵抗を利用して構成することも可能である。

【００５５】また、図１に示した実施の形態では、１つ
のＪＦＥＴ１０のソース・ドレイン間に抵抗素子２０を
接続して可変抵抗素子を構成する場合について説明した
が、例えば図１０に示したように、２つのＪＦＥＴ１０
−１，ＪＦＥＴ１０−２のソース・ドレイン間を相互に
並列接続すると共に、このソース・ドレイン間に抵抗素
子２０を並列接続して可変抵抗素子を構成することも可
能である。この場合、ＪＦＥＴ１０−１，ＪＦＥＴ１０
−２のオン時におけるソース・ドレイン間のチャネル抵
抗値をそれぞれＲ₁ ，Ｒ₂ とし、抵抗素子２０の抵抗値
をＲ₃ とすると、次のように４段階の可変抵抗値を実現
することができる。

【００５６】すなわち、まず、ＪＦＥＴ１０−１，ＪＦ
ＥＴ１０−２の双方をオン状態にしたときには、Ｒ₁ ，
Ｒ₂ およびＲ₃ の並列接続状態となるから、その合成抵
抗値Ｒは次の（４）式で表される値となる。 Ｒ＝（Ｒ₁ ×Ｒ₂ ×Ｒ₃ ）／（Ｒ₁ ×Ｒ₂ ＋Ｒ₂ ×Ｒ₃ ＋Ｒ₃ ×Ｒ₁ ） ……（４）

【００５７】また、ＪＦＥＴ１０−１をオン状態，ＪＦ
ＥＴ１０−２をオフ状態にしたときには、Ｒ₁ とＲ₃ の
並列接続状態となるから、その合成抵抗値Ｒは次の
（５）式で表される値となる。 Ｒ＝（Ｒ₁ ×Ｒ₃ ）／（Ｒ₁ ＋Ｒ₃ ） ……（５）

【００５８】また、ＪＦＥＴ１０−１をオフ，ＪＦＥＴ
１０−２をオン状態にしたときには、Ｒ₂ とＲ₃ の並列
接続状態となるから、その合成抵抗値Ｒは次の（６）式
で表される値となる。 Ｒ＝（Ｒ₂ ×Ｒ₃ ）／（Ｒ₂ ＋Ｒ₃ ） ……（６）

【００５９】さらに、ＪＦＥＴ１０−１，ＪＦＥＴ１０
−２の双方をオフ状態にしたときには、Ｒ₃ のみの状態
にほぼ等しいから、その合成抵抗値Ｒは次の（７）式で
表される値となる。 Ｒ≒Ｒ₃ ……（７）

【００６０】同様にして、３つのＪＦＥＴと１つの抵抗
素子とを並列接続すると、各ＪＦＥＴのオン・オフの組
合せから、２³ ＝８段階の可変抵抗素子を実現すること
ができる。従って、一般に、ｎ個のＪＦＥＴと１つの抵
抗素子とを並列接続すると、２ⁿ 段階の可変抵抗素子を
実現することができる。

【００６１】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、以
上の各実施の形態では、接合型電界効果トランジスタ
（ＪＦＥＴ）を例として説明したが、本発明はこれに限
定されるものではなく、他のタイプの電界効果トランジ
スタ、例えば、ＭＯＳ(Metal-Oxide-Semiconductor) 型
やＭＥＳ(Metal-Semiconductor) 型等を利用することも
可能である。但し、１つの半導体チップ上に本発明の可
変抵抗素子とバイポーラトランジスタとを混載する場合
には、多くの製造工程が重複しており全体としての製造
工程数を少なくできる点でＪＦＥＴを利用するのが有利
である。

【００６２】

【発明の効果】以上説明したように本発明の半導体装置
によれば、電界効果トランジスタのソースとドレインと
の間に電界効果トランジスタのオン時におけるソースと
ドレイン間のチャネル抵抗値より高い抵抗値を有する抵
抗素子を接続して可変抵抗素子を構成するようにしたの
で、電界効果トランジスタのオン時は、抵抗素子の抵抗
値と電界効果トランジスタのチャネル抵抗値との並列接
続による合成抵抗値が可変抵抗素子としての抵抗値とな
って一定の低抵抗値を示し、電界効果トランジスタのオ
フ時は、抵抗素子の抵抗値が可変抵抗素子としての抵抗
値となって一定の高抵抗値を示す。すなわち、この半導
体装置は、電界効果トランジスタのオン・オフ状態に応
じて、一定の低抵抗値または一定の高抵抗値を示すこと
となり、ソース・ドレイン間バイアス電圧への依存性が
ない。このため、各種の応用分野において、入力信号波
形に対する出力信号波形の歪みがなくなり、高品質の信
号処理等が可能となるという効果がある。

【００６３】また、本発明の半導体装置の製造方法によ
れば、ソース・ドレイン取り出し電極の形成工程におい
て同時に抵抗素子となる層を形成するようにし、また、
他の半導体装置の製造方法によれば、ゲート取り出し電
極の形成工程において同時に抵抗素子となる層を形成す
るようにしたので、新たな工程を追加することなく、あ
るいは最低限の工程追加のみで上記特性を有する可変抵
抗素子を製造することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の回路
構成を表す回路図である。

【図２】図１に示した半導体装置の可変抵抗素子として
の特性を表す図である。

【図３】図１の半導体装置の素子構造を表す断面図およ
び平面図である。

【図４】図３の半導体装置の製造方法における一工程を
表す断面図である。

【図５】図４に続く工程を表す断面図である。

【図６】本発明の他の実施の形態に係る半導体装置の素
子構造を表す断面図および平面図である。

【図７】図６の半導体装置の製造方法における一工程を
表す断面図である。

【図８】図７に続く工程を表す断面図である。

【図９】図８に続く工程を表す断面図である。

【図１０】本発明のさらに他の実施の形態に係る半導体
装置の回路構成を表す回路図である。

【図１１】一般的な電界効果トランジスタを表す図であ
る。

【図１２】図１１の電界効果トランジスタを用いて構成
した従来の可変抵抗素子の特性を表す図である。

【符号の説明】

１０，１０−１，１０−２…ＪＦＥＴ、２０…抵抗素
子、３１…シリコン基板、３２…単結晶シリコン半導体
層、３３…ｎ⁺ 埋め込み領域、３４−１，３４−２…素
子分離領域、３５−１，３５−２…ｐ⁺ 領域、３６−１
…ｐ⁺ 拡散領域（ソース領域）、３６−２…ｐ⁺ 拡散領
域（ドレイン領域）、３７…チャネル領域、３８…ゲー
ト領域、３９，４２，６０…絶縁層、４０…ｎ型不純物
領域（バックゲート）、４１−１…１層目多結晶シリコ
ン層（ソース取り出し電極）、４１−２…１層目多結晶
シリコン層（ドレイン取り出し電極）、４１−３…１層
目多結晶シリコン層（抵抗素子）、４６，４６−１…２
層目多結晶シリコン層（ゲート取り出し電極）、４６−
２…２層目多結晶シリコン層（抵抗素子）、４８−１〜
４８−５…コンタクトホール、４９−１〜４９−４…金
属配線層、５１…ｎ⁺型の電極取り出し領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ゲートに印加されるバイアス電圧に応じ
   てソースとドレインとの間のチャネル抵抗値が変化する
   電界効果トランジスタと、 前記電界効果トランジスタのオン時におけるソースとド
   レインとの間のチャネル抵抗値より高い抵抗値を有し、
   前記電界効果トランジスタのソースとドレインとの間に
   接続された抵抗素子とを備えたことを特徴とする半導体
   装置。
2. 【請求項２】 前記電界効果トランジスタは接合型電界
   効果トランジスタであることを特徴とする請求項１記載
   の半導体装置。
3. 【請求項３】 前記電界効果トランジスタはＭＯＳ型電
   界効果トランジスタまたはＭＥＳ型電界効果トランジス
   タであることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 前記抵抗素子は多結晶シリコンを主成分
   として形成されていることを特徴とする請求項１記載の
   半導体装置。
5. 【請求項５】 ゲートに印加されるバイアス電圧に応じ
   てソースとドレインとの間のチャネル抵抗値が変化する
   電界効果トランジスタと、前記電界効果トランジスタの
   オン時におけるソースとドレインとの間のチャネル抵抗
   値より高い抵抗値を有し、前記電界効果トランジスタの
   ソースとドレインとの間に接続された抵抗素子とを備え
   た半導体装置の製造方法であって、 前記ソースおよびドレインの取り出し電極となる層と前
   記抵抗素子となる層とを同一工程で形成することを特徴
   とする半導体装置の製造方法。
6. 【請求項６】 ゲートに印加されるバイアス電圧に応じ
   てソースとドレインとの間のチャネル抵抗値が変化する
   電界効果トランジスタと、前記電界効果トランジスタの
   オン時におけるソースとドレインとの間のチャネル抵抗
   値より高い抵抗値を有し、前記電界効果トランジスタの
   ソースとドレインとの間に接続された抵抗素子とを備え
   た半導体装置の製造方法であって、 前記ゲートの取り出し電極となる層と前記抵抗素子とな
   る層とを同一工程で形成することを特徴とする半導体装
   置の製造方法。
7. 【請求項７】 前記電界効果トランジスタは接合型電界
   効果トランジスタであることを特徴とする請求項５記載
   の半導体装置の製造方法。
8. 【請求項８】 前記電界効果トランジスタは接合型電界
   効果トランジスタであることを特徴とする請求項６記載
   の半導体装置の製造方法。