JPS606104B2 - Ｍｉｓ半導体装置 - Google Patents
Ｍｉｓ半導体装置Info
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- JPS606104B2 JPS606104B2 JP1146176A JP1146176A JPS606104B2 JP S606104 B2 JPS606104 B2 JP S606104B2 JP 1146176 A JP1146176 A JP 1146176A JP 1146176 A JP1146176 A JP 1146176A JP S606104 B2 JPS606104 B2 JP S606104B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、肌Ｓ半導体装置に関し、特に高耐圧ＭＳトラ
ンジスタ、高耐圧ＭＩＳＩＣ、高耐圧ＣＭＩＳＩＣなど
のＭＩＳ半導体装置に関する。 従来、高耐圧のＭＩＳ半導体装置は、オフセットゲート
構造、スタツクトゲート構造、高不純物濃度のドレィン
層の周辺をこれよりも低不純物濃度の拡散層（ドレィン
層と同一導電型の拡散層）で囲んだ二重拡散形式のドレ
ィン層構造などの種々の構造のものである。 しかしながら、上述した種々の構造の皿Ｓ半導体装置は
、高耐圧のものではあるが、製造プロセスはその構造上
複雑なものであり、作業工程が大なるものとなる欠点が
あった。 しかも、上述した構造の高耐圧肌Ｓ半導体装置において
、さらに高速化、低消費電力化などの高性能な特性を満
足するように素子のしきし、値電圧Ｖｔｈを低減するた
めに半導体基板に低不純物濃度のものを用いる場合には
、フィールド絶縁膜下の寄生ＭＯＳトランジスタの防止
やチャンネル防止用のチャンネルストツパ−を設ける必
要があり、それだけ作業工数が増加し、製造歩留まりを
低減させたり製造原価が高価になる欠点があった。それ
ゆえ、本発明の目的は、上述した従来の諸欠点を解決し
、その製作が容易でしかも高性能で簡単な構造の高耐圧
ＭＩＳ半導装置を提供することにある。 このような目的を達成するために、本発明による高耐圧
肌Ｓ半導体装置の望ましい実施例においては、ドレィン
層の中間的な位置の基板表面にゲート絶縁膜よりも厚い
酸化を設け、この酸化膜の下にドレィン層と同一導電型
でかつドレィン層より低不純物濃度の層を設けたことを
特徴とする。 以下、本発明にかかる実施例を用いて具体的に説明する
。第１図〜第６図は、本発明の一実施例であるＬＯＣＯ
Ｓ構造の高耐圧ＭＯＳＩＣおよびその製造方法を工程順
に示した断面図である。 同図を用いて本発明にかかる高耐圧ＭＯＳＩＣおよびそ
の製造方法を工程順に詳細に説明する。
ンジスタ、高耐圧ＭＩＳＩＣ、高耐圧ＣＭＩＳＩＣなど
のＭＩＳ半導体装置に関する。 従来、高耐圧のＭＩＳ半導体装置は、オフセットゲート
構造、スタツクトゲート構造、高不純物濃度のドレィン
層の周辺をこれよりも低不純物濃度の拡散層（ドレィン
層と同一導電型の拡散層）で囲んだ二重拡散形式のドレ
ィン層構造などの種々の構造のものである。 しかしながら、上述した種々の構造の皿Ｓ半導体装置は
、高耐圧のものではあるが、製造プロセスはその構造上
複雑なものであり、作業工程が大なるものとなる欠点が
あった。 しかも、上述した構造の高耐圧肌Ｓ半導体装置において
、さらに高速化、低消費電力化などの高性能な特性を満
足するように素子のしきし、値電圧Ｖｔｈを低減するた
めに半導体基板に低不純物濃度のものを用いる場合には
、フィールド絶縁膜下の寄生ＭＯＳトランジスタの防止
やチャンネル防止用のチャンネルストツパ−を設ける必
要があり、それだけ作業工数が増加し、製造歩留まりを
低減させたり製造原価が高価になる欠点があった。それ
ゆえ、本発明の目的は、上述した従来の諸欠点を解決し
、その製作が容易でしかも高性能で簡単な構造の高耐圧
ＭＩＳ半導装置を提供することにある。 このような目的を達成するために、本発明による高耐圧
肌Ｓ半導体装置の望ましい実施例においては、ドレィン
層の中間的な位置の基板表面にゲート絶縁膜よりも厚い
酸化を設け、この酸化膜の下にドレィン層と同一導電型
でかつドレィン層より低不純物濃度の層を設けたことを
特徴とする。 以下、本発明にかかる実施例を用いて具体的に説明する
。第１図〜第６図は、本発明の一実施例であるＬＯＣＯ
Ｓ構造の高耐圧ＭＯＳＩＣおよびその製造方法を工程順
に示した断面図である。 同図を用いて本発明にかかる高耐圧ＭＯＳＩＣおよびそ
の製造方法を工程順に詳細に説明する。
【ィ｝ Ｐ型シ
リコン基板量全面に気相反応による窒化シリコン（Ｓｉ
３Ｎ４）膜２を形成する（第１図）。 ｛ｏ｝ フィールド酸化膜を形成する領域のＳｉ３Ｎ４
膜２と、ドレィン層を形成する領域のそのドレィン層の
中間的な位置のＳｉ３Ｎ４膜２をエッチオフレ（第２図
）「ドレィン層を形成する領域以外をフオトレジスタ３
でマスクし、リン（Ｐ）等のドナー不純物噂を前記ドレ
ィン層を形成すべき領域内の窓を通してイオン注入する
（第３図）。 し一 フオトレジスタ３を除去したのちト湿潤酸素中「
高温で酸化しＬＯＣＯＳ構造の選択酸化シリコン（Ｓｉ
０２）膜５８５ａを形成する（第亀図）。 このとき「Ｓｊ３Ｎ鼠葵２でカバーされた部分にはＳｉ
３Ｎ４腰２の酸素に対するマスク効果のために酸化シリ
コン（Ｓｉ０２）膜は形成されない。Ｏ Ｓｉ３Ｎ４膜
２を除去したのち、清浄なゲート酸化膜６を成長する。
続いて多結晶シリコン層７を基板１上面に形成し「フオ
トェツチングによりゲート電極以外をエッチオフする。
この残された多結晶シリコン層？をマスクにしてふたた
びエッチングを行い、ソース「ドレィン領域にあたるゲ
ート酸化膜７を除去し（第５図）、リン（Ｐ）等のドナ
ー不純物を拡散しＮ十型ソース層８とＮ＋型ドレィン層
９を形成する（第６図）。｛ホー ゲート電極Ｇ用多結
晶シリコン層７等を絶縁するためにｔ基板１上面にシラ
ンの熱分解で酸化シリコン（Ｓｉ０２）膜１０を成長さ
せる（第７図）。 Ｎ コンタクト窓を開けたのちアルミニウム（山）を真
空蒸着し「フオトェッチングにより必要なアルミニウム
酸線および電極Ｓおよびドレィン電極Ｄを形成する（第
７図）。 なお、同図に示すように、ドレィン電極Ｄは、ＬＯＣＯ
Ｓ構造の厚いＳｉ０２膜に対してゲート電極Ｇと対向す
るＮ十型ドレィン層８上に設けるものとする。（ト）以
上によりウェハー処理工程を終了するわけで「その後は
「通常行なわれるように、チップに切断し「組立工程を
経てデバイスが完成する。上述したような製造工程を経
て形成された本発明にかかるＬＯＣＯＳ構造の高耐圧Ｍ
ＯＳＩＣは「下記に示すような諸特長を有するものであ
る。 ｛１｝ 本発明にかかるＭＯＳＩＣに組み込まれている
ＭＯＳトランジスタは、第７図に示すように、Ｎ十型ド
レィン層Ｓの中間的な位置ＬＯＣＯＳ構造の厚い選択酸
化膜５ａを有し「 この選択酸化膜６ａ下には、上詩的
＋型ドレィン層８と連結しかつこれよりも低不純物濃度
のＮ型拡散層４（イオン注入法によって形成したもの）
を設けたものであり、しかもこのドレィン層８のオーミ
ックコンタクト電極すなわちドレィン電極Ｄは、上記選
択酸化膜５ａに対してゲート電極Ｇと対向した領域のド
レィン層８上に設けた構造であるために、上記Ｎ型拡散
層４‘ま「ドレィン層８中において抵抗体として作用す
るものとなる。すなわち「本発明にかかる上記のＭＯＳ
トランジスタの回路図は、第８図に示すようなものとな
り、上記のＮ型拡散層４は、従釆のオフセットゲート構
造の高耐圧ＭＯＳトランジスタと同様に、飽和型の抵抗
体として働き〜同図に示すＦ点では「ドレィン電極Ｄ‘
こ印加されたドレイン印加電圧がこの抵抗体としてのＮ
型拡散層４のピンチオフ電圧Ｖｐ以下に保たれることに
なる。したがって、ドレィン層８の耐圧は「このＮ十型
ドレィン層８と基板１とのＰＮ円接合の表面降伏電圧以
上に設定することができ、その耐圧を上記ＰＮ円筒接合
の下部である平坦なＰＮ接合の内部降伏電圧まで高める
ことができるものである。それゆえ、本発明にかかるＭ
ＯＳトランジスタの耐圧は可及的に大とすることができ
「もって本発明にかかるＭＯＳトランジスタすなわちこ
れらの素子を組み込んだＭＯＳＩＣは非常に耐圧の高い
ものとなる。 脚 本発明にかかる高耐圧ＭＯＳＩＣは、第】図に示す
ような簡単な構造のものでありもその製造方法および製
造プロセスは、前述したように極めて容易なものである
。すなわち、第１図〜第７図を用いて前述したように、
本発明にかかる高耐圧ＭＯＳＩＣの製造方法およびその
製造プロセスは、従来のＬＯＯＯＳ構造のＭＯＳＩＣを
製作する製造工程を流用して行なうことができる。その
ため、作業工数が極めて少ない状態で、高耐圧のＭＯＳ
ＩＣを得ることができ、高製造歩留まりと低製造原価を
達成することができる。【３１ 本発明は、前述した実
施例に限定されることなく「 ＰチャンネルＭＯＳに
Ｅ／ＤＭＯＳＩＣＣ ＭＯＳ ＩＣおよびデイ・スクリ
ートＭＯＳトランジスタそれに種々の態様のゲート電極
やゲート絶縁膜を用いた肌Ｓ半導体装置に適用できるも
のである。そして、本発明は、寄生ＭＯＳトランジスタ
防止やチャンネル防止のためのチャンネルストッパーの
製造工程は、本発明の構成要素であるドレィン層内の厚
い選択酸化膜下の拡散層（抵抗体）の製造プロセスと併
用して形成することができるために、その作業工数を増
加する必要がない。 さらに「本発明は、本質的に素子活性領域のしきし、値
電圧Ｖｔｈの設定とは無関係に「 フィールド領域の半
導体基板表面のしきし、値電圧Ｖｔｈを決定できるよう
な構造のものであるために、チャンネルストッパーを設
ける必要のある機種は極めてわずかのものに限ることが
できる。したがって、本発明にかかるＭＩＳ半導体装置
は、その製作が容易でしかも高性能（寄生効果がなく高
速動作、低消費電力で誤動作のない高信頼度）のもので
簡単な構造の高耐圧デバイスである。
リコン基板量全面に気相反応による窒化シリコン（Ｓｉ
３Ｎ４）膜２を形成する（第１図）。 ｛ｏ｝ フィールド酸化膜を形成する領域のＳｉ３Ｎ４
膜２と、ドレィン層を形成する領域のそのドレィン層の
中間的な位置のＳｉ３Ｎ４膜２をエッチオフレ（第２図
）「ドレィン層を形成する領域以外をフオトレジスタ３
でマスクし、リン（Ｐ）等のドナー不純物噂を前記ドレ
ィン層を形成すべき領域内の窓を通してイオン注入する
（第３図）。 し一 フオトレジスタ３を除去したのちト湿潤酸素中「
高温で酸化しＬＯＣＯＳ構造の選択酸化シリコン（Ｓｉ
０２）膜５８５ａを形成する（第亀図）。 このとき「Ｓｊ３Ｎ鼠葵２でカバーされた部分にはＳｉ
３Ｎ４腰２の酸素に対するマスク効果のために酸化シリ
コン（Ｓｉ０２）膜は形成されない。Ｏ Ｓｉ３Ｎ４膜
２を除去したのち、清浄なゲート酸化膜６を成長する。
続いて多結晶シリコン層７を基板１上面に形成し「フオ
トェツチングによりゲート電極以外をエッチオフする。
この残された多結晶シリコン層？をマスクにしてふたた
びエッチングを行い、ソース「ドレィン領域にあたるゲ
ート酸化膜７を除去し（第５図）、リン（Ｐ）等のドナ
ー不純物を拡散しＮ十型ソース層８とＮ＋型ドレィン層
９を形成する（第６図）。｛ホー ゲート電極Ｇ用多結
晶シリコン層７等を絶縁するためにｔ基板１上面にシラ
ンの熱分解で酸化シリコン（Ｓｉ０２）膜１０を成長さ
せる（第７図）。 Ｎ コンタクト窓を開けたのちアルミニウム（山）を真
空蒸着し「フオトェッチングにより必要なアルミニウム
酸線および電極Ｓおよびドレィン電極Ｄを形成する（第
７図）。 なお、同図に示すように、ドレィン電極Ｄは、ＬＯＣＯ
Ｓ構造の厚いＳｉ０２膜に対してゲート電極Ｇと対向す
るＮ十型ドレィン層８上に設けるものとする。（ト）以
上によりウェハー処理工程を終了するわけで「その後は
「通常行なわれるように、チップに切断し「組立工程を
経てデバイスが完成する。上述したような製造工程を経
て形成された本発明にかかるＬＯＣＯＳ構造の高耐圧Ｍ
ＯＳＩＣは「下記に示すような諸特長を有するものであ
る。 ｛１｝ 本発明にかかるＭＯＳＩＣに組み込まれている
ＭＯＳトランジスタは、第７図に示すように、Ｎ十型ド
レィン層Ｓの中間的な位置ＬＯＣＯＳ構造の厚い選択酸
化膜５ａを有し「 この選択酸化膜６ａ下には、上詩的
＋型ドレィン層８と連結しかつこれよりも低不純物濃度
のＮ型拡散層４（イオン注入法によって形成したもの）
を設けたものであり、しかもこのドレィン層８のオーミ
ックコンタクト電極すなわちドレィン電極Ｄは、上記選
択酸化膜５ａに対してゲート電極Ｇと対向した領域のド
レィン層８上に設けた構造であるために、上記Ｎ型拡散
層４‘ま「ドレィン層８中において抵抗体として作用す
るものとなる。すなわち「本発明にかかる上記のＭＯＳ
トランジスタの回路図は、第８図に示すようなものとな
り、上記のＮ型拡散層４は、従釆のオフセットゲート構
造の高耐圧ＭＯＳトランジスタと同様に、飽和型の抵抗
体として働き〜同図に示すＦ点では「ドレィン電極Ｄ‘
こ印加されたドレイン印加電圧がこの抵抗体としてのＮ
型拡散層４のピンチオフ電圧Ｖｐ以下に保たれることに
なる。したがって、ドレィン層８の耐圧は「このＮ十型
ドレィン層８と基板１とのＰＮ円接合の表面降伏電圧以
上に設定することができ、その耐圧を上記ＰＮ円筒接合
の下部である平坦なＰＮ接合の内部降伏電圧まで高める
ことができるものである。それゆえ、本発明にかかるＭ
ＯＳトランジスタの耐圧は可及的に大とすることができ
「もって本発明にかかるＭＯＳトランジスタすなわちこ
れらの素子を組み込んだＭＯＳＩＣは非常に耐圧の高い
ものとなる。 脚 本発明にかかる高耐圧ＭＯＳＩＣは、第】図に示す
ような簡単な構造のものでありもその製造方法および製
造プロセスは、前述したように極めて容易なものである
。すなわち、第１図〜第７図を用いて前述したように、
本発明にかかる高耐圧ＭＯＳＩＣの製造方法およびその
製造プロセスは、従来のＬＯＯＯＳ構造のＭＯＳＩＣを
製作する製造工程を流用して行なうことができる。その
ため、作業工数が極めて少ない状態で、高耐圧のＭＯＳ
ＩＣを得ることができ、高製造歩留まりと低製造原価を
達成することができる。【３１ 本発明は、前述した実
施例に限定されることなく「 ＰチャンネルＭＯＳに
Ｅ／ＤＭＯＳＩＣＣ ＭＯＳ ＩＣおよびデイ・スクリ
ートＭＯＳトランジスタそれに種々の態様のゲート電極
やゲート絶縁膜を用いた肌Ｓ半導体装置に適用できるも
のである。そして、本発明は、寄生ＭＯＳトランジスタ
防止やチャンネル防止のためのチャンネルストッパーの
製造工程は、本発明の構成要素であるドレィン層内の厚
い選択酸化膜下の拡散層（抵抗体）の製造プロセスと併
用して形成することができるために、その作業工数を増
加する必要がない。 さらに「本発明は、本質的に素子活性領域のしきし、値
電圧Ｖｔｈの設定とは無関係に「 フィールド領域の半
導体基板表面のしきし、値電圧Ｖｔｈを決定できるよう
な構造のものであるために、チャンネルストッパーを設
ける必要のある機種は極めてわずかのものに限ることが
できる。したがって、本発明にかかるＭＩＳ半導体装置
は、その製作が容易でしかも高性能（寄生効果がなく高
速動作、低消費電力で誤動作のない高信頼度）のもので
簡単な構造の高耐圧デバイスである。
【図面の簡単な説明】
第１図〜第７図は「本発明にかかるＬＯＣＯＳ構造の高
耐圧ＭＯＳＩＣおよびその製造方法を工程順に示す断面
図、第８図は、上述の高耐圧ＭＯＳＩＣに含まれる高耐
圧ＭＯＳトランジスタの回路図を示す図である。 １…Ｐ型シリコン基板、２…Ｓｉ３Ｎ４膜、３…フオト
レジスタ、４…リン（Ｐ）不純物層あるいはＮ型拡散層
、５，５ａ…選択酸化膜、６・・。 ゲート酸化膜、７…多結晶シリコン層あるいはゲート電
極Ｇ、８…Ｎ＋型ドレイン層、９…Ｎ＋型ソース層、１
０…Ｓｉ０２膜、Ｄ…ドレィン電極、Ｓ…ソース電極。
第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
耐圧ＭＯＳＩＣおよびその製造方法を工程順に示す断面
図、第８図は、上述の高耐圧ＭＯＳＩＣに含まれる高耐
圧ＭＯＳトランジスタの回路図を示す図である。 １…Ｐ型シリコン基板、２…Ｓｉ３Ｎ４膜、３…フオト
レジスタ、４…リン（Ｐ）不純物層あるいはＮ型拡散層
、５，５ａ…選択酸化膜、６・・。 ゲート酸化膜、７…多結晶シリコン層あるいはゲート電
極Ｇ、８…Ｎ＋型ドレイン層、９…Ｎ＋型ソース層、１
０…Ｓｉ０２膜、Ｄ…ドレィン電極、Ｓ…ソース電極。
第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図
Claims (1)
- １ 一導電型の半導体基板と、前記半導体基板の主表面
のチヤンネルが形成されるべき領域部に薄いゲート絶縁
膜を介して設けられたゲート電極と、前記チヤンネルが
形成されるべき領域部の相対抗する端部を規定するよう
に形成された前記半導体基板と反対導電型の一対の高不
純物濃度の第１の半導体領域とを有するＭＩＳ半導体装
置において、前記一対の第１の半導体領域の一方と所定
の間隔をおいて高不純物濃度の第２の半導体領域を設け
、前記第１の半導体領域の一方と前記第２の半導体領域
との間の前記半導体基板の表面に前記ゲート絶縁膜より
も厚い酸化膜を設け、前記厚い酸化膜の下に前記第１の
半導体領域の一方と前記第２の半導体領域とを結ぶ前記
一対の半導体領域と同一導電型でかつ前記一対の半導体
領域よりも低不純物濃度の領域を設けたことを特徴とす
るＭＩＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146176A JPS606104B2 (ja) | 1976-02-06 | 1976-02-06 | Ｍｉｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146176A JPS606104B2 (ja) | 1976-02-06 | 1976-02-06 | Ｍｉｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5295184A JPS5295184A (en) | 1977-08-10 |
| JPS606104B2 true JPS606104B2 (ja) | 1985-02-15 |
Family
ID=11778725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146176A Expired JPS606104B2 (ja) | 1976-02-06 | 1976-02-06 | Ｍｉｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606104B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111221A (ja) * | 1985-11-08 | 1987-05-22 | Sumitomo Electric Ind Ltd | 光コネクタ |
| JPH0522885Y2 (ja) * | 1987-10-09 | 1993-06-11 | ||
| JPH0524885Y2 (ja) * | 1986-09-11 | 1993-06-24 | ||
| JPH06250044A (ja) * | 1993-02-23 | 1994-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 光接続器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146578A (en) * | 1976-05-28 | 1977-12-06 | Texas Instruments Inc | Method of producing resistance element and semiconductor device having same element |
-
1976
- 1976-02-06 JP JP1146176A patent/JPS606104B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111221A (ja) * | 1985-11-08 | 1987-05-22 | Sumitomo Electric Ind Ltd | 光コネクタ |
| JPH0524885Y2 (ja) * | 1986-09-11 | 1993-06-24 | ||
| JPH0522885Y2 (ja) * | 1987-10-09 | 1993-06-11 | ||
| JPH06250044A (ja) * | 1993-02-23 | 1994-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 光接続器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5295184A (en) | 1977-08-10 |
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