JP2554672B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は電界効果型半導体装置に係り、特に高周波
で動作する電力用電界効果型半導体装置の構造に関す
る。
で動作する電力用電界効果型半導体装置の構造に関す
る。
（従来の技術） マイクロ波通信システムの固体化が進み、その大容量
化が進む中で、準ミリ波帯、あるいはミリ波帯での電力
増幅用半導体素子として特に砒化ガリウム（GaAs）を材
料とした電界効果型半導体装置（GaAsFET）の開発、製
品化が精力的に進められている。
化が進む中で、準ミリ波帯、あるいはミリ波帯での電力
増幅用半導体素子として特に砒化ガリウム（GaAs）を材
料とした電界効果型半導体装置（GaAsFET）の開発、製
品化が精力的に進められている。
第３図に本発明者が特願昭61−065845号で提案した電
力用GaAsFETの一例を示す。この第３図に示される電力
用GaAsFETの構造は、半絶縁性GaAs基板101の表面上に形
成された活性領域102（図中に破線100で囲み示す）上に
オーム性のソース電極103Sおよびドレイン電極103Dとシ
ョットキ接合、あるいはpn接合のゲート電極103Gからな
る単位トランジスタが形成され、この単位トランジスタ
を所要出力で決まる個数だけ並列に配列した構造になっ
ている。これら単位トランジスタのソース電極103S,ド
レイン電極103Dおよびゲート電極103Gの同種の電極同士
は、活性領域102の外で夫々電極接続用導体，すなわち
ソース電極接続用導体113S,ドレイン電極接続用導体113
Dおよびゲート電極接続用導体113Gによって電気的に接
続されている。
力用GaAsFETの一例を示す。この第３図に示される電力
用GaAsFETの構造は、半絶縁性GaAs基板101の表面上に形
成された活性領域102（図中に破線100で囲み示す）上に
オーム性のソース電極103Sおよびドレイン電極103Dとシ
ョットキ接合、あるいはpn接合のゲート電極103Gからな
る単位トランジスタが形成され、この単位トランジスタ
を所要出力で決まる個数だけ並列に配列した構造になっ
ている。これら単位トランジスタのソース電極103S,ド
レイン電極103Dおよびゲート電極103Gの同種の電極同士
は、活性領域102の外で夫々電極接続用導体，すなわち
ソース電極接続用導体113S,ドレイン電極接続用導体113
Dおよびゲート電極接続用導体113Gによって電気的に接
続されている。
前記第３図に示されるGaAsFETには高周波で高利得化
を図るためいくつかの工夫がなされている。すなわち、
活性領域102を挟んで一方の側にゲート電極接続用導体1
13Gを形成し、他方の側にソース電極接続用導体113Sと
ドレイン電極接続用導体113Dが形成されている。ミリ波
帯においては、特にFETの入力側（ゲート側）インピー
ダンスは出力側（ドレイン側）インピーダンスに比べて
その抵抗成分およびリアクタンス成分は一桁程小さい。
従って、第３図に示すように、ゲート電極103Gをゲート
電極接続用導体113Gと最短距離に接続できる構造にする
ことにより、ゲート側に発生する寄生インダクタンス成
分を極力小さくして入力側のインピーダンス整合を取り
易くしている。ソース電極103Sは図中の点線枠104aで示
される位置の半絶縁性決板101に硫酸系エッチャント等
によるウェットエッチング法、あるいは反応性イオンエ
ッチング（RIE:Reactive Ion Etching）等のドライエッ
チング法により貫通孔を形成し、その表面に金属層を被
着させた構造、いわゆるバイアホール104により前記半
絶縁性基板101裏面の金属層と電気的に接続されてい
る。この構造は、ソース電極103Sと半絶縁性基板101裏
面との間に発生する寄生インダクタンス成分を小さくし
て逆方向利得を小さくし、高性能化を図る上で有利であ
る。次に、ドレイン電極接続用導体113Dとゲート電極接
続用導体113Gは、夫々１点鎖線の枠で示す位置で外部回
路と電気的に接続するための引出線（ボンディングワイ
ヤ）を固着するボンディングワイヤ固着域105D、105Gに
なっている。また、ソース電極接続用導体113Sとドレイ
ン電極接続用導体113Dとは絶縁物，あるいは空気層を介
して交差部106で交差している。
を図るためいくつかの工夫がなされている。すなわち、
活性領域102を挟んで一方の側にゲート電極接続用導体1
13Gを形成し、他方の側にソース電極接続用導体113Sと
ドレイン電極接続用導体113Dが形成されている。ミリ波
帯においては、特にFETの入力側（ゲート側）インピー
ダンスは出力側（ドレイン側）インピーダンスに比べて
その抵抗成分およびリアクタンス成分は一桁程小さい。
従って、第３図に示すように、ゲート電極103Gをゲート
電極接続用導体113Gと最短距離に接続できる構造にする
ことにより、ゲート側に発生する寄生インダクタンス成
分を極力小さくして入力側のインピーダンス整合を取り
易くしている。ソース電極103Sは図中の点線枠104aで示
される位置の半絶縁性決板101に硫酸系エッチャント等
によるウェットエッチング法、あるいは反応性イオンエ
ッチング（RIE:Reactive Ion Etching）等のドライエッ
チング法により貫通孔を形成し、その表面に金属層を被
着させた構造、いわゆるバイアホール104により前記半
絶縁性基板101裏面の金属層と電気的に接続されてい
る。この構造は、ソース電極103Sと半絶縁性基板101裏
面との間に発生する寄生インダクタンス成分を小さくし
て逆方向利得を小さくし、高性能化を図る上で有利であ
る。次に、ドレイン電極接続用導体113Dとゲート電極接
続用導体113Gは、夫々１点鎖線の枠で示す位置で外部回
路と電気的に接続するための引出線（ボンディングワイ
ヤ）を固着するボンディングワイヤ固着域105D、105Gに
なっている。また、ソース電極接続用導体113Sとドレイ
ン電極接続用導体113Dとは絶縁物，あるいは空気層を介
して交差部106で交差している。
（発明が解決しようとする問題点） 叙上のソース電極接続用導体113Sにバイアホール104
を形成する場合、その位置は第３図に破線枠104aで示し
た様に、ソース電極接続用導体113Sとドレイン電極接続
用導体113Dが交差する交差部106の間の限られた部分に
なる。なぜなら、バイアホール104の位置が交差部106に
かかると、貫通孔の影響で交差部106に存在する絶縁物
にストレスがかかりやすく、交差部にかかる高電界によ
り異常な絶縁破壊を起こしドレイン耐圧を劣化させる一
因となるからである。このような制約があるため、貫通
孔の面積は通常は狭く、そのため貫通孔の形成が難かし
く、また、その形状にばらつきが見られ中には貫通しな
いものもあるなどにより、結局その貫通孔を通してGaAs
半絶縁性基板101裏面の金属層と導通していないものも
あった。また、この貫通孔形状のばらつきは、バイアホ
ール発生インダクタンスの大きさの場所によるばらつき
を発生させ、ミリ波帯での高利得化を妨げる大きな要因
となる。また、ソース電極接続用導体113Sとドレイン電
極接続用導体113Dの交差部106には寄生容量（Cdsp）が
発生するが、この交差部106の幅Ｗは上記バイアホール
の面積をできるだけ大きくとりたいためCdspを大きくし
てしまう傾向があった。出力側インピーダンスのリアク
タンスは入力側インピーダンスのリアクタンスに比べて
余裕はあるが、増幅帯域の広帯域化等により高周波での
高利得化を図るときはできるだけリアクタンス成分を小
さくした方が有利であり、Cdsp増大はこの点で問題であ
った。
を形成する場合、その位置は第３図に破線枠104aで示し
た様に、ソース電極接続用導体113Sとドレイン電極接続
用導体113Dが交差する交差部106の間の限られた部分に
なる。なぜなら、バイアホール104の位置が交差部106に
かかると、貫通孔の影響で交差部106に存在する絶縁物
にストレスがかかりやすく、交差部にかかる高電界によ
り異常な絶縁破壊を起こしドレイン耐圧を劣化させる一
因となるからである。このような制約があるため、貫通
孔の面積は通常は狭く、そのため貫通孔の形成が難かし
く、また、その形状にばらつきが見られ中には貫通しな
いものもあるなどにより、結局その貫通孔を通してGaAs
半絶縁性基板101裏面の金属層と導通していないものも
あった。また、この貫通孔形状のばらつきは、バイアホ
ール発生インダクタンスの大きさの場所によるばらつき
を発生させ、ミリ波帯での高利得化を妨げる大きな要因
となる。また、ソース電極接続用導体113Sとドレイン電
極接続用導体113Dの交差部106には寄生容量（Cdsp）が
発生するが、この交差部106の幅Ｗは上記バイアホール
の面積をできるだけ大きくとりたいためCdspを大きくし
てしまう傾向があった。出力側インピーダンスのリアク
タンスは入力側インピーダンスのリアクタンスに比べて
余裕はあるが、増幅帯域の広帯域化等により高周波での
高利得化を図るときはできるだけリアクタンス成分を小
さくした方が有利であり、Cdsp増大はこの点で問題であ
った。
この発明は上記欠点を除去するもので、寄生インダク
タンス、および寄生容量を極力減らすことができるた
め、ミリ波帯のような高周波て半導体素子の性能の向上
を図ることができ、また、半導体素子製造歩留の向上を
計ることができる電界効果型半導体装置の構造を提供す
ることを目的とする。
タンス、および寄生容量を極力減らすことができるた
め、ミリ波帯のような高周波て半導体素子の性能の向上
を図ることができ、また、半導体素子製造歩留の向上を
計ることができる電界効果型半導体装置の構造を提供す
ることを目的とする。
（問題点を解決するための手段） この発明にかかる電界効果型半導体装置は、半絶縁性
半導体基板の表面に形成された活性領域上に繰返し設け
られた夫々複数のソース電極，ドレイン電極，ゲート電
極とこれらの同種電極間を電気的に接続するソース電極
接続用導体，ドレイン電極接続用導体，およびゲート電
極接続用導体を備え、かつ、ゲート電極接続用導体が前
記活性領域を挟んでソース電極接続用導体とドレイン電
極接続用導体と対向して前記半絶縁性導体基板上に設け
られた電界効果型半導体装置において、前記ドレイン電
極接続用導体は前記ソース電極接続用導体よりも活性領
域に近接し、かつ、ソース電極接続用導体が互いに近接
したソース電極の集合でなる群の各々に設けられるとと
もに内面に導体を備えて設けられた貫通孔によってその
直下の前記半絶縁性半導体基板裏面の接地用金属層と電
気的に接続し、かつこのドレイン電極接続用導体に接続
され前記ソース電極接続用導体の間を通して前記ドレイ
ン電極と外部回路とを電気的に接続する導体を具備した
ことを特徴とするものである。また、この発明は、ドレ
イン電極接続用導体は前記ソース電極接続用導体よりも
活性領域に近接し、かつ、ソース電極接続用導体が互い
に近接したソース電極の集合でなる群の各々に設けられ
るとともに内面に導体を備えて設けられた貫通孔によっ
てその直下の前記半絶縁性半導体基板裏面の接地用金属
層と電気的に接続し、かつこのドレイン電極接続用導体
に接続され前記ソース電極接続用導体の間を通して前記
ドレイン電極と外部回路とを電気的に接続する導体と、
前記導体同士をさらに接続するとともに前記ソース電極
接続用導体よりも前記活性領域の外側に設けられた導電
膜を具備したことを特徴とする。
半導体基板の表面に形成された活性領域上に繰返し設け
られた夫々複数のソース電極，ドレイン電極，ゲート電
極とこれらの同種電極間を電気的に接続するソース電極
接続用導体，ドレイン電極接続用導体，およびゲート電
極接続用導体を備え、かつ、ゲート電極接続用導体が前
記活性領域を挟んでソース電極接続用導体とドレイン電
極接続用導体と対向して前記半絶縁性導体基板上に設け
られた電界効果型半導体装置において、前記ドレイン電
極接続用導体は前記ソース電極接続用導体よりも活性領
域に近接し、かつ、ソース電極接続用導体が互いに近接
したソース電極の集合でなる群の各々に設けられるとと
もに内面に導体を備えて設けられた貫通孔によってその
直下の前記半絶縁性半導体基板裏面の接地用金属層と電
気的に接続し、かつこのドレイン電極接続用導体に接続
され前記ソース電極接続用導体の間を通して前記ドレイ
ン電極と外部回路とを電気的に接続する導体を具備した
ことを特徴とするものである。また、この発明は、ドレ
イン電極接続用導体は前記ソース電極接続用導体よりも
活性領域に近接し、かつ、ソース電極接続用導体が互い
に近接したソース電極の集合でなる群の各々に設けられ
るとともに内面に導体を備えて設けられた貫通孔によっ
てその直下の前記半絶縁性半導体基板裏面の接地用金属
層と電気的に接続し、かつこのドレイン電極接続用導体
に接続され前記ソース電極接続用導体の間を通して前記
ドレイン電極と外部回路とを電気的に接続する導体と、
前記導体同士をさらに接続するとともに前記ソース電極
接続用導体よりも前記活性領域の外側に設けられた導電
膜を具備したことを特徴とする。
（作 用） この発明にかかる電界効果型半導体装置は、活性領域
に対し同じ側に設けられたソース電極接続用導体とドレ
イン電極接続用導体の交差部におけるソース電極接続用
導体の幅に従来例にみられる制約がないため、エレクト
ロ・マイグレーションを起こさない程度にまで狭く形成
することができる。すなわち、この交差部の面積を小さ
くすることができ、この部分に発生する寄生容量（Cds
p）を小さくできるために出力側インピーダンスの整合
がとりやすくなる。
に対し同じ側に設けられたソース電極接続用導体とドレ
イン電極接続用導体の交差部におけるソース電極接続用
導体の幅に従来例にみられる制約がないため、エレクト
ロ・マイグレーションを起こさない程度にまで狭く形成
することができる。すなわち、この交差部の面積を小さ
くすることができ、この部分に発生する寄生容量（Cds
p）を小さくできるために出力側インピーダンスの整合
がとりやすくなる。
次に、ドレイン電極接続用導体がソース電極接続用導
体よりも活性領域に近接して設けられているため、ソー
ス電極接続用導体の面積に対し従来例にみられる制約が
なくなり、ソース電極接地用バイアホールの面積を大き
くすることができる。これによりバイアホールが形成し
易くなりGaAsFETチップの歩留が大幅に向上する。
体よりも活性領域に近接して設けられているため、ソー
ス電極接続用導体の面積に対し従来例にみられる制約が
なくなり、ソース電極接地用バイアホールの面積を大き
くすることができる。これによりバイアホールが形成し
易くなりGaAsFETチップの歩留が大幅に向上する。
また、バイアホールの面積が大きくできるので、この
部分に発生する寄生インダクタンスも低減できGaAsFET
の高性能化が図れる。
部分に発生する寄生インダクタンスも低減できGaAsFET
の高性能化が図れる。
さらに、ソース電極接続用導体がいくつかに分割され
ているため、その間をドレイン電極引出し用導体を配線
することにより両導体を交差させずに済み、寄生リアク
タンスの発生を抑えることができ、この面でも高性能化
が図れる。
ているため、その間をドレイン電極引出し用導体を配線
することにより両導体を交差させずに済み、寄生リアク
タンスの発生を抑えることができ、この面でも高性能化
が図れる。
（実施例） 以下、この発明の実施例につき図面を参照して説明す
る。
る。
第１図は第１の発明にかかるGaAsFETの構造を示す平
面図で、叙上の第３図によって説明した従来例のGaAsFE
Tと変わらない部分については図面に従来と同じ符号を
つけて示し説明を省略する。
面図で、叙上の第３図によって説明した従来例のGaAsFE
Tと変わらない部分については図面に従来と同じ符号を
つけて示し説明を省略する。
半絶縁性GaAs基板101表面に選択的イオン注入法によ
り形成された活性領域102上にオーム性接触のソース電
極11S,およびドレイン電極11Dとショットキ接合，ある
いはpn接合のゲート電極11Gからなる単位トランジスタ
が複数個形成されている。そして、この複数の単位トラ
ンジスタのソース電極11S,ドレイン電極11D,およびゲー
ト電極11Gの同種の電極同士は前記活性領域102の外方
で、ソース電極11Sはソース電極接続用導体21Sにより，
ドレイン電極11Dはドレイン電極接続用導体21Dにより，
ゲート電極11Gはゲート電極接続用導体21Gによりいずれ
も並列に接続され、電力用GaAsFETが構成されている。
り形成された活性領域102上にオーム性接触のソース電
極11S,およびドレイン電極11Dとショットキ接合，ある
いはpn接合のゲート電極11Gからなる単位トランジスタ
が複数個形成されている。そして、この複数の単位トラ
ンジスタのソース電極11S,ドレイン電極11D,およびゲー
ト電極11Gの同種の電極同士は前記活性領域102の外方
で、ソース電極11Sはソース電極接続用導体21Sにより，
ドレイン電極11Dはドレイン電極接続用導体21Dにより，
ゲート電極11Gはゲート電極接続用導体21Gによりいずれ
も並列に接続され、電力用GaAsFETが構成されている。
なお、前記各電極接続用導体21S,21D,21Gは第１図に
示すように、ソース電極接続用導体21Sとドレイン電極
接続用導体21Dは活性領域102に対して同一側に設けら
れ、かつ、ドレイン電極接続用導体21Dはソース電極接
続用導体21Sよりも活性領域102に近い側に設けられ、ソ
ース電極２個毎に１個のソース電極接続用導体が設けら
れている。さらに、複数のドレイン電極引出用導体31D
がソース電極接続用導体21Sの間を通して設けられてい
る。次に、ソース電極接続用導体21Sとドレイン電極接
続用導体21Dとの交差部12は酸化シリコン膜（SiO2）、
窒化シリコン膜（Si3N4）、あるいは空気層を介して交
差し、かつこの交差部の幅ｗは従来例における交差部の
幅Ｗの1/3〜1/5と小さく、従って交差部に発生する容量
（Cdsp）を1/3〜1/5に低減できる。
示すように、ソース電極接続用導体21Sとドレイン電極
接続用導体21Dは活性領域102に対して同一側に設けら
れ、かつ、ドレイン電極接続用導体21Dはソース電極接
続用導体21Sよりも活性領域102に近い側に設けられ、ソ
ース電極２個毎に１個のソース電極接続用導体が設けら
れている。さらに、複数のドレイン電極引出用導体31D
がソース電極接続用導体21Sの間を通して設けられてい
る。次に、ソース電極接続用導体21Sとドレイン電極接
続用導体21Dとの交差部12は酸化シリコン膜（SiO2）、
窒化シリコン膜（Si3N4）、あるいは空気層を介して交
差し、かつこの交差部の幅ｗは従来例における交差部の
幅Ｗの1/3〜1/5と小さく、従って交差部に発生する容量
（Cdsp）を1/3〜1/5に低減できる。
次に、ソース電極11Sは、ソース電極接続用導体21Sに
設けられたバイアホール13により、半絶縁性GaAs基板10
1裏面の金属層と電気的に接続されている。また、ゲー
ト電極接続用導体21Gは活性領域102を挟んでソース電極
接続用導体21Sおよびドレイン電極接続用導体21Dとは反
対側に設けられている。また、前記ドレイン電極引出用
導体31Dおよびゲート電極接続用導体21G上には、夫々の
電極と外部回路とを接続するボンディングワイヤ固着域
14D,14Gが夫々一点鎖線枠で図示される如く設けられ、
この固着域に固着したボンディングワイヤを介して各電
極が外部回路に接続される。
設けられたバイアホール13により、半絶縁性GaAs基板10
1裏面の金属層と電気的に接続されている。また、ゲー
ト電極接続用導体21Gは活性領域102を挟んでソース電極
接続用導体21Sおよびドレイン電極接続用導体21Dとは反
対側に設けられている。また、前記ドレイン電極引出用
導体31Dおよびゲート電極接続用導体21G上には、夫々の
電極と外部回路とを接続するボンディングワイヤ固着域
14D,14Gが夫々一点鎖線枠で図示される如く設けられ、
この固着域に固着したボンディングワイヤを介して各電
極が外部回路に接続される。
次に第２の発明にかかるGaAsFETにつきその平面図の
第２図を参照して説明する。なお、この発明は前記第１
の発明をさらに一部改良するものであるから、これと変
わらない部分については図面に同じ符号をつけて示し説
明を省略する。
第２図を参照して説明する。なお、この発明は前記第１
の発明をさらに一部改良するものであるから、これと変
わらない部分については図面に同じ符号をつけて示し説
明を省略する。
第２図に示すように、ドレイン電極接続用導体21Dか
らソース電極接続用導体21Sの間を通して外側へ延長引
出す複数のドレイン電極引出導体31Dを前記ソース電極
接続用導体21Sよりも前記活性領域102の外側において導
電膜15で連接したものである。この導電膜15は前記各電
極接続用導体，電極引出導体と同じ金属でこれらと同時
に形成しても、あるいはこれに前後して形成してもよ
い。
らソース電極接続用導体21Sの間を通して外側へ延長引
出す複数のドレイン電極引出導体31Dを前記ソース電極
接続用導体21Sよりも前記活性領域102の外側において導
電膜15で連接したものである。この導電膜15は前記各電
極接続用導体，電極引出導体と同じ金属でこれらと同時
に形成しても、あるいはこれに前後して形成してもよ
い。
叙上の構造により、外部回路と電気的に接続するため
に設けるボンディングワイヤの数を調整することができ
る。通常、このボンディングワイヤにより発生するイン
ダクタンスを出力インピーダンス整合回路として用いる
ので、この構造によれば該インダクタンスの可変範囲が
拡がり、回路設計の自由度が大きくなる。
に設けるボンディングワイヤの数を調整することができ
る。通常、このボンディングワイヤにより発生するイン
ダクタンスを出力インピーダンス整合回路として用いる
ので、この構造によれば該インダクタンスの可変範囲が
拡がり、回路設計の自由度が大きくなる。
なお、前記いずれの実施例もGaAsFETについて説明し
たが、この発明はSi,InP等、他の材料を用いたFETおよ
び電力用モノリシックマイクロ波集積回路（MMIC）等に
も適用できることは勿論である。また、活性領域の形成
に際しては真空蒸着法（VG），有機金属気相成長法（MO
CVD），分子線エピタキシャル法（MBE）等のエピタキシ
ャル成長法によってもよいことは言うまでもない。
たが、この発明はSi,InP等、他の材料を用いたFETおよ
び電力用モノリシックマイクロ波集積回路（MMIC）等に
も適用できることは勿論である。また、活性領域の形成
に際しては真空蒸着法（VG），有機金属気相成長法（MO
CVD），分子線エピタキシャル法（MBE）等のエピタキシ
ャル成長法によってもよいことは言うまでもない。
この発明の構造によれば、活性領域に対して同一側に
形成されるソース電極接続用導体とドレイン電極接続用
導体との交差部の面積が小さくできる。これにより、寄
生容量が低減でき、出力側のインピーダンス整合が非常
に取り易くなる。
形成されるソース電極接続用導体とドレイン電極接続用
導体との交差部の面積が小さくできる。これにより、寄
生容量が低減でき、出力側のインピーダンス整合が非常
に取り易くなる。
また、ソース電極接地用バイアホールの形状を大きく
できるために、バイアホール形成プロセスが容易になり
FETチップ歩留りが向上する。
できるために、バイアホール形成プロセスが容易になり
FETチップ歩留りが向上する。
さらに、バイアホールに発生する寄生インダクタンス
を極力小さくできるために、逆方向利得が低減でき、半
導体素子の高性能化が図れる。
を極力小さくできるために、逆方向利得が低減でき、半
導体素子の高性能化が図れる。
第１図は第１の発明にかかる一実施例のGaAsFETの正面
図、第２図は第２の発明にかかる一実施例のGaAsFETの
正面図、第３図は従来例のGaAsFETの正面図である。 11S……ソース電極 11D……ドレイン電極 11G……ゲート電極 21S……ソース電極接続用導体 21D……ドレイン電極接続用導体 21G……ゲート電極接続用導体 12……交差部 13……バイアホール 15……導電膜
図、第２図は第２の発明にかかる一実施例のGaAsFETの
正面図、第３図は従来例のGaAsFETの正面図である。 11S……ソース電極 11D……ドレイン電極 11G……ゲート電極 21S……ソース電極接続用導体 21D……ドレイン電極接続用導体 21G……ゲート電極接続用導体 12……交差部 13……バイアホール 15……導電膜
Claims (2)
- 【請求項１】半絶縁性半導体基板の表面に形成された活
性領域上に繰返し設けられた夫々複数のソース電極，ド
レイン電極，ゲート電極とこれらの同種電極間を電気的
に接続するソース電極接続用導体，ドレイン電極接続用
導体，およびゲート電極接続用導体を備え、かつ、ゲー
ト電極接続用導体が前記活性領域を挟んでソース電極接
続用導体とドレイン電極接続用導体と対向して前記半絶
縁性半導体基板上に設けられた電界効果型半導体装置に
おいて、前記ドレイン電極接続用導体は前記ソース電極
接続用導体よりも活性領域に近接し、かつ、ソース電極
接続用導体が互いに近接したソース電極の集合でなる群
の各々に設けられるとともに内面に導体を備えて設けら
れた貫通孔によってその直下の前記半絶縁性半導体基板
裏面の接地用金属層と電気的に接続し、かつこのドレイ
ン電極接続用導体に接続され前記ソース電極接続用導体
の間を通して前記ドレイン電極と外部回路とを電気的に
接続する導体を具備したことを特徴とする電界効果型半
導体装置。 - 【請求項２】半絶縁性半導体基板の表面に形成された活
性領域上に繰返し設けられた夫々複数のソース電極，ド
レイン電極，ゲート電極とこれらの同種電極間を電気的
に接続するソース電極接続用導体，ドレイン電極接続用
導体，およびゲート電極接続用導体を備え、かつ、ゲー
ト電極接続用導体が前記活性領域を挟んでソース電極接
続用導体とドレイン電極接続用導体と対向して前記半絶
縁性半導体基板上に設けられた電界効果型半導体装置に
おいて、前記ドレイン電極接続用導体は前記ソース電極
接続用導体よりも活性領域に近接し、かつ、ソース電極
接続用導体が互いに近接したソース電極の集合でなる群
の各々に設けられるとともに内面に導体を備えて設けら
れた貫通孔によってその直下の前記半絶縁性半導体基板
裏面の接地用金属層と電気的に接続し、かつこのドレイ
ン電極接続用導体に接続され前記ソース電極接続用導体
の間を通して前記ドレイン電極と外部回路とを電気的に
接続する導体と、前記導体同士をさらに接続するととも
に前記ソース電極接続用導体よりも前記活性領域の外側
に設けられた導電膜を具備したことを特徴とする電界効
果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253831A JP2554672B2 (ja) | 1987-10-09 | 1987-10-09 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253831A JP2554672B2 (ja) | 1987-10-09 | 1987-10-09 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196965A JPH0196965A (ja) | 1989-04-14 |
| JP2554672B2 true JP2554672B2 (ja) | 1996-11-13 |
Family
ID=17256741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253831A Expired - Lifetime JP2554672B2 (ja) | 1987-10-09 | 1987-10-09 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554672B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06181321A (ja) * | 1992-12-14 | 1994-06-28 | Nec Corp | 半導体装置 |
| JP3593371B2 (ja) * | 1994-12-27 | 2004-11-24 | 株式会社ルネサステクノロジ | 絶縁ゲート半導体装置 |
| JP2629643B2 (ja) * | 1995-03-31 | 1997-07-09 | 日本電気株式会社 | 電界効果トランジスタ |
| WO2006072984A1 (ja) * | 2005-01-06 | 2006-07-13 | Mitsubishi Denki Kabushiki Kaisha | 半導体増幅器 |
| US8097906B2 (en) | 2006-11-02 | 2012-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device having finger electrodes |
| US9779988B2 (en) * | 2013-12-20 | 2017-10-03 | Nxp Usa, Inc. | Semiconductor devices with inner via |
-
1987
- 1987-10-09 JP JP62253831A patent/JP2554672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0196965A (ja) | 1989-04-14 |
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