JPH09231798A - 半導体メモリのバーンイン感知回路 - Google Patents
半導体メモリのバーンイン感知回路Info
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Abstract
入電圧とバーンイン脱出電圧間にヒステリシス特性を付
与すると共に、状態変化に安定に対応し得るようにす
る。 【解決手段】バイアス電圧の印加により、外部電圧感知
部70において、外部電圧を降下させ、バーンイン信号
発生部80において、この降下電圧が自分の設定された
ロジックしきい電圧以上のときは、バーンイン信号を発
生して出力する。それと共に、このバーンイン信号をフ
ィードバックしてNMOSトランジスタ86をターンオ
ンさせて外部電圧感知部70の出力信号を、ロジックイ
ンバータと並列に接続されたNMOSトランジスタ87
のゲート端子に印加してターンオンさせ、ロジックしき
い電圧を低下させる。
Description
ーンイン感知回路に係るもので、詳しくは、外部電圧が
バーンインテストが行われる所定レベルになったとき、
バーンインモードへの進入を知らせるバーンイン信号を
発生し、該信号を用いて所定レベルを低下させ、外部電
圧のバーンイン進入電圧とバーンイン離脱電圧間にヒス
テリシス特性を付与する技術に関する。
チップの初期不良を短時間内に発見するために、前記半
導体チップに正常動作時よりも高い電圧を加えてチップ
の良否を判定するテストである。半導体チップには内部
電源発生器が設置され、一般回路の動作時である正常動
作時、即ち、非バーンインテストモード時には、半導体
素子の微細化による信頼性の低下を防止し、消費電力を
低減するため、印加される外部電圧よりも低い電圧を用
いてチップ内部の素子を駆動するようにしている。
頼性及び動作の安定性を確保するため、外部電圧のレベ
ルが正常動作領域内にあるときには外部電圧の変化に拘
わりなく一定の電圧を発生する。然るに、外部電圧のレ
ベルが正常動作領域よりも高くなったとき、内部電圧発
生器は、これをバーンイン領域と認識し、その高くなっ
た外部電圧に比例した電圧を発生してチップ内の各素子
に印加し、これによりバーンインテストが行われる。且
つ、このような動作を行うため、チップに印加された外
部電圧のレベルが正常動作領域に該当するか又はバーン
イン領域に該当するかを検出するバーンイン感知回路が
知られている。
2に示すように、外部電圧Vbbokbの印加によりバイアス
電圧Vbiasを発生するバイアス電圧発生部10と、
該バイアス電圧発生部10により印加されたバイアス電
圧Vbiasを受け、外部電圧Vddを所定レベルに降
下し、該降下された電圧のレベルにヒステリシス特性(h
ysteresis)を付与する外部電圧感知部20と、該外部電
圧感知部20から出力された電圧が所定レベルよりも大
きくなると所定形態のバーンイン信号BIを出力し、前
記外部電圧感知部20のヒステリシス特性を制御するバ
ーンイン信号発生部40と、前記外部電圧Vbbokbの印加
により前記外部電圧感知部20における外部電圧の降下
電圧を調整するヒューズ選択部60と、から構成され
る。
ドにおいては、外部電圧Vddが不安定な状態でチップの
不良をテストするとチップの信頼性の確保が難しくな
る。このため、外部電圧Vbbokbは、チップに印加する電
圧が不安定なとき、ハイ状態を維持し、印加する電圧が
安定化されたとき、ロー状態に変化するようになってい
る。
ート端子とドレイン端子とが相互接続されてダイオード
の機能を有し、自分のゲート−ドレイン端子の接続点に
印加された電圧を自分のしきい電圧だけ夫々降下させる
複数個のNMOSトランジスタ21〜28と、ドレイン
端子が前記NMOSトランジスタ28のソース端子に接
続され、ソース端子が接地され、ゲート端子が前記バイ
アス電圧発生器10に接続されて電流ソースの機能を有
するNMOSトランジスタ29と、ソース端子とドレイ
ン端子とが接続され、ゲート端子が前記バイアス電圧発
生器10に接続されて前記NMOSトランジスタ29の
ゲート端子に印加されたバイアス電圧Vbiasのノイ
ズを除去するMOSキャパシタ30と、ドレイン端子が
前記MOSトランジスタ28、29の接続点に接続さ
れ、ソース端子が接地され、ゲート端子がスイッチを通
って前記バイアス電圧発生器10に接続されたNMOS
トランジスタ31と、ソース端子とドレイン端子とが前
記NMOSトランジスタ22、23のドレイン端子とソ
ース端子に夫々接続され、ヒューズ選択部60の出力信
号がゲート端子に印加されて、前記NMOSトランジス
タ22、23をバイパスさせて電圧降下のレベルを調整
するPMOSトランジスタ32、33と、ソース端子が
前記NMOSトランジスタ26、27の接続点に接続さ
れ、ドレイン端子が前記NMOSトランジスタ28、2
9の接続点に接続され、ゲート端子に前記バーンイン信
号発生部40の出力信号BIBが入力されて外部電圧感
知部20の出力信号がヒステリシス特性を有するように
するPMOSトランジスタ34と、を備え、前記NMO
Sトランジスタ21〜28は夫々しきい電圧が低い特性
を有している。
ては、外部電圧Vddと接地間に順次接続され、各ゲー
ト端子には前記外部電圧感知部20の出力信号がノード
Aを通って共通に印加されるPMOSトランジスタ4
1、42及びNMOSトランジスタ43と、ゲート端子
がMOSトランジスタ41〜43のゲート端子に共通に
接続され、ドレイン端子とソース端子が接地されて外部
電圧感知部20の出力信号から発生するノイズを除去す
るMOSキャパシタ44と、前記MOSトランジスタ4
2、43の接続点からノードBを通って出力された信号
を反転するインバータ45と、ソース端子が外部電圧V
ddに接続され、ゲート端子がインバータ45の出力端
子に接続されたPMOSトランジスタ46と、ドレイン
端子がPMOSトランジスタ46のドレイン端子に接続
され、ゲート端子がインバータ45の出力端子に接続さ
れたNMOSトランジスタ47と、ドレイン端子がNM
OSトランジスタ47のソース端子に接続され、ゲート
端子がバイアス電圧発生器10に接続され、ソース端子
が接地されたNMOSトランジスタ48と、MOSトラ
ンジスタ46、47の接続点からノードCを通って出力
された信号を順次反転するインバータ49〜51と、ゲ
ート端子が前記ノードCに接続され、ドレイン端子とソ
ース端子とが接地されたMOSキャパシタ52〜54
と、を備えている。
Sキャパシタ44は、前記ノードAの電圧から発生する
ノイズを除去するためのもので、前記各MOSキャパシ
タ52〜54は、前記ノードCの信号に混入された交流
成分のノイズを除去するためのものである。次に、この
ように構成された従来のバーンイン感知回路の動作につ
いて説明する。
部10に印加されると、バイアス電圧発生部10はNM
OSトランジスタ29、48をターンオンさせるバイア
ス電圧Vbiasを発生し、トランジスタ29、48の
各ゲート端子に出力する。NMOSトランジスタ29が
ターンオンすると、NMOSトランジスタ21のゲート
−ドレイン端子の接続点に印加された外部電圧Vdd
は、直列接続されたNMOSトランジスタ21〜28を
通って、順次、電圧降下し、その降下電圧がノードAに
出力される。この場合、これらのNMOSトランジスタ
21〜28は、夫々、各ゲート−ドレイン端子の接続点
に印加された電圧を自分のしきい値だけ降下させ、前記
ノードAに出力される電圧のレベルは、正常動作領域に
おいて前記バーンイン信号発生部40のNMOSトラン
ジスタ43のしきい電圧よりも低くなる。
3のしきい電圧よりも低くなると、NMOSトランジス
タ43がターンオフし、PMOSトランジスタ41、4
2がターンオンして、ノードBのレベルはハイ状態とな
り、該ハイ状態の信号は、インバータ45によりロー状
態の信号に反転した後、PMOSトランジスタ46及び
NMOSトランジスタ47の各ゲート端子に夫々印加さ
れる。
ターンオンし、NMOSトランジスタ47はターンオフ
する。また、NMOSトランジスタ48にはバイアス電
圧Vbiasが印加されてターンオフし、ノードCのレ
ベルはハイ状態となり、該ハイ信号は、インバータ49
〜51により順次反転し、その結果、最終的に出力され
るバーンイン信号BIはロー状態となる。そして、該ロ
ー状態のバーンイン信号BIは、チップが正常動作領域
にあることを示す。
ッチング動作によりバイアス電圧発生器10に接続さ
れ、スイッチのターンオン/オフにより前記外部電圧感
知部20に流れる電流の量を調節する。一方、前記外部
電圧感知部20の外部電圧Vddが徐々に高くなると、
ノードAの電位もそれに相応して高くなり、ノードAの
電位がNMOSトランジスタ43のしきい電圧よりも高
くなると、NMOSトランジスタ43がターンオンし、
PMOSトランジスタ41、42は夫々ターンオフして
ノードBのレベルはロー状態となる。
よりハイ状態に反転した後、PMOSトランジスタ46
及びNMOSトランジスタ47の各ゲート端子に印加さ
れ、PMOSトランジスタ46、NMOSトランジスタ
47は、夫々、ターンオフ、ターンオンし、ノードCの
レベルはロー状態となり、該ロー状態の信号は、インバ
ータ49〜51により順次反転し、その結果、最終的に
出力されるバーンイン信号BIはハイ状態となる。そし
て、該ハイ状態のバーンイン信号BIは、外部電圧Vd
dのレベルがバーンインモードに進入することを示す。
信号発生部40は、前記ハイ状態のバーンイン信号BI
及びロー状態に反転したバーンイン信号BIBを夫々出
力し、バーンイン信号BIBのロー状態への反転により
外部電圧感知部20のPMOSトランジスタ34がター
ンオンし、該PMOSトランジスタ34により、前記N
MOSトランジスタ27、28をバイパスする経路が形
成され、これらのNMOSトランジスタ27、28によ
る外部電圧Vddの降下が発生しなくなる。
において、ノードAに現われる電圧は正常動作時バイパ
ス経路が形成される以前に比べ、NMOSトランジスタ
27、28の各しきい電圧の和である2Vthだけ上昇
し、バーンインモードに進入したチップがバーンインモ
ードから離脱するためには、即ち、前記バーンイン信号
BIがロー状態になるためには、電圧2Vthだけさら
に低くなるべきである。そこで、バーンイン進入電圧と
バーンイン離脱電圧間には、図3に示すように、2Vt
hの幅を有するヒステリシス特性が発生し、このような
ヒステリシス特性が付与されると、ノードAの電圧が多
少減少しても、前記バーンイン進入電圧に比べ、2Vt
h以下まで低くならない限り、前記バーンイン信号BI
の状態は変化しない。即ち、ノードAの電圧レベルが不
安定であってもバーンイン進入とバーンイン離脱とが反
復する振動(oscilating)現象が防止される。
電圧Vbbokbの印加によりPMOSトランジスタ32、3
3の各ゲート端子に所定信号を出力し、若し、該ヒュー
ズ選択部60からPMOSトランジスタ32のゲート端
子に出力する電圧がロー状態であると、該PMOSトラ
ンジスタ32はターンオンし、NMOSトランジスタ2
1、22をバイパスする経路が形成される。
下する電圧は、前記PMOSトランジスタ32により形
成されたバイパス経路のない時に比べて一層小さくな
る。即ち、前記ヒューズ選択部60は、前記外部電圧感
知部20において降下した電圧の幅を外部的に適切に調
節する機能を有する。且つ、NMOSトランジスタ11
は、バーンイン感知を制御する機能を有し、該NMOS
トランジスタ11のゲート端子に印加された外部電圧Vb
bokbは、前述したように、チップに印加された電圧が不
安定であるときはハイ状態を維持し、印加された電圧が
安定化されるとロー状態に変換される。従って、外部電
圧が不安定であるとNMOSトランジスタ11のゲート
端子に印加された外部電圧Vbbokbはハイ状態となり、そ
の結果、NMOSトランジスタ11はターンオンしてノ
ードAの電位が接地状態となり、バーンイン感知動作は
行われない。
トランジスタ11のゲート端子に印加された電圧Vbbokb
がロー状態になると、NMOSトランジスタ11はター
ンオフしてバーンイン感知動作が行われる。
来半導体メモリのバーンイン感知回路においては、チッ
プの動作状態がバーンインモードへの進入、又はバーン
インモードからの離脱が全てノードAの電圧により決定
されるが、該ノードAの電圧は、複数個の電圧降下用ト
ランジスタ21〜28により調節され、これらの電圧降
下用トランジスタ21〜28は、状態変化に極めて敏感
であるため、前記ノードAの電圧を正確に調整すること
が難しく、これらの電圧降下用トランジスタ21〜28
にはしきい電圧の低い特性を有するトランジスタを用い
なければならないという不都合な点があった。
されたもので、外部電圧のレベルが所定のロジックしき
い電圧以上になると、バーンインモードへの進入を知ら
せる信号を発生し、該信号を用いて前記ロジックしきい
電圧のレベルを低くさせてバーンイン進入電圧とバーン
イン離脱電圧間にヒステリシス特性を付与し、状態変化
にかかわらず、安定してバーンイン感知動作を行いうる
半導体メモリのバーンイン感知回路を提供することを目
的とする。
明にかかる半導体メモリのバーンイン感知回路は、半導
体メモリのチップに印加された外部電圧のレベルを感知
してバーンインテストを行うモードになったか否かを知
らせるためのバーンイン信号を出力する半導体メモリの
バーンイン感知回路であって、前記外部電圧を感知して
外部電圧に応じたレベルの信号を出力する外部電圧感知
手段と、該外部電圧感知手段の出力信号の信号レベル
を、予め設定されたしきい電圧と比較し、該出力信号の
信号レベルが、設定されたしきい電圧以上になったとき
は、バーンイン信号を発生させると共に、該バーンイン
信号をフィードバックして設定しきい電圧を設定値より
も低下させるバーンイン信号発生手段と、を備えて構成
されている。
プに印加された外部電圧は、外部電圧感知手段により感
知され、この外部電圧に応じた信号が外部電圧感知手段
から出力される。この出力信号の信号レベルは、バーン
イン信号発生手段により予め設定されたしきい電圧と比
較される。この外部電圧感知手段の出力信号の信号レベ
ルが設定しきい電圧以上になったときは、バーンイン信
号発生手段はバーンイン信号を発生させて出力する。
生手段によりフィードバックされ、設定しきい電圧は設
定値よりも低下する。従って、バーンイン進入電圧とバ
ーンイン離脱電圧間のヒステリシス特性はバーンイン信
号発生部のロジックしきい電圧の調整により付与され
る。一方、このバーンイン信号は、外部電圧感知手段に
はフィードバックされないので、外部電圧感知手段の出
力信号の信号レベルが安定化する。
ーンイン感知回路では、前記外部電圧感知手段は、混入
したノイズを除去するMOSキャパシタを備えている。
かかる構成によれば、混入したノイズはMOSキャパシ
タにより除去され、バーンイン信号発生手段の入力信号
は、さらに安定化する。請求項3の発明にかかる半導体
メモリのバーンイン感知回路では、前記バーンイン信号
発生手段は、しきい電圧が予め設定され、外部電圧感知
手段の出力信号の信号レベルが設定しきい電圧以上にな
ったとき、該外部電圧感知手段の出力信号の信号レベル
を反転して出力するロジックインバータと、前記外部電
圧感知手段の出力信号の信号レベルの反転出力に応じて
バーンイン信号がフィードバックされたとき、外部電圧
感知手段の出力信号を伝達する第1スイッチと、該第1
スイッチにより伝達された外部電圧感知手段の出力信号
が印加されて、ロジックインバータの設定しきい電圧を
低下させるしきい電圧低下用トランジスタと、を備えて
構成されている。
出力信号の信号レベルはロジックインバータにより設定
しきい電圧と比較され、設定しきい電圧以上になったと
き、反転出力される。この反転出力によりバーンイン信
号が出力され、外部電圧感知手段の出力信号は、第1ス
イッチを介してしきい電圧低下用トランジスタに伝達さ
れる。この出力信号が伝達されたとき、しきい電圧低下
用トランジスタが、ロジックインバータの所定しきい電
圧を低下させる。
ーンイン感知回路では、前記ロジックインバータは、外
部電圧の電源と接地間にPMOSトランジスタ及びNM
OSトランジスタが順次接続され、これらのPMOSト
ランジスタ及びNMOSトランジスタの各ゲート端子に
外部電圧感知手段の出力信号が印加されるように構成さ
れている。
出力信号がPMOSトランジスタ及びNMOSトランジ
スタの各ゲート端子に印加され、PMOSトランジスタ
及びNMOSトランジスタの設定しきい電圧と比較され
る。請求項5の発明にかかる半導体メモリのバーンイン
感知回路では、前記第1スイッチは、MOSトランジス
タからなり、ゲート端子に印加されるバーンイン信号が
バーンインテストモードを示しているときはターンオフ
し、バーンイン信号が非バーンインテンストモードを示
しているときにターンオンして、しきい電圧低下用トラ
ンジスタをターンオンさせるように構成されている。
ーンインテストモードを示しているときは、第1スイッ
チであるMOSトランジスタがターンオフし、しきい電
圧低下用トランジスタもターンオフするので、ロジック
インバータの所定しきい電圧は低下しない、また、バー
ンイン信号が非バーンインテストモードを示していると
きは、MOSトランジスタがターンオンしてしきい電圧
低下用トランジスタもターンオンしてしきい電圧が低下
する。
ーンイン感知回路では、前記第1スイッチがターンオフ
したときにターンオンして、しきい電圧低下用トランジ
スタのターンオンを禁止し、第1スイッチがターンオン
したときにターンオフして、しきい電圧低下用トランジ
スタのターンオンの禁止を解除する第2スイッチを備え
ている。
1スイッチがターンオフしたときにターンオフしてしき
い電圧低下用トランジスタがターンオンするのを禁止
し、第1スイッチがターンオフしたときにターンオンし
てしきい電圧低下用トランジスタのターンオン禁止が解
除される。請求項7の発明にかかる半導体メモリのバー
ンイン感知回路では、前記しきい電圧低下用トランジス
タは、ドレイン端子がロジックインバータの出力端子に
接続され、ソース端子が接地され、ゲート端子が第1ス
イッチの出力端子に接続されて、第1スイッチがターン
オンしたときにターンオンしてロジックインバータの設
定しきい電圧を低下させるように構成されている。
ンオンしたときにしきい電圧低下用トランジスタがター
ンオンしてロジックインバータの設定しきい電圧が低下
する。請求項8の発明にかかる半導体メモリのバーンイ
ン感知回路では、前記バーンイン信号発生手段は、直列
接続された2つのMOSトランジスタをしきい電圧低下
用トランジスタと並列に接続すると共に、外部制御信号
を出力するしきい電圧低下調整手段を備え、当該2つの
MOSトランジスタを、夫々、第1スイッチ及び所定外
部制御信号により制御してロジックインバータの所定し
きい電圧を一層低下させるように構成されている。
ジスタが直列接続されてしきい電圧低下用トランジスタ
と並列に接続されているので、しきい電圧低下用トラン
ジスタがターンオンしたときに、この2つのMOSトラ
ンジスタを、夫々、第1スイッチ及びしきい電圧調整手
段から出力された外部制御信号により制御することによ
り、ロジックインバータの所定しきい電圧が一層低下す
る。
に基づいて説明する。本発明に係る半導体メモリのバー
ンイン感知回路においては、図1に示すように、バイア
ス電圧Vbiasの印加により外部電圧Vddを降下さ
せる外部電圧感知手段としての外部電圧感知部70と、
該外部電圧感知部70から出力した信号により所定バー
ンイン信号BIを発生し、バーンイン進入電圧とバーン
イン離脱電圧間にヒステリシス特性を付与するバーンイ
ン信号発生手段としてのバーンイン信号発生部80と、
前記バーンインモードの進入電圧と離脱電圧間の幅を調
節するしきい電圧低下調整手段としての電圧調整部10
0と、図示しない従来と同様のバイアス電圧発生部10
と、を備えて構成されている。
ート端子とドレイン端子とが夫々共通に接続されたNM
OSトランジスタ71、72、及びゲート端子にバイア
ス電圧が印加されるNMOSトランジスタ73が外部電
圧Vddと接地間に順次接続され、これらのNMOSト
ランジスタ72、73の接続点からノードDを通って出
力が発生される。
ては、外部電圧Vddと接地間に順次接続され、各ゲー
ト端子には前記外部電圧感知部70からの出力信号が印
加されるPMOSトランジスタ81及びNMOSトラン
ジスタ82と、それらPMOSトランジスタ81及びN
MOSトランジスタ82からノードEを通って出力され
る信号を順次反転するインバータ83〜85と、該イン
バータ85からの出力信号BIがゲート端子に印加され
ると一方側に印加されるノードDの信号を他方側に伝達
するNMOSトランジスタ86と、ドレイン端子がノー
ドEに接続され、ソース端子が接地され、ゲート端子に
NMOSトランジスタ86から伝送された信号がノード
Fを通って印加されたとき、MOSトランジスタ81、
82のロジックしきい電圧を夫々低下させるNMOSト
ランジスタ87と、ノードEと接地間に順次接続されて
各ゲート端子に電圧調整部100の出力信号及びノード
Fの信号が印加されるNMOSトランジスタ90、91
と、ドレイン端子がノードFに接続されてソース端子が
接地され、ゲート端子にインバータ84の出力信号が印
加されるNMOSトランジスタ92と、を備えている。
おいて発生するカップリングノイズ(coupling noise)を
除去する機能を有するものであり、基板電圧Vbbでバイ
アスされている。次に、このように構成された半導体メ
モリのバーンイン感知回路の動作について説明する。
70のNMOSトランジスタ73のゲート端子に印加さ
れると、NMOSトランジスタ71、72により外部電
圧Vddが順次降下し、降下した電圧が、ロジックイン
バータを形成するMOSトランジスタ81、82のゲー
ト端子に夫々印加される。このとき、正常動作状態にお
いては、NMOSトランジスタ82のロジックしきい電
圧よりも低くなる。
ンオフし、PMOSトランジスタ81がターンオンして
ノードEのレベルはハイ状態となり、該ハイ状態の信号
はインバータ83〜85により順次反転されて最終的に
ロー状態のバーンイン信号BIが出力される。このロー
状態のバーンイン信号BIはチップが正常動作状態にあ
ることを示す。
トランジスタ86はターンオフし、第2スイッチとして
のNMOSトランジスタ92はターンオンするので、ノ
ードFの電位は接地レベルに低下し、NMOSトランジ
スタ87、89、91の全てがターンオフし、NMOS
トランジスタ81、82のロジックしきい電圧は変わら
ない。
dが徐々に高くなると、ノードDの電圧もそれに相応し
て上昇し、この電圧がMOSトランジスタ81、82の
各ゲート端子に印加される。若し、この電圧がNMOS
トランジスタ82のロジックしきい電圧よりも高くなる
と、NMOSトランジスタ82はターンオンし、PMO
Sトランジスタ81はターンオフしてノードEの電圧は
ローとなる。該ロー状態の電圧はインバータ83〜85
により順次反転されて最終的に出力されるバーンイン信
号BIはハイ状態となり、該ハイ状態のバーンイン信号
BIはチップがバーンインモードにあることを示す。
ーンインモードに進入すると、バーンイン感知回路のバ
ーンイン信号発生部80がそれを感知し、ハイ状態のバ
ーンイン信号BIを出力して半導体メモリのバーンイン
動作が行われる。次いで、該ハイ状態のバーンイン信号
BI及びロー状態に反転したバーンイン信号BIBによ
り、第1、第2スイッチとしてのNMOSトランジスタ
86、92が、夫々、ターンオン、ターンオフし、ター
ンオンしたNMOSトランジスタ86はノードDの電圧
をノードFに伝達する。次いで、ロジックしきい電圧低
下用トランジスタであるNMOSトランジスタ87がタ
ーンオンし、ノードEと接地間には、ターンオンしたN
MOSトランジスタ82、87により、二つの並列経路
が形成される。
きい電圧は、MOSトランジスタ81、82のみで構成
された場合に比べ、前記NMOSトランジスタ87の追
加接続された場合よりも一層低くなる。即ち、バーンイ
ンモードへの進入は一つのNMOSトランジスタ82が
ターンオンすることにより行われるが、一度、バーンイ
ンモードに進入するとNMOSトランジスタ87もター
ンオンするようになり、バーンインモードからの離脱は
二つのターンオンしたNMOSトランジスタ82、87
がターンオフして、バーンイン進入電圧よりも一層低い
電圧にて行われ、その結果、バーンイン進入電圧とバー
ンイン離脱電圧間には図3に示すようなヒステリシス特
性が与えられるようになる。
整部100の制御によりNMOSトランジスタ88〜9
1が動作して、より一層大きくなり、バーンインモード
において、NMOSトランジスタ86がターンオンする
ことにより、NMOSトランジスタ89、91がターン
オンし、電圧調整選択部100の制御によりNMOSト
ランジスタ88がターンオンすると、NMOSトランジ
スタ88、89がNMOSトランジスタ87に追加接続
されて又一つの並列経路が形成されるようになる。
しきい電圧が一層低くなり、バーンイン進入電圧とバー
ンイン離脱電圧間のギャップが一層広くなり、NMOS
トランジスタ90、91においても前述と同様に電圧調
整部100の制御により並列経路が形成される。このよ
うに、MOSトランジスタ88〜91は、夫々、ロジッ
クインバータのロジックしきい電圧を調整するロジック
しきい電圧低下調整の機能を有し、バーンイン進入電圧
とバーンイン離脱電圧間に所定のギャップが付与される
と、外部電圧Vddが不安定であっても進入したバーン
インモードから容易に離脱し得なくなる。
ロジックインバータの出力端にフィードバックされ、バ
ーンイン進入電圧とバーンイン離脱電圧間のヒステリシ
ス特性がバーンイン信号発生部のロジックしきい電圧の
調整により付与されるため、バーンイン進入電圧及びバ
ーンイン離脱電圧の状態変化に安定に対応し得るという
効果がある。
0にフィードバックされないため、外部電圧感知部70
の降下電圧を調整しなくても、外部電圧感知部70の出
力端であるノードDの電圧は一定となる。従って、外部
電圧感知部70のMOSトランジスタにしきい電圧の低
い特性を有するものを使用しなくてもよくなり、部品の
互換性が向上するという効果がある。
かかる半導体メモリのバーンイン感知回路によれば、バ
ーンイン進入電圧とバーンイン離脱電圧間のヒステリシ
ス特性がバーンイン信号発生手段の設定しきい電圧の調
整により付与されるので、バーンイン進入電圧及びバー
ンイン離脱電圧の状態変化に安定に対応し得るという効
果がある。
ではなく、バーンイン信号発生手段にフィードバックさ
れて設定しきい電圧を低下させるので、外部電圧感知手
段の出力信号を安定化させることができる。請求項2の
発明にかかる半導体メモリのバーンイン感知回路によれ
ば、混入したノイズをMOSキャパシタにより除去する
ことができ、バーンイン信号発生手段の入力信号を、さ
らに安定化することができる。
ジックインバータによりバーンイン信号を発生させるこ
とができ、第1スイッチ、しきい電圧低下用トランジス
タによりフィードバックして設定しきい電圧を低下させ
てヒステリシス特性を得ることができる。請求項4の発
明にかかる半導体メモリのバーンイン感知回路によれ
ば、ロジックインバータを、PMOSトランジスタ及び
NMOSトランジスタによって構成することができ、し
かも最も簡易な構成にすることができる。
ーンイン感知回路によれば、第1スイッチをMOSトラ
ンジスタによって構成することができ、しきい電圧低下
用トランジスタをターンオンさせることができる。請求
項6の発明にかかる半導体メモリのバーンイン感知回路
によれば、第2スイッチを備えることにより、しきい電
圧低下用トランジスタがターンオフしているときは、よ
り確実にしきい電圧低下用トランジスタのターンオンを
禁止することができる。
ーンイン感知回路によれば、しきい電圧低下用トランジ
スタにより設定しきい電圧を低下させることができる。
請求項8の発明にかかる半導体メモリのバーンイン感知
回路によれば、より一層、設定しきい電圧を低下させる
ことができる。
Claims (8)
- 【請求項1】半導体メモリのチップに印加された外部電
圧のレベルを感知してバーンインテストを行うモードに
なったか否かを知らせるためのバーンイン信号を出力す
る半導体メモリのバーンイン感知回路であって、 前記外部電圧を感知して外部電圧に応じたレベルの信号
を出力する外部電圧感知手段と、 該外部電圧感知手段の出力信号の信号レベルを、予め設
定されたしきい電圧と比較し、該出力信号の信号レベル
が、設定されたしきい電圧以上になったときは、バーン
イン信号を発生させると共に、該バーンイン信号をフィ
ードバックして設定しきい電圧を設定値よりも低下させ
るバーンイン信号発生手段と、を備えて構成されたこと
を特徴とする半導体メモリのバーンイン感知回路。 - 【請求項2】前記外部電圧感知手段は、混入したノイズ
を除去するMOSキャパシタを備えたことを特徴とする
請求項1記載の半導体メモリのバーンイン感知回路。 - 【請求項3】前記バーンイン信号発生手段は、 しきい電圧が予め設定され、外部電圧感知手段の出力信
号の信号レベルが設定しきい電圧以上になったとき、該
外部電圧感知手段の出力信号の信号レベルを反転して出
力するロジックインバータと、 前記外部電圧感知手段の出力信号の信号レベルの反転出
力に応じてバーンイン信号がフィードバックされたと
き、外部電圧感知手段の出力信号を伝達する第1スイッ
チと、 該第1スイッチにより伝達された外部電圧感知手段の出
力信号が印加されて、ロジックインバータの設定しきい
電圧を低下させるしきい電圧低下用トランジスタと、を
備えて構成されたことを特徴とする請求項1又は請求項
2記載の半導体メモリのバーンイン感知回路。 - 【請求項4】前記ロジックインバータは、外部電圧の電
源と接地間にPMOSトランジスタ及びNMOSトラン
ジスタが順次接続され、これらのPMOSトランジスタ
及びNMOSトランジスタの各ゲート端子に外部電圧感
知手段の出力信号が印加されるように構成されたことを
特徴とする請求項3記載の半導体メモリのバーンイン感
知回路。 - 【請求項5】前記第1スイッチは、MOSトランジスタ
からなり、ゲート端子に印加されるバーンイン信号がバ
ーンインテストモードを示しているときはターンオフ
し、バーンイン信号が非バーンインテンストモードを示
しているときにターンオンして、しきい電圧低下用トラ
ンジスタをターンオンさせるように構成されたことを特
徴とする請求項3又は請求項4記載の半導体メモリのバ
ーンイン感知回路。 - 【請求項6】前記第1スイッチがターンオフしたときに
ターンオンして、しきい電圧低下用トランジスタのター
ンオンを禁止し、第1スイッチがターンオンしたときに
ターンオフして、しきい電圧低下用トランジスタのター
ンオンの禁止を解除する第2スイッチを備えたことを特
徴とする請求項3〜請求項5のいずれか1つに記載の半
導体メモリのバーンイン感知回路。 - 【請求項7】前記しきい電圧低下用トランジスタは、ド
レイン端子がロジックインバータの出力端子に接続さ
れ、ソース端子が接地され、ゲート端子が第1スイッチ
の出力端子に接続されて、第1スイッチがターンオンし
たときにターンオンしてロジックインバータの設定しき
い電圧を低下させるように構成されたことを特徴とする
請求項3〜請求項6のいずれか1つに記載の半導体メモ
リのバーンイン感知回路。 - 【請求項8】前記バーンイン信号発生手段は、直列接続
された2つのMOSトランジスタをしきい電圧低下用ト
ランジスタと並列に接続すると共に、外部制御信号を出
力するしきい電圧低下調整手段を備え、当該2つのMO
Sトランジスタを、夫々、第1スイッチ及び所定外部制
御信号により制御してロジックインバータの所定しきい
電圧を一層低下させるように構成されたことを特徴とす
る請求項3〜請求項7のいずれか1つに記載の半導体メ
モリのバーンイン感知回路。
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