JPH09231751A - 半導体記憶装置 - Google Patents
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Abstract
て記憶データに悪影響を及ぼすことなく消費電流を低減
する。 【解決手段】 データ保持モード時においては、メモリ
セルアレイの基板領域の電位は通常動作モード時と同じ
レベルに固定し、一方、周辺回路の基板領域へ印加され
るバイアス電圧は通常動作モード時よりもその絶対値を
大きくする。動作モード変更時において基板電位は変化
せず、応じてメモリセルのストレージノードの電位は変
化せず、記憶データは安定に保持される。一方、周辺回
路のMOSトランジスタのしきい値電圧の絶対値が大き
くなり、サブスレッショルド電流が低減される。
Description
関し、特に、データ保持モードを有する半導体記憶装置
の基板バイアス発生回路の構成に関する。
クセス・メモリ)は、たとえばノートブック型パーソナ
ルコンピュータなどのようなPDA(パーソナル・デジ
タル・アシスタンツ)およびPAGAR(携帯型電話
器)などの携帯型機器(携帯型情報端末)の用途に多く
用いられている。このような携帯型機器では、電池を電
源として動作させるため、低消費電力のデバイスが特に
要求される。低消費電力化に対しては種々の方法がある
が、消費電力は動作電源電圧の2乗に比例するため、動
作電源電圧を低下させる方法が最も効果が大きい。この
ような観点から、電源電圧が2Vという要求も出てきて
いる。電源電圧の減少に伴って、動作特性を維持するた
めに、MOSトランジスタ(絶縁ゲート型電界効果トラ
ンジスタ)のサイズもスケーリング則に沿ってスケール
ダウンされるが、しきい値電圧をこの電源電圧の減少に
伴って低下させるのは、以下に述べるようにサブスレッ
ショルド電流が増大するため通常困難である。
のゲート電圧とドレイン電流との関係を示す図である。
縦軸にドレイン電流Idsを示し、横軸にゲート電圧
(ソース電圧を基準とするゲート電圧)Vgsを示す。
MOSトランジスタのしきい値電圧は、ある量のドレイ
ン電流が流れるときのゲート電圧として規定される。た
とえば、10μmのゲート幅を有するMOSトランジス
タにおいて、1μAのドレイン電流が流れるときのゲー
ト電圧Vgsがしきい値電圧Vthとして規定される。
図33においては、ドレイン電流I0が流れるときのゲ
ート電圧Vgsがそれぞれしきい値電圧Vth1(曲線
I)およびしきい値電圧Vth2(曲線II)として規
定される。MOSトランジスタにおいては、そのゲート
電圧Vgsがしきい値電圧以下となると、ドレイン電流
Idsは指数関数的に低下するが(図33においては対
数目盛のため直線的に低下している)、そのゲート電圧
Vgsが0Vとなってもドレイン電流Idsは0Vには
ならない。
h1からVth2へ低下させると、このMOSトランジ
スタの特性曲線は、曲線Iから曲線IIへ移行する。こ
のとき、ゲート電圧Vgsが0Vのときに流れる電流
(サブスレッショルド電流)は、I1からI2へと増加
する。したがって、単純にしきい値電圧を低下させると
サブスレッショルド電流が増加し、消費電流が多くなる
という問題が生じる。pチャネルMOSトランジスタの
特性は、この図33のゲート電圧Vgsの符号を反転す
ることにより得られ、同様の問題が生じる。
た実験によると、nチャネルMOSトランジスタおよび
pチャネルMOSトランジスタ両者のしきい値電圧の絶
対値を約0.4Vまで小さくすると、待機時(チップ非
活性化時)に消費される電源電流が、電源電圧が2Vに
おいて500μA程度までに増大する。実際の使用時に
おいて、DRAMをデータ保持モードとしてのセルフリ
フレッシュモードに設定してDRAM内部においてリフ
レッシュを行ないながら、DRAMが待機状態に保持さ
れる。このようなデータ保持モード時においては、待機
電流(待機時に消費される電源電流)にさらに50μA
程度のリフレッシュ電流(リフレッシュ時に消費される
電流)が加えられる。一般に、携帯機器においては、デ
ータ保持モードにおいては、セルフリフレッシュ動作を
行なった際のリフレッシュ電流を考慮しての待機電流が
通常100μA程度以下とすることが要求されている。
このような、待機状態(スタンバイサイクル)における
サブスレッショルド電流の抑制を図る構成が、たとえば
特開平6−28847号公報に開示されている。
構成を概略的に示す図である。図34において、半導体
記憶装置PSRは、メモリアレイおよび周辺回路を含む
内部回路LCと、この内部回路LCが形成される基板領
域(ウェルおよび基板両者を含む)へバイアス電圧VB
BおよびVWBを供給するバイアス発生回路VBGと、
外部からのデータ保持モード指示信号ZRFおよび電源
電圧VCCに従ってデータ保持モードが指定されたこと
を検出するデータ保持モード検出回路DRDと、データ
保持モード検出回路DRDからの保持モード検出信号D
RMの活性化に従って、バイアス発生回路VBGが発生
するバイアス電圧VBBおよびVWBの絶対値を大きく
するバイアス制御回路VBCを含む。
るnチャネルMOSトランジスタと、N型基板領域に形
成されるpチャネルMOSトランジスタを含む。データ
保持モード検出回路DRDは、保持モード指示信号ZR
Fが所定期間Lレベルに保持されるかまたは電源電圧V
CCが所定の電圧レベル以下に設定されると、データ保
持モードが指定されたと判定する。バイアス発生回路V
BGは、負のバイアス電圧VBBをP型基板領域へ印加
し、正のバイアス電位VWBをN型基板領域へ印加す
る。次のこの図34に示す半導体装置の動作を図35に
示す波形図を参照して説明する。
ては、電源電圧VCCはたとえば5Vの電圧レベルに保
持されている。この状態においては、保持モード指示信
号ZRFは非活性状態のHレベルにあり、データ保持モ
ード検出回路DRDからの保持モード検出信号DRMは
Lレベルの非活性レベルにある。この状態においては、
バイアス発生回路VBGからの基板バイアス電圧VBB
は−3・Vthnの電圧レベルに保持され、また基板バ
イアス電圧VWBは、電源電圧VCCレベルに保持され
る。ここでVthnは、nチャネルMOSトランジスタ
のしきい値電圧を示す。
定されると電源電圧VCCが3Vのレベルに低下され
る。このデータ保持モードの検出は、保持モード指示信
号ZRFが所定期間Lレベルに設定されるかまたは電源
電圧VCCの電位レベルの低下をデータ保持モード検出
回路DRDが検出することにより行なわれる。このデー
タ保持モードに入ると、時刻T0において、データ保持
モード検出回路DRDからの保持モード検出信号DRM
がHレベルの活性状態とされ、応じてバイアス制御回路
VBCからのバイアス制御信号VCLが活性状態とされ
る。バイアス発生回路VBGは、このバイアス制御信号
VCLに従って、バイアス電圧VBBを−4・Vthn
の電位レベルに低下させ、一方、バイアス電圧VWBを
VCC+2・|Vthp|の電圧レベルに上昇させる。
ここで、Vthpは、pチャネルMOSトランジスタの
しきい値電圧を示す。
ぞれ、nチャネルMOSトランジスタおよびpチャネル
MOSトランジスタのバックゲート電位となる。MOS
トランジスタにおいて、バックゲートの電位の絶対値が
大きくなると、MOSトランジスタのしきい値電圧の絶
対値が大きくなる。このバイアス電圧VBBおよびVW
Bの絶対値を大きくし、応じてpチャネルMOSトラン
ジスタおよびnチャネルMOSトランジスタのそれぞれ
のしきい値電圧の絶対値を大きくすることにより、これ
らのMOSトランジスタのサブスレッショルド電流を低
減する。
ノーマルモードへ復帰すると、電源電圧VCCが再び5
Vの電圧レベルに復帰し、データ保持モード検出信号D
RMが非活性状態のLレベルとされる。応じてバイアス
電圧VBBが再び−3・Vthnの電圧レベルに上昇
し、一方バイアス電圧VWBが、電源電圧VCCの電圧
レベルに復帰する。
VBBおよびVWBの絶対値を小さくすることにより、
MOSトランジスタのしきい値電圧の絶対値を小さく
し、応じて通常動作モード時における半導体記憶装置の
必要とされる動作特性を実現する。
開平6−28847号公報においては、データ保持モー
ド時において、バイアス電圧の絶対値を大きくして、応
じてMOSトランジスタのしきい値電圧の絶対値を大き
くすることにより、サブスレッショルド電流の低減を図
っている。この先行技術文献は、動作温度が上昇した場
合のサブスレッショルド電流の増加を問題にしており、
たとえば2.0Vのような低電源電圧で動作する半導体
記憶装置における高速動作性を確保するためのMOSト
ランジスタのしきい値電圧を小さくすることについては
考慮していない。しかも、この図34に示す構成におい
ては、データ保持モード時においては、内部回路LCが
形成される基板領域全体に印加されるバイアス電圧VB
BおよびVWBが変化しているため、ダイナミック型半
導体記憶装置特有の問題が生じる。
面構造を示す図である。図36において、周辺回路部お
よびメモリアレイ部は、P型半導体基板900上に形成
される。周辺回路部は、この半導体基板900表面に形
成されるN型ウェル901およびP型ウェル906に形
成され、メモリアレイ部は、P型半導体基板900表面
にこのPウェル906と離れて形成されるPウェル92
0上に形成される。この構成は、通常ツィンウェル構造
と呼ばれる。
(N+領域)902を介してバイアス電圧VWBを受け
る。このNウェル901表面に、互いに間をおいて高濃
度P型不純物領域(P+領域)903および904が形
成され、かつP+領域903および904の間のチャネ
ル領域上にゲート絶縁膜(図示せず)を介してゲート電
極905が形成される。このP+不純物領域903およ
び904およびゲート電極905によりpチャネルMO
Sトランジスタが形成される。Pウェル906は特に設
けられなくてもよく、P型半導体基板900と電気的に
接続される。
よび909が間をおいて形成され、かつN+領域908
および909の間のチャネル領域上に図示しないゲート
絶縁膜を介してゲート電極910が形成される。N+領
域908、909およびゲート電極層910により、n
チャネルMOSトランジスタが形成される。図36にお
いて、P+領域903は電源電圧VCCを受け、N+領
域908が接地電圧VSSを受ける。P+領域904お
よびN+領域909が相互接続され、また、ゲート電極
905および910が相互接続される。これにより、入
力信号INを反転して出力信号OUTを生成するCMO
Sインバータが実現される。
たはP型半導体層)920は、P+領域921を介して
バイアス電圧VBBを受ける。このPウェル920表面
に、N+領域922および923が間をおいて形成さ
れ、このN+領域922および923間のチャネル領域
上に図示しないゲート絶縁膜を介してゲート電極層92
6が形成される。N+領域923には、導電層924が
電気的に接続され、この導電層924上に、キャパシタ
絶縁膜(図示せず)を介して導電層925が形成され
る。N+領域922はビット線BLに接続され、ゲート
電極層926はワード線WLに接続され、導電層925
は、一定のセルプレート電圧VCPを受ける。このメモ
リアレイ部においてN+領域922および923および
ゲート電極926によりメモリセルのアクセストランジ
スタが形成され、N+領域923および導電層924お
よび925により、データ格納用のキャパシタが形成さ
れる。
部の電気的等価回路を示す図である。図37において、
メモリセルは、ワード線WLに接続されるゲートと、ビ
ット線BLに接続される一方導通ノードと、ストレージ
ノードSNに接続される他方導通ノードを有するnチャ
ネルMOSトランジスタMQと、ストレージノードSN
とセルプレート電圧VCP印加ノードとの間に接続され
るキャパシタCgと、ストレージノードSNとバイアス
電位VBB印加ノードとの間に接続されるキャパシタC
jを含む。MOSトランジスタMQは、図36のN+領
域922および923ならびにゲート電極926の構成
に対応する。キャパシタCgは、導電層924および9
25で構成されるキャパシタに対応する。キャパシタC
jは、N+領域923とPウェル920の間に形成され
る接合容量に対応する。この基板バイアス電圧VBBは
また周辺回路のMOSトランジスタPHのバックゲート
へも印加される。この周辺回路のトランジスタPHは、
図36において、N+領域908、909およびゲート
電極910で構成されるトランジスタに対応する。ダイ
ナミック型半導体記憶装置においては、ストレージノー
ドSNに電荷の形態で、情報が格納される。
型半導体記憶装置においては、周期的に記憶データのリ
フレッシュが行なわれる。すなわち、ワード線WLが選
択状態とされ、MOSトランジスタMQを介してビット
線BLへストレージノードSNに格納された電荷を読出
し、図示しないセンスアンプにより増幅し、再び増幅し
たビット線電位をストレージノードSNへ書込む。デー
タ保持モードにおいて、基板バイアス電圧VBBの絶対
値が大きくされると、MOSトランジスタMQのしきい
値電圧Vthnが大きくなる。この場合、ストレージノ
ードSNにHレベルのデータが格納されている場合、M
OSトランジスタMQのしきい値電圧損失の影響によ
り、ビット線BL上に読出される読出電圧が小さくな
り、センスアンプの動作マージン(正確にセンス動作を
行なうことのできる電圧差)が小さくなる。したがって
この状態においては、正確に記憶データのリフレッシュ
を行なうことができなくなる問題が生じる。
て、ノーマルモードからデータ保持モードへ移行すると
き、基板バイアス電圧VBBの絶対値が大きくされる
と、すなわち基板の電位レベルが低下すると、キャパシ
タCjの容量結合によりストレージノードSNの電位が
低下する(MOSトランジスタNQはオフ状態にあり、
ストレージノードSNはフローティング状態にある)。
したがって、ストレージノードSNにHレベルのデータ
が格納されている場合、その正電荷量が小さくなりHレ
ベルデータの電位レベルが低下し、応じて、図38
(B)に示すリフレッシュ動作時におけるビット線BL
の読出電圧が小さくなり、同様、センスマージン(読出
動作マージン)が小さくなる。
保持モードからノーマルモードへ復帰するとき、基板バ
イアス電圧VBBの絶対値が小さくされる。すなわち、
基板バイアス電圧VBBは正の方向へ変化する。このと
き、キャパシタCjの容量結合により、ストレージノー
ドSNの電位が上昇する。ストレージノードSNにLレ
ベルデータが格納されている場合には、Lレベルデータ
の電位が上昇し、ノーマルモード時におけるこのメモリ
セルの記憶データの読出電圧が小さくなり(図38
(B)参照)、Lレベルデータのセンスマージンが小さ
くなり、ノーマルモード時において正確にデータを読出
すことができなくなるという問題が生じる。読出電圧
は、図38(B)に示すように、ビット線BLは、通常
中間電位(セルプレート電圧VCPと同じ電圧レベル)
にプリチャージされており、Hレベルデータを読出す際
のビット線電圧は、この中間電圧よりも高くなり、Lレ
ベルデータ読出時のL読出電圧は、この中間電圧レベル
とビット線BL上に現れる電圧の差である。Hレベルデ
ータの電位が低くなれば、H読出電圧が小さくなり、ま
たLレベルデータの電位が上昇すれば、L読出電圧は小
さくなる。特に、電源電圧VCCが2.0Vと小さくさ
れると、この読出電圧の変動は大きな影響を及ぼす。す
なわち、読出電圧ΔVは、次式で表わされるため、正常
な場合での読出電圧ΔVの値も小さくなるためである。
CgおよびCjの並列体)の容量値を示し、CBはビッ
ト線容量を示す。符号±は、H読出電圧およびL読出電
圧を示す。
の半導体記憶装置においても、記憶データに影響を及ぼ
すことなく消費電流を低減することである。
時における消費電流をメモリセル記憶データに悪影響を
及ぼすことなく低減することのできるダイナミック型半
導体記憶装置を提供することである。
複数のメモリセルが配置されるメモリセルアレイと、こ
のメモリセルアレイが形成される基板領域へ一定のバイ
アス電位を供給するアレイバイアス手段と、メモリセル
アレイを選択状態へ駆動するための周辺回路と、この周
辺回路が形成される基板領域へバイアス電位を供給する
ための周辺バイアス手段とを含む。この周辺バイアス手
段は、データ保持モード指示信号の活性化時、周辺バイ
アス手段の供給するバイアス電圧の絶対値をデータ保持
モード指示信号の非活性化時のそれよりも大きくするた
めのバイアス制御手段を含む。
イアス手段が、電源電圧よりも絶対値の大きい電圧を発
生するバイアス発生手段と、データ保持モード指示信号
の活性化時、このバイアス発生手段の発生する電圧を選
択しかつデータ保持モード指示信号の非活性化時電源電
圧を選択し、この選択した電圧を周辺回路が形成される
基板領域へ供給するバイアス制御手段としての選択手段
を含む。
路が、第1導電型の半導体層表面に形成される第1のウ
ェル表面に形成される第2のウェルに形成されるトラン
ジスタ素子を含む。第1のウェルは、第2導電型を有し
かつ電源電圧にバイアスされる。第2のウェルは第1導
電型を有しかつ周辺バイアス手段からのバイアス電圧を
受ける。
路が第1導電型の第1の絶縁ゲート型電界効果トランジ
スタと第2導電型の第2の絶縁ゲート型電界効果トラン
ジスタとを含み、周辺バイアス手段が、第1の絶縁ゲー
ト型電界効果トランジスタが形成される基板領域へ印加
される第1のバイアス電圧を生成する手段と、第2の絶
縁ゲート型電界効果トランジスタが形成される基板領域
へ印加される第2のバイアス電圧を生成する手段とを含
む。バイアス制御手段は、データ保持モード指示信号の
活性化に応答して第1および第2のバイアス電圧の絶対
値を大きくする手段を含む。
4の装置において、第1の絶縁ゲート型電界効果トラン
ジスタは、第1導電型の半導体層の表面に形成されかつ
第1のバイアス電圧が供給される第2導電型の第1のウ
ェル内に形成される。第2の絶縁ゲート型電界効果トラ
ンジスタは、半導体層表面に第1のウェルと離れて形成
される第2のウェルの表面に形成される第3のウェル内
に形成される。第2のウェルは第2導電型を有しかつ第
1の電源電圧が供給される。第3のウェルは、第1導電
型を有しかつ第2のバイアス電圧が供給される。第1の
バイアス電圧は絶対値が第1の電源電圧以上であり、第
2のバイアス電圧は絶対値が第2の電源電圧以上であ
る。
1の装置の周辺バイアス手段が、周期的にクロック信号
を生成するクロック発生手段と、このクロック信号に応
答してチャージポンプ動作を行なって基準電圧を発生す
る基準電圧発生手段と、クロック信号に応答して比較制
御信号を生成する制御信号発生手段と、この比較制御信
号に応答して活性化され、基準電圧と出力ノードの電圧
とを比較し、その比較結果を示す信号を出力する比較手
段と、この比較手段の比較結果が、基準電圧の絶対値が
出力ノードの電圧の絶対値よりも大きいことを示すとき
活性化され、周期的に繰返し信号を発生する繰返し信号
発生手段と、この繰返し信号発生手段からの繰返し信号
に従ってチャージポンプ動作を行なって出力ノードへバ
イアス電圧を出力するバイアス発生手段とを含む。
6の装置において、クロック信号に応答してチャージポ
ンプ動作を行なって出力ノードへ電荷を供給する、バイ
アス発生手段の電荷供給量よりも小さな電荷供給力を有
する第1のバイアス保持手段と、メモリセルの選択動作
開始指示信号に応答してチャージポンプ動作を行なって
出力ノードへ電荷を供給する、第1のバイアス保持手段
の電荷供給力よりも大きな電荷供給力を有する第2のバ
イアス保持手段をさらに備える。
6の装置の制御信号発生手段が、クロック信号に応答し
て、互いに異なる期間に活性状態とされる第1および第
2の制御信号を発生する手段を含み、比較手段が、第1
の制御信号の活性化に応答して第1および第2のノード
を所定電位にプリチャージするプリチャージ手段と、基
準電位と出力ノードの電位とを比較し、両者の差に応じ
た電流を第1および第2のノードへ供給する比較段と、
第2の制御信号の活性化に応答して活性化され、第1お
よび第2のノードの電位を差動的に増幅して比較結果を
示す信号を出力する差動増幅段を含む。
8の比較段が、電源ノードと第1のノードとの間に結合
されかつ基準電位をゲートに受ける第1の絶縁ゲート型
電界効果トランジスタと、第1のノードの電位を受ける
ように結合されかつこの第1のノードの電位に応答して
電源ノードと第1のノードとの間の第1の絶縁ゲート型
電界効果トランジスタを介しての電流経路を遮断するた
めの第1の遮断手段と、電源ノードと第2のノードとの
間に結合されかつ出力ノード上の電位をゲートに受ける
第2の絶縁ゲート型電界効果トランジスタと、第2のノ
ードの電位を受けるように結合され、この第2のノード
上の電位に応答して電源ノードと第2のノードとの間の
第2の絶縁ゲート型電界効果トランジスタを介しての電
流経路を遮断する第2の遮断手段とを含む。
項2の装置において、電源電圧が、一方動作電源電圧と
しての第1の電源電圧と他方動作電源電圧としての第2
の電源電圧とを含み、選択手段が、データ保持モード指
示信号をバイアス電位と第1の電源電圧のレベルの信号
に変換しかつ互いに相補な第1および第2の選択信号を
生成するレベル変換手段と、このレベル変換手段からの
第1の選択信号の活性化に応答して導通し、バイアス電
位を出力ノードへ伝達する第1の絶縁ゲート型電界効果
トランジスタと、レベル変換手段からの第2の選択信号
の活性化に応答して導通し、第2の電源電圧を出力ノー
ドへ伝達する第2の絶縁ゲート型電界効果トランジスタ
を含む。この第2の絶縁ゲート型電界効果トランジスタ
のバックゲート電極は、バイアス電位発生手段からのバ
イアス電位を受けるように結合される。この出力ノード
から周辺回路が形成される基板領域へのバイアス電圧が
供給される。
項4の装置において、第1のバイアス電圧が2.0Vの
正の電源電圧以上の電圧レベルを有し、かつ第2のバイ
アス電圧が接地電圧以下の電圧レベルを有する。
イアス電位をノーマルモード時およびデータ保持モード
時いずれにおいても供給し、周辺回路が形成される基板
領域へはデータ保持モード指示信号が活性状態とされる
データ保持モード時において、データ保持モード指示信
号が非活性状態とされるノーマルモード時のバイアス電
圧の絶対値よりも大きな絶対値のバイアス電圧が供給さ
れる。これにより、この周辺回路に形成されるトランジ
スタ素子のバックゲート効果により、トランジスタ素子
のしきい値電圧の絶対値が大きくなり、サブスレッショ
ルド電流を抑制する。一方、メモリセルアレイ領域のバ
イアス電位は一定であるため、ノーマルモード時からデ
ータ保持モード時への移行時およびデータ保持モード時
からノーマルモード時への移行時におけるメモリセルキ
ャパシタのストレージノードの電位の変化が抑制され
る。
半導体記憶装置の基本的動作を説明するためのタイミン
グ図である。以下の説明においては、DRAMが半導体
記憶装置の一例として示されるが、本発明はデータ保持
モードを有する任意の半導体記憶装置に対し適用可能で
ある。
ドレスストローブ信号/RASがHレベルの状態で、コ
ラムアドレスストローブ信号/CASがLレベルに立下
がり、次いで約10ns(ナノ秒)の後の時刻t1にお
いて、ロウアドレスストローブ信号/RASが立下が
り、/CASビフォー/RAS(CBR)リフレッシュ
モードが設定される。このCBRリフレッシュモードが
設定されると、ロウアドレスストローブ信号/RASの
立下がりに応答して、内部で、メモリセルのリフレッシ
ュ動作が実行される(CBRリフレッシュ)。
びコラムアドレスストローブ信号/CASがともに10
0μs(マイクロ秒)の間Lレベルに保持されると、時
刻t2において、セルフリフレッシュ活性化信号(SE
LF)が活性状態とされ、この半導体記憶装置はデータ
保持モードとしてのセルフリフレッシュモードに入る。
この時刻t2以前においては、周辺回路のpチャネルM
OS(PMOS)トランジスタの基板電位は、一方の動
作電源電圧である電源電圧VCCレベルに保持され、ま
た周辺回路のnチャネルMOS(NMOS)トランジス
タの基板電位は、他方電源電位である接地電位0V(G
ND)レベルに保持されている。メモリセルが形成され
るアレイ基板領域の電位VBBは、所定の負電位レベル
に保持される。
性化信号(SELF)が活性化されると、周辺回路のP
MOSトランジスタおよびNMOSトランジスタの基板
電位が変更される。この時刻t2から数十nsないし数
百ns後の時刻t3において、PMOSトランジスタの
基板電位が電源電位VCCからそれより高い電位VPB
に変化して安定化され、また周辺NMOSトランジスタ
の基板電位が接地電位0Vから負の電位VNBへの変化
が完了して安定化する。これにより、周辺回路のPMO
SトランジスタおよびNMOSトランジスタの基板電位
の絶対値が大きくなり、これらのしきい値電圧の絶対値
が大きくなる。これにより、周辺回路におけるサブスレ
ッショルド電流が抑制され、低電力動作が可能になる。
メモリセルが形成されるアレイ基板電位は、このセルフ
リフレッシュモードにおいても、一定のバイアス電圧V
BBに保持される。したがってメモリセルのストレージ
ノードの電位は変化せず、記憶電荷に応じた電位を安定
に保持する。
所定期間ごとにリフレッシュが実行される。
ブ信号/RASが立上がると、数十nsないし百数十n
s後の時刻t6において、セルフリフレッシュ活性化信
号(SELF)が非活性状態とされ、この半導体記憶装
置が、セルフリフレッシュモードからノーマルモードへ
移行する。この時刻t4から時刻t5の時間が設けられ
ているのは、時刻t4において、ロウアドレスストロー
ブ信号/RASがHレベルへ立上がったとき、内部でリ
フレッシュ動作が行なわれている可能性があり、このリ
フレッシュ動作を確実に完了させる必要があるためであ
り、時刻t4と時刻t5の間の時間は、最大、リフレッ
シュの1動作サイクル(百数十ns)に設定される。
ュ活性化信号(SELF)が非活性状態とされると、周
辺回路の基板電位が切換えられ、周辺P(pチャネル)
MOSトランジスタの基板電位が低下し始め、周辺N
(nチャネル)MOSトランジスタの基板電位が上昇し
始める。
した時刻t7において、周辺PMOSトランジスタの基
板電位が電位VPBから電源電位VCCに変化して安定
化され、一方、周辺NMOSトランジスタの基板電位
が、電位VNBから接地電位0Vへの変化が完了する。
これにより、周辺回路のトランジスタのしきい値電圧の
絶対値が小さくされ、高速動作が可能になる。メモリセ
ルアレイ基板の電位は、変化せず一定のバイアス電圧V
BBを保持している。
AMの電源電圧は3.3Vであり、このようなDRAM
で使用されるNMOSトランジスタおよびPMOSトラ
ンジスタのそれぞれのしきい値電圧VTNおよびVTP
の大きさは、VTN=|VTP|=0.7V程度であ
る。一方、携帯機器などの低電力化が要求される装置に
おいては、2.0V程度の電源電圧が要求される。電源
電圧2.0Vと仮定したとき、DRAMの動作速度の確
保およびしきい値電圧の製造パラメータの変動に起因す
るばらつきに対する動作安定度の確保の観点から、しき
い値電圧の絶対値は、電源電圧の低下に比例して、0.
7・2.0/3.3=0.42V程度まで小さくするの
が望ましい。たとえば、16MDRAMを使って実験し
たところ、VTN=|VTP|=0.7VのMOSトラ
ンジスタを使用する場合、電源電圧が3.3Vから2.
0Vに低下した場合、動作速度が約1.5倍遅くなるの
が見られた。電源電圧に対するしきい値電圧の影響が大
きく、MOSトランジスタの充放電開始時点は、信号振
幅が小さくされても、信号の変化の開始タイミングが相
対的に遅くなるためである。また、MOSトランジスタ
が飽和領域で動作する場合、ドレイン電流が、ゲート電
圧としきい値電圧の絶対値の差の2乗に比例するため、
応じて充放電電流が小さくなり、信号を高速で変化させ
ることができなくなるためである。
ば、しきい値電圧の絶対値が0.7VのMOSトランジ
スタを用いたDRAMにおいては、電源電圧が3.3V
において、待機時(チップ非活性化時)の電源電流が1
0μA程度であるが、一方しきい値電圧の絶対値を0.
4Vまで小さくした場合、電源電圧が2Vにおいても、
待機時の電源電流が500μA程度まで増大する。実際
の使用時には、DRAMをデータ保持モードであるセル
フリフレッシュモードに設定し、内部で周期的にメモリ
セルデータのリフレッシュを行ないながら、このDRA
Mのチップは待機状態に保持される。したがってリフレ
ッシュが行なわれる場合、待機時の電源電流にさらにリ
フレッシュ動作時に消費される約50μA程度のリフレ
ッシュ電流が加えられる。一般に、携帯機器において
は、データ保持モード時において、セルフリフレッシュ
動作を行なった場合での待機電流は、通常100μA程
度以下が仕様として要求される。
ード(セルフリフレッシュ活性状態以外の動作時)にお
いて、周辺回路のMOSトランジスタの基板バイアスを
浅くし、これらの周辺MOSトランジスタのしきい値電
圧の絶対値を約0.4V程度とし、DRAMがデータ保
持モードとしてのセルフリフレッシュモードに入ったと
きに、その基板電位の絶対値を大きくして、周辺MOS
トランジスタのしきい値電圧の絶対値を約0.7Vと大
きくする。DRAMは、通常動作時(データの外部読出
しおよび書込みが行なわれるアクセス動作時)は、論理
ゲート1段当たりの遅延時間が、500ps(ピコ秒)
〜1ns程度とする高速動作が要求される(高速アクセ
スを実現するため)。この場合、周辺回路のMOSトラ
ンジスタのしきい値電圧の絶対値を小さくして、高速動
作という要求を満たす。一方、外部アクセスが行なわれ
ず、データ保持動作のみが行なわれるセルフリフレッシ
ュモード時においては、内部でのリフレッシュ周期は、
約百数十μsと、通常動作時のサイクルタイム(1回の
アクセスに要求される時間)より千倍程度長いため、周
辺回路のMOSトランジスタのしきい値電圧の絶対値を
大きくし、その回路の遅延時間が1.5倍程度大きくさ
れたとしても、何ら問題は生じず、内部で確実にメモリ
セルデータのリフレッシュが実行される。このリフレッ
シュ電流の大部分は、ビット線充放電のために消費され
る電流であるが、50μA+10μA<100μAであ
り、十分データ保持モード時の電源電流の要求を満足す
ることができる。
行なわれ、その電源電流値が50〜100mA程度流れ
るが、周辺MOSトランジスタのしきい値電圧の絶対値
を小さくしても、その電源電流の増加は数mA程度であ
り、このしきい値電圧の絶対値の低下に伴う電源電流の
増加は、動作時の電源電流に対する及ぼす影響は極めて
小さい。
ンジスタの基板電位変化(安定化)に時間を要するのは
以下の理由による。周辺回路の基板領域(周辺回路のM
OSトランジスタが形成される領域(ウェルまたは半導
体層))は、MOSトランジスタのバックゲート電極と
されており、したがって基板領域には比較的大きな寄生
容量が存在する(PN接合容量)。このため、基板電位
変更に数十nsないし数百nsの時間が要するが、一般
的に、通常動作モードからセルフリフレッシュモードへ
の移行時またはこの逆にセルフリフレッシュモードから
通常動作モードへ移行する期間が長くなっても、実使用
上何ら問題は生じず、このバックゲート電圧(基板電
位)の変更に要する時間は問題とならない。通常動作モ
ードからセルフリフレッシュモード移行時においては、
基板電位が安定化してからリフレッシュ動作を行なうよ
うに構成すればよく、またセルフリフレッシュモードか
らノーマルモード移行時においては、同様基板電位が安
定化してからアクセスを行なうように仕様で定めておけ
ばよいためである。
持モードであるセルフリフレッシュモード時において、
周辺回路NOSトランジスタのバックゲート電圧の絶対
値を大きくし、そのしきい値電圧の絶対値を大きくし、
一方、通常動作モード時においては、この周辺回路のM
OSトランジスタのバックゲート電圧(基板電位)の絶
対値を小さくしてそのしきい値電圧を小さくすることに
より、電源電圧3.3VのDRAMと同程度の動作速度
で、かつより少ない待機時の消費電力を実現することが
できる。一方、メモリセルアレイの基板電位は、固定さ
れているため、メモリセルのストレージノードの電位の
変化はなく、読出電圧の損失が生じず、正確にリフレッ
シュ動作を行ない、データを保持することができる。
係]図2は、NMOSトランジスタのしきい値電圧Vt
hのバックゲートとソース間の電位差VBSに対する変
化を概略的に示す図である。NMOSトランジスタのし
きい値電圧Vthは次式(1)で与えられる。
基準とするバックゲート電位、Kは基板効果定数、φF
は基板表面ポテンシャル、VTH0は、VBS=0Vの
ときのしきい値電圧である。この図2に示すグラフから
明らかなように、NMOSトランジスタにおいて、バッ
クゲート電圧VBSが負の方向に大きくなるとしきい値
電圧Vthが大きくなる。今、たとえばNMOSトラン
ジスタのゲート領域(チャネル領域)へのイオン注入量
の制御等により、VBS=0Vのときのしきい値電圧V
TH0が0.7Vと0.38Vの2種類のMOSトラン
ジスタを形成し、しきい値電圧VTH0が0.7VのN
MOSトランジスタのバックゲート電圧VBSを0Vと
し、しきい値電圧VTH0=0.38VのNMOSトラ
ンジスタのバックゲートへは、0Vまたは−1.4Vの
電圧を与えた場合を想定する。しきい値電圧VTH0が
0.7VのNMOSトランジスタのしきい値電圧Vth
は、そのバックゲート電圧VBSが0Vであり、常に
0.7Vに固定される。一方、しきい値電圧VTH0=
0.38VのNMOSトランジスタのしきい値電圧Vt
hは、バックゲート電圧VBSが0Vのときには、0.
38Vとなり、一方バックゲート電圧が−1.4Vの場
合には、約0.7Vのしきい値電圧となる。
る周辺回路のNMOSトランジスタのバックゲート電圧
VBSは、通常動作時において、VBS=0V、待機時
(データ保持モード時:セルフリフレッシュモード時)
においては、VBS=−1.4Vとすることにより、通
常動作時における高速動作および待機時における低電力
動作をともに実現することができる。
は、主に周辺回路である。このNMOSトランジスタの
バックゲート電圧としきい値電圧の関係は、また、PM
OSトランジスタについても成立する。PMOSトラン
ジスタの場合には、バックゲート電圧が正の方向に大き
くなると、そのしきい値電圧が小さくなる(より負の値
をとる)。したがって、周辺回路の構成要素であるPM
OSトランジスタおよびNMOSのバックゲート電圧す
なわち基板バイアス電圧を通常動作時よりもデータ保持
モード時にその絶対値を大きくすることにより、通常動
作時における高速動作およびデータ保持モード時におけ
る低消費電力を実現することができる。
のごとく、データ保持のためには、セルフリフレッシュ
モードが用いられる。以下に述べるように、情報保持動
作のみが行なわれる際の電力消費をできるだけ小さくす
る方法として、セルフリフレッシュモードを用いるのが
有効である。セルフリフレッシュモードは、CBR条件
により設定される。ロウアドレスストローブ信号は、D
RAMのメモリセル選択動作を指定し、かつこのDRA
Mの内部が選択状態にある期間を決定する。コラムアド
レスストローブ信号/CASは、DRAMの列アドレス
信号の取込タイミングおよび、列選択動作を制御するタ
イミングを与え、さらに、通常動作モード時(ノーマル
モード時)、外部データの書込および読出タイミングを
決定する信号として用いられる。
フレッシュアドレス(リフレッシュされるべき行を指定
するアドレス)が内蔵のアドレスカウンタから発生さ
れ、かつさらにリフレッシュタイミング(メモリセルデ
ータのリフレッシュを行なうタイミング)も内蔵のタイ
マにより生成される。したがって、外部のたとえばDR
AMコントローラから周期的にリフレッシュタイミング
を規定するためのパルス信号を与える必要がない。この
ため、DRAMコントローラなどの外部リフレッシュ制
御回路の電力消費が不要とされ、システム全体として消
費電力を節約することができる。CBRリフレッシュモ
ード時においては、内蔵のタイマからのリフレッシュ要
求信号に応答してリフレッシュが実行される。ロウアド
レスストローブ信号/RASがLレベルに設定されてい
る限り、一定の周期(たとえば125μs)でリフレッ
シュ動作が繰返される。
RAMの全体の構成を概略的に示す図である。図3にお
いて、DRAMは、行および列のマトリクス状に配列さ
れるダイナミック型メモリセルを有するメモリセルアレ
イ100と、内部行アドレス信号RAをデコードしてメ
モリセルアレイ100の対応の行を選択するロウデコー
ダ102と、メモリセルアレイ100の選択された行に
接続されるメモリセルのデータを検知しかつ増幅するセ
ンスアンプ群104と、与えられる内部列アドレス信号
CAをデコードしてメモリセルアレイ100の対応の列
を選択する列選択信号を出力するコラムデコーダ106
と、コラムデコーダ106からの列選択信号に応答して
メモリセルアレイ100の選択された列を内部データ線
110へ接続するIOゲート108を含む。
の各列に対応して設けられたセンスアンプを含む。メモ
リセルアレイ100の各列は、通常、1対のビット線に
より構成され、各センスアンプが対応のビット対の電位
を差動的に増幅する。
信号Aとアドレスカウンタ120からのリフレッシュア
ドレスREFAの一方を通過させるマルチプレクサ11
2と、マルチプレクサ112からの信号を受けて内部行
アドレス信号RAを発生する行アドレスバッファ114
と、外部からのアドレス信号Aを受けて内部列アドレス
信号CAを生成する列アドレスバッファ116と、外部
からのロウアドレスストローブ信号/RASとコラムア
ドレスストローブ信号/CASを受けてリフレッシュモ
ード指示時にはリフレッシュに必要な各種制御信号を発
生するリフレッシュ制御回路118と、ロウアドレスス
トローブ信号/RASとリフレッシュ制御回路118か
らの制御信号とに応答して信号RASに関連する回路を
制御する信号を発生するRAS制御信号発生回路122
と、コラムアドレスストローブ信号/CASとRAS制
御信号発生回路122およびリフレッシュ制御回路11
8からの制御信号とに応答して信号CASに関連する回
路を制御する信号を発生するCAS制御信号発生回路1
24を含む。
信号はロウデコーダ102および行アドレスバッファ1
114へ与えられ、両者の動作タイミングを決定すると
ともに、またその経路は図には示していないがセンスア
ンプ群104の動作タイミングをも決定する。信号RA
Sに関連する回路は、行選択に関連する回路(行アドレ
スバッファ114およびロウデコーダ102)およびセ
ンス動作に関連する回路(センスアンプ群104)を含
む。
制御信号は、コラムデコーダ106および列アドレスバ
ッファ116のそれぞれの動作タイミングを決定し、ま
た装置外部とのデータの書込および読出動作のタイミン
グをも決定する。CAS制御信号発生回路124は、通
常動作時、RAS制御信号発生回路122が内部RAS
信号を発生しており、このDRAMが活性状態にありか
つ行選択動作を実行しているときに活性状態とされる。
路118からのリフレッシュ指示に応答して起動され、
所定時間ごとにリフレッシュ要求信号を発生するタイマ
126と、リフレッシュ制御回路118の制御の下にカ
ウント動作を実行するアドレスカウンタ120と、CA
S制御信号発生回路124からの制御信号と外部からの
ライトイネーブル信号/WEとに応答してデータ書込タ
イミングを決定する内部書込信号を発生する書込制御回
路128と、書込制御回路128からの内部書込信号に
応答して、外部から与えられた書込データDから内部書
込データを生成してメモリセルアレイ100の選択され
たメモリセルへ伝達する入力回路130と、CAS制御
信号発生回路124からの制御信号に応答して、メモリ
セルアレイ100の選択されたメモリセルのデータから
外部読出データQを生成する出力回路130を含む。書
込制御回路128は、コラムアドレスストローブ信号/
CASとライトイネーブル信号/WEの遅いほうの立上
がりタイミングに従って内部書込信号を生成する。出力
回路132は、コラムアドレスストローブ信号/CAS
の立下がりに応答して活性化される。
40は、行アドレスバッファ114と列アドレスバッフ
ァ116とを備えており、それぞれのアドレス取込タイ
ミングがRAS制御信号発生回路122およびCAS制
御信号発生回路124からの制御信号により決定され
る。このとき、外部アドレス信号Aは行アドレス信号と
列アドレス信号とがマルチプレクスして与えられてもよ
く、また、ノンマルチプレクス方式で与えられてもよ
い。また、入力回路130と出力回路132は、それぞ
れ別々のピン端子を介してデータの入出力を行なっても
よく、また、同一のピン端子を介してデータの入出力を
行なってもよい。
アス電位VBBを生成してメモリセルアレイ100が形
成される基板領域へ印加するアレイバイアス回路150
と、周辺回路が形成される基板領域へバイアス電位VP
BSおよびVNBSを印加する周辺バイアス回路160
を含む。この周辺バイアス回路160は、セルフリフレ
ッシュ活性化信号SELFの活性化時には、バイアス電
位VPBSおよびVNBSの絶対値を通常動作モード時
のそれよりも大きくする。次に、この図3に示すDRA
Mの動作について簡単に説明する。
は、周辺バイアス回路160は、電源電圧VCCおよび
接地電圧VSSレベルのバイアス電圧VPBSおよびV
NBSを生成して周辺回路へ与える。この周辺回路とし
ては、後に説明するが、ビット線イコライズ/プリチャ
ージ回路、センスアンプ、ロウデコーダ、コラムデコー
ダなどの回路を含む。アレイバイアス回路150は、常
時一定のバイアス電位(負)を形成してメモリセルアレ
イ100の基板領域へ印加する。マルチプレクサ112
は、外部アドレス信号Aを行アドレスバッファ114へ
与える。ロウアドレスストローブ信号/RASがLレベ
ルに立下がると、DRAMが活性化されてメモリセルサ
イクルが始まる。RAS制御信号発生回路122は、こ
の信号/RASの立下がりに応答して内部制御信号を発
生し、行アドレスバッファ114へ与える。行アドレス
バッファ114は、この与えられた制御信号に応答して
マルチプレクサ112を介して与えられたアドレス信号
Aから内部行アドレス信号RAを生成してロウデコーダ
102へ与える。ロウデコーダ102は、このRAS制
御信号発生回路122からの制御信号に応答して内部行
アドレス信号RAをデコードしてメモリセルアレイ10
0の対応の行を選択する。次いで、センスアンプ群10
4がRAS制御信号発生回路122からの図示しない制
御信号により活性化され、この選択された行に接続され
るメモリセルのデータを増幅しかつラッチする。
Lレベルに立下がると、CAS制御信号発生回路124
からの制御の下に列アドレスバッファ116が外部アド
レス信号Aを取込み内部列アドレス信号CAを発生す
る。このコラムアドレスストローブ信号/CASの立下
がりは、行アドレスと列アドレス信号とがマルチプレク
スして与えられる場合には、信号/RASが立下がって
から所定時間(RAS−CAS遅延時間)経過した後に
行なわれる。行アドレス信号と列アドレス信号が同時に
与えられる場合には、このコラムアドレスストローブ信
号/CASは、ロウアドレスストローブ信号/RASと
ほぼ同じタイミングでLレベルに立下がる。コラムデコ
ーダ106が、次いでCAS制御信号発生回路の制御の
下に活性化されて、内部列アドレス信号CAをデコード
し、メモリセルアレイ100の対応の列を選択する列選
択信号を発生する。IOゲート108が、この列選択信
号に応答してメモリセルアレイ100の選択された列を
内部データ線110へ接続する。
ル信号/WEがLレベルの活性状態にあり、書込制御回
路128が信号/CASおよび/WEがともにLレベル
となったときに内部書込信号を発生する。入力回路13
0は、この書込制御回路128からの内部書込信号に従
って外部書込データDから内部書込データを生成する。
これにより、コラムデコーダ106およびロウデコーダ
102により選択された列および行の交差部に対応して
配置されるメモリセルへデータが書込まれる。
がCAS制御信号発生回路124の制御の下に、この内
部データ線110に読出されたデータから外部読出デー
タQを生成して出力する。
位VPBSおよびVNBSは、その絶対値が小さくされ
ており、周辺回路の構成要素であるMOSトランジスタ
のしきい値電圧は、約0.4V程度に設定されている。
これにより、高速でデータの書込み/読出しが行なわれ
る。
は、リフレッシュ制御回路118が活性化される。リフ
レッシュ制御回路118は、信号/RASおよび/CA
Sの状態の組合せ(CBR条件)に従ってセルフリフレ
ッシュモードが指定されたことを検出すると、マルチプ
レクサ112へ切換信号を与え、かつアドレスカウンタ
120をカウント動作可能状態に設定する。アドレスカ
ウンタ120は、通常動作モード時においては、そのカ
ウント値をラッチしている状態に設定されている。ま
た、周辺バイアス回路160は、このリフレッシュ制御
回路118からのセルフリフレッシュ活性化信号SEL
Fの活性化に従って、その基板バイアス電位VPBSお
よびVNBSの絶対値を大きくする。アレイバイアス回
路150からの基板バイアス電位VBBの電位レベルは
一定である。これにより、周辺回路の構成要素であるM
OSトランジスタのしきい値電圧の絶対値が0.7Vと
大きくされる。
26を起動し、かつRAS制御信号発生回路122へ制
御信号を与えてRAS制御信号発生回路122を活性化
する。これに応答して、RAS制御信号発生回路122
から制御信号が発生され、行アドレスバッファ114
が、マルチプレクサ112を介してアドレスカウンタ1
20から与えられたリフレッシュアドレスREFAから
内部行アドレス信号RAを生成してロウデコーダ102
へ与える。このロウデコーダ102は、このリフレッシ
ュアドレスREFAから生成された内部行アドレス信号
RAをデコードしてメモリセルアレイ100の対応の行
を選択する。センスアンプ群104がまた、RAS制御
信号発生回路122の制御のもとに活性化され、この選
択された行に接続されるメモリセルのデータを検知し増
幅しかつラッチする。
RASがLレベルに設定された状態では、リフレッシュ
制御回路118の制御のもとにその動作が禁止される。
それにより、列アドレスバッファ116、コラムデコー
ダ106、書込制御回路128および出力回路132の
動作が禁止される。RAS制御信号発生回路122から
の内部制御信号は、リフレッシュ制御回路118の制御
のもとに所定期間持続するだけであり、このリフレッシ
ュ期間が終了すると、RAS制御信号発生回路122か
らの制御信号はすべて不活性状態となる。この間に、セ
ンスアンプ群104により検知、増幅およびラッチされ
ていたメモリセルのデータはもとのメモリセルへ書込ま
れ、記憶データのリフレッシュが行なわれ、DRAMは
プリチャージ状態に復帰する。
たことを検出すると、リフレッシュ要求信号をリフレッ
シュ制御回路118へ与える。リフレッシュ制御回路1
18は、このリフレッシュ要求信号に応答してRAS制
御信号発生回路122を再び活性化する。アドレスカウ
ンタ120は、先のリフレッシュ動作の完了時にRAS
制御信号発生回路122からのカウント信号に従ってそ
のカウント値が1増分(減分)している。したがって、
このリフレッシュサイクルにおいては、アドレスカウン
タ120から出力されるリフレッシュアドレスREFA
は、次の行を指定している。このリフレッシュアドレス
REFAに従って行選択動作およびメモリセルのデータ
の再書込(リフレッシュ動作)が実行される。以降、信
号/RASおよび/CASがLレベルの間、所定時間ご
とにこのリフレッシュ動作が実行される。
フレッシュ制御回路118はタイマ126をリセット
し、マルチプレクサ112を外部アドレス信号Aを選択
する状態に設定し、かつアドレスカウンタ120を最後
のリフレッシュ動作完了後カウント値を1変更させた後
ラッチ状態に設定する。リフレッシュ制御回路118
は、この信号/RASのHレベルへの立上がりにより、
そのリフレッシュ制御動作から解放される。
で自動的にメモリセルのデータのリフレッシュが実行さ
れる。このとき、周辺バイアス回路160のバイアス電
位VPBSおよびVNBSの絶対値は大きくされてお
り、周辺回路のサブスレショルド電流が低減される。ア
レイバイアス回路150のバイアス電位VBBは通常動
作モード時の電位レベルと同じである。したがって、リ
フレッシュ動作時においては、セルフリフレッシュモー
ド時におけるスタンバイ電流(待機状態における電源電
流)を低減しかつメモリセルのデータの読出電圧マージ
ンの低下を伴うことなく確実にリフレッシュを行なうこ
とができる。
発明に従うDRAMの基板バイアス電位の印加の態様を
示す図である。図4においては、1対のビット線BL,
/BLと1本のワード線WLに関連する部分の構成を示
す。ビット線対BL,/BLに対して、このビット線B
Lおよび/BLの電位を中間電位VBL(=VCC/
2)にイコライズし、かつプリチャージするためのプリ
チャージ/イコライズ回路P/Eと、ビット線BLおよ
び/BLの電位を相補的に増幅するためのセンスアンプ
SAが設けられる。ワード線WLに対しては、ロウデコ
ーダ102が設けられる。
される一方導通端子と、ビット線/BLに接続されるゲ
ートと、センスアンプ活性化信号SAPを受ける他方導
通端子を有するpチャネルMOSトランジスタPQ1
と、ビット線/BLに接続される一方導通端子と、ビッ
ト線BLに接続されるゲートと、センスアンプ活性化信
号SAPを受けるpチャネルMOSトランジスタPQ2
と、ビット線BLに接続される一方導通端子と、ビット
線/BLに接続されるゲートと、センスアンプ活性化信
号SANを受ける他方導通端子を有するnチャネルMO
SトランジスタNQ1と、ビット線/BLに接続される
一方導通端子と、ビット線BLに接続されるゲートと、
センスアンプ活性化信号SANを受ける他方導通端子を
有するnチャネルMOSトランジスタNQ2を含む。M
OSトランジスタPQ1およびPQ2の基板領域(バッ
クゲート)には、電源電圧VCCが与えられ、MOSト
ランジスタNQ1およびNQ2のバックゲートには、接
地電圧VSSが与えられる。センスアンプ活性化信号S
APおよびSANは待機状態時、中間電位レベル(=V
CC/2)に保持される。
イコライズ指示信号EQの活性化に応答して導通し、ビ
ット線BLおよび/BLへ中間電位VBL(=VCC/
2)を伝達するnチャネルMOSトランジスタNQ3お
よびNQ4と、イコライズ指示信号EQの活性化時導通
し、ビット線BLおよび/BLを電気的に短絡するnチ
ャネルMOSトランジスタNQ5を含む。これらのMO
SトランジスタNQ3、NQ4およびNQ5のバックゲ
ートへは、接地電圧VSSが与えられ、そのしきい値電
圧は固定される。
続される一方電極と、セルプレート電位VCP(=VC
C/2)を受ける他方電極を有するキャパシタMCと、
ワード線WLに接続されるゲート電極と、ビット線BL
に接続される一方導通ノードと、ストレージノードSN
に接続される他方導通ノードを有するnチャネルMOS
トランジスタMTを含む。このMOSトランジスタMT
のバックゲートへは、バイアス電位VBBが印加され
る。
号をデコードするAND型デコード回路GAと、AND
型デコード回路GAの出力信号がHレベルのときに導通
し、昇圧電圧VPPをワード線WLへ伝達するnチャネ
ルMOSトランジスタNQ8と、デコード回路GAの出
力信号がLレベルのときにインバータIVの出力により
導通し、ワード線WLを接地電位レベルへ放電するnチ
ャネルMOSトランジスタNQ6とを含む。MOSトラ
ンジスタNQ8のゲートとデコード回路GAの間には、
ゲートに電源電圧VCCを受けるnチャネルMOSトラ
ンジスタNQ7が設けられる。MOSトランジスタNQ
6−NQ8のバックゲートへは、バイアス電位VNBS
が与えられる。昇圧電圧VPPは、電源電圧よりも高い
電位レベルであり、メモリトランジスタMTのしきい値
電圧損失の影響をなくす。
QがHレベルとされる。電源電圧VCCが2.0Vのと
き、このイコライズ指示信号EQも2.0Vレベルであ
る。MOSトランジスタNQ3〜NQ5のしきい値電圧
が0.4Vに固定されていてもビット線BLおよび/B
Lの電位と中間電位VBLとは同じ1.0Vであり、ビ
ット線電位のイコライズ後MOSトランジスタNQ3−
NQ5には電流は流れない。センスアンプSAにおいて
も、待機状態時にはセンスアンプ活性化信号SAPおよ
びSANは中間電位レベルであり、ビット線BLおよび
/BLのプリチャージ電位と等しく、MOSトランジス
タPQ1,PQ2,NQ1およびNQ3には電流は流れ
ない。したがって、MOSトランジスタNQ1,NQ2
およびPQ1,PQ2の基板バイアス電位が固定されて
いてもリーク電流は生じない。しきい値電圧を小さくし
て高速動作を保証する。
タMTのバックゲート電位は通常動作モード時およびデ
ータ保持モード動作時(セルフリフレッシュモード時)
において一定の電位VBBであり、そのしきい値電圧は
変化せず、約0.7Vに保持される。ストレージノード
SNとビット線BL(/BL)との間のリーク電流によ
る記憶電荷の流出を避けるために、特にこのしきい値電
圧は大きくされる。
VPPから接地電位VSSへの待機状態時のリーク電流
を抑制するため、セルフリフレッシュモード時において
は、MOSトランジスタNQ6−NQ87のしきい値電
圧も大きくされる。したがってワード線WLの充放電速
度が少し低下する。またゲート回路GAの出力信号がH
レベルのときには、このMOSトランジスタNQ7のし
きい値電圧の影響によりその電位レベルは低下するが、
ワード線WLの駆動時にはMOSトランジスタNQ8の
セルフブートストラップ機能によりゲート電位が上昇す
るため、このMOSトランジスタNQ7のしきい値電圧
の増大の影響を伴うことなく確実にMOSトランジスタ
NQ8はオン状態にされる。
MOSトランジスタのバックゲートは、バイアス電位V
PBSを受け、nチャネルMOSトランジスタがバイア
ス電位VNBSを受ける。したがって単に、セルフリフ
レッシュモード時において、行選択動作が遅くされるだ
けであり、スタンバイ時において、確実にサブスレショ
ルド電流の増加を抑制することができる。
へ駆動する回路を含み、さらに、図3に示すIOゲート
108、コラムデコーダ106、アドレスバッファ14
0、RAS制御信号発生回路122およびCAS制御信
号発生回路124、書込制御回路128、入力回路13
0および出力回路132ならびにリフレッシュ制御回路
118を含む。ただし、センスアンプSAおよびビット
線イコライズ回路P/Eは除く。
(A)は、図3に示すリフレッシュ制御回路118、R
AS制御信号発生回路122およびCAS制御信号発生
回路124の構成の一例を示す図である。図5(A)に
おいて、リフレッシュ制御回路118は、信号/RAS
および/CASに応答して、セルフリフレッシュモード
が指定されたか否かを示す内部リフレッシュ指示信号C
BRを発生するCBR検出回路1と、CBR検出回路1
からの信号CBRに応答してセットされかつ信号/RA
Sの立上がりに応答してリセットされるセット・リセッ
トフリップフロップ(以下、単にRSフリップフロップ
と称す)2と、RSフリップフロップ2の出力Qにより
活性化され、信号/RASに応答してワンショットのパ
ルスを発生するパルス発生回路3と、タイマ126から
のリフレッシュ要求信号φREFとパルス発生回路3の
出力パルス信号とを受けるOR回路4と、OR回路4の
出力信号に応答してワンショットのパルス信号PUを発
生するワンショットパルス発生回路5と、内部リフレッ
シュ指示信号CBRとロウアドレスストローブ信号/R
ASに応答して、セルフリフレッシュ活性化信号SEL
Fを出力するSELF発生回路6を含む。
シュ指示信号CBRが活性状態のHレベルとされかつ次
いでロウアドレスストローブ信号/RASがLレベルに
なってから所定時間経過後にセルフリフレッシュ活性化
信号SELFをHレベルの活性状態とする。このセルフ
リフレッシュ活性化信号SELFは、ロウアドレススト
ローブ信号/RASの立上がりに応答して非活性状態の
Lレベルとされる。
ローブ信号/CASを反転するインバータ回路12と、
インバータ回路12の出力信号とロウアドレスストロー
ブ信号/RASを受けるAND回路14とを含む。AN
D回路14は、両入力がともにHレベルとなったときに
Hレベルの信号を出力する。RSフリップフロップ2
は、内部リフレッシュ指示信号CBRのHレベルへの立
上がりに応答してセット状態とされ、その出力QからH
レベルの信号を出力し、信号/RASのHレベルへの立
上がりに応答してリセット状態とされ、その出力QをL
レベルに設定する。RSフリップフロップ2の出力/Q
からの信号は、マルチプレクサ112の選択動作制御信
号として用いられる。
がHレベルとなったときにHレベルの信号を出力する。
ワンショットパルス発生回路5は、OR回路4からの出
力信号の立上がりに応答して所定の時間幅(通常、行選
択動作開始からセンスアンプのセンス動作およびラッチ
動作完了を含む時間幅)のパルス信号PUを発生する。
ドレスストローブ信号/RASとRSフリップフロップ
2の出力Qからの信号とを受けるNOR回路20と、N
OR回路20の出力信号とワンショットパルス発生回路
5の出力信号とを受けるOR回路22と、OR回路22
の出力信号に応答して信号RASに関連する回路を制御
する信号を発生するRAS系制御回路24を含む。NO
R回路20は、少なくとも一方の入力がHレベルとなっ
たときにLレベルの信号を出力する。
フレッシュ指示信号CBRの活性化に応答してセットさ
れかつコラムアドレスストローブ信号/CASの立上が
りに応答してリセットされるRSフリップフロップ32
と、RSフリップフロップ32の出力Qからの信号CC
Eとロウアドレスストローブ信号/RASとコラムアド
レスストローブ信号/CASを受ける3入力NOR回路
34と、NOR回路34の出力信号に応答して信号CA
Sに関連する回路を制御する信号を発生するCAS系制
御回路36を含む。次に、この図5(A)に示すセルフ
リフレッシュ制御系の動作をセルフリフレッシュ動作時
の動作波形を示す図5(B)を参照して説明する。
信号/RASおよび/CASが設定されると、CBR検
出回路1からの信号CBRがHレベルに立上がる。内部
リフレッシュ指示信号CBRは、ロウアドレスストロー
ブ信号/RASの立下がりに応答してLレベルに立下が
る。RSフリップフロップ2は、この内部リフレッシュ
指示信号CBRの立上がりに応答してセットされ、タイ
マ126を活性化するとともに、NOR回路20を介し
てロウアドレスストローブ信号/RASによる行選択動
作を禁止する。この信号CBRにより、またSELF発
生回路6が活性状態とされる。
ASの立下がりに応答して、パルス発生回路3の出力信
号が所定期間Hレベルに立上がり、OR回路4の出力信
号がHレベルに立上がる。ワンショットパルス発生回路
5は、OR回路4からの出力信号に応答して所定期間H
レベルとなる信号PUを発生する。これに応答して、O
R回路22から内部RAS信号φRASが発生され、こ
の内部RAS信号φRASに従ってRAS系制御回路2
4が行選択等に関連する制御動作を実行する。このと
き、RSフリップフロップ2の出力/Qからの信号がマ
ルチプレクサ112へ与えられており、マルチプレクサ
112はその接続経路を切換えて、アドレスカウンタ1
20からのリフレッシュアドレスを行アドレスバッファ
へ与えている。
フレッシュ指示信号CBRに応答してセットされ、その
出力QがHレベルとなり、NOR回路34の出力信号が
Lレベルとなる。RSフリップフロップ32からの出力
信号CCEがHレベルの間、NOR回路34の出力信号
である内部コラムアドレスストローブ信号φCASはL
レベルに設定される。これにより、セルフリフレッシュ
モード時において、コラムアドレスストローブ信号/C
ASにおけるノイズなどの影響による誤ったデータの書
込および読出が行なわれるのが禁止される。
態とされ、次いでロウアドレスストローブ信号/RAS
がLレベルに設定されて所定時間が経過すると、SEL
F発生回路6からのセルフリフレッシュ活性化信号SE
LFがHレベルの活性状態とされる。次いで、タイマ1
26がリフレッシュ要求信号φREFを発生する。この
タイマ126からのリフレッシュ要求信号φREFは、
セルフリフレッシュ活性化信号SELFがHレベルの活
性状態とされ、基板電位VPBSおよびVNBSがそれ
ぞれ所定の電位VPBおよびVNBに安定に保持された
後に出力される。
て、OR回路4およびワンショットパルス発生回路5お
よびOR回路22を介してパルス信号PUに対応するパ
ルス幅を有する内部RAS信号φRASが発生され、再
びリフレッシュ動作が実行される。このリフレッシュ動
作が完了すると、RAS系制御回路24は、カウンタ1
20のカウント値を1つ増分または減分する。以降、所
定間隔で、タイマ126からリフレッシュ要求信号φR
EFが発生されるごとにリフレッシュが実行される。ロ
ウアドレスストローブ信号/RASがHレベルへ立上が
ると、RSフリップフロップ2がリセットされ、その出
力QからはLレベルの信号が出力される。これにより、
タイマ126がリセットされ、マルチプレクサも外部ア
ドレス信号選択状態とされる。またカウンタ120もR
Sフリップフロップ2の出力(この経路は図示せず)に
従ってカウント値ラッチ状態となる。さらに、SELF
発生回路6が非活性状態とされ、セルフリフレッシュ活
性化信号SELFがLレベルとなり非活性状態とされ
る。
126からのリフレッシュ要求信号φREFに従ってセ
ルフリフレッシュが実行されている場合がある。外部で
はセルフリフレッシュがどの段階まで進んでいるか判別
することができないからである。信号/RASがHレベ
ルへ立上がっても、内部RAS信号φRASが発生され
ていれば、この内部RAS信号φRASに従ってセルフ
リフレッシュが実行される。このためおよび基板電圧安
定化のため、先に図1を参照して説明したように、セル
フリフレッシュモードから通常動作モード(ノーマル動
作モード)へ移行するため再び信号/RASをHレベル
からLレベルへ立下げる場合には、セルフリフレッシュ
を完了するために信号/RASをHレベルに立上げてか
ら、最小限1サイクル期間(信号PUの時間幅に相当)
Hレベルの状態を維持することが要求される。
レッシュモード時に内部CAS信号φCASが発生され
て誤ったデータの書込および読出が行なわれるのを防止
するために設けられている。単に、内部信号φCASの
発生を防止するためだけであれば、特にRSフリップフ
ロップ32を設ける必要はない。NOR回路34へ、直
接RSフリップフロップ2の出力信号を与えればよい。
コラムアドレスストローブ信号/CASに応答してリセ
ットされるRSフリップフロップ32が設けられてお
り、かつNOR回路34にコラムアドレスストローブ信
号/CASが与えられているのは以下の理由による。
フレッシュアドレスカウンタ120からリフレッシュア
ドレスが発生される。DRAMのメモリセルアレイの各
行のメモリセルが定期的にリフレッシュされるために
は、リフレッシュアドレスカウンタが正常に動作し、リ
フレッシュアドレスが周期的に発生される必要がある。
このリフレッシュアドレスカウンタ120が10ビット
のカウンタであるとすると、1024サイクルごとに同
じリフレッシュアドレスが発生される必要がある。この
リフレッシュアドレスカウンタが正常に動作しているか
否かを判別するためのカウンタチェックを行なうため
に、セルフリフレッシュモードに設定してメモリセルデ
ータの書込/読出を行なう必要がある。このため、RS
フリップフロップ32が設けられている。すなわち、信
号/CASによりフリップフロップ32をリセットし、
CAS系回路(列選択系回路)を動作させるためであ
る。
ョットパルス発生回路5から発生されるパルス信号PU
は、通常のデータの書込/読出時に必要とされるサイク
ル時間程度の長さの時間幅を有する。1回のリフレッシ
ュのみが行なわれるCBRリフレッシュ(タイマを用い
ずにリフレッシュアドレスカウンタのみを用いるリフレ
ッシュであり、信号SELFが非活性状態のLレベルの
ときに行なわれるリフレッシュ)の場合、信号/RAS
のLレベル持続期間は最大10μs程度に設定される。
1つのサイクル期間において信号/RASの活性状態の
最大持続期間が設定されるのは、ワード線の電位がリー
クなどにより低下し、正確なデータの書込/読出(リフ
レッシュ)が行なわれなくなるのを防止するためであ
る。
(A)に示すSELF発生回路6の構成を概略的に示す
図である。図6において、SELF発生回路6は、CB
R検出回路1からの内部リフレッシュ指示信号CBRの
活性化に応答して活性化され、ロウアドレスストローブ
信号/RASの立下がりを所定時間遅延する立下がり遅
延回路302と、立下がり遅延回路302の出力信号の
活性化に応答して、セルフリフレッシュ活性化信号SE
LFを出力する活性化信号発生回路304を含む。この
立下がり遅延回路302の有する遅延時間により、CB
R条件が与えられてからセルフリフレッシュモードに入
るまでの時間が決定される。CBR検出回路1は、図4
(A)に示す構成を備える。
具体的構成の一例を示す図である。図7において、SE
LF発生回路6は、内部リフレッシュ指示信号CBRを
受けるセット入力Sと、ロウアドレスストローブ信号/
RASを受けるリセット入力Rを有するRSフリップフ
ロップ350と、ロウアドレスストローブ信号/RAS
を所定時間遅延する遅延回路352と、RSフリップフ
ロップ350の出力Qからの出力信号と遅延回路352
の出力信号とロウアドレスストローブ信号/RASを受
けるゲート回路354を含む。RSフリップフロップ3
50は、内部リフレッシュ指示信号CBRの活性化に応
答してセットされてHレベルの信号を出力Qから出力
し、ロウアドレスストローブ信号/RASの立上がりに
応答してリセットされて、その出力Qからの出力信号を
Lレベルの非活性状態とする。遅延回路352は、たと
えば100μsの遅延時間を有し、CBR条件が与えら
れてからセルフリフレッシュモードに入るまでの時間を
決定する。ゲート回路354は、RSフリップフロップ
350の出力信号がHレベルであり、かつ遅延回路35
2の出力信号とロウアドレスストローブ信号/RASが
ともにLレベルのときに、セルフリフレッシュ活性化信
号SELFをHレベルの活性状態とする。次に、この図
7に示すSELF発生回路の動作を図8に示す動作波形
図を参照して説明する。
シュ指示信号CBRがHレベルとなり、RSフリップフ
ロップ350はセットされ、その出力信号はHレベルと
なる。ロウアドレスストローブ信号/RASがLレベル
に立下がると、内部リフレッシュ指示信号CBRがLレ
ベルとされる。このときまだ遅延回路352の出力信号
はHレベルを維持しており、セルフリフレッシュ活性化
信号SELFはLレベルにある。遅延回路352が有す
る遅延時間(100μs)が経過すると、遅延回路35
2の出力信号がLレベルとなり、ゲート回路354から
のセルフリフレッシュ活性化信号SELFがHレベルの
活性化状態とされる。これにより、DRAMは、セルフ
リフレッシュモードに入る。
レベルとなると、RSフリップフロップ350がリセッ
トされ、出力Qからの出力信号がLレベルとなる。これ
により、ゲート回路354からのセルフリフレッシュ活
性化信号SELFがLレベルの非活性状態となる。
LFに従って、周辺回路の基板領域のバイアス電位の電
位レベルが切換えられる。このセルフリフレッシュ活性
化信号SELFの活性状態から非活性状態への移行時
に、内部でセルフリフレッシュが行なわれている可能性
がある。このセルフリフレッシュ動作時に基板電位が変
化するのを防止するためには、セルフリフレッシュ活性
化信号SELFの非活性化への移行を1動作サイクル
(リフレッシュ時に行なわれる動作期間)遅延させれば
よい。この遅延時間は、遅延回路352の有する遅延時
間(100μs)よりも十分小さい値であり、セルフリ
フレッシュモードへ入るタイミングに対する悪影響は何
ら生じない。
に示す周辺バイアス回路のVNBS発生部の構成を概略
的に示すブロック図である。図9において、周辺バイア
ス回路160は、電源電圧VCCと接地電圧とを両動作
電源電圧として所定の周期の繰返し信号(クロック信
号)φを出力する発振回路160aと、この繰返し信号
φに応答して、活性期間が互いに重なり合わない2相の
制御信号/φPおよび/φSを出力する制御信号発生回
路160bと、繰返し信号φに応答してチャージポンプ
動作を行なって基準電圧VrefPを生成する基準電圧
発生回路160cと、制御信号/φPおよび/φSに応
答してプリチャージ動作および比較動作が活性化され、
比較動作活性化時、基準電圧VrefPと出力ノード1
61上のバイアス電圧VPBとを比較する差動増幅回路
160dと、差動増幅回路160dからの出力信号PB
Eに応答して活性化され、所定の周期を有する繰返し信
号φFを出力する繰返し信号発生回路160eと、繰返
し信号φFに応答してチャージポンプ動作を行なってバ
イアス電圧VPBを生成するVBP発生回路160f
と、セルフリフレッシュ活性化信号SELFに応答し
て、バイアス電圧VPBおよび電源電圧VCCの一方を
選択して周辺回路のPMOSトランジスタ形成領域の基
板へ基板バイアス電圧VPBSを伝達する選択回路16
0gを含む。
後発振動作を行なう。このクロック信号としての繰返し
信号φは、差動増幅回路160dにおける比較動作タイ
ミングを決定する基本信号であり、データ保持モード
(セルフリフレッシュモード)時において、バイアス電
圧VPBの電圧レベルを一定レベルに保持するために用
いられるだけであり、高速性は必要とされず、この繰返
し信号φの周期は、通常、数μsないし数十μs程度に
設定される。基準電圧発生回路160cも、この繰返し
信号φに従ってチャージポンプ動作を行なって基準電圧
VrefPを生成するが、この基準電圧VrefPは、
差動増幅回路160dの差動比較段のMOSトランジス
タのゲートへ供給されるだけであり、大きな負荷は存在
しないため、比較的低速の繰返し信号φを用いても、十
分高速で基準電圧VrefPを安定化させることができ
る。一方、繰返し信号発生回路160eからの繰返し信
号φFは、バイアス電圧VPBを高速で安定化させる必
要があり、選択回路160gによりこのバイアスVPB
が選択されたとき、大きな負荷容量を駆動する必要があ
るため、繰返し信号φFは、周期が、約100ns程度
に設定される。
し信号φに応答してチャージポンプ動作を行なって、バ
イアス電圧VPBの電圧レベルを保持する第1のVPB
レベル保持回路160hと、セルフリフレッシュモード
時に生成される内部RAS信号に相当するパルス信号P
Uに従ってチャージポンプ動作を行ない、出力ノード1
61へ電荷を供給して、バイアス電圧VPBの電圧レベ
ルを保持する第2のVPBレベル保持回路160iを含
む。VPBレベル保持回路160hは、DRAMの待機
状態におけるリーク電流によるバイアス電圧VPBのレ
ベル低下を補償するために設けられており、VPB発生
回路160fよりも十分小さな電荷供給力を有してい
る。VPBレベル保持回路160iは、DRAMにおい
てリフレッシュ動作が行なわれて、基板電流が生じ、こ
の基板のホットキャリア電流によりバイアス電圧VPB
(VPBS)が低下するのを防止するため、VPBレベ
ル保持回路160hに比べて十分大きな電荷供給力を有
している。
電圧VCCおよび接地電圧を一方および他方動作電源電
圧として動作する。
り、後に詳細に説明するように、電源電圧VCCの投入
時および変動時において、バイアス電圧VPBの電圧レ
ベルを所定レベルに所定時間内に低消費電力で設定する
ことができる。またVPBレベル保持回路160hおよ
び160iを設けることにより、大きな電荷供給力を有
するVPB発生回路160fの動作期間を短くでき、バ
イアス電圧VPBを発生するために必要とされる消費電
力を低減することができる。また、この図9に示す回路
160a〜160gにおいて、高速動作性は要求されな
いため、後に説明するように一部を除いてしきい値電圧
の絶対値の大きなMOSトランジスタが用いられる。次
に、この図9に示す周辺バイアス回路の電源投入時にお
ける動作を、その動作波形図である図10を参照して説
明する。
電圧VCCの電圧レベルが上昇する。この電源電圧VC
Cの上昇につれて、発振回路160aが動作し、この電
源電圧VCCの上昇につれて振幅が上昇する繰返し信号
φが生成される(後に説明するように、発振回路160
aは、電源電圧VCCが投入されると発振動作を行な
う)。繰返し信号φに従って、基準電圧発生回路160
cがチャージポンプ動作を行なって、基準電圧Vref
Pを生成する。この基準電圧VrefPは、差動増幅回
路160dの比較段のMOSトランジスタのゲート容量
を駆動するだけであり、基準電圧VrefPは、速いタ
イミングで、所定の電圧レベルに到達する。差動増幅回
路160dは、制御信号発生回路160bからの制御信
号/φPおよび/φSに従ってバイアス電圧VPBと基
準電圧VrefPを比較する。初期状態においては、基
準電圧VrefPの電圧レベルはバイアス電圧VPBよ
りも高いため(出力ノード161の負荷容量は大きい
(後に説明するように安定化容量が設けられてい
る))。差動増幅回路160dからの信号PBEが活性
状態のHレベルとなる。この信号PBEのHレベルは、
電源電圧VCCの上昇に従って上昇する。繰返し信号発
生回路160eが、この信号PBEに従って活性化さ
れ、繰返し信号φFを出力する。この繰返し信号φFの
周期は、約100ns程度と短くされており、VPB発
生回路160fは、この繰返し信号φFに従って高速で
チャージポンプ動作を行なって出力ノード161へ電荷
を供給し、バイアス電圧VPBの電圧レベルを上昇させ
る。
電圧レベルが基準電圧VrefPに等しくなると、差動
増幅回路160dからの信号PBEがLレベルとなり、
繰返し信号発生回路160eは、繰返し信号φFの発生
動作を停止する。応じて、VPB発生回路160fのチ
ャージポンプ動作が停止され、出力ノード161への電
荷の供給が停止される。
発振動作を行なっているだけであり、周辺バイアス回路
の消費電力としては、VPBレベル保持回路160hが
リーク電流を補償するために電荷を供給するのに使用す
る電流だけである。このリーク電流は数nA程度と極め
て小さいため、このVPBレベル保持回路160hが消
費する電流は極めて小さい。したがって、電源投入時に
のみ比較的高速動作を行なう消費電力の大きな回路16
0eおよび160fを所定期間のみ動作させるだけであ
り、この周辺バイアス回路160の消費電力は十分小さ
くされる。
DRAMがデータ保持モード(セルフリフレッシュモー
ド)に入って、リフレッシュ動作を行なったときに基板
に流れるホットキャリア電流により低下するバイアス電
圧VPBのレベルを上昇させるために動作する。したが
って、比較的、この第2のVPBレベル保持回路160
iの消費電力は大きいが、セルフリフレッシュモードに
おいて、内部RAS信号(パルス信号PU)が出力され
るのは、リフレッシュ動作時のみであり、そのリフレッ
シュ周期は十分長く(百数十μs程度)、データ保持モ
ード時におけるこの第2のVPBレベル保持回路160
iの消費電力(平均消費電力)は十分小さくされる。
の活性期間が互いに重なり合わない制御信号/φPおよ
び/φSを用いているのは、後に詳細に説明するように
比較ノードのプリチャージ動作が確実に完了した後に比
較ノードに現れる微少電位差を安定に増幅するためであ
る。次に、各部の構成について説明する。
路160aの構成を示す図である。図11において、発
振回路160aは、電源電圧VCCおよび接地電圧を両
動作電源電圧として動作し、所定の周期で発振動作を行
なうリングオシレータ160aaと、リングオシレータ
160aaの出力信号を反転しかつバッファ処理して出
力する駆動回路160abを含む。リングオシレータ1
60aaは、一例として、5段の縦列接続されるCMO
Sインバータを含む。CMOSインバータは、pチャネ
ルMOSトランジスタP1−i(i=1〜5)と、nチ
ャネルMOSトランジスタN1−iで構成される。pチ
ャネルMOSトランジスタP1−1〜P1−5のバック
ゲートは対応のソース(電源電圧VCC印加ノード:以
下、電源ノードと称す)に接続され、nチャネルMOS
トランジスタN1−1〜N1−5のバックゲートは、ソ
ース(接地電圧印加ノード:以下、接地ノードと称す)
に接続される。これらのMOSトランジスタのバックゲ
ートとソースとを相互接続することにより、バックゲー
ト効果の影響をなくし、しきい値電圧を一定値に保持す
る。最終段のCMOSインバータ(MOSトランジスタ
P1−5およびN1−5)の出力信号は初段のCMOS
インバータ(MOSトランジスタP1−1,N1−1)
のゲートへ与えられる。このリングオシレータ160a
aの周期は、約10μS程度に設定されており、高速動
作性は要求されず、MOSトランジスタP1−1〜P1
−5およびN1−1〜N1−5のしきい値電圧の絶対値
は大きくされている(約0.7V)。また、これらのM
OSトランジスタは、大きな負荷を駆動する必要がなく
電流駆動力は小さくされ、リングオシレータ160aの
消費電流低減を図る。
タを構成するpチャネルMOSトランジスタP1−6お
よびnチャネルMOSトランジスタN1−6を含む。p
チャネルMOSトランジスタP1−6のバックゲート
は、電源電圧VCCを受けるようにソースに接続され、
またnチャネルMOSトランジスタN1−6のバックゲ
ートも、MOSトランジスタN1−6のソースに接続さ
れて接地電圧を受ける。駆動回路160abは、図9に
示すように、基準電圧発生回路160c、制御信号発生
回路160bおよびVPBレベル保持回路160hへ繰
返し信号φを与えており、これらの回路を駆動する必要
がある。したがって、比較的大きな電流駆動力を有して
おり、これらのゲート幅(チャネル幅)Wは比較的大き
くされる。しきい値電圧は、リングオシレータ160a
aに含まれるMOSトランジスタのそれと同程度であ
る。次に動作について簡単に説明する。
Cが、リングオシレータ160aaに含まれるMOSト
ランジスタのしきい値電圧の絶対値よりも高くなる、リ
ングオシレータ160aaが動作し(発振し)、繰返し
信号を生成する。このリングオシレータ160aaから
の繰返し信号に従って駆動回路160abが、繰返し信
号φを出力する。繰返し信号φの振幅は、電源電圧VC
Cの上昇に従って順次大きくなる(CMOSインバータ
の動作電源電圧により、繰返し信号φの振幅が決定され
ため)。このリングオシレータ160aaの周期は、約
10μs程度と比較的低速であり、CMOSインバータ
のスイッチング動作時においてのみ貫通電流が流れて電
流が消費される。しきい値電圧の絶対値は大きくされて
いるため、それらのCMOSインバータの出力信号の確
定時において、サブスレショルド電流は極めて小さい。
したがって、この発振回路160aは、電源投入後常時
動作している場合であっても、低消費電力で安定に動作
して、繰返し信号φを出力する。
9に示す基準電圧発生回路160cの構成を示す図であ
る。図12において、基準電圧発生回路160cは、電
源ノードVCCとノードNCの間に順方向にダイオード
接続されるnチャネルMOSトランジスタN2−1と、
ノードNCとノードNDの間に順方向にダイオード接続
されるnチャネルMOSトランジスタN2−2と、ノー
ドNDと出力ノードNEとの間に順方向にダイオード接
続されるpチャネルMOSトランジスタP2−1と、ノ
ードNEと電源ノードVCCの間に順方向にダイオード
接続されかつ互いに直列に接続されるpチャネルMOS
トランジスタP2−2およびP2−3と、ノードNAに
与えられる繰返し信号φに従ってノードNCへ電荷を供
給するチャージポンプキャパシタC2−1と、ノードN
Bへ与えられる繰返し信号φの反転信号/φに従って電
荷をノードNDへ供給するチャージポンプキャパシタC
2−2と、ノードNEからの基準電圧VrefPの電圧
レベルを安定化するための安定化容量C2−3を含む。
pチャネルMOSトランジスタP2−1〜P2−3のバ
ックゲートはそれぞれのソース(高電位側のノード)に
接続される。nチャネルMOSトランジスタN2−1お
よびN2−2のバックゲートは接地電圧を受けるように
結合される。nチャネルMOSトランジスタN2−1お
よびN2−2を用いているのは以下の理由のためであ
る。
においてpチャネルMOSトランジスタを用いた場合、
P+領域(ソース/ドレイン)と基板領域が順方向にバ
イアスされ、基板へ電流が流れる。このP/N接合の順
方向バイアスを避けるために、nチャネルMOSトラン
ジスタN2−1およびN2−2が用いられ、かつバック
ゲートが、そのN+領域の電圧レベルよりも低い接地電
圧を受けるように結合される。nチャネルMOSトラン
ジスタN2−1およびN2−2は、バックゲート効果に
より、そのしきい値電圧が大きくなる。この場合、電源
電圧VCCが変動したとき、必要なレベルの基準電圧V
refPを確保できない可能性があるため、しきい値電
圧の小さなMOSトランジスタが、nチャネルMOSト
ランジスタN2−1およびN2−2として用いられる。
pチャネルMOSトランジスタP2−1〜P2−3のし
きい値電圧は約0.7Vと大きくされる。pチャネルM
OSトランジスタP2−1〜P2−3は、そのソース電
位は、ドレイン電位よりも常時高いため、バックゲート
とソースとが相互接続されて、基板バイアス効果をなく
し、しきい値電圧を一定の電圧レベルに保持する。次に
動作について簡単に説明する。
ードNCへVCC−VTN1の電圧を伝達する。ここ
で、VTN1は、MOSトランジスタN2−1のしきい
値電圧を示す。この状態で、この繰返し信号φがHレベ
ルへ立上がると、チャージポンプキャパシタC2−1の
チャージポンプ動作により、ノードNCの電位が、2・
VCC−VTN1の電圧レベルにまで上昇する。このと
き、繰返し信号/φはLレベルに立下がるため、ノード
NDの電位が低下し、MOSトランジスタN2−2が導
通し、ノードNDの電位レベルは、2・VCC−VTN
1−VTN2の電圧レベルにまで上昇する。ノードND
とノードNEの電位差が、|VTP|以下であれば、M
OSトランジスタP2−1はオフ状態になる。この状態
において、繰返し信号/φがHレベルに立上がると、ノ
ードNDの電位は3・VCC−VTN1−VTN2に上
昇し、MOSトランジスタP2−1が導通し、ノードN
Eの電位が、3・VCC−VTN1−VTN2−|VT
HP|の電圧レベルとなる。ここで、VTPは、MOS
トランジスタP2−1のしきい値電圧を示す。すなわ
ち、定常状態においては、ノードNCの電圧V(NC)
は、VCC−VTN1と2・VCC−VTN1の間で変
化する。ノードNDの電圧V(ND)は、2・VCC−
VTN1−VTN2と3・VCC−VTN1−VTN2
の間で変化する。したがって、基準電圧VrefPは、
3・VCC−VTN1−VTN2−|VTP|の電圧レ
ベルにまで上昇可能である。しかしながら、MOSトラ
ンジスタP2−2およびP2−3により、ノードNEへ
MOSトランジスタP2−1から供給された電荷が電源
ノードVCCへバイパスされ、ノードNEからの基準電
圧VrefPは、VCC+2|VTP|の電圧レベルに
固定される。ここで、pチャネルMOSトランジスタP
2−1〜P2−3のしきい値電圧はすべて同じとしてい
る。MOSトランジスタP2−2およびP2−3は、し
きい値電圧の絶対値が大きく、またそのバックゲートが
ソースに接続されており、しきい値電圧VTPが、0.
7(V)で一定あり、したがって基準電圧VrefP
は、電源電圧VCCよりも1.4(V)高い電圧レベル
となる。このノードNEの基準電圧VrefPは、安定
化容量C2−3により安定に保持され、ノイズ等が生じ
ても、安定に所定の電圧レベルの基準電圧VrefPが
出力される。次に、基準電圧VrefPの電圧レベルを
導出する。
よびN2−2は、バックゲートが接地されているため、
バックゲートバイアス効果が現れる。ノードNCの電圧
V(NC)は、次式で表わされる。
0.5(V/2)、|2・φF|=0.6(V)、VC
C=2.0(V)と仮定すると、 VTN1=0.7(V) となる。次に、繰返し信号φによりノードNCを昇圧し
たときのノードNDの電圧V(ND)は、次式で与えら
れる。なお、ここで、ノードNCのMOSトランジスタ
N2−1のしきい値電圧を考慮していないのは、この状
態ではMOSトランジスタN2−1は非導通状態であ
り、ノードNCへの電荷供給は行なわないためである。
ノードNC昇圧時において、MOSトランジスタN2−
2のしきい値電圧を考慮するのは、MOSトランジスタ
N2−2が導通し、ノードNCからノードNDへ電荷を
供給するためである。
きい値電圧VTN1を導出した条件を用いると、 VTN2=0.86(V) となる。さらに、ノードNDを、繰返し信号/φにより
昇圧したときの出力ノードNEの電圧V(NE)は、p
チャネルMOSトランジスタP2−1しきい値電圧をV
TPとして次式で与えられる。
(V)、VTN2=0.86(V)および|VTP|=
0.7(V)とすると、 V(NE)=3・2−0.7−0.86−0.7 =3.74(V) となる。すなわち基準電圧VrefPは、3.74Vま
で上昇することができる。pチャネルMOSトランジス
タP2−2およびP2−3によりノードNEの電圧レベ
ルは、VCC+2|VTP|=2+1.4=3.4
(V)の電圧レベルにクランプされる。MOSトランジ
スタN2−1、N2−2およびP2−2およびキャパシ
タC2−1およびC2−2によるチャージポンプ回路が
出力することのできる電圧(3.74(V))は、基準
電圧VrefPに必要とされる電圧(3.4(V))よ
りも高い電圧レベルであり、したがって十分、必要とさ
れる電圧レベルの基準電圧VrefPを生成することが
できる。
きなpチャネルMOSトランジスタを用い、かつしきい
値電圧の小さなnチャネルMOSトランジスタを用いる
ことにより、低消費電力で、安定に所定の電圧レベルの
基準電圧VrefPを生成することができる。
は、図9に示す制御信号発生回路60bの構成を示す図
である。図13(A)において、制御信号発生回路16
0bは、繰返し信号φを受ける3段の縦続接続されるイ
ンバータI3−1〜I3−3と、繰返し信号φとインバ
ータI3−3の出力信号とを受けるNAND回路G3−
1を含む。NAND回路G3−1から制御信号/φPが
出力される。この制御信号発生回路160bは、さら
に、繰返し信号φを受ける5段の縦続接続されるインバ
ータI3−4、I3−5。I3−6、I3−7およびI
3−8と、繰返し信号φとインバータI3−8の出力信
号を受けるNAND回路G3−2を含む。NAND回路
G3−2から制御信号φSが出力される。この制御信号
発生回路160bは、いわゆるワンショットパルス発生
回路の構成を備えており、インバータI3−1〜I3−
3が、制御信号/φPの活性期間を決定し、またインバ
ータI3−4〜I3−8が、制御信号φSのLレベルの
期間を決定している。インバータI3−1〜I3−3お
よびインバータI3−4〜I3−8は、それぞれ遅延回
路の機能を有しており、インバータI3−4〜I3−8
の有する遅延時間は、インバータI3−1〜I3−3が
与える遅延時間よりも大きくされている。次に、この図
13(A)に示す制御信号発生回路160bの動作を、
その動作波形図である図13(B)を参照して、説明す
る。
レベルのときには、制御信号/φPおよびφSはともに
Hレベルにある。またノードNFの電位は、インバータ
I3−1〜I3−3により、Hレベルにある。
ルからHレベルへ立上がっても、インバータI3−3お
よびI3−8の出力信号はまだHレベルであるため、N
AND回路G3−1およびG3−2からの制御信号/φ
PおよびφSはLレベルとなる。インバータI3−1〜
I3−3が有する遅延時間が経過すると、ノードNFの
電位がLレベルに低下し、NAND回路G3−1から出
力される制御信号/φPがHレベルに立上がる(時刻t
1)。このときまだインバータI3−8の出力信号はH
レベルであり、制御信号φSは依然Lレベルにある。
延時間が経過すると、時刻t2において、インバータI
3−8の出力信号がLレベルに立下がり、応じてNAN
D回路G3−2から出力される制御信号φSがHレベル
に立上がる。制御信号/φPのLレベルの期間よりも制
御信号φSのLレベルの期間が長くされているのは、後
に説明する差動増幅回路における差動増幅操作を安定に
行なわせるためである。ここで、制御信号/φPはLレ
ベルのときに活性状態とされ、また制御信号φSはHレ
ベルのときに活性状態とされる。
示す差動増幅回路160dの構成を示す図である。図1
4において、差動増幅回路160dは、電源ノードVC
CとノードNGとの間に接続され、制御/φPに応答し
て導通するpチャネルMOSトランジスタP4−1と、
電源ノードVCCとノードNHとの間に接続され、制御
信号/φPに応答して導通し、ノードNHを電源電圧V
CCレベルに充電するpチャネルMOSトランジスタP
4−2と、ノードNGとノードNIとの間に接続され、
かつそのゲートがノードNHに接続されるnチャネルM
OSトランジスタN4−1と、ノードNHとノードNI
との間に接続され、かつそのゲートがノードNGに接続
されるnチャネルMOSトランジスタN4−2と、電源
ノードVCCとノードNGとの間に直列に接続されるn
チャネルMOSトランジスタN4−3およびPチャネル
MOSトランジスタP4−3と、電源ノードVCCとノ
ードNHとの間に直列に接続されるnチャネルMOSト
ランジスタN4−4およびpチャネルMOSトランジス
タP4−4と、ノードNG上の電位を反転してMOSト
ランジスタP4−3のゲートへ与えるインバータI4−
1と、ノードNH上の電位を反転してpチャネルMOS
トランジスタP4−4のゲートへ与えるインバータI4
−2と、ノードNIと接地ノードとの間に接続されかつ
そのゲートに制御信号φSを受けるnチャネルMOSト
ランジスタN4−5を含む。これらのMOSトランジス
タP4−1〜P4−4およびN4−1〜N4−5のそれ
ぞれのバックゲートは、各それぞれのソースに接続され
る。nチャネルMOSトランジスタN4−3のゲートへ
基準電圧VrefPが与えられ、nチャネルMOSトラ
ンジスタN4−4のゲートへバイアス電圧VPBが与え
られる。
2は、ノードNGおよびNHを、電源電圧VCCレベル
にプリチャージする機能を備える。MOSトランジスタ
N4−1およびN4−2は、MOSトランジスタN4−
5の導通時活性化されてノードNGおよびNHの微小電
位差を差動的に増幅する。MOSトランジスタN4−3
およびN4−4は、基準電圧VrefPおよびバイアス
電圧VPBの差に応じた電流をノードNGおよびNHへ
供給する、電位差検出手段として作用する。MOSトラ
ンジスタP4−3およびP4−4は、それぞれ、ノード
NDおよびNHの電位レベルがLレベルに低下すると
き、インバータI4−1およびI4−2の出力信号に従
って非導通状態となり、電源ノードVCCから接地ノー
ドへ流れる電流経路を遮断する。
Sトランジスタのサイズは、左右対称に同一寸法を有す
るように作成される。ただし、MOSトランジスタN4
−3およびN4−4は、ほぼ同じ寸法に形成されるが、
基準電圧VrefPとバイアス電圧VPBが同じ電圧レ
ベルのときに、出力信号PBEがLレベルとなるよう
に、わずかに(5ないし10%程度)MOSトランジス
タN4−4の電流駆動力が大きくされている(たとえ
ば、ゲートの幅Wが大きくされる)。次に、図15に示
す動作波形図を参照して、この図14に示す差動増幅回
路の動作について説明する。
よびφSはともにHレベルである。この状態において
は、プリチャージ用のMOSトランジスタP4−1およ
びP4−2は非導通状態であり、MOSトランジスタN
4−5が導通状態にあり、基準電圧VrefPおよびバ
イアス電圧VPBの差に従ってノードNGから出力され
る信号PBEの電圧レベルが決定されている。
がともにLレベルに立下がると、MOSトランジスタN
4−5が非導通状態とされ、一方プリチャージ用のMO
SトランジスタP4−1およびP4−2が導通状態とさ
れる。これにより、ノードNGおよびNHが電源電圧V
CCレベルに充電され、信号PBEもHレベルとなる。
このノードNGおよびNHの充電により、インバータI
4−1およびI4−2の出力信号がLレベルとなり、M
OSトランジスタP4−3およびP4−4がともに導通
し、電源ノードVCCからノードNGおよびNHへの電
流経路が形成される。このとき、ノードNGおよびNH
の充電が行なわれるだけであり、電源ノードから接地ノ
ードへの電流経路は遮断されており(MOSトランジス
タN4−5は非導通状態)、消費電流は極めてわずかで
ある。
に立上がり、MOSトランジスタP4−1およびP4−
2が非導通状態とされ、ノードNGおよびNHへのプリ
チャージ動作が完了する。このとき、まだ制御信号φS
はLレベルにあり、MOSトランジスタN4−5は非導
通状態にあり、比較動作はまだ行なわれない。
ルに立上がると、MOSトランジスタN4−5が導通
し、ノードNGおよびNHから接地ノードへの電流経路
が形成され、このノードNGおよびNHの微小電位差の
差動増幅が行なわれる。今、基準電圧VrefPがバイ
アス電圧VPBよりも高い場合を考える。この場合、M
OSトランジスタN4−4のコンダクタンスはMOSト
ランジスタN4−3のコンダクタンスよりも小さくな
り、MOSトランジスタN4−3およびP4−3を介し
て電源ノードVCCからノードNGへ流れる電流量は、
MOSトランジスタN4−4およびP4−4を介して電
源ノードVCCからノードNHへ流れる電流量よりも多
くなる。MOSトランジスタN4−1およびN4−2
は、MOSトランジスタN4−5の導通時にノードNG
およびNHの放電を開始する。このとき、ノードNGの
電位低下は、より多くの電流供給によりノードNHの電
位低下よりも遅いため、MOSトランジスタN4−1を
介して流れる電流がMOSトランジスタN4−2を介し
て流れる電流よりも小さくなり、応じて、ノードNHが
高速でLレベルへ放電される。ノードNHの電位が低下
すると、インバータI4−2の出力信号が上昇し、最終
的にMOSトランジスタP4−4が非導通状態とされ、
電源ノードVCCからノードNHへの電流が流れる経路
が遮断される。これにより、ノードNHは完全に接地電
位レベルへ放電され、ノードNGは、ほぼ電源電圧VC
Cレベルを維持する。したがって、基準電圧VrefP
がバイアス電圧VPBよりも高い場合には、出力信号P
BEはHレベルを維持する。
レベルがHレベル、ノードNHの電圧レベルがLレベル
とされると、MOSトランジスタN4−1およびN4−
2を介してほとんど電流は流れないため、この比較動作
時における消費電流が低減される。
よびφSがLレベルに立下がると、比較動作が完了し、
再びノードNGおよびNHが電源電圧VCCレベルにプ
リチャージされる。インバータI4−2の出力信号がL
レベルとなり、再びMOSトランジスタP4−4が導通
状態とされる。
ベルに立上がり、ノードNGおよびNHのプリチャージ
動作が完了し、次いで時刻t5において、制御信号φS
がHレベルに立上がり、比較動作および差動増幅動作が
実行される。バイアス電圧VPBが上昇し、基準電圧V
refPと等しくなっている場合には、MOSトランジ
スタN4−3およびN4−4のゲート電圧は同じ電圧レ
ベルであるが、MOSトランジスタN4−4の電流駆動
力は、MOSトランジスタN4−3のそれよりも大きく
されているため、ノードNHへ流れる電流は、ノードN
Gへ流れる電流よりも多くなる。したがってこの場合に
おいては、ノードNHがHレベルとされ、ノードNGが
Lレベルとされる。ノードNGの電位レベルの低下に従
って、インバータI4−1の出力信号がHレベルとな
り、MOSトランジスタP4−3が非導通状態とされ
る。
号φSのLレベル期間よりも長くされているため、ノー
ドNGおよびNHのプリチャージが完了し、ノードNG
およびNHが、MOSトランジスタN4−3およびN4
−4を介して供給される電流によってのみ充電される状
態に設定してから比較および差動増幅動作が安定に行な
える。ここで、電源電圧VCCは2.0V程度であり、
基準電圧VrefPは、先に説明したように3.4V程
度であり、MOSトランジスタN4−3およびN4−4
は、供給電流量は異なるものの、電源電圧VCCをノー
ドNGおよびNHへ伝達することができる。飽和領域で
これらのMOSトランジスタN4−3およびN4−4が
動作しており、これらのMOSトランジスタN4−3お
よびN4−4が供給するドレイン電流は、このゲート電
圧の2乗に比例するため、微小な電位差であっても比較
的大きな電流差を生じさせることができ、正確にノード
NGおよびNHの電圧レベルを基準電圧VrefPおよ
びバイアス電圧VPBの差に応じた電圧レベルに設定す
ることができる。
ならびにpチャネルMOSトランジスタP4−3および
P4−4を用いることにより、比較動作完了後、Lレベ
ルのノードに接続されるpチャネルMOSトランジスタ
(P4−3またはP4−4)を非導通状態とすることが
でき、応じて電源ノードVCCから接地ノードへの電流
経路を遮断することができ、消費電流を低減することが
できる。
差を正確に検知して電源電圧VCCと接地電圧レベルい
ずれかの電圧レベルの信号PBEを生成することができ
る。なお、差動増幅動作完了後は、ノードNGおよびN
Hは、ともに電源電圧VCCレベルにプリチャージされ
るまで、nチャネルMOSトランジスタN4−1および
N4−2によりラッチされた状態に保持される。
図9に示す繰返し信号発生回路160eの構成を示す図
である。図16において、繰返し信号発生回路160e
は、5段の縦続接続されるインバータI6−1〜I6−
5と、差動増幅回路からの出力信号PBEとインバータ
I6−4の出力信号を受けるNAND回路G6を含む。
NAND回路G6の出力信号がインバータI6−1の入
力へ与えられる。インバータI6−1〜I6−4は、比
較的小さな電流駆動力を有し、一方、信号φFを出力す
るインバータI6−5は、次段のチャージポンプ動作を
行なうVPB発生回路を駆動するために、比較的大きな
電流駆動力を有している。次に動作について簡単に説明
する。
たように、バイアス電圧VPBが基準電圧VrefPの
電圧レベルに等しいかまたはそれより高い状態にある。
この状態においては、NAND回路G6の出力信号はH
レベルに固定され、応じて、信号φFもLレベルに固定
される。
refPの電圧レベルがバイアス電圧VPBの電圧レベ
ルよりも高いことを示すときには、NAND回路G6
は、インバータとして作用し、NAND回路G6および
インバータI6−1〜I6−4が、5段のインバータで
構成されるリングオシレータとして動作し、応じてイン
バータI6−5から出力される信号φFが一定の周期で
変化する。このリングオシレータの周期は、100ns
程度と比較的短くされ、高速でバイアス電圧VPBを基
準電圧VrefPレベルにまで上昇させる。しかしなが
ら、このリングオシレータの周期は100ns程度であ
り、NAND回路G6およびインバータI6−1〜I6
−5は、CMOS回路で構成されているが、特別に高速
動作性が要求されないため、これらの構成要素であるM
OSトランジスタのしきい値電圧の絶対値は、0.7V
のように大きくされていてもよい。最終段のインバータ
I6−5のみが大きな電流駆動力を持っているだけであ
り、インバータI6−1〜I6−4およびNAND回路
G6の電流駆動力は小さくてもよいため、これらの繰返
し信号発生回路160eの動作時における消費電流は十
分に抑制される。
に示すVPB発生回路160fの具体的構成の一例を示
す図である。図17において、VPB発生回路160f
は、電源ノードVCCとノードNJの間に順方向にダイ
オード接続されるnチャネルMOSトランジスタN7−
1と、ノードNJとノードNKの間に順方向にダイオー
ド接続されるnチャネルMOSトランジスタN7−2
と、ノードNKとノードNLの間に順方向にダイオード
接続されるpチャネルMOSトランジスタP7−1と、
ノードNLと電源ノードVCCの間に順方向にそれぞれ
がダイオード接続され、かつ互いに直列に接続されるp
チャネルMOSトランジスタP7−2およびP7−3
と、繰返し信号φFに従って、ノードNJへ電荷を供給
するチャージポンプキャパシタC7−1と、繰返し信号
/φFに従ってノードNKへ電荷を供給するチャージポ
ンプキャパシタC7−2と、ノードNLからのバイアス
電圧VPBを安定化するための安定化容量C7−3を含
む。
2のバックゲートは接地電位を受けるように接続され、
MOSトランジスタP7−1およびP7−3のバックゲ
ートはそれぞれの一方導通ノード(ソース)に接続され
る。
は、実質的に先の図9に示す基準電圧発生回路160c
の構成と同じである。したがってMOSトランジスタN
7−1およびN7−2のしきい値電圧は小さくされ、ま
たMOSトランジスタP7−1〜P7−3のしきい値の
絶対値は大きくされる。MOSトランジスタN7−1お
よびN7−2はnチャネルMOSトランジスタが用いら
れ、またバックゲートが接地電位を受けるように接続さ
れているのは、先の図12に示す基準電圧発生回路の場
合と同じである。この図17に示すVPB発生回路の構
成の場合、バイアス電圧VPBは、VCC+2|VTP
|の電圧レベルとなる。繰返し信号φFの周期が、基準
電圧発生回路の場合に比べて、100nsと短くされて
いるため、高速でバイアス電圧VPBを所定の電圧レベ
ルに安定化させることができる。チャージポンプ動作に
よる電荷の供給量は、繰返し信号の周波数とチャージポ
ンプキャパシタの容量で決定される。したがってこのと
き、高速でバイアス電圧VPBを発生するために、チャ
ージポンプキャパシタC7−1およびC7−2の容量値
は、基準電圧発生回路のそれよりも大きくされてもよ
い。
も、図12に示す基準電圧発生回路160cの構成と同
様、低消費電流でかつ高速でバイアス電圧VPBを生成
することができる。
18は、図9に示す第1のVPBレベル保持回路160
hの構成を示す図である。図18において、VPBレベ
ル保持回路160hは、電源ノードVCCとノードNM
の間に順方向にダイオード接続されるnチャネルMOS
トランジスタN8−1と、ノードNMとノードNNの間
に順方向にダイオード接続されるnチャネルMOSトラ
ンジスタN8−2と、ノードNNと出力ノードNOの間
に順方向にダイオード接続されるpチャネルMOSトラ
ンジスタP8と、繰返し信号φに従ってノードNMへ電
荷を供給するチャージポンプキャパシタC8−1と、繰
返し信号/φに従って、ノードNNへ電荷を供給するチ
ャージポンプキャパシタC8−2を含む。MOSトラン
ジスタN8−1およびN8−2のバックゲートは接地電
圧を受けるように接続される。MOSトランジスタP8
のバックゲートはノードNNに接続される。ノードNO
はVPB発生回路160fの出力ノードNLに接続され
る。
60hの構成は、図17に示すVPB発生回路の出力段
のクランプ回路および安定化容量を除く構成と同じであ
る。したがって、このVCBレベル保持回路160h
は、ノードNOに対し、3・VCC−VTN1−VTN
2−|VTP|の電圧レベルを供給する。ここで、VT
N1およびVTN2は、MOSトランジスタN8−1お
よびN8−2のそれぞれのしきい値電圧を示し、VTP
は、MOSトランジスタP8のしきい値電圧を示す。こ
の電圧は図17のバイパス用MOSトランジスタP7−
2,P7−3により電源ノードVCCへ放電され、ノー
ドNOの電圧レベルはVCC+2|VTP|となる。こ
の第1のレベル保持回路160hは、単にノードNOか
ら出力されるバイアス電圧VPBがその待機状態におい
てリーク電流により低下するのを防止するために用いら
れる。このリーク電流は、数nAと極めて小さいため、
この第1のレベル保持回路の電荷供給力も十分小さくさ
れる。したがって、チャージポンプキャパシタC8−1
およびC8−2の容量も、数pF程度の容量値が用いら
れる。したがって繰返し信号φおよび/φに従って常時
チャージポンプ動作を行なって電荷をノードNOへ供給
しても、その消費電力は極めて小さい。また、MOSト
ランジスタN8−1およびN8−2は、バックゲートが
接地電圧を受けるように接続されているのは、図12に
示す基準電圧発生回路および図17に示すVPB発生回
路160fの場合と同じである。
は、図9に示す第2のレベル保持回路160iの具体的
構成を示す図である。図19において、第2のVPBレ
ベル保持回路160iは、電源ノードVCCとノードN
Pの間に順方向にダイオード接続されるnチャネルMO
SトランジスタN9−1と、ノードNPとノードNQの
間に順方向にダイオード接続されるnチャネルMOSト
ランジスタN9−2と、ノードNQと出力ノードNRの
間に順方向にダイオード接続されるpチャネルMOSト
ランジスタP9と、パルス信号/PUに従ってノードN
Pへ電荷を供給するチャージポンプキャパシタC9−1
と、パルス信号PUに従ってノードNQへ電荷を供給す
るチャージポンプキャパシタC9−2を含む。MOSト
ランジスタN9−1およびN9−2のバックゲートは接
地電圧を受けるように接続される。MOSトランジスタ
N9−1およびN9−2が用いられ、またそのバックゲ
ートが接地電圧を受けるように接続されているのは、先
の基準電圧発生回路およびVPB発生回路および第1の
VPBレベル保持回路の場合と同じである。ノードNR
は図17のノードNOに接続される。
ド時において、リフレッシュが行なわれるときに活性状
態のHレベルとされる内部RAS信号に相当する。この
リフレッシュ動作時において、センスアンプが動作し、
ビット線の充放電が行なわれ、比較的大きな基板電流が
流れるため、バイアス電圧VPBの電圧レベルがこの基
板電流によるホットキャリア電流のために低下する可能
性がある。このホットキャリア電流によるバイアス電圧
VPBの低下を補償するために、第2のレベル保持回路
160iが設けられており、したがってチャージポンプ
キャパシタC9−1およびC9−2は比較的大きな容量
値(数十〜数百pF)を有している。リフレッシュが行
なわれるときには、パルス信号PUがHレベルとされ、
ノードNQの電圧レベルが上昇し、MOSトランジスタ
P9が導通し、ノードNRへ正電荷が供給される。した
がって、バイアス電圧VPBの低下する可能性のあると
きにノードNRへ正電荷を供給しておくことにより、こ
のバイアス電圧VPBすなわち基板バイアス電圧の低下
を抑制することができる。
回路160iの動作は、先の図17および図18に示す
回路と同じであり、用いられる繰返し信号の種類が異な
るだけである。通常動作モード時においては、パルス信
号PUは、Lレベルの非活性状態とされる。しかしなが
ら、この通常動作モード時においてはバイアス電圧VP
Bは用いられず、選択回路により電源電圧VCCが選択
されて使用される。したがってこの場合には、基板電流
の影響によりバイアス電圧VPBは低下する可能性はな
いため、特に電荷を供給する必要はない。
持回路を設けることにより、データ保持動作モード時
(セルフリフレッシュモード時)において、リフレッシ
ュ動作が行なわれても、安定にバイアス電圧VPB(基
板バイアス電圧VPBS)を指定の電圧レベルに保持す
ることができる。また、その動作サイクルも、リフレッ
シュサイクルと同じであり、リフレッシュ時に消費され
る電流50μAに比べて小さく、消費電力の増加は、大
きな影響は及ぼさない。
に示す選択回路160gの具体的構成を示す図である。
図20(A)において、選択回路160gは、バイアス
電圧VPBの供給ノードNUとノードNVの間に接続さ
れかつそのゲートがノードNSに接続されるpチャネル
MOSトランジスタP20−1と、ノードNUとノード
NSの間に接続されてかつそのゲートがノードNVに接
続されるpチャネルMOSトランジスタP20−2と、
ノードNVと接地ノードの間に接続されかつそのゲート
がセルフリフレッシュ活性化信号SELFを受けるよう
に接続されるnチャネルMOSトランジスタN20−1
と、ノードNSと接地ノードの間に接続されるnチャネ
ルMOSトランジスタN20−2と、セルフリフレッシ
ュ活性化信号SELFを反転するCMOSインバータを
構成するpチャネルMOSトランジスタP20−3およ
びnチャネルMOSトランジスタN20−3と、ノード
NUと出力ノードNTの間に接続されかつそのゲートが
ノードNVに接続されるpチャネルMOSトランジスタ
P20−4と、出力ノードNTと電源ノードVCCの間
に接続されかつそのゲートがノードNSに接続されるp
チャネルMOSトランジスタP20−5を含む。
0−3で構成されるCMOSインバータは、電源電圧V
CCおよび接地電圧を両動作電源電圧として動作する。
pチャネルMOSトランジスタP20−5を除いて、M
OSトランジスタのバックゲートは、それぞれのソース
に接続される。pチャネルMOSトランジスタP20−
5のバックゲートは、ノードNUに接続されてバイアス
電圧VPBを受ける。MOSトランジスタP20−5の
バックゲートを電源電圧VCCを受けるように接続した
場合、出力ノードNTの電圧がバイアス電圧VPBレベ
ルとなったとき、このMOSトランジスタP20−5に
おいて、基板領域を介してバイアス電圧VPBからの電
荷が電源ノードVCCへ流れるためこれを防止する。ま
た、MOSトランジスタP20−5のバックゲートをノ
ードNTに接続した場合、基板バイアス電圧VPBSが
電源電圧VCCからバイアス電圧VPBへ切換えられる
ため、このMOSトランジスタP20−5の基板領域の
充電も併せて行なう必要があり、基板バイアス電圧VP
BSの上昇が遅れるためこれを防止する。MOSトラン
ジスタP20−5のバックゲートを常時バイアス電圧V
PBに固定しておくことにより、MOSトランジスタP
20−5における基板領域のリーク電流を防止すること
ができ、低消費電力で高速で基板バイアス電圧VPBS
をバイアス電圧VPBレベルに上昇させることができ
る。次にこの図20(A)に示す選択回路160gの動
作をその動作波形図である図20(B)を参照して説明
する。
ゆるレベル変換回路と言われるものであり、低電力消費
で、低い信号電圧系から高い信号電圧系への変換を行な
う。この図20(A)に示す構成においては、2V振幅
の信号SELFにより、基板バイアス電圧VPBSを、
2V(VCC)と3.4V(VPB)の一定電圧の間で
切換える。
レッシュ活性化信号SELFが、Lレベルであり、MO
SトランジスタN20−1が非導通状態、MOSトラン
ジスタN20−2が、CMOSインバータ(MOSトラ
ンジスタP20−3およびN20−3)からのHレベル
の信号により、導通状態とされる。したがって、この状
態において、ノードNSが、MOSトランジスタN20
−2により接地電圧レベルに放電され、MOSトランジ
スタP20−1が導通し、ノードNVがバイアス電圧V
PBレベルに充電され、MOSトランジスタP20−2
が非導通状態とされる。したがってこの状態において
は、MOSトランジスタP20−5が導通し、ノードN
Tへは、電源電圧VCCが伝達され、電源電圧VCCレ
ベルの基板バイアス電圧VPBSが出力される。このと
き、MOSトランジスタP20−4は、そのゲート電圧
がバイアス電圧VPBレベルであり、非導通状態にあ
る。ノードNSおよびNVの電圧レベルが、それぞれL
レベルおよびHレベル(バイアス電圧VPBレベル)と
なると、このレベル変換回路においては、サブスレッシ
ョルド電流を除いて電流は流れない。したがって、低消
費電流特性が実現される。この選択回路160gは、高
速動作性は要求されないため、したがって構成要素であ
るMOSトランジスタは、このサブスレッショルド電流
を抑制するため、高いしきい値電圧(0.7V)のMO
Sトランジスタが用いられる。
ルフリフレッシュ活性化信号SELFがHレベルとさ
れ、通常動作モード時と逆に、MOSトランジスタN2
0−1が導通状態、MOSトランジスタN20−2が非
導通状態とされる。これにより、ノードNVの電位が接
地レベルとなり、MOSトランジスタP20−2が導通
し、ノードNSを充電するMOSトランジスタN20−
2は導通状態となり、ノードNSの電位レベルは、バイ
アス電圧VPBレベルまで上昇し、MOSトランジスタ
P20−1が非導通状態とされ、ノードNVは接地電位
レベルに保持される。したがってこの状態において,M
OSトランジスタP20−4が導通状態、MOSトラン
ジスタP20−5が非導通状態とされ、出力ノードNT
へは、バイアス電圧VPBが伝達され、周辺回路のpチ
ャネルMOSトランジスタ形成領域の基板領域へ印加さ
れるバイアス電圧VPBSの電圧レベルが上昇する。
バータ(MOSトランジスタP20−3およびN20−
3)に貫通電流が生じるだけであり、残りの部分におい
ては、ノードNUから接地電位へ切換時電流が少し流れ
るだけであり、電源電流に対する低消費電力が実現さ
れ、またバイアス電圧VPBの低下も抑制される。
ャネルMOSトランジスタ(NMOS)トランジスタの
基板領域へ印加される基板バイアス電圧VNBSを発生
する部分の構成を示す図である。この図21に示す構成
は、図9に示す周辺バイアス回路160に含まれる。
のVNBS発生部は、発振回路160aからの繰返し信
号φに応答して活性期間の異なる制御信号/φPおよび
/φSを生成する制御信号発生回路160kと、繰返し
信号φに応答して負の一定の電圧レベルの基準電圧Vr
efNを生成する基準電圧発生回路160lと、制御信
号/φPおよび/φS(またはφS)に応答して選択的
に活性化され、基準電圧VrefNと出力ノード162
上のバイアス電圧VNBを比較し該比較結果を示す信号
NBEを出力する差動増幅回路回路160mと、差動増
幅回路160mからの信号NBEに応答して選択的に活
性化され、活性化時繰返し信号φFを出力する繰返し信
号発生回路160nと、繰返し信号φFに応答してチャ
ージポンプ動作を行なって負のバイアス電圧VNBを生
成するVNB発生回路160oと、セルフリフレッシュ
活性化信号SELFに従ってバイアス電圧VNBおよび
接地電圧VSSの一方を選択して基板バイアス電圧VN
BSとして出力する選択回路160pを含む。発振回路
160aは、先の図9に示すバイアス電圧VPBを発生
するために用いられる発振回路と共用される。これらの
回路160k〜160oは、電源電圧VCCおよび接地
電圧(VSS)を一方および他方動作電源電圧として動
作する。
に応答して出力ノード162上に負の電荷を供給するV
NBレベル保持回路160qと、セルフリフレッシュモ
ード時のリフレッシュ動作時に活性状態とされるパルス
信号PUに応答して活性化され、出力ノード162上へ
負の電荷を供給するVNBレベル保持回路160rを含
む。VNBレベル保持回路160qは、待機状態時にお
けるリーク電流によるバイアス電圧VNBの上昇を抑制
するために負の電荷を供給することが要求されるだけで
あり、小さな電荷供給力を有する。一方、VNBレベル
保持回路160rは、リフレッシュ動作時において流れ
るホットキャリア電流によるバイアス電圧VNBの上昇
を抑制するために、比較的大きな電荷供給力を持って出
力ノード162上に負の電荷を供給する。選択回路16
0pは、セルフリフレッシュ活性化信号SELFの活性
化時には、バイアス電圧VNBを選択し、一方、セルフ
リフレッシュ活性化信号SELFの非活性化時には、接
地電圧VSSを選択する。
電源投入時における動作を図22に示す波形図を参照し
て説明する。
圧VCCが上昇する。発振回路160aが、この電源投
入により、発振動作を行ない、所定の周期で繰返し信号
φを出力する。この繰返し信号φに従って基準電圧発生
回路160lがチャージポンプ動作を行なって、負の電
圧レベルの基準電圧VrefNを生成する。この基準電
圧VrefNは、差動増幅回路160mの入力部のゲー
ト容量を放電するだけであり、基準電圧VrefNは高
速で所定の電圧レベルに到達する。バイアス電圧VNB
は、基準電圧VrefNよりも高い(絶対値が小さい)
ため、差動増幅回路160mからの信号NBEはHレベ
ルであり(その電圧レベルは電源電圧VCCの上昇とと
もに上昇する)、繰返し信号発生回路160nが発振動
作を行ない、所定の周期(約100ns)で繰返し信号
φFを出力する。この繰返し信号φFに従ってVNB発
生回路160oがチャージポンプ動作を行なって、出力
ノード162へ負の電荷を供給し、バイアス電圧VNB
の電圧レベルを低下させる。この出力ノード162の容
量は、大きいため、バイアス電圧VNBは、基準電圧V
refNに比べて緩やかに所定の電圧レベルに到達す
る。
基準電圧VrefNが等しくなると、差動増幅回路16
0mからの信号NBEがLレベルに固定され、繰返し信
号発生回路160nの発振動作が停止される。電源投入
後繰返し信号発生回路160nからの比較的高速(周期
100ns程度)の繰返し信号φFを用いてVNB発生
回路160oにチャージポンプ動作を行なわせることに
より、高速で所定の電圧レベルのバイアス電圧VNBを
生成することができる。バイアス電圧VNBが所定の基
準電圧VrefNのレベルに到達したときには、このV
NB発生部の動作は停止されるため電流消費が生じな
い。VNBレベル保持回路160qが繰返し信号φに従
ってチャージポンプ動作を行なうが、出力ノード162
におけるリーク電流を補償するためにこのVNBレベル
保持回路160qが動作しているだけであり、その消費
電流は数nAと極めて小さい。この図21に示すVNB
S発生回路の構成は、図9に示すVPBS発生部の構成
と実質的に同じであり、基準電圧VrefNおよびバイ
アス電圧VNBが負の電圧レベルであり、一方、基準電
圧VrefPおよびバイアス電圧VPBが正の電圧であ
る点が異なっているだけである。次に各部の構成につい
て説明する。
21に示す基準電圧発生回路160lの具体的構成を示
す図である。図23において、基準電圧発生回路160
lは、接地ノードとノードDaの間に逆方向にダイオー
ド接続されるpチャネルMOSトランジスタP22−1
と、ノードDaとノードDbの間に逆方向にダイオード
接続されるpチャネルMOSトランジスタP22−2
と、ノードDbとノードDcの方向に逆方向にダイオー
ド接続されるnチャネルMOSトランジスタN22−1
と、ノードDcと接地ノードの間に互いに直列に接続さ
れかつ逆方向にダイオード接続されるnチャネルMOS
トランジスタN22−2およびN22−3と、繰返し信
号φに応答して、ノードDaへ電荷を供給するチャージ
ポンプキャパシタC22−1と、繰返し信号/φに応答
してノードDbへ電荷を供給するチャージポンプキャパ
シタC22−2と、ノードDcからの基準電圧Vref
Nを安定化するための安定化容量C22−3を含む。
およびP22−2のバックゲートは電源電圧VCCを受
けるように接続される。nチャネルMOSトランジスタ
N22−1〜N22−3のバックゲートはそれぞれソー
スに接続される。pチャネルMOSトランジスタP22
−1およびP22−2が設けられているのは、チャージ
ポンプキャパシタC22−1およびC22−2のチャー
ジポンプ動作により、ノードDaおよびDbの電位が低
下したとき、MOSトランジスタの基板領域と一方導通
ノードとが導通するのを防止するためである。またpチ
ャネルMOSトランジスタP22−1およびP22−2
としては、しきい値電圧の絶対値の小さなpチャネルM
OSトランジスタが用いられる。バックゲートバイアス
効果を低減し、かつ必要なレベルの基準電圧VrefN
を生成するためである。これは、先の図12に示す基準
電圧発生回路160cにおいてnチャネルMOSトラン
ジスタが用いられているのと同じ理由でこれらのpチャ
ネルMOSトランジスタP22−1およびP22−2が
用いられている。次に動作について説明する。
号/φがLレベルのとき、ノードDaへは正電荷が注入
され、一方ノードDbは、正電荷が引抜かれる。ノード
Daの電位上昇によりpチャネルMOSトランジスタP
22−1が導通するため、ノードDaは接地電位レベル
に放電され、ノードDaの電位は、|VTP1|レベル
にクランプされる。ここで、VTP1は、MOSトラン
ジスタP22−1のしきい値電圧を示す。一方、ノード
Dbの電位低下により、pチャネルMOSトランジスタ
P22−2は、逆バイアスされるため、非導通状態とさ
れ、一方nチャネルMOSトランジスタN22−1が導
通し、出力ノードDcから正電荷を引抜き、ノードDc
の電位レベルを低下させる。
号/φがHレベルとされると、ノードDbの電位は上昇
し、nチャネルMOSトランジスタN22−1が非導通
状態とされ、一方、ノードDaの電位レベルが低下し、
pチャネルMOSトランジスタP22−2が導通し、ノ
ードDbの電位を低下させる。このとき、pチャネルM
OSトランジスタP22−1は非導通状態にある。繰返
し信号φおよび/φを繰返し与えることにより、ノード
Daの電位は、|VTP1|と|VTP1|−VCCの
間で変化する。ノードDaの電位がLレベルのときに、
ノードDbがプリチャージされるため、ノードDbの電
位は、電位|VTP1|+|VTP2|−VCCと|V
TP1|+|VTP2|−2・VCCの間で変化する。
ノードDcの電位は、ノードDbの電位よりもnチャネ
ルMOSトランジスタN22−1のしきい値電圧VTN
だけ高くなるため、ノードDcは、VTP+|VTP1
|+|VTP2|−2・VCCの電位レベルまで低下す
ることができる。しかしながら、nチャネルMOSトラ
ンジスタN22−2およびN22−3により、ノードD
cの電位は、−2・VTNの電位レベルに固定される。
ここで、接地電圧VSSを0Vとしている。先の図12
に示す基準電圧発生回路160cにおいて出力電圧を算
出したのと同じ方法でpチャネルMOSトランジスタP
22−1およびP22−2のしきい値電圧の絶対値が得
られる(先の図12に示すMOSトランジスタN2−1
およびN2−2のしきい値電圧VTN1およびVTN2
にこれらのMOSトランジスタP22−1およびP22
−2のしきい値電圧の絶対値が対応している)。したが
って、同様の条件を用いることにより、次式が得られ
る。
|=0.86(V) したがって、出力ノードDcに発生することの電圧V
(Dc)は、次式で与えられる。
決定される電圧レベルは、−2・VTNであり、この電
圧レベルが基準電圧VrefNを決定している。したが
って、基準電圧VrefNに必要とされる電圧レベル
は、−2・VTN=−2・0.7=−1.4である。し
たがって、確実に、必要とされる電圧レベルの基準電圧
VrefNを得ることができる。
図21に示す差動増幅回路160fの具体的構成を示す
図である。図24(A)において、差動増幅回路回路1
60mは、電源ノードVCCとノードDdの間に接続さ
れかつそのゲートに制御信号/φPを受けるpチャネル
MOSトランジスタP23−1と、電源ノードVCCと
ノードDeの間に接続されかつそのゲートに制御信号/
φPを受けるpチャネルMOSトランジスタP23−2
と、ノードDdとノードDfの間に接続されかつそのゲ
ートがノードDeに接続されるnチャネルMOSトラン
ジスタN23−1と、ノードDeとノードDfの間に接
続されかつそのゲートがノードDdに接続されるnチャ
ネルMOSトランジスタN23−2と、ノードDfと接
地ノード(VSS)との間に接続されかつそのゲートに
制御信号φSを受けるnチャネルMOSトランジスタN
23−5とを含む。
およびP23−2は、同じサイズを備え、制御/φPの
Lレベルのときに導通して、ノードDdおよびDeを電
源電圧VCCレベルにプリチャージする。nチャネルM
OSトランジスタN23−1およびN23−2は、フリ
ップフロップを構成し、nチャネルMOSトランジスタ
N23−5の導通時活性化され、ノードDdおよびDe
の電位を差動増幅する。
ードVCCとノードDdの間に直列に接続されるpチャ
ネルMOSトランジスタP23−3およびP23−4
と、ノードDdの電位を反転して、pチャネルMOSト
ランジスタP23−4のゲートへ与えるインバータI2
3−1と、電源ノードVCCとノードDeの間に互いに
直列に接続されるpチャネルMOSトランジスタP23
−5およびP23−6と、ノードDe上の電位を反転し
て、pチャネルMOSトランジスタP23−6のゲート
へ与えるインバータI23−2を含む。MOSトランジ
スタP23−3およびP23−5のゲートへ電圧Vre
fNおよびVNBが与えられる。
構成は、先の図14に示す差動増幅回路160dと、電
圧VrefNおよびVNBの差を検出するためにpチャ
ネルMOSトランジスタP23−3およびP23−5が
用いられている点を除いては同じ構成である。したがっ
て、この図23に示す差動増幅回路160mにおいて
も、MOSトランジスタのサイズは、左右対称に同じと
される。ただし、pチャネルMOSトランジスタP23
−5の電流駆動力は、pチャネルMOSトランジスタP
23−3のそれよりも少し(5ないし10%)大きくさ
れる。これにより、基準電圧VrefNとバイアス電圧
VNBが等しいときに、pチャネルMOSトランジスタ
P23−5からより多くの電流が流れる。動作は、先の
図14に示す差動増幅回路のそれと実質的に同じである
が、以下に簡単に図24(B)に示す波形図を参照して
説明する。
がともにLレベルとなると、pチャネルMOSトランジ
スタP23−1およびP23−2により、ノードDdお
よびDeがVCCレベルにプリチャージされる。時刻t
1において、制御信号/φPがHレベルに立上がり、M
OSトランジスタP23−1およびP23−2が非導通
状態とされ、ノードDdおよびDeのプリチャージ動作
が完了する。この時点において、まだ制御信号φSはL
レベルにあり、MOSトランジスタN23−5は非導通
状態にある。また、インバータI23−1およびI23
−2により、pチャネルMOSトランジスタP23−4
およびP23−6は導通状態にある。時刻t2におい
て、制御信号φSがHレベルに立上がると、MOSトラ
ンジスタN23−5が導通し、MOSトランジスタN2
3−1およびN23−2により差動増幅動作が開始され
る。基準電圧VrefNがバイアス電圧VNBよりも低
い場合には、pチャネルMOSトランジスタP23−3
のコンダクタンスがpチャネルMOSトランジスタP2
3−5のそれよりも大きくなり、電源ノードVCCから
ノードDdへより多くの電流が流れる。したがって、ノ
ードDeが、MOSトランジスタN23−2およびN2
3−5により放電されて接地電位レベルへと低下し、ノ
ードDdは、電源電圧VCCレベルを維持する。この状
態においては、信号NBEはHレベルを維持する。ノー
ドDdおよびDeがそれぞれHレベルおよびLレベルに
変化すると、インバータI23−2により、pチャネル
MOSトランジスタP23−6が非導通状態とされ、電
源ノードVCCからノードDeへの電流経路が遮断され
る。したがって、比較動作完了後においては、電源ノー
ドVCCから接地ノードVSSへ流れる電流の経路は存
在せず、消費電流は抑制される。
よびφSがLレベルにセットされ、ノードDbおよびD
eが電源電圧VCCレベルにプリチャージされる。時刻
t4において、制御信号/φPがHレベルに立上がり、
応じて時刻t5において、制御信号φSがHレベルに立
上がる。基準電圧VrefNとバイアス電圧VNBの電
圧レベルが等しい場合、先に説明したように、pチャネ
ルMOSトランジスタP23−5の電流駆動力は、pチ
ャネルMOSトランジスタP23−3のそれよりも大き
くされているため、ノードDeへより多くの電流が供給
される。したがって、ノードDdが接地電位レベルへと
放電される。このノードDdの電位低下により、インバ
ータI23−1の出力信号がHレベルとなり、pチャネ
ルMOSトランジスタP23−4が非導通状態とされ
る。この状態においては、ノードDdからの信号NBE
がLレベルとされる。
御信号/φPおよびφSの活性化期間を異ならせている
のは、ノードDdおよびDeのプリチャージ動作が完了
し、ノードDdおよびDeが確実にMOSトランジスタ
P23−3およびP23−5から充電される状態にされ
た後に比較動作(差動増幅動作)を行なうためである。
この差動増幅回路160mにおいても、高速動作性は要
求されないため、しきい値電圧の絶対値の大きなMOS
トランジスタが用いられる。これにより、サブスレッシ
ョルド電流の低減が図られる。
5は、図21に示す繰返し信号発生回路160nの具体
的構成を示す図である。図25において、5段の縦続接
続されるインバータI25−1〜I25−5と、インバ
ータI25−4の出力信号と信号NBEを受けるNAN
D回路G25を含む。NAND回路G25の出力信号が
初段のインバータI25−1の入力へ与えられる。イン
バータI25−5から繰返し信号φFが与えられる。こ
の図25に示す繰返し信号発生回路160nの構成は、
図16に示す繰返し信号発生回路160eの構成と実質
的に同じである。NAND回路G25およびインバータ
I25−1〜I25−5は、発振周期が100ns程度
であり、高速動作性は特に要求されないため、しきい値
電圧の大きなMOSトランジスタを構成要素として備え
る。また、次段のVNB発生回路160oを駆動するの
は、インバータI25−5のみであり、このインバータ
I25−5の電流駆動力は大きくされるが、残りのイン
バータI25−1〜I25−4およびNAND回路G2
5の電流駆動力は比較的小さくされる。これにより、低
消費電流を実現する。
路G25の出力信号がHレベルに固定され、応じて繰返
し信号φFもLレベルに固定される。一方、信号NBE
がHレベルのときには、NAND回路G25がインバー
タとして作用し、この繰返し信号発生回路160nは、
5段のインバータで構成されるリングオシレータとして
動作する。これにより、繰返し信号φFが、一定の周期
で変化する。
は、図21に示すVNB発生回路160oの具体的構成
を示す図である。図26においては、VNB発生回路1
60oは、接地ノードVSSとノードDgの間に逆方向
にダイオード接続されるpチャネルMOSトランジスタ
P26−1と、ノードDgとノードDhの間に逆方向に
ダイオード接続されるpチャネルMOSトランジスタP
26−2と、ノードDhとノードDiの間に逆方向にダ
イオード接続されるnチャネルMOSトランジスタN2
6−1と、ノードDiと接地ノードVSSの間に、互い
に直列に接続されかつ各々が逆方向にダイオード接続さ
れるnチャネルMOSトランジスタN26−2およびN
26−3と、繰返し信号φFに応答してノードDgへ電
荷を供給するチャージポンプキャパシタC26−3と、
繰返し信号/φFに応答してノードDhへ電荷を供給す
るチャージポンプキャパシタC26−2と、ノードDi
からのバイアス電圧VNBを安定化するための安定化容
量C26−3を含む。この図26に示すVNB発生回路
160oの構成は、先の図22に示す基準電圧発生回路
160lの構成と実質的に同じである。与えられる繰返
し信号が異なるだけである。したがって、この図26に
示すVNB発生回路160oは、−2・VTNの電圧レ
ベルのバイアス電圧VNBを出力する。ここでVTN
は、MOSトランジスタN26−2およびN26−3の
しきい値電圧を示す。また、pチャネルMOSトランジ
スタP26−1およびP26−2が用いられており、ま
たそのバックゲートが電源電圧VCCを受けるように接
続されている理由は、先の基準電圧発生回路160lの
場合と同じである。高速の繰返し信号φFおよび/φF
を用いてチャージポンプ動作を行なうことにより、高速
で所定時間内に一定の電圧レベルのバイアス電圧VNB
を出力することができる。
成]図27は、図21に示す第1のVNBレベル保持回
路160qの具体的構成を示す図である。図27におい
て、第1のVNBレベル保持回路160qは、接地ノー
ドVSSとノードDjの間に逆方向にダイオード接続さ
れるpチャネルMOSトランジスタP27−1と、ノー
ドDjとノードDkの間に逆方向にダイオード接続され
るpチャネルMOSトランジスタP27−2と、ノード
DkとノードDnの間に逆方向にダイオード接続される
nチャネルMOSトランジスタN27と、繰返し信号φ
に応答してノードDjへ電荷を供給するチャージポンプ
キャパシタC27−1と、繰返し信号/φに応答してノ
ードDkへ電荷を供給するチャージポンプキャパシタC
27−2を含む。このMOSトランジスタP27−1お
よびP27−2のそれぞれのバックゲートは、電源電圧
VCCを受けるように接続される。pチャネルMOSト
ランジスタP27−1およびP27−2が用いられてい
るのは、先の基準電圧発生回路160lの場合と同じで
ある。この図27に示す第1のVNBレベル保持回路1
60qの構成においては、ノードDlをクランプするた
めのnチャネルMOSトランジスタは設けられていな
い。したがって、ノードDlの電位は、−2・VCC−
|VTP1|−|VTP2|−VTNに到達可能であ
る。しかしながら、このノードDlは、図26に示すn
チャネルMOSトランジスタN26−2およびN26−
3により接地電位レベルへと充電されるため、ノードD
lの電位レベルは、−2・VTNの電位レベルとなる。
60qは、待機状態時におけるリーク電流を補償するだ
けであり、チャージポンプキャパシタC27−1および
C27−2の容量値は数pFと小さくされており、消費
電流は十分抑制されている。
ネルMOSトランジスタP27−1およびP27−2が
用いられている理由およびこれらのバックゲートが電源
電圧VCCを受ける理由は、先の図26に示すVNB発
生回路160oの場合と同じである。繰返し信号φおよ
び/φに応答して常時チャージポンプ動作を行なって
も、十分に消費電流を抑制することができる。
成]図28は、図21に示す第2のVNBレベル保持回
路160rの具体的構成を示す図である。図28におい
て、第2のVNBレベル保持回路160rは、接地ノー
ドVSSとノードDmの間に逆方向にダイオード接続さ
れるpチャネルMOSトランジスタP28−1と、ノー
ドDmとノードDnの間に逆方向にダイオード接続され
るpチャネルMOSトランジスタP28−2と、ノード
DnとノードDoの間に逆方向にダイオード接続される
nチャネルMOSトランジスタN28と、パルス信号P
Uに従ってノードDmへチャージポンプ動作により電荷
を供給するチャージポンプキャパシタC28−1と、パ
ルス信号/PUに応答してノードDnへチャージポンプ
動作により電荷を供給するチャージポンプキャパシタC
28−2を含む。このノードDoは、VNB発生回路1
60oの出力ノードに接続される。
回路160rの構成は、先の図27に示す第1のVNB
レベル保持回路160qの構成と同じであり、同様に動
作する。ただし、リフレッシュ動作時におけるホットキ
ャリア電流によるバイアス電圧VNBのレベル上昇を補
償するために、内部RALS信号に相等するパルス信号
が用いられており、またチャージポンプキャパシタC2
8−1およびC28−2の容量値は、数十ないし数百p
Fと比較的大きくされる。リフレッシュ動作が行なわれ
るとき、パルス信号/PUがHレベルからLレベルに低
下し、ノードDnの電位レベルを低下させ、ノードDo
からノードDnへ正電荷を引抜き、バイアス電圧VNB
の電圧レベルを低下させる。これにより、リフレッシュ
動作時における基板電流によるバイアス電圧VNBの変
動を抑制する。この第2のVNBレベル保持回路160
rにおいても、ノードDoは、図26に示すVNB発生
回路160oの出力ノードDiに接続されており、その
電位レベルは、MOSトランジスタN26−2およびN
26−3により、−2・VTNレベルにクランプされ
る。
は、図21に示す選択回路160pの具体的構成を示す
図である。図29(A)において、選択回路160p
は、セルフリフレッシュ活性化信号SELFを反転する
CMOSインバータを構成するpチャネルMOSトラン
ジスタP21−1およびnチャネルMOSトランジスタ
N29−1と、セルフリフレッシュ活性化信号SELF
の非活性化時導通し、ノードDpへ電源電圧VCCを伝
達するpチャネルMOSトランジスタP29−2と、C
MOSインバータ(MOSトランジスタP29−1およ
びN29−1)の出力信号がLレベルのときに導通し、
ノードDqへ電源電圧VCCを伝達するpチャネルMO
SトランジスタP29−3と、ノードDpとバイアスノ
ードVNB(電圧とそのノードを同じ符号で示す)との
間に結合され、かつそのゲートがノードDqへ接続され
るnチャネルMOSトランジスタN29−2と、ノード
DqとバイアスノードVNBの間に接続されかつそのゲ
ートがノードDpに接続されるnチャネルMOSトラン
ジスタN29−3と、ノードDp上の電位がHレベルの
ときに導通し、ノードDrへ接地電圧VSSを伝達する
nチャネルMOSトランジスタN29−4と、ノードD
q上の電位がHレベルのときに導通し、バイアス電圧V
NBを出力ノードDrへ伝達するnチャネルMOSトラ
ンジスタN29−5を含む。ノードDrから基板バイア
ス電圧VNBSが出力される。
を除いて、MOSトランジスタP29−1〜P29−
3、N29−1〜N29−3およびN29−5は、それ
ぞれのバックゲートがそれぞれのソースに接続される。
MOSトランジスタN29−4のバックゲートは、バイ
アス電圧VNBを受けるように接続される。出力ノード
Drへ負のバイアス電圧VNBが伝達されたとき、この
MOSトランジスタN29−4におけるN+領域とP型
基板領域の間が順方向にバイアスされ、接地ノードVS
Sから出力ノードDrへ電流が流れるのを防止するため
である。また、MOSトランジスタN29−4のバック
ゲートを出力ノードDrに接続する場合、出力ノードD
rが接地電圧VSSからバイアス電圧VNBへ切換わる
とき基板領域の放電が併せて行なわれるため、基板バイ
アス電圧VNBSの変化が遅れる。したがって、このM
OSトランジスタN29−4のバックゲートは、バイア
ス電圧VNBを受けるように接続される。次にこの図2
9(A)に示す選択回路の動作をその動作波形図である
図29(B)を参照して説明する。
Lレベルのときには、CMOSインバータ(MOSトラ
ンジスタP29−1およびN29−1)の出力信号がH
レベルとなり、MOSトランジスタP29−2が導通状
態、MOSトランジスタP29−3が非導通状態とされ
る。ノードDpが電源電圧VCCレベルに充電され、M
OSトランジスタN29−3が導通状態となり、ノード
Dqが、バイアス電圧VNBレベルへ低下する。このノ
ードDqの電位低下に応答して、MOSトランジスタN
29−2が非導通状態とされる。この状態においては、
MOSトランジスタN29−4が導通状態、MOSトラ
ンジスタN29−5が非導通状態となり、出力ノードD
rからの基板バイアス電圧VNBSが、接地電圧VSS
レベルとなる。
活性状態のHレベルとなると、MOSトランジスタP2
9−2が非導通状態、MOSトランジスタP29−3が
導通状態となる。ノードDqがMOSトランジスタP2
9−3により充電され、応じてMOSトランジスタN2
9−2が導通状態となり、ノードDpの電位を低下させ
る。最終的に、ノードDqの電位は、電源電圧VCCレ
ベル、ノードDpの電圧レベルはバイアス電圧VNBレ
ベルとなる。これにより、MOSトランジスタN29−
4が非導通状態、MOSトランジスタN29−5が導通
状態となり、出力ノードDrからの基板バイアス電圧V
NBSはバイアス電圧VNBレベルに低下する。この基
板バイアス電圧VNBSは、比較的大きな容量を有する
基板領域へ伝達されるため、基板バイアス電圧VNBS
が比較的緩やかに変化する。これにより、周辺回路のn
チャネルMOSトランジスタの基板領域のバイアス電圧
の絶対値が大きくなり、そのしきい値電圧が大きくさ
れ、サブスレッショルド電流が低減される。
の構成においても、基板バイアス電圧切換え後の定常状
態においては、構成要素のMOSトランジスタはすべて
非導通状態となり、直流電流はほとんど流れない。この
構成要素であるMOSトランジスタのしきい値電圧は、
高速動作性が要求されないため、大きくされている。ノ
ードDpおよびDqは、電源電圧VCCとバイアス電圧
VNBの間で変化するが、これは出力段のMOSトラン
ジスタN29−4およびN29−5を強い導通状態とす
るためである。ノードDpおよびDqの電圧レベルは、
接地電圧VSSとバイアス電圧VNBの間で変化するよ
うに構成されてもよい。
(A)は、周辺回路の構成要素であるMOSトランジス
タの断面構造を概略的に示す図である。図30(A)に
おいて、周辺回路は、P型半導体基板(または半導体
層)400表面に互いに離れて形成されるNウェル(N
型基板領域)402および410内に形成されるpチャ
ネルMOSトランジスタPTおよびnチャネルMOSト
ランジスタNTを含む。
ウェル402表面に互いに間をおいて形成されるP+領
域403および405と、P+領域403および405
の間のチャネル領域上にゲート絶縁膜408を介して形
成されるゲート電極409を含む。Nウェル402へ
は、N+領域407を介して基板バイアス電圧VPBS
が印加される。
て電源電圧VCCを印加され、このNウェル410表面
に、Pウェル(P型基板領域)420が形成される。こ
のPウェル420内にnチャネルMOSトランジスタN
Tが形成される。このnチャネルMOSトランジスタN
Tは、互いに離れてPウェル420の表面に形成される
N+領域423および425と、N+領域423および
425の間のチャネル領域上にゲート絶縁膜428を介
して形成されるゲート電極429を含む。Pウェル42
0は、P+領域427を介して基板バイアス電圧VNB
Sを受ける。
続されて出力信号OUTを出力し、ゲート電極409お
よび429が相互接続されて入力信号INを受ける。こ
の図30(A)に示す構成は、図30(B)に電気的等
価回路図を示すように、CMOSインバータを構成す
る。すなわち、pチャネルMOSトランジスタPTおよ
びnチャネルMOSトランジスタNTのゲートが、入力
ノードDiを介して入力信号INを受け、かつMOSト
ランジスタPTおよびNTのドレインが出力端子Toと
相互接続されて出力信号OUTを生成する。MOSトラ
ンジスタPTのバックゲートが基板バイアス電圧VPB
Sを受けるように結合され、MOSトランジスタNTの
バックゲートが、基板バイアス電圧VNBSを受ける。
MOSトランジスタのソース電位(電源ノードに接続さ
れるノード)の電位が、基板電位VPBSと拡散電位
(P/N接合の順方向降下電圧)の和よりも高くなると
寄生サイリスタが導通するラッチアップ現象が生じる場
合がある。特に、電源投入時において、P+領域403
の電源電圧VCCは、基板バイアス電圧VPBSが電源
電圧レベルに上昇するよりも早く立上がり(ウェルの大
きな寄生容量による)、このラッチアップ現象が起こる
可能性が高い。したがって、nチャネルMOSトランジ
スタNTを形成する基板領域となるPウェル420を、
Nウェル410で取囲み、このNウェル410に対し電
源電圧VCCをN+領域411を介して印加する。これ
により、仮にpチャネルMOSトランジスタPTのソー
ス領域となるP+領域403からNウェル402へ電流
が流れ、寄生バイポーラトランジスタのベース電流がP
ウェル420へ流れる可能性がある場合においても、こ
のNウェル410によりこの電流を吸収することがで
き、CMOSラッチアップ現象を防止することができ
る。
ルMOSトランジスタNTを3重ウェル構造(P型基板
と、その表面に形成されるNウェルと、さらにそのNウ
ェル表面に形成されるPウェルとからなる構造)とする
ことにより、寄生バイポーラトランジスタのベース電流
をNウェル410で吸収し、寄生サイリスタが導通して
ラッチアップ現象が発生するのを確実に抑制することが
できる。
は、CMOSインバータの構成が示されている。しかし
ながら、他のNAND回路およびNOR回路のようなC
MO構造の論理ゲートの場合にも、同様3重ウェル構造
を利用することにより、ラッチアップ現象を確実に抑制
することができる。
図3に示すアレイバイアス回路150の具体的構成を示
すブロック図である。図31において、アレイバイアス
回路150は、発振回路160aからの繰返し信号φに
従って一定の基準電圧VrefBを生成する基準電圧発
生回路160aと、繰返し信号φに応答して制御信号/
φPおよび/φSを生成する制御信号発生回路150b
と、制御信号/φPおよび/φSに従って選択的にプリ
チャージ状態および作動状態とされ、作動状態時に基準
電圧VrefBと出力ノード151のバイアス電圧VB
Bを比較する差動増幅回路150cと、差動増幅回路1
50cの出力信号BBEの活性化時繰返し信号φFを繰
返し出力する繰返し信号発生回路150dと、繰返し信
号φFに応答してチャージポンプ動作を行なってバイア
ス電圧VBBを生成するVBB発生回路150eと、繰
返し信号φに応答してチャージポンプ動作を行なって、
ノード151へ電荷を供給するVBBレベル保持回路1
50fと、内部RAS信号φRASに応答してチャージ
ポンプ動作を行なって、出力ノード151へ電荷を供給
するVBBレベル保持回路150gを含む。
路160において用いられた発振回路160aがまた用
いられる。しかしながら、このアレイバイアス回路15
0と周辺バイアス回路160とに対し別々に発振回路が
設けられてもよい。基準電圧発生回路150aは、図2
3に示す基準電圧発生回路160lと同様の構成を備
え、一定の電圧レベルの基準電圧(負の電圧レベル)V
refBを生成する。制御信号発生回路150bは、図
13(a)に示す制御信号発生回路160bと同様の構
成を備える。この制御信号発生回路150bは、また周
辺バイアス回路の制御信号発生回路160bおよび16
0kと共有されてよいが、周辺バイアス回路160およ
びアレイバイアス回路150において差動増幅回路15
0cの動作タイミングが同じとなり、比較動作時の消費
電流が大きくなるため、それぞれのタイミングを少しず
らせるため、別々に設けられる。
(A)に示す構成と同じである。図24(A)の構成に
おいて、バイアス電圧VNBに代えてバイアス電圧VB
Bが与えられ、信号NBEに代えて信号BBEが出力さ
れる。
25に示す繰返し信号発生回路160nの構成と同じで
あり、図25に示す構成において、信号NBEに代えて
信号BBEが用いられる。
VNB発生回路と同様の構成を備える。この場合、アレ
イ基板領域のバイアス電圧VBBと周辺回路の基板領域
のバイアス電圧VNBの電圧レベルが異なる場合には、
その異なる電圧レベルに応じて、クランプ用のnチャネ
ルMOSトランジスタ(N26−2およびN26−3)
の数が調整され、また電荷供給用のMOSトランジスタ
P26−1、P26−2、N26−1)の数が適当に調
整される。
に示すVNBレベル保持回路160qと同じ構成を備
え、小さな電荷供給力で、待機状態(通常動作モード)
時およびデータ保持モード(セルフリフレッシュモー
ド)時において、リーク電流によるバイアス電圧VBB
の上昇を補償する。
に示すVNBレベル保持回路160rと同様の構成を備
える。しかしながら、このVBBレベル保持回路150
gは、内部RAS信号φRASに従って、電荷供給動作
(チャージポンプ動作)を行ない、アレイの基板領域の
バイアス電圧VBBの上昇を抑制する。したがってこの
VBBレベル保持回路150gは、通常動作モード時お
よびデータ保持モード時(セルフリフレッシュモード
時)いずれにおいても、メモリセルの選択動作が行なわ
れるときには、チャージポンプ動作を行なって、電荷を
ノード151へ供給する。
の変更例の構成を示す図である。図32において、アレ
イバイアス回路150は、周辺バイアス回路160に含
まれるVNB発生部165からのバイアス電圧VNBを
配線152を介してアレイの基板領域へ基板バイアス電
圧VPBとして印加する。この図32に示す構成におい
ては、メモリセルのトランジスタのバックゲートは基板
バイアス電圧VNBを受けるため、そのしきい値電圧が
大きくなる。この場合、周辺回路の構成要素であるnチ
ャネルMOSトランジスタとメモリセルトランジスタを
異なるしきい値電圧のMOSトランジスタとして製造す
れば、メモリセルトランジスタのしきい値電圧を適当な
値に設定できる。
辺バイアス回路160に含まれるVNB発生部155と
同様の構成とすることにより、低消費電流で安定に基板
バイアス電圧VBBを生成することができる。
セルフリフレッシュモードがデータ保持モードとして説
明されている。しかしながら、CBR条件と信号/RA
Sおよび/CASを所定時間Lレベルに保持する条件と
は別の条件に従って半導体記憶装置のデータ保持モード
が指定される構成であってもよい。
CまたはVSS)とバイアス電圧の一方を選択して周辺
回路基板領域へ印加している。2種類のバイアス電圧を
準備し、一方のバイアス電位が動作モードに応じて選択
されて周辺回路の基板領域へ印加される構成が利用され
てもよい。電源電圧は、動作電源電圧VCCと接地電圧
VSSのいずれであってもよいため、請求項における電
源電圧は、この両者を含むように用いられている。
リアレイの基板領域のバイアス電源は固定し、一方、周
辺回路の基板領域のバイアス電位はデータ保持モード時
にはその絶対値を大きくしているため、メモリセルの記
憶データに悪影響を及ぼすことなくデータ保持モード時
の消費電流を低減することができる。
を電源電圧(VCCまたはVSS)とそれよりも絶対値
の大きなバイアス電圧の一方を選択しているため、一方
電源電圧について1つのバイアス電圧を発生するだけで
よく、回路構成が簡略化され、また回路占有面積も低減
される。
スタの基板領域を、第1および第2のウェルからなる3
重ウェル構造とし、下側の第1のウェルを電源電圧にバ
イアスしているため、CMOS回路においても、確実に
ラッチアップ現象を防止することができ、周辺回路を安
定に動作させることができる。
ゲート型電界効果トランジスタ両者に対し、データ保持
モード時にバイアス電位の絶対値を大きくしているた
め、CMOS回路において、データ保持モード時にその
入力信号および出力信号がいずれの電位レベルに固定さ
れる場合であっても、サブスレッショルド電流を確実に
抑制することができ、消費電流を低減することができ
る。
型電界効果トランジスタを第1のウェル内に形成し、ま
た第2の絶縁ゲート型電界効果トランジスタを、3重ウ
ェル構造の基板領域内に構成しているため、この周辺回
路のラッチアップ現象を確実に抑制することができる。
される繰返し信号に従ってチャージポンプ動作を行なっ
て基準電圧を発生する回路と、この繰返し信号に応答し
て生成される制御信号に従って基準電圧とバイアス電圧
とを比較する比較回路と、この比較回路の出力信号に従
って第2の繰返し信号を発生する繰返し信号発生回路
と、この第2の繰返し信号に従ってチャージポンプ動作
を行なって出力ノードへバイアス電圧を出力するバイア
ス手段とで構成することにより、バイアス電圧の絶対値
が所定値より低いときにのみチャージポンプ動作を行な
って出力ノードへ電荷が供給され、また比較手段は、活
性化時のみ比較動作を行なうため、この周辺バイアス回
路の消費電流を低減することができる。
従ってチャージポンプ動作を行なって出力ノードへ電荷
を供給する第1のバイアス保持回路と、メモリセルの選
択動作開始指示信号に従って比較的大きな電荷供給力で
出力ノードへ電荷を供給する第2のバイアス保持手段と
を設けることにより、バイアス電圧の絶対値が小さくな
るのを確実に抑制することができ、安定に所望の電圧レ
ベルのバイアス電圧を生成することができる。
化時に第1および第2のノードを所定電位にプリチャー
ジするプリチャージ手段と、第2の制御信号の活性化に
応答して活性化されて第1および第2のノードの電位を
差動的に増幅する差動増幅段と、基準電位と出力ノード
のバイアス電位とを比較し、両者の差に応じた電流を第
1および第2のノードへ供給する比較段とで構成するこ
とにより、比較動作完了時およびプリチャージ動作時を
除いてこの差動増幅回路の直流的な電流(電源ノードか
ら接地ノードへ流れる電流)を抑制することができ、消
費電流を低減することができる。
アス電圧とを比較するための絶縁ゲート型電界効果トラ
ンジスタと第1および第2のノードの間に設けられ、第
1および第2のノードの一方がLレベルのときに、この
一方のノードに対する電源ノードからの電流経路を遮断
するように構成することにより、電源ノードから一方の
ノードおよび差動増幅段を介して電流が流れるのを確実
に抑制することができ、消費電流を低減することができ
る。
路を、データ保持モード指示信号の電圧レベルを変換す
る段と、このレベル変換段からの信号に従って電源電圧
およびバイアス電圧の一方を基板バイアス電圧として出
力する切換段とで構成し、この切換段の絶縁ゲート型電
界効果トランジスタのバックゲートをバイアス電圧を受
けるように接続することにより、この切換段の絶縁ゲー
ト型電界効果トランジスタの基板領域への電流が流れる
のを抑制することでき、消費電流を低減することができ
る。
変換回路で構成すれば、レベル変換動作完了後電源ノー
ドから接地ノードへ流れる電流を確実に遮断することが
できる。
も、確実に必要とされる電圧レベルのバイアス電圧を低
消費電流で生成することができる。
を示す波形図である。
る。
を概略的に示す図である。
よび周辺回路部の構成を示す図である。
および制御信号発生回路の構成を示し、(B)は(A)
の回路の動作を示す波形図である。
に示す図である。
示す図である。
作を示す波形図である。
OSトランジスタ基板バイアス電圧発生部の構成を概略
的に示す図である。
波形図である。
図である。
を示す図である。
体的構成を示し、(B)はその動作波形を示す図であ
る。
す図である。
形図である。
成を示す図である。
示す図である。
構成を具体的に示す図である。
構成を具体的に示す図である。
を示し、(B)はその動作波形図である。
MOSトランジスタ基板領域へのバイアス電圧発生部の
構成を概略的に示す図である。
す波形図である。
体的に示す図である。
を示し、(B)はその動作波形を示す図である。
構成を示す図である。
を示す図である。
の具体的構成を示す図である。
の具体的構成を示す図である。
成を示し、(B)はその動作波形を示す図である。
の概略断面構造を示し、(B)は(A)の構成の電気的
等価回路を示す図である。
すブロック図である。
構成を示す図である。
電流を説明するための図である。
す図である。
波形図である。
OSトランジスタの断面構造を概略的に示す図である。
レイ部のメモリセルの構成を示す図である。
示す波形図であり、(B)はその問題点を説明するため
の図である。
号発生回路、124CAS制御信号発生回路、150
アレイバイアス回路、160 周辺バイアス回路、6
SELF発生回路、160a 発振回路、160b 制
御信号発生回路、160c 基準電圧発生回路、160
d 差動増幅回路、160e 繰返し信号発生回路、1
60f VPB発生回路、160h 第1のVPBレベ
ル保持回路、160i 第2のVPBレベル保持回路、
160g 選択回路、160aa リングオシレータ、
160ab 駆動回路、160k 制御信号発生回路、
160l 基準電圧発生回路、160m 差動増幅回
路、160n 繰返し信号発生回路、160o VNB
発生回路、160q 第1のVNBレベル保持回路、1
60r 第2のVNBレベル保持回路、160p 選択
回路、150a 基準電圧発生回路、150b 制御信
号発生回路、150c 差動増幅回路、150d 繰返
し信号発生回路、150e VBB発生回路、150f
VBBレベル保持回路、150g 第2のVBBレベ
ル保持回路、400 半導体基板、402,410 N
ウェル、403,405,427 P+領域、407,
411,423 N+領域、420 Pウェル、P1−
1〜P1−6,P2−1〜P2−2,P4−1〜P4−
4,P7−1〜P7−3,P8,P9,P20−1〜P
20−5,P22−1,P22−2,P23−1,P2
3−6,P26−1〜P26−2,P27−1,P27
−2,P29−1〜P29−3,PT pチャネルMO
Sトランジスタ(PMOSトランジスタ)、N1−1〜
N1−6,N2−1,N2−2,N4−1,N4−5,
N7−1,N7−2,N8−1,N8−2,N9−1,
N9−2,N20−1〜N20−3,N22−1〜N2
2−3,N23−1〜N23−5,N26−1〜N26
−3,N27,N28,N29−1〜N29−5,NT
nチャネルMOSトランジスタ(NMOSトランジス
タ)。
Claims (11)
- 【請求項1】 複数のメモリセルが配置されるメモリセ
ルアレイ、 前記メモリセルアレイが形成される基板領域へ一定のバ
イアス電位を供給するアレイバイアス手段、 前記メモリセルアレイを選択状態へ駆動するための周辺
回路、および前記周辺回路が形成される基板領域へバイ
アス電位を供給するための周辺バイアス手段を備え、前
記周辺バイアス手段は、データ保持モード指示信号の活
性化時前記周辺バイアス手段の供給するバイアス電圧の
絶対値を前記データ保持モード指示信号の非活性化時の
それよりも大きくするためのバイアス制御手段を含む、
半導体記憶装置。 - 【請求項2】 前記周辺バイアス手段は、 電源電圧よりも絶対値の大きい電圧を発生するバイアス
発生手段と、 前記データ保持モード指示信号の活性化に応答して前記
バイアス発生手段の発生する電圧を選択しかつ前記デー
タ保持モード指示信号の非活性化に応答して前記電源電
圧を選択し、該選択した電圧を前記周辺回路が形成され
る基板領域へ供給する前記バイアス制御手段としての選
択手段を含む、請求項1記載の半導体記憶装置。 - 【請求項3】 前記周辺回路は、 第1導電型の半導体層表面に形成される第1のウェル表
面に形成される第2のウェルに形成されるトランジスタ
素子を含み、 前記第1のウェルは第2導電型を有しかつ前記電源電圧
にバイアスされ、 前記第2のウェルは前記第1導電型を有しかつ前記周辺
バイアス手段からのバイアス電圧を受ける、請求項1ま
たは2記載の半導体記憶装置。 - 【請求項4】 前記周辺回路は、第1導電型の第1の絶
縁ゲート型電界効果トランジスタと第2導電型の第2の
絶縁ゲート型電界効果トランジスタとを含み、 前記周辺バイアス手段は、 前記第1の絶縁ゲート型電界効果トランジスタが形成さ
れる基板領域へ印加される第1のバイアス電圧を生成す
る手段と、 前記第2の絶縁ゲート型電界効果トランジスタが形成さ
れる基板領域へ印加される第2のバイアス電圧を生成す
る手段とを含み、 前記バイアス制御手段は、前記データ保持モード指示信
号の活性化に応答して前記第1および第2のバイアス電
圧の絶対値をともに大きくする手段を含む、請求項1記
載の半導体記憶装置。 - 【請求項5】 前記半導体記憶装置は一方動作電源電圧
としての第1の電源電圧と他方動作電源電圧としての第
2の電源電圧とを有し、 前記第1の絶縁ゲート型電界効果トランジスタは、第1
導電型の半導体層の表面に形成されかつ前記第1のバイ
アス電圧が供給される第2導電型の第1のウェル内に形
成され、 前記第2の絶縁ゲート型電解効果トランジスタは、前記
半導体層表面に前記第1のウェルと離れて形成される第
2のウェルの表面に形成される第3のウェル内に形成さ
れ、 前記第2のウェルは前記第2導電型を有しかつ前記第1
の電源電圧が供給され、かつ前記第3のウェルは前記第
1導電型を有しかつ前記第2のバイアス電圧が供給さ
れ、 前記第1のバイアス電圧は絶対値が前記第1の電源電圧
以上であり、かつ前記第2のバイアス電圧は絶対値が第
2の電源電圧以上である、請求項4記載の半導体記憶装
置。 - 【請求項6】 前記周辺バイアス手段は、 周期的にクロック信号を生成するクロック発生手段と、 前記クロック信号に応答してチャージポンプ動作を行な
って基準電圧を発生する基準電圧発生手段と、 前記クロック信号に応答して比較制御信号を生成する制
御信号発生手段と、 前記比較制御信号に応答して活性化され、前記基準電圧
と出力ノードの電圧とを比較し、該比較結果を示す信号
を出力する比較手段と、 前記比較手段の比較結果が前記基準電圧の絶対値が前記
出力ノードの電圧の絶対値よりも大きいことを示すとき
活性化され、周期的に繰返し信号を発生する繰返し信号
発生手段と、 前記繰返し信号発生手段からの繰返し信号に従ってチャ
ージポンプ動作を行なって前記出力ノードへバイアス電
圧を出力するバイアス発生手段とを含む、請求項1記載
の半導体記憶装置。 - 【請求項7】 前記周辺バイアス手段は、 前記クロック信号に応答してチャージポンプ動作を行な
って前記出力ノードへ電荷を供給する、前記バイアス発
生手段の電荷供給力よりも小さな電荷供給力を有する第
1のバイアス保持手段と、 前記メモリセルの選択動作開始指示信号に応答してチャ
ージポンプ動作を行なって前記出力ノードへ電荷を供給
する、前記第1のバイアス保持手段の電荷供給力よりも
大きな電荷供給力を有する第2のバイアス保持手段をさ
らに備える、請求項6記載の半導体記憶装置。 - 【請求項8】 前記制御信号発生手段は、前記クロック
信号に応答して、互いに重なり合わない時間の間活性状
態とされる第1および第2の制御信号を発生する手段を
含み、 前記比較手段は、 前記第1の制御信号の活性化に応答して第1および第2
のノードを所定電位にプリチャージするプリチャージ手
段と、 前記基準電位と前記出力ノードの電位とを比較し、これ
らの電位差に応じた電流を前記第1および第2のノード
へ供給する比較段と、 前記第2の制御信号の活性化に応答して活性化され、前
記第1および第2のノードの電位を差動的に増幅して前
記比較結果を示す信号を出力する差動増幅段を含む、請
求項6記載の半導体記憶装置。 - 【請求項9】 前記比較段は、 電源ノードと第1のノードとの間に結合されかつ前記基
準電位をゲートに受ける第1の絶縁ゲート型電界効果ト
ランジスタと、 前記第1のノードの電位を受けるように結合されかつ前
記第1のノードの電位に応答して前記電源ノードと前記
第1のノードとの間の前記第1の絶縁ゲート型電界効果
トランジスタを介しての電流経路を遮断するための第1
の遮断手段と、 前記電源ノードと第2のノードとの間に結合されかつ前
記出力ノード上の電位をゲートに受ける第2の絶縁ゲー
ト型電界効果トランジスタと、 前記第2のノードの電位を受けるように結合され、前記
第2のノード上の電位に応答して前記電源ノードと前記
第2のノードとの間の前記第2の絶縁ゲート型電界効果
トランジスタを介しての電流経路を遮断する第2の遮断
手段とを含む、請求項8記載の半導体記憶装置。 - 【請求項10】 前記電源電圧は、一方動作電源電圧と
しての第1の電源電圧と他方動作電源電圧としての第2
の電源電圧とを含み、 前記選択手段は、 前記データ保持モード指示信号を前記バイアス電位と前
記第1の電源電圧のレベルの信号に変換しかつ互いに相
補な第1および第2の選択信号を生成するレベル変換手
段と、 前記レベル変換手段からの第1の選択信号の活性化に応
答して導通し、前記バイアス電位を出力ノードへ伝達す
る第1の絶縁ゲート型電界効果トランジスタと、 前記レベル変換手段からの前記第2の選択信号の活性化
に応答して導通し、前記第2の電源電圧を前記出力ノー
ドへ伝達する第2の絶縁ゲート型電界効果トランジスタ
とを備え、前記第2の絶縁ゲート型電界効果トランジス
タのバックゲートは前記バイアス電位を受けるように結
合される、請求項2記載の半導体記憶装置。 - 【請求項11】 前記第1のバイアス電圧は2.0V以
下の値を有する正の電源電圧以上の電圧レベルを有し、 前記第2のバイアス電圧は、接地電圧以下の電圧レベル
を有する、請求項4記載の半導体記憶装置。
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