JPH0922385A - データセキュリティ装置および方法 - Google Patents
データセキュリティ装置および方法Info
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- JPH0922385A JPH0922385A JP7169594A JP16959495A JPH0922385A JP H0922385 A JPH0922385 A JP H0922385A JP 7169594 A JP7169594 A JP 7169594A JP 16959495 A JP16959495 A JP 16959495A JP H0922385 A JPH0922385 A JP H0922385A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1433—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a module or a part of a module
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 書き込み内容の秘密保持性を維持しつつ、書
き込み内容のチェックの容易性を達成したデータセキュ
リティ装置を提供する。 【構成】 Ｐ−ＲＯＭ４への書き込みの後は、スイッチ
ング回路１４が開かれており、内部バス１６と外部バス
が切り離されている。つまり、Ｐ−ＲＯＭ４の内容が読
み出せないようになっている。Ｐ−ＲＯＭ４の内容を読
み出すためには、プロテクト解除端子２４を「Ｈ」にす
る。これにより、スイッチング回路１４が導通し、読み
出しが可能となる。ただし、同時に、消去信号生成回路
８にも信号が与えられ、消去選択スイッチ６によって選
択された部分の内容が消去される。Ｐ−ＲＯＭ４のプロ
グラムの全てが読み出されるわけではないので、実質的
な秘密性は保持できる。また、消去された以外の部分に
ついては、書き込みの正確性をチェックできる。
き込み内容のチェックの容易性を達成したデータセキュ
リティ装置を提供する。 【構成】 Ｐ−ＲＯＭ４への書き込みの後は、スイッチ
ング回路１４が開かれており、内部バス１６と外部バス
が切り離されている。つまり、Ｐ−ＲＯＭ４の内容が読
み出せないようになっている。Ｐ−ＲＯＭ４の内容を読
み出すためには、プロテクト解除端子２４を「Ｈ」にす
る。これにより、スイッチング回路１４が導通し、読み
出しが可能となる。ただし、同時に、消去信号生成回路
８にも信号が与えられ、消去選択スイッチ６によって選
択された部分の内容が消去される。Ｐ−ＲＯＭ４のプロ
グラムの全てが読み出されるわけではないので、実質的
な秘密性は保持できる。また、消去された以外の部分に
ついては、書き込みの正確性をチェックできる。
Description
【０００１】
【産業上の利用分野】この発明は、ワンタイムプログラ
マブル（ＯＴＰ）やマルチタイムプログラマブル（ＭＴ
Ｐ）な１チップマイクロコンピュータ等のデータセキュ
リティに関するものである。
マブル（ＯＴＰ）やマルチタイムプログラマブル（ＭＴ
Ｐ）な１チップマイクロコンピュータ等のデータセキュ
リティに関するものである。
【０００２】
【従来の技術】従来の１チップマイクロコンピュータ
は、Ｐ−ＲＯＭを備えており、このＰ−ＲＯＭに所定の
プログラムを記憶させて動作を行うようになっている。
通常、このような１チップマイクロコンピュータのユー
ザは、自社で開発したプログラムを１チップマイクロコ
ンピュータの生産者（ベンダー）に渡す。ベンダーは、
このプログラムを１チップマイクロコンピュータ内のＰ
−ＲＯＭに書き込んだ後、ユーザに納品する。このよう
にして、ユーザは、所望のプログラムが記憶された１チ
ップマイクロコンピュータを得ることができる。
は、Ｐ−ＲＯＭを備えており、このＰ−ＲＯＭに所定の
プログラムを記憶させて動作を行うようになっている。
通常、このような１チップマイクロコンピュータのユー
ザは、自社で開発したプログラムを１チップマイクロコ
ンピュータの生産者（ベンダー）に渡す。ベンダーは、
このプログラムを１チップマイクロコンピュータ内のＰ
−ＲＯＭに書き込んだ後、ユーザに納品する。このよう
にして、ユーザは、所望のプログラムが記憶された１チ
ップマイクロコンピュータを得ることができる。
【０００３】ところで、納品された１チップマイクロコ
ンピュータに正しくプログラムが書き込まれているかど
うかは、Ｐ−ＲＯＭから当該プログラムを読み出せば、
すぐに判定することができる。しかし、ベンダーは、Ｐ
−ＲＯＭからの読み出しアルゴリズムをユーザには公開
していない。このアルゴリズムを公開すると、同一種類
の１チップマイクロコンピュータにおいて、他のユーザ
が書き込んだプログラムも読み出し可能となって、各ユ
ーザのプログラムの秘密性を保てないからである。
ンピュータに正しくプログラムが書き込まれているかど
うかは、Ｐ−ＲＯＭから当該プログラムを読み出せば、
すぐに判定することができる。しかし、ベンダーは、Ｐ
−ＲＯＭからの読み出しアルゴリズムをユーザには公開
していない。このアルゴリズムを公開すると、同一種類
の１チップマイクロコンピュータにおいて、他のユーザ
が書き込んだプログラムも読み出し可能となって、各ユ
ーザのプログラムの秘密性を保てないからである。
【０００４】このように、ユーザは、納品された１チッ
プマイクロコンピュータのプログラムを読み出すことが
できない。したがって、１チップマイクロコンピュータ
をプログラムに従って動作させてみて、正しいプログラ
ムが記録されているか否かを判断している。
プマイクロコンピュータのプログラムを読み出すことが
できない。したがって、１チップマイクロコンピュータ
をプログラムに従って動作させてみて、正しいプログラ
ムが記録されているか否かを判断している。
【０００５】一方で、ＯＴＰやＭＴＰと呼ばれるよう
な、ユーザがプログラムを書き込み、読み出しできる１
チップマイクロコンピュータも用いられている。
な、ユーザがプログラムを書き込み、読み出しできる１
チップマイクロコンピュータも用いられている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の１チップマイクロコンピュータにおいて
は、次のような問題点があった。
ような従来の１チップマイクロコンピュータにおいて
は、次のような問題点があった。
【０００７】第一に、１チップマイクロコンピュータの
プログラムを動作させてみて、所望の動作が行われるか
否かによってテストを行う場合には、プログラムそのも
のにバグが存在するのか、あるいはプログラムの記録誤
りであるのかを判定することはできなかった。また、プ
ログラムを動作させてみてその機能をテストするのは、
プログラムを読み出してオリジナルと一致しているか否
かを確認するよりも手間がかかるという問題もあった。
プログラムを動作させてみて、所望の動作が行われるか
否かによってテストを行う場合には、プログラムそのも
のにバグが存在するのか、あるいはプログラムの記録誤
りであるのかを判定することはできなかった。また、プ
ログラムを動作させてみてその機能をテストするのは、
プログラムを読み出してオリジナルと一致しているか否
かを確認するよりも手間がかかるという問題もあった。
【０００８】第二に、ＯＴＰやＭＴＰにおいては、ユー
ザが書き込みを行えるようになっている。このため、正
しく書き込まれたか否かのテストをユーザの側で行わな
ければならない。したがって、読み出しのアルゴリズム
を各ユーザに公開せざるをえず、各ユーザが書き込んだ
プログラムの秘密性を保てないという問題を生じてい
た。
ザが書き込みを行えるようになっている。このため、正
しく書き込まれたか否かのテストをユーザの側で行わな
ければならない。したがって、読み出しのアルゴリズム
を各ユーザに公開せざるをえず、各ユーザが書き込んだ
プログラムの秘密性を保てないという問題を生じてい
た。
【０００９】この発明は、上記のような従来の問題点を
解決して、プログラムのテストの容易性や秘密保持性を
向上した１チップマイクロコンピュータを提供すること
にある。
解決して、プログラムのテストの容易性や秘密保持性を
向上した１チップマイクロコンピュータを提供すること
にある。
【００１０】
【課題を解決するための手段】請求項１、請求項３のデ
ータセキュリティ装置および方法は、保護信号を受けて
メモリ部からの読み出しを禁止するとともに、保護解除
信号を受けてメモリ部の記憶内容を消去し、メモリ部か
らの読み出しを可能とすることを特徴としている。
ータセキュリティ装置および方法は、保護信号を受けて
メモリ部からの読み出しを禁止するとともに、保護解除
信号を受けてメモリ部の記憶内容を消去し、メモリ部か
らの読み出しを可能とすることを特徴としている。
【００１１】請求項２、請求項４のデータセキュリティ
装置および方法は、保護解除信号を受けた際に、メモリ
部のあらかじめ定められた部分のみを消去するものであ
ることを特徴としている。
装置および方法は、保護解除信号を受けた際に、メモリ
部のあらかじめ定められた部分のみを消去するものであ
ることを特徴としている。
【００１２】
【作用および発明の効果】請求項１、請求項３のデータ
セキュリティ装置および方法は、保護解除信号を受けて
メモリ部の記憶内容を消去し、メモリ部からの読み出し
を可能とすることを特徴としている。したがって、メモ
リ部に記憶した内容の秘密性を保持することができる。
セキュリティ装置および方法は、保護解除信号を受けて
メモリ部の記憶内容を消去し、メモリ部からの読み出し
を可能とすることを特徴としている。したがって、メモ
リ部に記憶した内容の秘密性を保持することができる。
【００１３】請求項２、請求項４のデータセキュリティ
装置および方法は、保護解除信号を受けた際に、メモリ
部のあらかじめ定められた部分のみを消去するものであ
ることを特徴としている。したがって、メモリ部の記憶
内容の一部については読み出しが可能であって、正しい
書き込みが行われたかどうかのテストが容易である。ま
た、メモリ部の記憶内容の全てが読み出し可能ではない
ので、記憶内容の秘密性を保持することができる。つま
り、書き込み内容確認の容易性と記憶内容の秘密保持性
の双方を満足することができる。
装置および方法は、保護解除信号を受けた際に、メモリ
部のあらかじめ定められた部分のみを消去するものであ
ることを特徴としている。したがって、メモリ部の記憶
内容の一部については読み出しが可能であって、正しい
書き込みが行われたかどうかのテストが容易である。ま
た、メモリ部の記憶内容の全てが読み出し可能ではない
ので、記憶内容の秘密性を保持することができる。つま
り、書き込み内容確認の容易性と記憶内容の秘密保持性
の双方を満足することができる。
【００１４】
【実施例】この発明の一実施例によるデータセキュリテ
ィ装置を１チップマイクロコンピュータに適用した場合
を、図１に示す。この１チップマイクロコンピュータ２
６は、ＣＰＵ２、Ｐ−ＲＯＭ４を有している。ＣＰＵ
２、Ｐ−ＲＯＭ４は、内部バスライン１６によって接続
されている。また、Ｐ−ＲＯＭ４は書き換え可能なメモ
リによって構成されている。内部バスライン１６は、ス
イッチング手段であるスイッチング回路１４を介して、
外部バスライン１８に接続されている。外部バスライン
１８は、バスライン端子２０によって、外部に引き出さ
れている。
ィ装置を１チップマイクロコンピュータに適用した場合
を、図１に示す。この１チップマイクロコンピュータ２
６は、ＣＰＵ２、Ｐ−ＲＯＭ４を有している。ＣＰＵ
２、Ｐ−ＲＯＭ４は、内部バスライン１６によって接続
されている。また、Ｐ−ＲＯＭ４は書き換え可能なメモ
リによって構成されている。内部バスライン１６は、ス
イッチング手段であるスイッチング回路１４を介して、
外部バスライン１８に接続されている。外部バスライン
１８は、バスライン端子２０によって、外部に引き出さ
れている。
【００１５】スイッチング回路１４は、フリップフロッ
プ１２の出力Ｑに応じて、内部バス１６と外部バス１８
とを接離する。消去信号生成回路８は、消去信号ＨＺＲ
Ｓを生成し、消去選択スイッチ６を介してＰ−ＲＯＭ４
にこの信号を与える。この実施例では、消去信号生成回
路８と消去選択スイッチ６とによって消去手段である消
去回路１０が構成されている。
プ１２の出力Ｑに応じて、内部バス１６と外部バス１８
とを接離する。消去信号生成回路８は、消去信号ＨＺＲ
Ｓを生成し、消去選択スイッチ６を介してＰ−ＲＯＭ４
にこの信号を与える。この実施例では、消去信号生成回
路８と消去選択スイッチ６とによって消去手段である消
去回路１０が構成されている。
【００１６】この１チップマイクロコンピュータ２６の
Ｐ−ＲＯＭ４に書き込みを行う場合は、次のようにして
行う。まず、プロテクト解除端子２４に「Ｈ」の信号
（保護解除信号）を与える。これにより、フリップフロ
ップ１２がセットされ、出力Ｑが「Ｈ」となる。この
「Ｈ」信号を受けて、スイッチング回路１４は、内部バ
ス１６と外部バス１８とを接続する。したがって、バス
ライン端子２０から、Ｐ−ＲＯＭ４にプログラムやデー
タを書き込むことができる。
Ｐ−ＲＯＭ４に書き込みを行う場合は、次のようにして
行う。まず、プロテクト解除端子２４に「Ｈ」の信号
（保護解除信号）を与える。これにより、フリップフロ
ップ１２がセットされ、出力Ｑが「Ｈ」となる。この
「Ｈ」信号を受けて、スイッチング回路１４は、内部バ
ス１６と外部バス１８とを接続する。したがって、バス
ライン端子２０から、Ｐ−ＲＯＭ４にプログラムやデー
タを書き込むことができる。
【００１７】上記のようにして書き込みを終えた後、そ
の書き込み内容の読み出しを禁止するために、プロテク
ト端子２２に「Ｈ」信号（保護信号）を与える。これに
より、フリップフロップ１２がリセットされ、、出力Ｑ
が「Ｌ」になる。この「Ｌ」信号を受けて、スイッチン
グ回路１４は、内部バス１６と外部バス１８とを切り離
す。したがって、バスライン端子２０からＰ−ＲＯＭ４
へアクセスすることはできず、その内容を読み出すこと
が禁止される。
の書き込み内容の読み出しを禁止するために、プロテク
ト端子２２に「Ｈ」信号（保護信号）を与える。これに
より、フリップフロップ１２がリセットされ、、出力Ｑ
が「Ｌ」になる。この「Ｌ」信号を受けて、スイッチン
グ回路１４は、内部バス１６と外部バス１８とを切り離
す。したがって、バスライン端子２０からＰ−ＲＯＭ４
へアクセスすることはできず、その内容を読み出すこと
が禁止される。
【００１８】なお、Ｐ−ＲＯＭ４に書き込みが正しく行
われたか否かを、抜き取り検査等によって確認する場合
には、次のようにする。まず、プロテクト解除端子２４
に「Ｈ」信号を与え、スイッチング回路１４を導通し
て、内部バス１６と外部バス１８とを接続する。プロテ
クト解除端子２４の「Ｈ」信号（保護解除信号）は、消
去信号生成回路８に与えられる。消去信号生成回路８
は、この保護解除信号を受けて、Ｐ−ＲＯＭ４の記憶内
容を消去するために必要な時間にわたり、消去信号ＨＺ
ＲＳを出力する。この消去信号ＨＺＲＳは、消去選択ス
イッチ６を介して、Ｐ−ＲＯＭ４に与えれる。したがっ
て、消去選択スイッチ６によって選択された部分の内容
が、消去される。
われたか否かを、抜き取り検査等によって確認する場合
には、次のようにする。まず、プロテクト解除端子２４
に「Ｈ」信号を与え、スイッチング回路１４を導通し
て、内部バス１６と外部バス１８とを接続する。プロテ
クト解除端子２４の「Ｈ」信号（保護解除信号）は、消
去信号生成回路８に与えられる。消去信号生成回路８
は、この保護解除信号を受けて、Ｐ−ＲＯＭ４の記憶内
容を消去するために必要な時間にわたり、消去信号ＨＺ
ＲＳを出力する。この消去信号ＨＺＲＳは、消去選択ス
イッチ６を介して、Ｐ−ＲＯＭ４に与えれる。したがっ
て、消去選択スイッチ６によって選択された部分の内容
が、消去される。
【００１９】上記の処理によって消去されなかったＰ−
ＲＯＭ４の書き込み内容について、書き込みの良否をチ
ェックすることができる。たとえば、Ｐ−ＲＯＭ４の容
量が１６Ｍビットであるとして、そのうち１Ｍビットの
みが消去選択スイッチ６によって消去されるようにして
おけば、ほとんどの部分についてチェックを行うことが
可能となる。
ＲＯＭ４の書き込み内容について、書き込みの良否をチ
ェックすることができる。たとえば、Ｐ−ＲＯＭ４の容
量が１６Ｍビットであるとして、そのうち１Ｍビットの
みが消去選択スイッチ６によって消去されるようにして
おけば、ほとんどの部分についてチェックを行うことが
可能となる。
【００２０】一方、他人も同じ方法にてＰ−ＲＯＭ４の
内容の読み出しが可能となるが、たとえわずかな部分で
あってもプログラムの一部が欠落した状態でしか読み出
せない。一部欠落した状態のプログラムは、ほとんどの
場合利用価値がないので、実質上、Ｐ−ＲＯＭ４の書き
込み内容全体としての秘密性が保持される。
内容の読み出しが可能となるが、たとえわずかな部分で
あってもプログラムの一部が欠落した状態でしか読み出
せない。一部欠落した状態のプログラムは、ほとんどの
場合利用価値がないので、実質上、Ｐ−ＲＯＭ４の書き
込み内容全体としての秘密性が保持される。
【００２１】上記のようにして、書き込み内容の秘密性
を保持しつつ、書き込みのチェックを行うことを可能と
している。
を保持しつつ、書き込みのチェックを行うことを可能と
している。
【００２２】図２に、スイッチング回路１４の一例を示
す。フリップフロップ１２のＱ出力は、ＮＯＴ回路３
６、ＮＡＮＤ回路３４を介して、ＮＯＲ回路３０、３２
の共通入力ライン３４に与えられている。フリップフロ
ップ１２のＱ出力が「Ｈ」になると、共通入力ライン３
４が「Ｈ」となる。これにより、内部データバスＤＡＩ
0（０ビット目のデータバス）のデータに拘わらず、外
部データバスＬＤＡＩ0（０ビット目のデータバス）が
「Ｈ」に固定される。つまり、内部データバスＤＡＩ0
のデータが外部データバスＬＤＡＩ0に現れず、両者が
切り離された状態となる。
す。フリップフロップ１２のＱ出力は、ＮＯＴ回路３
６、ＮＡＮＤ回路３４を介して、ＮＯＲ回路３０、３２
の共通入力ライン３４に与えられている。フリップフロ
ップ１２のＱ出力が「Ｈ」になると、共通入力ライン３
４が「Ｈ」となる。これにより、内部データバスＤＡＩ
0（０ビット目のデータバス）のデータに拘わらず、外
部データバスＬＤＡＩ0（０ビット目のデータバス）が
「Ｈ」に固定される。つまり、内部データバスＤＡＩ0
のデータが外部データバスＬＤＡＩ0に現れず、両者が
切り離された状態となる。
【００２３】また、フリップフロップ１２のＱ出力が
「Ｌ」になると、共通入力ライン３４が「Ｌ」となる。
これにより、内部データバスＤＡＩ0のデータが外部デ
ータバスＬＤＡＩ0に現われ、両者が接続された状態と
なる。
「Ｌ」になると、共通入力ライン３４が「Ｌ」となる。
これにより、内部データバスＤＡＩ0のデータが外部デ
ータバスＬＤＡＩ0に現われ、両者が接続された状態と
なる。
【００２４】なお、図２においては、内部データバスＤ
ＡＩ0、外部データバスＬＤＡＩ0について示している
が、他のビットのデータバスＤＡＩ1〜ＤＡＩ7、ＬＤＡ
Ｉ1〜ＬＤＡＩ7についても同様に、ＮＡＮＤ回路３４の
出力を接続している。また、図において、ＰＨＸ、ＰＨ
Ｙ、ＬＰＨＸ、ＬＰＨＹ、ＬＰＨＸＢは、システムクロ
ックである。
ＡＩ0、外部データバスＬＤＡＩ0について示している
が、他のビットのデータバスＤＡＩ1〜ＤＡＩ7、ＬＤＡ
Ｉ1〜ＬＤＡＩ7についても同様に、ＮＡＮＤ回路３４の
出力を接続している。また、図において、ＰＨＸ、ＰＨ
Ｙ、ＬＰＨＸ、ＬＰＨＹ、ＬＰＨＸＢは、システムクロ
ックである。
【００２５】図２の実施例では、データバスにスイッチ
ング手段を設けているが、アドレスバスに設けるように
してもよい。さらに、データバス、アドレスバスの双方
に設けるようにしてもよい。
ング手段を設けているが、アドレスバスに設けるように
してもよい。さらに、データバス、アドレスバスの双方
に設けるようにしてもよい。
【００２６】図３に、消去信号ＨＺＲＳのＰ−ＲＯＭ４
に対する与え方の例を示す。トランジスタ５０のベース
に消去信号ＨＺＲＳ（Ｈレベル）が与えられると、トラ
ンジスタ５０がオンとなる。これにより、Ｐ−ＲＯＭ４
の各列の消去端子Ｃ1、Ｃ2・・・Ｃnが接地され、全て
の内容が消去される。図３においては、消去選択スイッ
チ６を設けず全ての内容を消去するようにしている。こ
のようにした場合には、書き込み内容のチェックはでき
ないが、内容の秘密性は完全に保持される。
に対する与え方の例を示す。トランジスタ５０のベース
に消去信号ＨＺＲＳ（Ｈレベル）が与えられると、トラ
ンジスタ５０がオンとなる。これにより、Ｐ−ＲＯＭ４
の各列の消去端子Ｃ1、Ｃ2・・・Ｃnが接地され、全て
の内容が消去される。図３においては、消去選択スイッ
チ６を設けず全ての内容を消去するようにしている。こ
のようにした場合には、書き込み内容のチェックはでき
ないが、内容の秘密性は完全に保持される。
【００２７】消去選択スイッチ６を設けた例を、図４に
示す。この例では、トランジスタＴ1、Ｔ2・・・Ｔnに
よって、消去選択スイッチを構成している。消去信号Ｈ
ＺＲＳが与えられる間、選択信号ＳＥＬは「Ｈ」にされ
る。これにより、選択信号ＳＥＬがゲートに与えられて
いるトランジスタＴ1はオンとなり、反転ゲート５５を
介して選択信号ＳＥＬがゲートに与えられているトラン
ジスタＴ2・・・Ｔnはオフとなる。したがって、消去端
子Ｃ1に対応する第１列の内容のみが、消去されること
となる。トランジスタＴ1、Ｔ2・・・Ｔnの各ゲートへ
の印加電圧を選択することにより、選択的に消去する列
を決定することができる。
示す。この例では、トランジスタＴ1、Ｔ2・・・Ｔnに
よって、消去選択スイッチを構成している。消去信号Ｈ
ＺＲＳが与えられる間、選択信号ＳＥＬは「Ｈ」にされ
る。これにより、選択信号ＳＥＬがゲートに与えられて
いるトランジスタＴ1はオンとなり、反転ゲート５５を
介して選択信号ＳＥＬがゲートに与えられているトラン
ジスタＴ2・・・Ｔnはオフとなる。したがって、消去端
子Ｃ1に対応する第１列の内容のみが、消去されること
となる。トランジスタＴ1、Ｔ2・・・Ｔnの各ゲートへ
の印加電圧を選択することにより、選択的に消去する列
を決定することができる。
【００２８】なお、上記実施例では、列を選択して消去
するようにしたが、行を選択するようにしてもよい。ま
た、双方を指定して特定の部分を消去するようにしても
よい。
するようにしたが、行を選択するようにしてもよい。ま
た、双方を指定して特定の部分を消去するようにしても
よい。
【図１】この発明の一実施例によるデータセキュリティ
装置を用いた１チップマイクロコンピュータを示す図で
ある。
装置を用いた１チップマイクロコンピュータを示す図で
ある。
【図２】スイッチング回路１４の一例を示す図である。
【図３】消去信号ＨＺＲＳの作用を示すための図であ
る。
る。
【図４】消去選択スイッチ６の一例を示す図である。
２・・・ＣＰＵ ４・・・Ｐ−ＲＯＭ ６・・・消去選択スイッチ ８・・・消去信号生成回路 １０・・・消去回路 １２・・・フリップフロップ １４・・・スイッチング回路
Claims (4)
- 【請求項１】メモリ部とバスライン端子との間のバスラ
インに設けられ、保護信号が与えられるとメモリ部とバ
スライン端子との接続を断ち、保護解除信号が与えられ
るとメモリ部とバスライン端子とを接続するスイッチン
グ手段、 保護解除信号を受けて、メモリ部の記憶内容を消去する
消去手段、 を備えたデータセキュリティ装置。 - 【請求項２】請求項１のデータセキュリティ装置におい
て、 前記消去手段は、あらかじめ定められた部分のみを消去
するものであることを特徴とするもの。 - 【請求項３】保護信号を受けてメモリ部からの読み出し
を禁止するとともに、保護解除信号を受けてメモリ部の
記憶内容を消去し、メモリ部からの読み出しを可能とす
るデータセキュリティ方法。 - 【請求項４】請求項３のデータセキュリティ方法におい
て、 保護解除信号を受けた際に、メモリ部のあらかじめ定め
られた部分のみを消去するものであることを特徴とする
もの。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169594A JPH0922385A (ja) | 1995-07-05 | 1995-07-05 | データセキュリティ装置および方法 |
| US08/675,219 US5928361A (en) | 1995-07-05 | 1996-07-03 | Data security device and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169594A JPH0922385A (ja) | 1995-07-05 | 1995-07-05 | データセキュリティ装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922385A true JPH0922385A (ja) | 1997-01-21 |
Family
ID=15889388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169594A Pending JPH0922385A (ja) | 1995-07-05 | 1995-07-05 | データセキュリティ装置および方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5928361A (ja) |
| JP (1) | JPH0922385A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10105408A (ja) * | 1996-09-30 | 1998-04-24 | Toshiba Corp | 情報処理装置 |
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