JPH09219450A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09219450A JPH09219450A JP2423796A JP2423796A JPH09219450A JP H09219450 A JPH09219450 A JP H09219450A JP 2423796 A JP2423796 A JP 2423796A JP 2423796 A JP2423796 A JP 2423796A JP H09219450 A JPH09219450 A JP H09219450A
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Abstract
(57)【要約】
【課題】 多層配線を有する半導体装置において、ビア
ホールでのコンタクト抵抗のばらつきを低減する。 【解決手段】 半導体素子が形成されたＳｉ基板１上に
ＢＰＳＧ膜２を形成し、そのコンタクトホールに下層配
線（Ｔｉ膜３、ＴｉＮ膜４、ＡｌＳｉＣｕ膜５）を形成
する。この下層配線の上部に、反射防止膜（Ｔｉ膜６／
ＴｉＮ膜７）を形成し、さらに絶縁膜（Ｐ−ＳｉＮ膜
８、第１ＴＥＯＳ膜９、ＳＯＧ膜１０、第２ＴＥＯＳ膜
１１）を形成する。また、それらの絶縁膜と反射防止膜
にビアホールを形成（図では１つであるがウェハに複数
形成）し、その後、上層配線（Ｔｉ膜１２、ＡｌＳｉＣ
ｕ膜１３、ＴｉＮ膜１４）を形成する。ここで、ビアホ
ールを形成する際に、ウェハの最外周部で下層配線の上
部を少なくとも８０ｎｍ以上オーバーエッチングするよ
うにした。
ホールでのコンタクト抵抗のばらつきを低減する。 【解決手段】 半導体素子が形成されたＳｉ基板１上に
ＢＰＳＧ膜２を形成し、そのコンタクトホールに下層配
線（Ｔｉ膜３、ＴｉＮ膜４、ＡｌＳｉＣｕ膜５）を形成
する。この下層配線の上部に、反射防止膜（Ｔｉ膜６／
ＴｉＮ膜７）を形成し、さらに絶縁膜（Ｐ−ＳｉＮ膜
８、第１ＴＥＯＳ膜９、ＳＯＧ膜１０、第２ＴＥＯＳ膜
１１）を形成する。また、それらの絶縁膜と反射防止膜
にビアホールを形成（図では１つであるがウェハに複数
形成）し、その後、上層配線（Ｔｉ膜１２、ＡｌＳｉＣ
ｕ膜１３、ＴｉＮ膜１４）を形成する。ここで、ビアホ
ールを形成する際に、ウェハの最外周部で下層配線の上
部を少なくとも８０ｎｍ以上オーバーエッチングするよ
うにした。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線を有する
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
【０００２】
【発明が解決しようとする課題】多層配線を有する半導
体装置を製造する場合、半導体素子が形成されたウェハ
上に下層配線を形成し、この下層配線を、レジストパタ
ーンを用いたエッチングによりパターン形成し、層間絶
縁膜を形成した後にビアホールを形成して、上層配線を
形成するようにしている。
体装置を製造する場合、半導体素子が形成されたウェハ
上に下層配線を形成し、この下層配線を、レジストパタ
ーンを用いたエッチングによりパターン形成し、層間絶
縁膜を形成した後にビアホールを形成して、上層配線を
形成するようにしている。
【０００３】上記したレジストパターンの形成におい
て、レジストを露光する際に下層配線からの反射光がレ
ジスト内で入射光と干渉すると、レジストパターンを微
細に形成することができず、レジスト線幅が局所的に細
くなる等の問題が生じる。特開平６−６９１２２号公報
には、層間絶縁膜にコンタクトホールを形成する際に、
層間絶縁膜上に反射防止膜を形成して、レジストパター
ンを微細に形成するようにしたものが開示されている。
て、レジストを露光する際に下層配線からの反射光がレ
ジスト内で入射光と干渉すると、レジストパターンを微
細に形成することができず、レジスト線幅が局所的に細
くなる等の問題が生じる。特開平６−６９１２２号公報
には、層間絶縁膜にコンタクトホールを形成する際に、
層間絶縁膜上に反射防止膜を形成して、レジストパター
ンを微細に形成するようにしたものが開示されている。
【０００４】従って、多層配線の形成の場合にも、下層
配線上に反射防止膜を形成すれば、レジストパターンを
微細に形成することができる。しかしながら、下層配線
として、アルミニウム（Ａｌ）を主成分とするＡｌＳｉ
Ｃｕ膜を用い、その上にチタン（Ｔｉ）膜と窒化チタン
（ＴｉＮ）膜を積層した反射防止膜を形成し、さらにそ
の上にＳＯＧ膜を含む絶縁膜を形成して、ドライエッチ
ングにより絶縁膜と反射防止膜を除去してビアホールを
形成し、その上にＴｉ膜とＡｌＳｉＣｕ膜の上層配線を
形成したところ、ウェハの中央部と外周部でコンタクト
抵抗にばらつきが生じるという問題が発生した。
配線上に反射防止膜を形成すれば、レジストパターンを
微細に形成することができる。しかしながら、下層配線
として、アルミニウム（Ａｌ）を主成分とするＡｌＳｉ
Ｃｕ膜を用い、その上にチタン（Ｔｉ）膜と窒化チタン
（ＴｉＮ）膜を積層した反射防止膜を形成し、さらにそ
の上にＳＯＧ膜を含む絶縁膜を形成して、ドライエッチ
ングにより絶縁膜と反射防止膜を除去してビアホールを
形成し、その上にＴｉ膜とＡｌＳｉＣｕ膜の上層配線を
形成したところ、ウェハの中央部と外周部でコンタクト
抵抗にばらつきが生じるという問題が発生した。
【０００５】本発明は、そのような抵抗ばらつきを低減
することを目的とする。
することを目的とする。
【０００６】
【課題を解決するための手段】本発明者等は、上記抵抗
ばらつきが生じる原因について以下の検討を行った。下
層配線上にＳＯＧ膜を形成する際に、熱処理を行ってキ
ュアーするが、その熱処理時に反射防止膜のＴｉが下層
配線中に拡散し、Ａｌと反応して下層配線の上部にＡｌ
とＴｉの合金層が形成されると考えられる。
ばらつきが生じる原因について以下の検討を行った。下
層配線上にＳＯＧ膜を形成する際に、熱処理を行ってキ
ュアーするが、その熱処理時に反射防止膜のＴｉが下層
配線中に拡散し、Ａｌと反応して下層配線の上部にＡｌ
とＴｉの合金層が形成されると考えられる。
【０００７】また、ビアホールをエッチングにて形成す
る場合、製造条件等によりウェハの中央部と外周部でエ
ッチング速度が異なり、例えばウェハの外周部でのエッ
チング速度が遅いとウェハ外周部でビアホールの深さが
浅くなる。このため、ビアホール形成時に、ウェハの中
央部と外周部で、下層配線の上部に形成されたＡｌとＴ
ｉの合金層を除去する深さが異なり、これによってコン
タクト抵抗にばらつきが生じたものと考えられる。
る場合、製造条件等によりウェハの中央部と外周部でエ
ッチング速度が異なり、例えばウェハの外周部でのエッ
チング速度が遅いとウェハ外周部でビアホールの深さが
浅くなる。このため、ビアホール形成時に、ウェハの中
央部と外周部で、下層配線の上部に形成されたＡｌとＴ
ｉの合金層を除去する深さが異なり、これによってコン
タクト抵抗にばらつきが生じたものと考えられる。
【０００８】そこで、図４に示す測定パターンを形成し
てコンタクト抵抗の測定を行った。すなわち、ウェハ上
に下層配線（Ｔｉ膜、ＴｉＮ膜、ＡｌＳｉＣｕ膜の積層
膜）を形成し、その上にＳＯＧ膜を含む絶縁膜を形成し
た後、複数のビアホールを形成し、この後、上層配線
（Ｔｉ膜とＡｌＳｉＣｕ膜の積層膜）を形成して、複数
（例えば４０ケ所）の測定パターンを形成し、それぞれ
の測定パターンにおいて一端から他端に電圧を印加して
電流を検出しコンタクト抵抗を測定した。
てコンタクト抵抗の測定を行った。すなわち、ウェハ上
に下層配線（Ｔｉ膜、ＴｉＮ膜、ＡｌＳｉＣｕ膜の積層
膜）を形成し、その上にＳＯＧ膜を含む絶縁膜を形成し
た後、複数のビアホールを形成し、この後、上層配線
（Ｔｉ膜とＡｌＳｉＣｕ膜の積層膜）を形成して、複数
（例えば４０ケ所）の測定パターンを形成し、それぞれ
の測定パターンにおいて一端から他端に電圧を印加して
電流を検出しコンタクト抵抗を測定した。
【０００９】ここで、図５に示すように、ウェハの中央
部と外周部では、それぞれの断面拡大図（図４中の丸で
囲った部分の拡大図）に示すように、下層配線の上部を
エッチングする深さｄ（以下、オーバーエッチ量とい
う）が異なっている。そして、エッチング速度の最も遅
い最外周部でのオーバーエッチ量を、６３ｎｍ、８０ｎ
ｍ、９５ｎｍとして、上記複数の測定パターンでのコン
タクト抵抗を測定した。図６にその結果を示す。オーバ
ーエッチ量を６３ｎｍした時には、それぞれの測定パタ
ーンでの抵抗ばらつきが大きいが、オーバーエッチ量を
８０ｎｍ以上とした時には抵抗ばらつきが大きく低減し
ている。図７に、抵抗ばらつき値を縦軸として図６に示
す結果をグラフ化したものを示す。この図からも、オー
バーエッチ量を８０ｎｍ以上とした時に、抵抗ばらつき
が飽和的に大きく低減していることが分かる。
部と外周部では、それぞれの断面拡大図（図４中の丸で
囲った部分の拡大図）に示すように、下層配線の上部を
エッチングする深さｄ（以下、オーバーエッチ量とい
う）が異なっている。そして、エッチング速度の最も遅
い最外周部でのオーバーエッチ量を、６３ｎｍ、８０ｎ
ｍ、９５ｎｍとして、上記複数の測定パターンでのコン
タクト抵抗を測定した。図６にその結果を示す。オーバ
ーエッチ量を６３ｎｍした時には、それぞれの測定パタ
ーンでの抵抗ばらつきが大きいが、オーバーエッチ量を
８０ｎｍ以上とした時には抵抗ばらつきが大きく低減し
ている。図７に、抵抗ばらつき値を縦軸として図６に示
す結果をグラフ化したものを示す。この図からも、オー
バーエッチ量を８０ｎｍ以上とした時に、抵抗ばらつき
が飽和的に大きく低減していることが分かる。
【００１０】従って、オーバーエッチ量を８０ｎｍ以上
とすれば、抵抗ばらつきを大きく低減することができ
る。図８に、ビアホールを形成する前の状態での下層配
線のDepth Profile （ＡｌとＴｉについてのみ示し、他
の成分については省略している）を示す。スパッタ速度
を１２ｎｍ／ｍｉｎとし、横軸に下層配線の表面からの
スパッタ時間、縦軸に波形の強度を示す。横軸のスパッ
タ時間は、下層配線の表面からの深さに対応している。
とすれば、抵抗ばらつきを大きく低減することができ
る。図８に、ビアホールを形成する前の状態での下層配
線のDepth Profile （ＡｌとＴｉについてのみ示し、他
の成分については省略している）を示す。スパッタ速度
を１２ｎｍ／ｍｉｎとし、横軸に下層配線の表面からの
スパッタ時間、縦軸に波形の強度を示す。横軸のスパッ
タ時間は、下層配線の表面からの深さに対応している。
【００１１】このDepth Profile から、下層配線内にＴ
ｉが拡散し、ＡｌとＴｉの合金層が形成されていること
が分かる。オーバーエッチ量が８０ｎｍのところでのＡ
ｌに対するＴｉの割合（Ｔｉ／Ａｌ）は１８．８％であ
るので、エッチング速度の最も遅い最外周部において、
その割合が１８．８％以下になる深さまでオーバーエッ
チすれば、抵抗ばらつきを大きく低減することができ
る。
ｉが拡散し、ＡｌとＴｉの合金層が形成されていること
が分かる。オーバーエッチ量が８０ｎｍのところでのＡ
ｌに対するＴｉの割合（Ｔｉ／Ａｌ）は１８．８％であ
るので、エッチング速度の最も遅い最外周部において、
その割合が１８．８％以下になる深さまでオーバーエッ
チすれば、抵抗ばらつきを大きく低減することができ
る。
【００１２】本発明は上記検討を基になされたもので、
請求項１に記載の発明においては、ウェハに複数のビア
ホールを形成する際に、最もエッチング速度が遅いビア
ホールの形成箇所で、下層配線の上部を少なくとも８０
ｎｍ以上オーバーエッチングすることを特徴としてい
る。請求項２に記載の発明においては、ウェハに複数の
ビアホールを形成する際に、最もエッチング速度が遅い
ビアホールの形成箇所で、下層配線の上部を少なくとも
Ａｌに対するＴｉの割合が１８．８％以下になる深さま
でオーバーエッチングすることを特徴としている。
請求項１に記載の発明においては、ウェハに複数のビア
ホールを形成する際に、最もエッチング速度が遅いビア
ホールの形成箇所で、下層配線の上部を少なくとも８０
ｎｍ以上オーバーエッチングすることを特徴としてい
る。請求項２に記載の発明においては、ウェハに複数の
ビアホールを形成する際に、最もエッチング速度が遅い
ビアホールの形成箇所で、下層配線の上部を少なくとも
Ａｌに対するＴｉの割合が１８．８％以下になる深さま
でオーバーエッチングすることを特徴としている。
【００１３】請求項１、２に記載の発明によれば、上記
したコンタクト抵抗のばらつきを大きく低減することが
できる。なお、反射防止膜としては、請求項３に記載の
発明のように、Ｔｉ膜とその上に形成されたＴｉＮ膜の
積層膜を用いることができる。
したコンタクト抵抗のばらつきを大きく低減することが
できる。なお、反射防止膜としては、請求項３に記載の
発明のように、Ｔｉ膜とその上に形成されたＴｉＮ膜の
積層膜を用いることができる。
【００１４】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態に係る
半導体装置の部分的な断面構造を示す。トランジスタ等
の半導体素子が形成されたＳｉ基板１上に、層間絶縁膜
としてＢＰＳＧ膜２が形成されている。このＢＰＳＧ膜
２にはコンタクトホールが形成されており、Ｓｉ基板１
に形成された半導体素子と下層配線とが電気的に接続さ
れる。下層配線は、バリヤメタルをなすＴｉ膜３／Ｔｉ
Ｎ膜４とＡｌＳｉＣｕ膜５から構成されている。
について説明する。図１に、本発明の一実施形態に係る
半導体装置の部分的な断面構造を示す。トランジスタ等
の半導体素子が形成されたＳｉ基板１上に、層間絶縁膜
としてＢＰＳＧ膜２が形成されている。このＢＰＳＧ膜
２にはコンタクトホールが形成されており、Ｓｉ基板１
に形成された半導体素子と下層配線とが電気的に接続さ
れる。下層配線は、バリヤメタルをなすＴｉ膜３／Ｔｉ
Ｎ膜４とＡｌＳｉＣｕ膜５から構成されている。
【００１５】この下層配線の上部に、反射防止膜として
Ｔｉ膜６／ＴｉＮ膜７が形成され、さらに絶縁膜とし
て、Ｐ−ＳｉＮ膜８、第１ＴＥＯＳ膜９、ＳＯＧ膜１
０、第２ＴＥＯＳ膜１１が形成されている。また、それ
らの絶縁膜と反射防止膜にはビアホールが形成され、Ｔ
ｉ膜１２、ＡｌＳｉＣｕ膜１３、ＴｉＮ膜１４からなる
上層配線が形成されている。なお、Ｔｉ膜６、１２は、
ＡｌＳｉＣｕ膜５、１３のアルミボイドを抑制するため
に形成されている。
Ｔｉ膜６／ＴｉＮ膜７が形成され、さらに絶縁膜とし
て、Ｐ−ＳｉＮ膜８、第１ＴＥＯＳ膜９、ＳＯＧ膜１
０、第２ＴＥＯＳ膜１１が形成されている。また、それ
らの絶縁膜と反射防止膜にはビアホールが形成され、Ｔ
ｉ膜１２、ＡｌＳｉＣｕ膜１３、ＴｉＮ膜１４からなる
上層配線が形成されている。なお、Ｔｉ膜６、１２は、
ＡｌＳｉＣｕ膜５、１３のアルミボイドを抑制するため
に形成されている。
【００１６】なお、この図１に示すものは、ウェハ全体
の一部を示すものであり、ウェハにはビアホールが複数
形成されて、下層配線と上層配線とが複数箇所で電気的
に接続されるようになっている。次に、上記した半導体
装置の製造方法を説明する。 〔図２（ａ）の工程〕まず、トランジスタ等の半導体素
子が形成されたＳｉ基板１に、層間絶縁膜としてＢＰＳ
Ｇ膜２を堆積し、リフローを行った後、ＢＰＳＧ膜２に
コンタクトホールを形成する。このコンタクトホール
は、ホトリソ工程とエッチング工程を用いて形成する。 〔図２（ｂ）の工程〕下層配線および反射防止膜を形成
するために、スパッタリング法を用いた連続処理にて、
Ｔｉ膜３、ＴｉＮ膜４、ＡｌＳｉＣｕ膜５を４００〜５
００ｎｍ形成し、Ｔｉ膜６を１０〜３０ｎｍ、ＴｉＮ膜
７を２０〜４０ｎｍ形成する。 〔図２（ｃ）の工程〕ホトリソ工程を用いてレジスト１
５をパターン形成する。この場合、上記した反射防止膜
により、レジストパターンを微細に形成することができ
る。 〔図２（ｄ）の工程〕レジスト１５をマスクとして、下
層配線および反射防止膜を、マイクロ波ドライエッチン
グ工程でエッチングする。 〔図２（ｅ）の工程〕下層配線および上層配線間の絶縁
膜として、まずプラズマＣＶＤ法を用いてＰ−ＳｉＮ膜
８、第１ＴＥＯＳ膜９を順次堆積する。次に、下地段差
を平坦化するためにＳＯＧ膜を塗布し、溶剤をとばすた
めに４５０℃、３０分のキュアーを施す。続いて、ＳＯ
Ｇ膜をエッチバックして段差部にのみＳＯＧ膜１０を形
成する。その後、プラズマＣＶＤ法を用いて第２ＴＥＯ
Ｓ膜１１を堆積する。 〔図３（ａ）の工程〕下層配線と上層配線を電気接続す
るためのビアホールを複数形成するために、ホトリソ工
程を用いてレジスト１６をパターン形成する。 〔図３（ｂ）の工程〕レジスト１６をマスクとして、ま
ず、ビアホールのピン角取りのためにＢＨＦ液によるウ
ェットエッチングを行い、その後、イオン反応性プラズ
マエッチングにより、絶縁膜および反射防止膜を除去
し、さらにＡｌＳｉＣｕ膜５の上部をエッチングする。
この場合、最もエッチング速度が遅いビアホールの形成
箇所（最外周部）で、ＡｌＳｉＣｕ膜５の上部を８０ｎ
ｍ以上エッチングするようにエッチング条件を設定す
る。 〔図３（ｃ）の工程〕スパッタリング法を用いて、Ｔｉ
膜１２、ＡｌＳｉＣｕ膜１３を形成し、一旦大気暴露
し、その後ＴｉＮ膜１４を３０ｎｍ形成する。これらを
ホトリソ工程とエッチング工程を用いてパターニング
し、上層配線を形成する。
の一部を示すものであり、ウェハにはビアホールが複数
形成されて、下層配線と上層配線とが複数箇所で電気的
に接続されるようになっている。次に、上記した半導体
装置の製造方法を説明する。 〔図２（ａ）の工程〕まず、トランジスタ等の半導体素
子が形成されたＳｉ基板１に、層間絶縁膜としてＢＰＳ
Ｇ膜２を堆積し、リフローを行った後、ＢＰＳＧ膜２に
コンタクトホールを形成する。このコンタクトホール
は、ホトリソ工程とエッチング工程を用いて形成する。 〔図２（ｂ）の工程〕下層配線および反射防止膜を形成
するために、スパッタリング法を用いた連続処理にて、
Ｔｉ膜３、ＴｉＮ膜４、ＡｌＳｉＣｕ膜５を４００〜５
００ｎｍ形成し、Ｔｉ膜６を１０〜３０ｎｍ、ＴｉＮ膜
７を２０〜４０ｎｍ形成する。 〔図２（ｃ）の工程〕ホトリソ工程を用いてレジスト１
５をパターン形成する。この場合、上記した反射防止膜
により、レジストパターンを微細に形成することができ
る。 〔図２（ｄ）の工程〕レジスト１５をマスクとして、下
層配線および反射防止膜を、マイクロ波ドライエッチン
グ工程でエッチングする。 〔図２（ｅ）の工程〕下層配線および上層配線間の絶縁
膜として、まずプラズマＣＶＤ法を用いてＰ−ＳｉＮ膜
８、第１ＴＥＯＳ膜９を順次堆積する。次に、下地段差
を平坦化するためにＳＯＧ膜を塗布し、溶剤をとばすた
めに４５０℃、３０分のキュアーを施す。続いて、ＳＯ
Ｇ膜をエッチバックして段差部にのみＳＯＧ膜１０を形
成する。その後、プラズマＣＶＤ法を用いて第２ＴＥＯ
Ｓ膜１１を堆積する。 〔図３（ａ）の工程〕下層配線と上層配線を電気接続す
るためのビアホールを複数形成するために、ホトリソ工
程を用いてレジスト１６をパターン形成する。 〔図３（ｂ）の工程〕レジスト１６をマスクとして、ま
ず、ビアホールのピン角取りのためにＢＨＦ液によるウ
ェットエッチングを行い、その後、イオン反応性プラズ
マエッチングにより、絶縁膜および反射防止膜を除去
し、さらにＡｌＳｉＣｕ膜５の上部をエッチングする。
この場合、最もエッチング速度が遅いビアホールの形成
箇所（最外周部）で、ＡｌＳｉＣｕ膜５の上部を８０ｎ
ｍ以上エッチングするようにエッチング条件を設定す
る。 〔図３（ｃ）の工程〕スパッタリング法を用いて、Ｔｉ
膜１２、ＡｌＳｉＣｕ膜１３を形成し、一旦大気暴露
し、その後ＴｉＮ膜１４を３０ｎｍ形成する。これらを
ホトリソ工程とエッチング工程を用いてパターニング
し、上層配線を形成する。
【００１７】このようにして、図１に示す半導体装置が
形成される。なお、上記実施形態では、下層配線とし
て、バリヤメタルをなすＴｉ膜３／ＴｉＮ膜４とＡｌＳ
ｉＣｕ膜５とから構成したものを示したが、本発明に係
る下層配線としては、表面がＡｌを主成分とする配線層
となればよいため、ＡｌＳｉＣｕ膜５だけで下層配線を
構成するようにしてもよい。
形成される。なお、上記実施形態では、下層配線とし
て、バリヤメタルをなすＴｉ膜３／ＴｉＮ膜４とＡｌＳ
ｉＣｕ膜５とから構成したものを示したが、本発明に係
る下層配線としては、表面がＡｌを主成分とする配線層
となればよいため、ＡｌＳｉＣｕ膜５だけで下層配線を
構成するようにしてもよい。
【００１８】また、絶縁膜においてＳＯＧ膜１０を含む
構成としたが、ＳＯＧ膜の代わりに熱処理工程を必要と
する他の絶縁膜を用いるようにしてもよい。さらに、反
射防止膜としては、ＴｉＮ膜７の代わりに、チタンタン
グステン（ＴｉＷ）等を用いるようにしてもよい。ま
た、下層配線と上層配線の２層構造に限らず、３層構造
以上の多層配線にも本発明を適用することができる。
構成としたが、ＳＯＧ膜の代わりに熱処理工程を必要と
する他の絶縁膜を用いるようにしてもよい。さらに、反
射防止膜としては、ＴｉＮ膜７の代わりに、チタンタン
グステン（ＴｉＷ）等を用いるようにしてもよい。ま
た、下層配線と上層配線の２層構造に限らず、３層構造
以上の多層配線にも本発明を適用することができる。
【図１】本発明の一実施形態に係る半導体装置の部分的
な断面図である。
な断面図である。
【図２】図１に示す半導体装置を製造する工程を示す工
程図である。
程図である。
【図３】図２に続く工程を示す工程図である。
【図４】下層配線、上層配線の抵抗を測定する測定パタ
ーンを示す模式的な部分断面図である。
ーンを示す模式的な部分断面図である。
【図５】ウェハに複数のビアホールを形成する時に、中
央部と周辺部で下層配線のオーバーエッチ量が異なるこ
とを示す図である。
央部と周辺部で下層配線のオーバーエッチ量が異なるこ
とを示す図である。
【図６】オーバーエッチ量に対する抵抗値のばらつきを
測定した実験結果を示す図である。
測定した実験結果を示す図である。
【図７】図６に示す結果に対し、抵抗ばらつき値を縦軸
として示した図である。
として示した図である。
【図８】ＡｌＳｉＣｕ膜中のＡｌとＴｉのDepth Profil
e を示す図である。
e を示す図である。
１…Ｓｉ基板、２…ＢＰＳＧ膜、３…Ｔｉ膜、４…Ｔｉ
Ｎ膜、５…ＡｌＳｉＣｕ膜、６…Ｔｉ膜、７…ＴｉＮ
膜、８…Ｐ−ＳｉＮ膜、９…第１ＴＥＯＳ膜、１０…Ｓ
ＯＧ膜、１１…第２ＴＥＯＳ膜、１２…Ｔｉ膜、１３…
ＡｌＳｉＣｕ膜、１４…ＴｉＮ膜。
Ｎ膜、５…ＡｌＳｉＣｕ膜、６…Ｔｉ膜、７…ＴｉＮ
膜、８…Ｐ−ＳｉＮ膜、９…第１ＴＥＯＳ膜、１０…Ｓ
ＯＧ膜、１１…第２ＴＥＯＳ膜、１２…Ｔｉ膜、１３…
ＡｌＳｉＣｕ膜、１４…ＴｉＮ膜。
Claims (3)
- 【請求項１】 半導体素子が形成されたウェハ（１、
２）に、表面がアルミニウムを主成分とした配線層とな
る下層配線（３〜５）を形成し、その上にチタン系の反
射防止膜（６、７）を形成し、この後、絶縁膜（８〜１
１）を形成し、ウェハの複数箇所で前記絶縁膜および前
記反射防止膜をエッチングして複数のビアホールを形成
し、さらに前記下層配線と電気接続する上層配線（１２
〜１４）を形成するようにした半導体装置の製造方法で
あって、 前記絶縁膜を形成する工程は、熱処理を行う工程を含む
ものであり、 前記複数のビアホールを形成するエッチング工程は、最
もエッチング速度が遅いビアホールの形成箇所で、前記
下層配線の上部を少なくとも８０ｎｍ以上オーバーエッ
チングするものであることを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体素子が形成されたウェハ（１、
２）に、表面がアルミニウムを主成分とした配線層とな
る下層配線（３〜５）を形成し、その上にチタン系の反
射防止膜（６、７）を形成し、この後、絶縁膜（８〜１
１）を形成し、ウェハの複数箇所で前記絶縁膜および前
記反射防止膜をエッチングして複数のビアホールを形成
し、さらに前記下層配線と電気接続する上層配線（１２
〜１４）を形成するようにした半導体装置の製造方法で
あって、 前記絶縁膜を形成する工程は、熱処理を行う工程を含む
ものであり、 前記複数のビアホールを形成するエッチング工程は、最
もエッチング速度が遅いビアホールの形成箇所で、前記
下層配線の上部を少なくともアルミニウムに対するチタ
ンの割合が１８．８％以下になる深さまでオーバーエッ
チングするものであることを特徴とする半導体装置の製
造方法。 - 【請求項３】 前記反射防止膜は、前記下層配線の上に
形成されたチタン膜とその上に形成された窒化チタン膜
からなることを特徴とする請求項１又は２に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2423796A JPH09219450A (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2423796A JPH09219450A (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219450A true JPH09219450A (ja) | 1997-08-19 |
Family
ID=12132653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2423796A Pending JPH09219450A (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219450A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001516153A (ja) * | 1997-09-05 | 2001-09-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｃｖｄバリア層を有するボーダーレスバイア |
| KR100541671B1 (ko) * | 1999-06-23 | 2006-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008060243A (ja) * | 2006-08-30 | 2008-03-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8013442B2 (en) | 2007-03-23 | 2011-09-06 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
| US8076781B2 (en) | 2007-04-17 | 2011-12-13 | Sanyo Semiconductor Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2012248895A (ja) * | 2005-08-12 | 2012-12-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| CN108573944A (zh) * | 2017-03-14 | 2018-09-25 | 精工半导体有限公司 | 半导体装置和半导体装置的制造方法 |
-
1996
- 1996-02-09 JP JP2423796A patent/JPH09219450A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040511 Free format text: JAPANESE INTERMEDIATE CODE: A02 |