JPH09213819A - 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 - Google Patents
強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液Info
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- JPH09213819A JPH09213819A JP8013047A JP1304796A JPH09213819A JP H09213819 A JPH09213819 A JP H09213819A JP 8013047 A JP8013047 A JP 8013047A JP 1304796 A JP1304796 A JP 1304796A JP H09213819 A JPH09213819 A JP H09213819A
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Abstract
(57)【要約】
【課題】 ＭＦＩＳ−ＦＥＴの強誘電体薄膜のための比
誘電率の小さな強誘電体材料。 【解決手段】 Ｓｉ基板１０の上面にゲート酸化膜１４
とこのゲート酸化膜１４の上面に設けたＰｔ膜１６とを
介してＹＭｎＯ3 強誘電体薄膜１８を具える強誘電体ゲ
ートメモリ。
誘電率の小さな強誘電体材料。 【解決手段】 Ｓｉ基板１０の上面にゲート酸化膜１４
とこのゲート酸化膜１４の上面に設けたＰｔ膜１６とを
介してＹＭｎＯ3 強誘電体薄膜１８を具える強誘電体ゲ
ートメモリ。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体ゲート
メモリ、これに用いる強誘電体薄膜の形成方法およびこ
の形成方法に用いる前駆体溶液に関する。
メモリ、これに用いる強誘電体薄膜の形成方法およびこ
の形成方法に用いる前駆体溶液に関する。
【０００２】
【従来の技術】強誘電体をゲートに設けた電界効果トラ
ンジスタ（以下、ＦＥＴと称する。）が、不揮発性メモ
リ素子として注目されている。この強誘電体ゲートメモ
リは、強誘電体の自発分極によってチャネル領域の半導
体基板表面に電荷を誘起させてドレイン電流を制御す
る。従来、文献に開示されている技術として「強誘電体
薄膜集積化技術、サイエンスフォーラム社、ｐｐ．２６
１〜２７４（１９９５）」、「強誘電体薄膜メモリ、サ
イエンスフォーラム社、ｐｐ．２６１〜２７１（１９９
５）」などがある。
ンジスタ（以下、ＦＥＴと称する。）が、不揮発性メモ
リ素子として注目されている。この強誘電体ゲートメモ
リは、強誘電体の自発分極によってチャネル領域の半導
体基板表面に電荷を誘起させてドレイン電流を制御す
る。従来、文献に開示されている技術として「強誘電体
薄膜集積化技術、サイエンスフォーラム社、ｐｐ．２６
１〜２７４（１９９５）」、「強誘電体薄膜メモリ、サ
イエンスフォーラム社、ｐｐ．２６１〜２７１（１９９
５）」などがある。
【０００３】上述の強誘電体ゲートを具えるＦＥＴに
は、３つのタイプの構造がある。そのうち１つのタイプ
の構造として、ゲート電極を、強誘電体薄膜とこの上面
に設けられる金属電極とを以て構成した二層構造とし、
この二層構造のゲート電極を用いたＭＦＳ（Metal-Ferr
oelectric-Semiconductor ）−ＦＥＴがある。しかし、
このＭＦＳ−ＦＥＴは半導体基板の上面に強誘電体薄膜
を直接形成するため、その形成の際に、半導体基板およ
び強誘電体薄膜間の界面に自然酸化物（ＳｉＯ2）等の
不要な膜が度々形成されてしまい、この不要な膜に起因
して動作電圧の増大やトラップ準位の発生による分極の
打ち消し等が生じてしまい、本来のメモリ要素としての
特性が発揮されないという問題があった。
は、３つのタイプの構造がある。そのうち１つのタイプ
の構造として、ゲート電極を、強誘電体薄膜とこの上面
に設けられる金属電極とを以て構成した二層構造とし、
この二層構造のゲート電極を用いたＭＦＳ（Metal-Ferr
oelectric-Semiconductor ）−ＦＥＴがある。しかし、
このＭＦＳ−ＦＥＴは半導体基板の上面に強誘電体薄膜
を直接形成するため、その形成の際に、半導体基板およ
び強誘電体薄膜間の界面に自然酸化物（ＳｉＯ2）等の
不要な膜が度々形成されてしまい、この不要な膜に起因
して動作電圧の増大やトラップ準位の発生による分極の
打ち消し等が生じてしまい、本来のメモリ要素としての
特性が発揮されないという問題があった。
【０００４】このＭＦＳ構造の強誘電体薄膜および半導
体基板間にバッファ層としてゲート酸化（ＳｉＯ2 ）膜
を挿入したタイプの構造のＦＥＴがＭＦＩＳ（Metal-Fe
rroelectric-Insulator-Semiconductor ）−ＦＥＴであ
る。このタイプのＦＥＴ構造では、積極的に、絶縁性を
有する酸化膜を半導体基板上に形成することによって前
述の問題を解決している。
体基板間にバッファ層としてゲート酸化（ＳｉＯ2 ）膜
を挿入したタイプの構造のＦＥＴがＭＦＩＳ（Metal-Fe
rroelectric-Insulator-Semiconductor ）−ＦＥＴであ
る。このタイプのＦＥＴ構造では、積極的に、絶縁性を
有する酸化膜を半導体基板上に形成することによって前
述の問題を解決している。
【０００５】また、特性の良好な強誘電体薄膜が形成し
易いということから、ゲート酸化膜上に金属膜を設け
て、この金属膜上に強誘電体薄膜の成長を行うタイプの
構造のＦＥＴとして、ＭＦＭＩＳ（Metal-Ferroelectri
c-Metal-Insulator-Semiconductor ）−ＦＥＴがある。
易いということから、ゲート酸化膜上に金属膜を設け
て、この金属膜上に強誘電体薄膜の成長を行うタイプの
構造のＦＥＴとして、ＭＦＭＩＳ（Metal-Ferroelectri
c-Metal-Insulator-Semiconductor ）−ＦＥＴがある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴのそれらの
ゲート電極は、回路上、ゲート酸化膜の容量と、強誘電
体薄膜の容量とが直列に接続された構成となっている。
よって、この強誘電体薄膜に、従来から通常用いられて
きた強誘電体を用いたのでは、その比誘電率が大きいた
めに、ゲート電極に印加される電圧の大部分がゲート酸
化膜に印加されてしまい、強誘電体薄膜に印加される電
圧の割合が小さくなってしまう。このため、強誘電体薄
膜中に形成される自発分極は飽和に至らず、また、ゲー
ト電極に印加する電圧をゼロにしたときには、残留分極
が小さく、このためデータの有無を識別できる程度の大
きさの分極を保持することができず、メモリセルとして
有効に機能しないといった問題があった（例えば、文献
「J.Appl.Phys.,Vol.75(12),No.15,5999(1992)」）。ま
た、大きな電圧をゲート電極に印加した場合には、ゲー
ト酸化膜が絶縁破壊を起こすおそれがあった。
ＭＦＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴのそれらの
ゲート電極は、回路上、ゲート酸化膜の容量と、強誘電
体薄膜の容量とが直列に接続された構成となっている。
よって、この強誘電体薄膜に、従来から通常用いられて
きた強誘電体を用いたのでは、その比誘電率が大きいた
めに、ゲート電極に印加される電圧の大部分がゲート酸
化膜に印加されてしまい、強誘電体薄膜に印加される電
圧の割合が小さくなってしまう。このため、強誘電体薄
膜中に形成される自発分極は飽和に至らず、また、ゲー
ト電極に印加する電圧をゼロにしたときには、残留分極
が小さく、このためデータの有無を識別できる程度の大
きさの分極を保持することができず、メモリセルとして
有効に機能しないといった問題があった（例えば、文献
「J.Appl.Phys.,Vol.75(12),No.15,5999(1992)」）。ま
た、大きな電圧をゲート電極に印加した場合には、ゲー
ト酸化膜が絶縁破壊を起こすおそれがあった。
【０００７】従って、従来より、強誘電体薄膜中に形成
される自発分極が飽和する程度の電圧を印加することが
できるように、この強誘電体薄膜の材料として比誘電率
の小さな強誘電体材料を用いた強誘電体ゲートメモリ、
この強誘電体薄膜の形成方法およびこの方法に用いる前
駆体溶液の出現が望まれていた。
される自発分極が飽和する程度の電圧を印加することが
できるように、この強誘電体薄膜の材料として比誘電率
の小さな強誘電体材料を用いた強誘電体ゲートメモリ、
この強誘電体薄膜の形成方法およびこの方法に用いる前
駆体溶液の出現が望まれていた。
【０００８】
【課題を解決するための手段】この発明の強誘電体ゲー
トメモリによれば、半導体基板の上面に絶縁膜を介して
強誘電体薄膜を具える強誘電体ゲートメモリにおいて、
前述の強誘電体薄膜材料としてＹＭｎＯ3 （イットリウ
ム−マンガン酸化物）を用いることを特徴とする。
トメモリによれば、半導体基板の上面に絶縁膜を介して
強誘電体薄膜を具える強誘電体ゲートメモリにおいて、
前述の強誘電体薄膜材料としてＹＭｎＯ3 （イットリウ
ム−マンガン酸化物）を用いることを特徴とする。
【０００９】上述のように、ＭＦＩＳ−ＦＥＴまたはＭ
ＦＭＩＳ−ＦＥＴにおいて強誘電体薄膜として比較的小
さな比誘電率値を示すＹＭｎＯ3 を用いることにより、
強誘電体薄膜に印加される電圧を大きくすることができ
るので、データの保持に必要な大きさの自発分極を得る
ことができる。
ＦＭＩＳ−ＦＥＴにおいて強誘電体薄膜として比較的小
さな比誘電率値を示すＹＭｎＯ3 を用いることにより、
強誘電体薄膜に印加される電圧を大きくすることができ
るので、データの保持に必要な大きさの自発分極を得る
ことができる。
【００１０】この発明の実施に当たって、前述の絶縁膜
と前述の強誘電体薄膜との間に金属膜を具えるのが好適
である。また、この発明の好適な実施例によれば、前述
の絶縁膜をゲート酸化膜とするのが良い。
と前述の強誘電体薄膜との間に金属膜を具えるのが好適
である。また、この発明の好適な実施例によれば、前述
の絶縁膜をゲート酸化膜とするのが良い。
【００１１】この発明の強誘電体薄膜の形成方法によれ
ば、半導体基板の上面に絶縁膜を介して強誘電体薄膜を
具える強誘電体ゲートメモリの作成に当たり、ＹＭｎＯ
3 前駆体溶液を絶縁膜上に直接または間接的に塗布する
工程と、前述の塗布されたＹＭｎＯ3 前駆体溶液に熱処
理を施して結晶化を行って強誘電体薄膜としてのＹＭｎ
Ｏ3 膜（尚、この膜をＹＭｎＯ3 強誘電体薄膜とも称す
る。）を形成する工程とを含むことを特徴とする。
ば、半導体基板の上面に絶縁膜を介して強誘電体薄膜を
具える強誘電体ゲートメモリの作成に当たり、ＹＭｎＯ
3 前駆体溶液を絶縁膜上に直接または間接的に塗布する
工程と、前述の塗布されたＹＭｎＯ3 前駆体溶液に熱処
理を施して結晶化を行って強誘電体薄膜としてのＹＭｎ
Ｏ3 膜（尚、この膜をＹＭｎＯ3 強誘電体薄膜とも称す
る。）を形成する工程とを含むことを特徴とする。
【００１２】上述の薄膜形成方法は、一般に、塗布熱分
解法と呼ばれている薄膜形成方法である。すなわち、作
成する目的の膜の構成物質を含む溶液（前駆体溶液）
を、基板上に塗布する工程と、さらに熱処理を施して膜
の結晶化を行う工程とを含む形成方法である。この塗布
熱分解法によってＹＭｎＯ3 の強誘電体薄膜を適当な膜
の上面に成膜して、良好な結晶構造を有するＹＭｎＯ3
強誘電体薄膜を形成することができる。
解法と呼ばれている薄膜形成方法である。すなわち、作
成する目的の膜の構成物質を含む溶液（前駆体溶液）
を、基板上に塗布する工程と、さらに熱処理を施して膜
の結晶化を行う工程とを含む形成方法である。この塗布
熱分解法によってＹＭｎＯ3 の強誘電体薄膜を適当な膜
の上面に成膜して、良好な結晶構造を有するＹＭｎＯ3
強誘電体薄膜を形成することができる。
【００１３】この発明の好適な実施例によれば、前述の
前駆体溶液の塗布工程をスピン塗布法によって行うこと
により、実質的に均一な膜厚でＹＭｎＯ3 強誘電体薄膜
を形成することができる。ここで、スピン塗布法とは、
前述の塗布熱分解法のうちの塗布工程の方法であり、基
板面に垂直な軸に関してこの基板を回転させながら、前
駆体溶液をこの基板面に塗布する方法である。但し、強
誘電体メモリ技術分野においては、熱処理過程をも含め
てスピン塗布法と呼ぶことがある。
前駆体溶液の塗布工程をスピン塗布法によって行うこと
により、実質的に均一な膜厚でＹＭｎＯ3 強誘電体薄膜
を形成することができる。ここで、スピン塗布法とは、
前述の塗布熱分解法のうちの塗布工程の方法であり、基
板面に垂直な軸に関してこの基板を回転させながら、前
駆体溶液をこの基板面に塗布する方法である。但し、強
誘電体メモリ技術分野においては、熱処理過程をも含め
てスピン塗布法と呼ぶことがある。
【００１４】この発明の実施に当たり、前述のＹＭｎＯ
3 前駆体溶液を前述の絶縁膜上に間接的に塗布する場合
には、この塗布前に先の絶縁膜上に金属膜を形成し、こ
の金属膜上に前述のＹＭｎＯ3 前駆体溶液を塗布するの
が好適である。また、この発明の好適な実施例によれ
ば、前述の絶縁膜をゲート酸化膜とするのが良い。
3 前駆体溶液を前述の絶縁膜上に間接的に塗布する場合
には、この塗布前に先の絶縁膜上に金属膜を形成し、こ
の金属膜上に前述のＹＭｎＯ3 前駆体溶液を塗布するの
が好適である。また、この発明の好適な実施例によれ
ば、前述の絶縁膜をゲート酸化膜とするのが良い。
【００１５】また、この発明のＹＭｎＯ3 前駆体溶液に
よれば、溶媒としてメトキシプロパノールおよびエタノ
ール（重量比９：１）の混合液を用い、この混合液にＹ
（イットリウム）ノルマルプロポキシドとＭｎ（マンガ
ン）エトキシエトキシドとをＹおよびＭｎの重量比が
１：１となるように混合した有機溶剤溶液とすることを
特徴とする。
よれば、溶媒としてメトキシプロパノールおよびエタノ
ール（重量比９：１）の混合液を用い、この混合液にＹ
（イットリウム）ノルマルプロポキシドとＭｎ（マンガ
ン）エトキシエトキシドとをＹおよびＭｎの重量比が
１：１となるように混合した有機溶剤溶液とすることを
特徴とする。
【００１６】上述のＹＭｎＯ3 前駆体溶液を用いて、ス
ピン塗布法を行い、ゲート酸化膜または金属膜の上面に
良好な結晶構造であり実質的に均一な膜厚のＹＭｎＯ3
強誘電体薄膜を形成することができる。
ピン塗布法を行い、ゲート酸化膜または金属膜の上面に
良好な結晶構造であり実質的に均一な膜厚のＹＭｎＯ3
強誘電体薄膜を形成することができる。
【００１７】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。尚、図は、この発明が理
解できる程度に形状、大きさおよび配置関係を概略的に
示して、従って、この発明は、この実施の形態に何等限
定されない。
実施の形態について説明する。尚、図は、この発明が理
解できる程度に形状、大きさおよび配置関係を概略的に
示して、従って、この発明は、この実施の形態に何等限
定されない。
【００１８】図１は、この実施の形態例の構成を示す断
面図である。Ｓｉ（シリコン）基板１０の上面側にゲー
ト電極１２が設けられている。このゲート電極１２は、
Ｓｉ基板１０の上面にゲート酸化膜（絶縁膜）としてＳ
ｉＯ2 膜１４、フローティング電極（下部電極）として
Ｐｔ（白金）膜１６、強誘電体薄膜としてＹＭｎＯ3膜
１８および上部電極としてＰｔ電極２０がこの順に積層
している構造である。このゲート電極１２の両脇の基板
１０中にはソース・ドレイン領域２２が設けられてい
る。この実施の形態においては、フローティング電極に
はＹＭｎＯ3 の格子定数を考慮し、また、強誘電体薄膜
やゲート酸化膜と反応しにくいという点からＰｔを用
い、Ｐｔ膜１６とした。このように、強誘電体薄膜材料
としてＹＭｎＯ3 を用いたＭＦＭＩＳ−ＦＥＴが構成さ
れている。
面図である。Ｓｉ（シリコン）基板１０の上面側にゲー
ト電極１２が設けられている。このゲート電極１２は、
Ｓｉ基板１０の上面にゲート酸化膜（絶縁膜）としてＳ
ｉＯ2 膜１４、フローティング電極（下部電極）として
Ｐｔ（白金）膜１６、強誘電体薄膜としてＹＭｎＯ3膜
１８および上部電極としてＰｔ電極２０がこの順に積層
している構造である。このゲート電極１２の両脇の基板
１０中にはソース・ドレイン領域２２が設けられてい
る。この実施の形態においては、フローティング電極に
はＹＭｎＯ3 の格子定数を考慮し、また、強誘電体薄膜
やゲート酸化膜と反応しにくいという点からＰｔを用
い、Ｐｔ膜１６とした。このように、強誘電体薄膜材料
としてＹＭｎＯ3 を用いたＭＦＭＩＳ−ＦＥＴが構成さ
れている。
【００１９】図２は、この構成例のＭＦＭＩＳ−ＦＥＴ
の製造工程の説明に供する断面図である。フローティン
グ電極であるＰｔ膜１６から下側はＭＯＳ（Metal-Oxid
e-Semiconductor)構造であって、このＭＯＳ構造は従来
の半導体技術によって形成することができる。先ず、Ｓ
ｉ基板１０の全面に熱酸化によって膜厚３００ｎｍのＳ
ｉＯ2 膜１４を形成する（図２の（Ａ））。
の製造工程の説明に供する断面図である。フローティン
グ電極であるＰｔ膜１６から下側はＭＯＳ（Metal-Oxid
e-Semiconductor)構造であって、このＭＯＳ構造は従来
の半導体技術によって形成することができる。先ず、Ｓ
ｉ基板１０の全面に熱酸化によって膜厚３００ｎｍのＳ
ｉＯ2 膜１４を形成する（図２の（Ａ））。
【００２０】次に、スパッタリングによって、ＳｉＯ2
膜１４の上面に膜厚６０ｎｍのＰｔ膜１６を形成する
（図２の（Ｂ））。以下の説明では、このＳｉ基板１
０、ＳｉＯ2 膜１４およびＰｔ膜１６の構造体を積層体
２４と称する。
膜１４の上面に膜厚６０ｎｍのＰｔ膜１６を形成する
（図２の（Ｂ））。以下の説明では、このＳｉ基板１
０、ＳｉＯ2 膜１４およびＰｔ膜１６の構造体を積層体
２４と称する。
【００２１】次に、スピン塗布法を用い、積層体２４を
基板面に垂直な軸（図２に破線で示したａ軸。）で回転
させて、Ｐｔ膜１６の上面に強誘電体薄膜となるＹＭｎ
Ｏ3膜１８を成膜し、熱処理によって結晶化させて強誘
電体薄膜を形成する（図２の（Ｃ））。このスピン塗布
法の詳細については、［ＹＭｎＯ3 強誘電体薄膜の形成
工程］の項で後述する。
基板面に垂直な軸（図２に破線で示したａ軸。）で回転
させて、Ｐｔ膜１６の上面に強誘電体薄膜となるＹＭｎ
Ｏ3膜１８を成膜し、熱処理によって結晶化させて強誘
電体薄膜を形成する（図２の（Ｃ））。このスピン塗布
法の詳細については、［ＹＭｎＯ3 強誘電体薄膜の形成
工程］の項で後述する。
【００２２】次に、このＹＭｎＯ3 膜１８の上面に、例
えばスパッタリングによって膜厚３００ｎｍのＰｔ電極
２０を堆積して上部電極とする（図２の（Ｄ））。
えばスパッタリングによって膜厚３００ｎｍのＰｔ電極
２０を堆積して上部電極とする（図２の（Ｄ））。
【００２３】最後に、パターニングによってゲート電極
を成型し、イオン注入等により、ソース・ドレイン領域
２２を形成して、図１に示したＭＦＭＩＳ−ＦＥＴが完
成する。
を成型し、イオン注入等により、ソース・ドレイン領域
２２を形成して、図１に示したＭＦＭＩＳ−ＦＥＴが完
成する。
【００２４】［ＹＭｎＯ3 強誘電体薄膜の形成工程］図
３は、ＹＭｎＯ3 強誘電体薄膜の形成方法の説明に供す
る流れ図である。尚、図中、Ｎは、この形成方法の一連
の工程の処理の回数を表している。前述したように、強
誘電体薄膜であるＹＭｎＯ3 膜１８を塗布熱分解法（す
なわち、スピン塗布法および熱処理法）によって形成す
る。最初に、ＹＭｎＯ3 前駆体溶液をスピン塗布法によ
ってゲート酸化膜上または金属膜上に成膜する（図３の
Ｓ１およびＳ２）。このＹＭｎＯ3 前駆体溶液は、Ｙ
（ｎ−Ｐｒ）3 （Ｙノルマルプロポキシド）とＭｎ（Ｏ
Ｃ2 Ｈ4 ＯＣ2 Ｈ5 ）4 （Ｍｎエトキシエトキシド）と
をＹおよびＭｎの重量比が１：１となるように混合した
有機溶剤溶液である。溶媒としてメトキシプロパノール
とエタノールとを９：１の重量比で混合したものを用い
ている。
３は、ＹＭｎＯ3 強誘電体薄膜の形成方法の説明に供す
る流れ図である。尚、図中、Ｎは、この形成方法の一連
の工程の処理の回数を表している。前述したように、強
誘電体薄膜であるＹＭｎＯ3 膜１８を塗布熱分解法（す
なわち、スピン塗布法および熱処理法）によって形成す
る。最初に、ＹＭｎＯ3 前駆体溶液をスピン塗布法によ
ってゲート酸化膜上または金属膜上に成膜する（図３の
Ｓ１およびＳ２）。このＹＭｎＯ3 前駆体溶液は、Ｙ
（ｎ−Ｐｒ）3 （Ｙノルマルプロポキシド）とＭｎ（Ｏ
Ｃ2 Ｈ4 ＯＣ2 Ｈ5 ）4 （Ｍｎエトキシエトキシド）と
をＹおよびＭｎの重量比が１：１となるように混合した
有機溶剤溶液である。溶媒としてメトキシプロパノール
とエタノールとを９：１の重量比で混合したものを用い
ている。
【００２５】先ず、このＹＭｎＯ3 前駆体溶液を、基板
面に垂直な軸（図２のａで示される破線）に関して回転
している積層体２４の上面に塗布する。はじめに、積層
体２４を回転速度５００ｒｐｍで５秒間回転させながら
塗布を行い（図３のＳ１）、次に、２０００ｒｐｍで３
０秒間回転させながら塗布を行う（図３のＳ２）。この
ように、はじめの緩い回転によって、積層体２４の上面
に前駆体溶液をなじませて、続いて高速回転によって余
分な溶液を吹き飛ばしながら塗布して塗布膜を形成す
る。
面に垂直な軸（図２のａで示される破線）に関して回転
している積層体２４の上面に塗布する。はじめに、積層
体２４を回転速度５００ｒｐｍで５秒間回転させながら
塗布を行い（図３のＳ１）、次に、２０００ｒｐｍで３
０秒間回転させながら塗布を行う（図３のＳ２）。この
ように、はじめの緩い回転によって、積層体２４の上面
に前駆体溶液をなじませて、続いて高速回転によって余
分な溶液を吹き飛ばしながら塗布して塗布膜を形成す
る。
【００２６】次に、形成された塗布膜に熱処理を施して
結晶化を行う。先ず、１５０℃のオーブン中で前駆体溶
液を乾燥させる（図３のＳ３）。この乾燥工程は１５分
間行って、塗布膜中の溶媒（水分等）を蒸発させる。
結晶化を行う。先ず、１５０℃のオーブン中で前駆体溶
液を乾燥させる（図３のＳ３）。この乾燥工程は１５分
間行って、塗布膜中の溶媒（水分等）を蒸発させる。
【００２７】次に、４６０℃の焼成炉中で３０分間の仮
焼成を行う（図３のＳ４）。この仮焼成工程によって、
上述の塗布膜中に残存している有機官能基を燃焼させて
予備強誘電体薄膜を形成する。この実施の形態において
は、仮焼成を大気雰囲気中で行ったが、窒素またはアル
ゴン雰囲気中で行ってもよい。
焼成を行う（図３のＳ４）。この仮焼成工程によって、
上述の塗布膜中に残存している有機官能基を燃焼させて
予備強誘電体薄膜を形成する。この実施の形態において
は、仮焼成を大気雰囲気中で行ったが、窒素またはアル
ゴン雰囲気中で行ってもよい。
【００２８】上述のスピン塗布工程から仮焼成工程の一
連の各工程（図３のＳ１〜Ｓ４）は、８回繰り返して行
われる（図３のＳ５およびＳ６）。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。
連の各工程（図３のＳ１〜Ｓ４）は、８回繰り返して行
われる（図３のＳ５およびＳ６）。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。
【００２９】最後に、８００℃の酸素雰囲気中（１．５
気圧）で１時間の本焼成を行う（図３のＳ７）。この本
焼成工程によって、前述の予備強誘電体薄膜を結晶化し
てＹＭｎＯ3 強誘電体薄膜とする。Ｘ線回折によって、
良好なペロブスカイト構造のＹＭｎＯ3 強誘電体薄膜が
形成されていることが確認された。尚、以上説明した各
温度設定値および処理時間等は熱分析データに基づいて
設定された。
気圧）で１時間の本焼成を行う（図３のＳ７）。この本
焼成工程によって、前述の予備強誘電体薄膜を結晶化し
てＹＭｎＯ3 強誘電体薄膜とする。Ｘ線回折によって、
良好なペロブスカイト構造のＹＭｎＯ3 強誘電体薄膜が
形成されていることが確認された。尚、以上説明した各
温度設定値および処理時間等は熱分析データに基づいて
設定された。
【００３０】このようにして、このＹＭｎＯ3 強誘電体
薄膜の形成方法によって、膜厚５００ｎｍの良好な結晶
構造のＹＭｎＯ3 強誘電体薄膜１８をＰｔ膜１６の上面
に実質的に均一な膜厚で形成することができる。
薄膜の形成方法によって、膜厚５００ｎｍの良好な結晶
構造のＹＭｎＯ3 強誘電体薄膜１８をＰｔ膜１６の上面
に実質的に均一な膜厚で形成することができる。
【００３１】尚、この実施の形態においては、塗布方法
として、スピン塗布法を採用したが、他の方法でもよ
く、例えば、ディップ法と呼ばれる方法でもよい。ま
た、ＦＥＴ構造としてＭＦＭＩＳ−ＦＥＴを採用した
が、ＭＦＩＳ−ＦＥＴでも良い。この場合には、フロー
ティング電極が無いから、絶縁膜であるゲート酸化膜上
に、直接、強誘電体薄膜を形成する。
として、スピン塗布法を採用したが、他の方法でもよ
く、例えば、ディップ法と呼ばれる方法でもよい。ま
た、ＦＥＴ構造としてＭＦＭＩＳ−ＦＥＴを採用した
が、ＭＦＩＳ−ＦＥＴでも良い。この場合には、フロー
ティング電極が無いから、絶縁膜であるゲート酸化膜上
に、直接、強誘電体薄膜を形成する。
【００３２】［ＹＭｎＯ3 強誘電体薄膜の特性］次に、
上述の工程によって作成されたＭＦＭＩＳ−ＦＥＴの特
性（ＹＭｎＯ3強誘電体薄膜の特性）の実験結果につい
て説明する。
上述の工程によって作成されたＭＦＭＩＳ−ＦＥＴの特
性（ＹＭｎＯ3強誘電体薄膜の特性）の実験結果につい
て説明する。
【００３３】先ず、ＹＭｎＯ3 強誘電体薄膜の両端間
（上部電極２０および下部電極１６間）に電圧を印加し
て比誘電率を測定した。ＹＭｎＯ3 強誘電体薄膜の比誘
電率は印加する電圧によって多少の変化があるが、およ
そ５０の値であった。この値は、従来よりＭＦＭＩＳ−
ＦＥＴの強誘電体薄膜として用いられてきたＰＺＴ（Ｐ
ｂＺｒx Ｔｉ1-x Ｏ3 （但し、ｘは組成比を表していて
０＜ｘ＜１を満たす値である。））、ＰＬＺＴ（ＰＺＴ
のＰｂの一部をＬａで置換したもの）またはＹ１（Ｂｉ
層状化合物）等の比誘電率値（各物質の代表的な比誘電
率値は、ＰＺＴが９５０、ＰＬＺＴが１３００、Ｙ１が
１２０である。）に比べて十分小さな値である。尚、比
誘電率の測定は、通常のソーヤ・タワー（Ｓａｗｙｅｒ
−Ｔｏｗｅｒ）法によって行った。または、インピーダ
ンス・アナライザーを用いて比誘電率を測定することが
できる。
（上部電極２０および下部電極１６間）に電圧を印加し
て比誘電率を測定した。ＹＭｎＯ3 強誘電体薄膜の比誘
電率は印加する電圧によって多少の変化があるが、およ
そ５０の値であった。この値は、従来よりＭＦＭＩＳ−
ＦＥＴの強誘電体薄膜として用いられてきたＰＺＴ（Ｐ
ｂＺｒx Ｔｉ1-x Ｏ3 （但し、ｘは組成比を表していて
０＜ｘ＜１を満たす値である。））、ＰＬＺＴ（ＰＺＴ
のＰｂの一部をＬａで置換したもの）またはＹ１（Ｂｉ
層状化合物）等の比誘電率値（各物質の代表的な比誘電
率値は、ＰＺＴが９５０、ＰＬＺＴが１３００、Ｙ１が
１２０である。）に比べて十分小さな値である。尚、比
誘電率の測定は、通常のソーヤ・タワー（Ｓａｗｙｅｒ
−Ｔｏｗｅｒ）法によって行った。または、インピーダ
ンス・アナライザーを用いて比誘電率を測定することが
できる。
【００３４】次に、ＹＭｎＯ3 強誘電体薄膜の両端間に
電圧を印加して自発分極を測定した。尚、ＹＭｎＯ3 強
誘電体薄膜の自発分極の測定は、ソーヤ・タワー法によ
って行った。その結果、ＹＭｎＯ3 強誘電体薄膜の両端
間に３Ｖの電圧を印加したときには２μＣ・ｃｍ-2の分
極値を示し、１０Ｖの電圧を印加したときには６μＣ・
ｃｍ-2の分極値を示した。このように、測定された分極
値は前述の強誘電体の分極値（各物質の代表的な分極値
は、ＰＺＴが２４、ＰＬＺＴが２５、Ｙ１が１３である
（μＣ・ｃｍ-2単位）。）に比べて小さな値である。
電圧を印加して自発分極を測定した。尚、ＹＭｎＯ3 強
誘電体薄膜の自発分極の測定は、ソーヤ・タワー法によ
って行った。その結果、ＹＭｎＯ3 強誘電体薄膜の両端
間に３Ｖの電圧を印加したときには２μＣ・ｃｍ-2の分
極値を示し、１０Ｖの電圧を印加したときには６μＣ・
ｃｍ-2の分極値を示した。このように、測定された分極
値は前述の強誘電体の分極値（各物質の代表的な分極値
は、ＰＺＴが２４、ＰＬＺＴが２５、Ｙ１が１３である
（μＣ・ｃｍ-2単位）。）に比べて小さな値である。
【００３５】図４は、この構成例のＭＦＭＩＳ−ＦＥＴ
の特性の説明に供する等価回路図である。ＭＦＭＩＳ−
ＦＥＴは、上部電極（図１のＰｔ電極２０）および半導
体基板（図１のＳｉ基板１０）間に電圧を印加すること
によってドレイン電流を制御する。従って、ＭＦＭＩＳ
−ＦＥＴの等価回路は、強誘電体薄膜の電気容量Ｃ
Fと、ゲート酸化膜の電気容量ＣI とが直列に接続され
た回路で表される。強誘電体薄膜およびゲート酸化膜間
は、図には省略してある金属膜（図１のＰｔ膜１６に相
当する。）によって接続されている。ここで、強誘電体
薄膜の比誘電率をεrF、膜厚をｄF 、分極をＰF とす
る。また、ゲート酸化膜の比誘電率をεrI、膜厚をｄI
とする。今、この直列接続された容量間に電圧Ｖを印加
する場合を考える。このとき、強誘電体薄膜に印加され
る電圧ＶF は次式の通りである。
の特性の説明に供する等価回路図である。ＭＦＭＩＳ−
ＦＥＴは、上部電極（図１のＰｔ電極２０）および半導
体基板（図１のＳｉ基板１０）間に電圧を印加すること
によってドレイン電流を制御する。従って、ＭＦＭＩＳ
−ＦＥＴの等価回路は、強誘電体薄膜の電気容量Ｃ
Fと、ゲート酸化膜の電気容量ＣI とが直列に接続され
た回路で表される。強誘電体薄膜およびゲート酸化膜間
は、図には省略してある金属膜（図１のＰｔ膜１６に相
当する。）によって接続されている。ここで、強誘電体
薄膜の比誘電率をεrF、膜厚をｄF 、分極をＰF とす
る。また、ゲート酸化膜の比誘電率をεrI、膜厚をｄI
とする。今、この直列接続された容量間に電圧Ｖを印加
する場合を考える。このとき、強誘電体薄膜に印加され
る電圧ＶF は次式の通りである。
【００３６】 ＶF ＝ＣI Ｖ／（ＣI ＋ＣF ） （１） 従って、強誘電体薄膜に印加される電圧ＶF は、容量Ｃ
F が容量ＣI に比べて小さいほど大きくなる。容量ＣF
およびＣI は次式で表される。
F が容量ＣI に比べて小さいほど大きくなる。容量ＣF
およびＣI は次式で表される。
【００３７】 ＣF ＝（εrF＋ｄＰF ／ｄＥF ）ε0 Ａ／ｄF （２） ＣI ＝εrIε0 Ａ／ｄI （３） （真空誘電率ε0 ＝８．８５４×１０-12 Ｆ・ｍ-2）こ
こで、Ａは、キャパシタ面積（強誘電体薄膜およびゲー
ト酸化膜のキャパシタ面積は等しいとする。）である。
また、ＥF は強誘電体薄膜中に形成される電界である。
この式（２）からも理解できるように、容量ＣF は強誘
電体薄膜の比誘電率εrFおよび自発分極ＰF の電界ＥF
に対する微分に従い大きくなる。従って、強誘電体薄膜
の両端間に印加される電圧ＶF を大きくするためには、
比誘電率εrFが小さく、しかも、自発分極ＰF が小さい
ことが望ましい。
こで、Ａは、キャパシタ面積（強誘電体薄膜およびゲー
ト酸化膜のキャパシタ面積は等しいとする。）である。
また、ＥF は強誘電体薄膜中に形成される電界である。
この式（２）からも理解できるように、容量ＣF は強誘
電体薄膜の比誘電率εrFおよび自発分極ＰF の電界ＥF
に対する微分に従い大きくなる。従って、強誘電体薄膜
の両端間に印加される電圧ＶF を大きくするためには、
比誘電率εrFが小さく、しかも、自発分極ＰF が小さい
ことが望ましい。
【００３８】この実施の形態の場合に、前述した各パラ
メータの測定値を代入して容量ＣFおよびＣI の比ＣF
／ＣI を求める。ｄI ／ｄF の値がほぼ１であるので、
（２）式においてｄＰF ／ｄＥF の項を無視すると、容
量の比ＣF ／ＣI の値は比誘電率の比εrF／εrIで表さ
れる。ゲート酸化膜の比誘電率は約４であり、また、こ
の実施の形態のＹＭｎＯ3 強誘電体薄膜の比誘電率の測
定値は実験結果から約５０の値であることが判明してい
る。従って、容量の比ＣF ／ＣI の値は約１２となる。
よって、電圧Ｖの１３分の一程度の大きさの電圧ＶF が
強誘電体薄膜に印加されることが理解できる。
メータの測定値を代入して容量ＣFおよびＣI の比ＣF
／ＣI を求める。ｄI ／ｄF の値がほぼ１であるので、
（２）式においてｄＰF ／ｄＥF の項を無視すると、容
量の比ＣF ／ＣI の値は比誘電率の比εrF／εrIで表さ
れる。ゲート酸化膜の比誘電率は約４であり、また、こ
の実施の形態のＹＭｎＯ3 強誘電体薄膜の比誘電率の測
定値は実験結果から約５０の値であることが判明してい
る。従って、容量の比ＣF ／ＣI の値は約１２となる。
よって、電圧Ｖの１３分の一程度の大きさの電圧ＶF が
強誘電体薄膜に印加されることが理解できる。
【００３９】このように、大まかに概算した場合、同じ
条件下においては、印加電圧ＶF の値は比誘電率の比に
よって決まる。この実施の形態のＹＭｎＯ3 強誘電体薄
膜の両端間に印加される電圧は、同じ条件下で前述した
他の強誘電体薄膜の両端間に印加される電圧と比べる
と、ＰＺＴを用いたときの１９倍、ＰＬＺＴを用いたと
きの２６倍、また、Ｙ１を用いたときの２倍程度の大き
さの電圧であることがわかる。
条件下においては、印加電圧ＶF の値は比誘電率の比に
よって決まる。この実施の形態のＹＭｎＯ3 強誘電体薄
膜の両端間に印加される電圧は、同じ条件下で前述した
他の強誘電体薄膜の両端間に印加される電圧と比べる
と、ＰＺＴを用いたときの１９倍、ＰＬＺＴを用いたと
きの２６倍、また、Ｙ１を用いたときの２倍程度の大き
さの電圧であることがわかる。
【００４０】以上説明した通り、このＹＭｎＯ3 強誘電
体薄膜の比誘電率は、従来の強誘電体材料のものに比べ
て小さいので印加される電圧を従来より大きくすること
ができる。従って、このＹＭｎＯ3 強誘電体薄膜中に形
成される自発分極も飽和し易くなり、残留分極も大きく
なる。よって、このＹＭｎＯ3 強誘電体薄膜を用いたＭ
ＦＭＩＳ−ＦＥＴの動作電圧を低くすることが可能であ
る。また、ゲート酸化膜に印加される電圧の割合を従来
より低くすることができるので、このゲート酸化膜が絶
縁破壊されるおそれがない。
体薄膜の比誘電率は、従来の強誘電体材料のものに比べ
て小さいので印加される電圧を従来より大きくすること
ができる。従って、このＹＭｎＯ3 強誘電体薄膜中に形
成される自発分極も飽和し易くなり、残留分極も大きく
なる。よって、このＹＭｎＯ3 強誘電体薄膜を用いたＭ
ＦＭＩＳ−ＦＥＴの動作電圧を低くすることが可能であ
る。また、ゲート酸化膜に印加される電圧の割合を従来
より低くすることができるので、このゲート酸化膜が絶
縁破壊されるおそれがない。
【００４１】
【発明の効果】この発明の強誘電体ゲートメモリによれ
ば、強誘電体薄膜材料としてＹＭｎＯ3 を用いることに
よって、ゲート電極に印加する電圧（動作電圧）のう
ち、強誘電体薄膜に印加される電圧を、絶縁膜に印加さ
れる電圧に比べて高くすることができる。従って、強誘
電体薄膜中に形成される自発分極は飽和し易くなり、ま
た、残留分極が大きくなる。よって、データの保持が容
易に可能になり、従来に比べて動作電圧を低くすること
ができる。また、これと相俟って、絶縁膜に印加される
電圧の割合は従来に比べて低下するので、絶縁膜の絶縁
破壊の心配が無くなる。
ば、強誘電体薄膜材料としてＹＭｎＯ3 を用いることに
よって、ゲート電極に印加する電圧（動作電圧）のう
ち、強誘電体薄膜に印加される電圧を、絶縁膜に印加さ
れる電圧に比べて高くすることができる。従って、強誘
電体薄膜中に形成される自発分極は飽和し易くなり、ま
た、残留分極が大きくなる。よって、データの保持が容
易に可能になり、従来に比べて動作電圧を低くすること
ができる。また、これと相俟って、絶縁膜に印加される
電圧の割合は従来に比べて低下するので、絶縁膜の絶縁
破壊の心配が無くなる。
【００４２】また、この発明のＹＭｎＯ3 強誘電体薄膜
の形成方法によれば、半導体基板上に絶縁膜を介して良
好な結晶構造を有するＹＭｎＯ3 強誘電体薄膜を形成す
ることができる。
の形成方法によれば、半導体基板上に絶縁膜を介して良
好な結晶構造を有するＹＭｎＯ3 強誘電体薄膜を形成す
ることができる。
【００４３】さらに、この発明のＹＭｎＯ3 前駆体溶液
を用いれば、塗布熱分解法によって、良好な結晶構造を
有するＹＭｎＯ3 強誘電体薄膜を半導体基板上に絶縁膜
を介して形成することができる。
を用いれば、塗布熱分解法によって、良好な結晶構造を
有するＹＭｎＯ3 強誘電体薄膜を半導体基板上に絶縁膜
を介して形成することができる。
【図１】実施の形態の構成を示す図である。
【図２】実施の形態の形成工程を示す図である。
【図３】実施の形態の形成工程を示す図である。
【図４】実施の形態の特性の説明に供する図である。
１０：Ｓｉ基板 １２：ゲート電極 １４：ＳｉＯ2 膜 １６：Ｐｔ膜 １８：ＹＭｎＯ3 膜 ２０：Ｐｔ電極 ２２：ソース・ドレイン領域 ２４：積層体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 27/108 21/8242 (72)発明者 金原 隆雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 古山 晃一 埼玉県東松山市大字下野本1414番地 株式 会社豊島製作所内
Claims (7)
- 【請求項１】 半導体基板の上面に絶縁膜を介して強誘
電体薄膜を具える強誘電体ゲートメモリにおいて、 前記強誘電体薄膜材料としてＹＭｎＯ3 を用いることを
特徴とする強誘電体ゲートメモリ。 - 【請求項２】 請求項１に記載の強誘電体ゲートメモリ
において、前記絶縁膜と前記強誘電体薄膜との間に金属
膜を具えることを特徴とする強誘電体ゲートメモリ。 - 【請求項３】 請求項１に記載の強誘電体ゲートメモリ
において、前記絶縁膜をゲート酸化膜とすることを特徴
とする強誘電体ゲートメモリ。 - 【請求項４】 半導体基板の上面に絶縁膜を介して強誘
電体薄膜を具える強誘電体ゲートメモリの作成に当た
り、強誘電体薄膜の形成は、 ＹＭｎＯ3 前駆体溶液を絶縁膜上に直接または間接的に
塗布する工程と、 前記塗布されたＹＭｎＯ3 前駆体溶液に熱処理を施して
結晶化を行ってＹＭｎＯ3 膜としての強誘電体薄膜を形
成する工程とを含むことを特徴とする強誘電体薄膜の形
成方法。 - 【請求項５】 請求項４に記載の強誘電体薄膜の形成方
法おいて、 前記ＹＭｎＯ3 前駆体溶液を前記絶縁膜上に間接的に塗
布する場合には、該塗布前に前記絶縁膜上に金属膜を形
成し、該金属膜上に前記ＹＭｎＯ3 前駆体溶液を塗布す
ることを特徴とする強誘電体薄膜の形成方法。 - 【請求項６】 請求項４に記載の強誘電体薄膜の形成方
法において、前記絶縁膜をゲート酸化膜とすることを特
徴とする強誘電体薄膜の形成方法。 - 【請求項７】 溶媒としてメトキシプロパノールおよび
エタノール（重量比９：１）の混合液を用い、該混合液
にＹノルマルプロポキシドとＭｎエトキシエトキシドと
をＹおよびＭｎの重量比が１：１となるように混合した
有機溶剤溶液とすることを特徴とするＹＭｎＯ3 前駆体
溶液。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013047A JPH09213819A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013047A JPH09213819A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213819A true JPH09213819A (ja) | 1997-08-15 |
Family
ID=11822216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013047A Pending JPH09213819A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213819A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087688A (en) * | 1998-03-03 | 2000-07-11 | Fuji Electric Co., Ltd. | Field effect transistor |
| KR100319462B1 (ko) * | 1999-05-20 | 2002-01-12 | 대한민국(관리청:특허청장, 승계청:충남대학교총장) | 반도체 기억소자구조 및 그 제조방법 |
| KR100363393B1 (ko) * | 2000-06-28 | 2002-11-30 | 한국과학기술연구원 | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 |
| JP2006245280A (ja) * | 2005-03-03 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその動作方法 |
| CN102079543A (zh) * | 2011-02-24 | 2011-06-01 | 西北工业大学 | 六方锰酸钇纳米纤维的制备方法 |
| TWI741566B (zh) * | 2019-08-30 | 2021-10-01 | 台灣積體電路製造股份有限公司 | 半導體元件及形成包括鐵電場效電晶體的元件的方法 |
| US11380708B2 (en) | 2019-08-30 | 2022-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog non-volatile memory device using poly ferroelectric film with random polarization directions |
-
1996
- 1996-01-29 JP JP8013047A patent/JPH09213819A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087688A (en) * | 1998-03-03 | 2000-07-11 | Fuji Electric Co., Ltd. | Field effect transistor |
| KR100319462B1 (ko) * | 1999-05-20 | 2002-01-12 | 대한민국(관리청:특허청장, 승계청:충남대학교총장) | 반도체 기억소자구조 및 그 제조방법 |
| KR100363393B1 (ko) * | 2000-06-28 | 2002-11-30 | 한국과학기술연구원 | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 |
| JP2006245280A (ja) * | 2005-03-03 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその動作方法 |
| CN102079543A (zh) * | 2011-02-24 | 2011-06-01 | 西北工业大学 | 六方锰酸钇纳米纤维的制备方法 |
| TWI741566B (zh) * | 2019-08-30 | 2021-10-01 | 台灣積體電路製造股份有限公司 | 半導體元件及形成包括鐵電場效電晶體的元件的方法 |
| US11380708B2 (en) | 2019-08-30 | 2022-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog non-volatile memory device using poly ferroelectric film with random polarization directions |
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |