JPH09213819A - 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 - Google Patents
強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液Info
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- JPH09213819A JPH09213819A JP8013047A JP1304796A JPH09213819A JP H09213819 A JPH09213819 A JP H09213819A JP 8013047 A JP8013047 A JP 8013047A JP 1304796 A JP1304796 A JP 1304796A JP H09213819 A JPH09213819 A JP H09213819A
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Abstract
(57)【要約】
【課題】 MFIS−FETの強誘電体薄膜のための比
誘電率の小さな強誘電体材料。 【解決手段】 Si基板10の上面にゲート酸化膜14
とこのゲート酸化膜14の上面に設けたPt膜16とを
介してYMnO3 強誘電体薄膜18を具える強誘電体ゲ
ートメモリ。
誘電率の小さな強誘電体材料。 【解決手段】 Si基板10の上面にゲート酸化膜14
とこのゲート酸化膜14の上面に設けたPt膜16とを
介してYMnO3 強誘電体薄膜18を具える強誘電体ゲ
ートメモリ。
Description
【0001】
【発明の属する技術分野】この発明は、強誘電体ゲート
メモリ、これに用いる強誘電体薄膜の形成方法およびこ
の形成方法に用いる前駆体溶液に関する。
メモリ、これに用いる強誘電体薄膜の形成方法およびこ
の形成方法に用いる前駆体溶液に関する。
【0002】
【従来の技術】強誘電体をゲートに設けた電界効果トラ
ンジスタ(以下、FETと称する。)が、不揮発性メモ
リ素子として注目されている。この強誘電体ゲートメモ
リは、強誘電体の自発分極によってチャネル領域の半導
体基板表面に電荷を誘起させてドレイン電流を制御す
る。従来、文献に開示されている技術として「強誘電体
薄膜集積化技術、サイエンスフォーラム社、pp.26
1〜274(1995)」、「強誘電体薄膜メモリ、サ
イエンスフォーラム社、pp.261〜271(199
5)」などがある。
ンジスタ(以下、FETと称する。)が、不揮発性メモ
リ素子として注目されている。この強誘電体ゲートメモ
リは、強誘電体の自発分極によってチャネル領域の半導
体基板表面に電荷を誘起させてドレイン電流を制御す
る。従来、文献に開示されている技術として「強誘電体
薄膜集積化技術、サイエンスフォーラム社、pp.26
1〜274(1995)」、「強誘電体薄膜メモリ、サ
イエンスフォーラム社、pp.261〜271(199
5)」などがある。
【0003】上述の強誘電体ゲートを具えるFETに
は、3つのタイプの構造がある。そのうち1つのタイプ
の構造として、ゲート電極を、強誘電体薄膜とこの上面
に設けられる金属電極とを以て構成した二層構造とし、
この二層構造のゲート電極を用いたMFS(Metal-Ferr
oelectric-Semiconductor )−FETがある。しかし、
このMFS−FETは半導体基板の上面に強誘電体薄膜
を直接形成するため、その形成の際に、半導体基板およ
び強誘電体薄膜間の界面に自然酸化物(SiO2)等の
不要な膜が度々形成されてしまい、この不要な膜に起因
して動作電圧の増大やトラップ準位の発生による分極の
打ち消し等が生じてしまい、本来のメモリ要素としての
特性が発揮されないという問題があった。
は、3つのタイプの構造がある。そのうち1つのタイプ
の構造として、ゲート電極を、強誘電体薄膜とこの上面
に設けられる金属電極とを以て構成した二層構造とし、
この二層構造のゲート電極を用いたMFS(Metal-Ferr
oelectric-Semiconductor )−FETがある。しかし、
このMFS−FETは半導体基板の上面に強誘電体薄膜
を直接形成するため、その形成の際に、半導体基板およ
び強誘電体薄膜間の界面に自然酸化物(SiO2)等の
不要な膜が度々形成されてしまい、この不要な膜に起因
して動作電圧の増大やトラップ準位の発生による分極の
打ち消し等が生じてしまい、本来のメモリ要素としての
特性が発揮されないという問題があった。
【0004】このMFS構造の強誘電体薄膜および半導
体基板間にバッファ層としてゲート酸化(SiO2 )膜
を挿入したタイプの構造のFETがMFIS(Metal-Fe
rroelectric-Insulator-Semiconductor )−FETであ
る。このタイプのFET構造では、積極的に、絶縁性を
有する酸化膜を半導体基板上に形成することによって前
述の問題を解決している。
体基板間にバッファ層としてゲート酸化(SiO2 )膜
を挿入したタイプの構造のFETがMFIS(Metal-Fe
rroelectric-Insulator-Semiconductor )−FETであ
る。このタイプのFET構造では、積極的に、絶縁性を
有する酸化膜を半導体基板上に形成することによって前
述の問題を解決している。
【0005】また、特性の良好な強誘電体薄膜が形成し
易いということから、ゲート酸化膜上に金属膜を設け
て、この金属膜上に強誘電体薄膜の成長を行うタイプの
構造のFETとして、MFMIS(Metal-Ferroelectri
c-Metal-Insulator-Semiconductor )−FETがある。
易いということから、ゲート酸化膜上に金属膜を設け
て、この金属膜上に強誘電体薄膜の成長を行うタイプの
構造のFETとして、MFMIS(Metal-Ferroelectri
c-Metal-Insulator-Semiconductor )−FETがある。
【0006】
【発明が解決しようとする課題】しかしながら、上述の
MFIS−FETまたはMFMIS−FETのそれらの
ゲート電極は、回路上、ゲート酸化膜の容量と、強誘電
体薄膜の容量とが直列に接続された構成となっている。
よって、この強誘電体薄膜に、従来から通常用いられて
きた強誘電体を用いたのでは、その比誘電率が大きいた
めに、ゲート電極に印加される電圧の大部分がゲート酸
化膜に印加されてしまい、強誘電体薄膜に印加される電
圧の割合が小さくなってしまう。このため、強誘電体薄
膜中に形成される自発分極は飽和に至らず、また、ゲー
ト電極に印加する電圧をゼロにしたときには、残留分極
が小さく、このためデータの有無を識別できる程度の大
きさの分極を保持することができず、メモリセルとして
有効に機能しないといった問題があった(例えば、文献
「J.Appl.Phys.,Vol.75(12),No.15,5999(1992)」)。ま
た、大きな電圧をゲート電極に印加した場合には、ゲー
ト酸化膜が絶縁破壊を起こすおそれがあった。
MFIS−FETまたはMFMIS−FETのそれらの
ゲート電極は、回路上、ゲート酸化膜の容量と、強誘電
体薄膜の容量とが直列に接続された構成となっている。
よって、この強誘電体薄膜に、従来から通常用いられて
きた強誘電体を用いたのでは、その比誘電率が大きいた
めに、ゲート電極に印加される電圧の大部分がゲート酸
化膜に印加されてしまい、強誘電体薄膜に印加される電
圧の割合が小さくなってしまう。このため、強誘電体薄
膜中に形成される自発分極は飽和に至らず、また、ゲー
ト電極に印加する電圧をゼロにしたときには、残留分極
が小さく、このためデータの有無を識別できる程度の大
きさの分極を保持することができず、メモリセルとして
有効に機能しないといった問題があった(例えば、文献
「J.Appl.Phys.,Vol.75(12),No.15,5999(1992)」)。ま
た、大きな電圧をゲート電極に印加した場合には、ゲー
ト酸化膜が絶縁破壊を起こすおそれがあった。
【0007】従って、従来より、強誘電体薄膜中に形成
される自発分極が飽和する程度の電圧を印加することが
できるように、この強誘電体薄膜の材料として比誘電率
の小さな強誘電体材料を用いた強誘電体ゲートメモリ、
この強誘電体薄膜の形成方法およびこの方法に用いる前
駆体溶液の出現が望まれていた。
される自発分極が飽和する程度の電圧を印加することが
できるように、この強誘電体薄膜の材料として比誘電率
の小さな強誘電体材料を用いた強誘電体ゲートメモリ、
この強誘電体薄膜の形成方法およびこの方法に用いる前
駆体溶液の出現が望まれていた。
【0008】
【課題を解決するための手段】この発明の強誘電体ゲー
トメモリによれば、半導体基板の上面に絶縁膜を介して
強誘電体薄膜を具える強誘電体ゲートメモリにおいて、
前述の強誘電体薄膜材料としてYMnO3 (イットリウ
ム−マンガン酸化物)を用いることを特徴とする。
トメモリによれば、半導体基板の上面に絶縁膜を介して
強誘電体薄膜を具える強誘電体ゲートメモリにおいて、
前述の強誘電体薄膜材料としてYMnO3 (イットリウ
ム−マンガン酸化物)を用いることを特徴とする。
【0009】上述のように、MFIS−FETまたはM
FMIS−FETにおいて強誘電体薄膜として比較的小
さな比誘電率値を示すYMnO3 を用いることにより、
強誘電体薄膜に印加される電圧を大きくすることができ
るので、データの保持に必要な大きさの自発分極を得る
ことができる。
FMIS−FETにおいて強誘電体薄膜として比較的小
さな比誘電率値を示すYMnO3 を用いることにより、
強誘電体薄膜に印加される電圧を大きくすることができ
るので、データの保持に必要な大きさの自発分極を得る
ことができる。
【0010】この発明の実施に当たって、前述の絶縁膜
と前述の強誘電体薄膜との間に金属膜を具えるのが好適
である。また、この発明の好適な実施例によれば、前述
の絶縁膜をゲート酸化膜とするのが良い。
と前述の強誘電体薄膜との間に金属膜を具えるのが好適
である。また、この発明の好適な実施例によれば、前述
の絶縁膜をゲート酸化膜とするのが良い。
【0011】この発明の強誘電体薄膜の形成方法によれ
ば、半導体基板の上面に絶縁膜を介して強誘電体薄膜を
具える強誘電体ゲートメモリの作成に当たり、YMnO
3 前駆体溶液を絶縁膜上に直接または間接的に塗布する
工程と、前述の塗布されたYMnO3 前駆体溶液に熱処
理を施して結晶化を行って強誘電体薄膜としてのYMn
O3 膜(尚、この膜をYMnO3 強誘電体薄膜とも称す
る。)を形成する工程とを含むことを特徴とする。
ば、半導体基板の上面に絶縁膜を介して強誘電体薄膜を
具える強誘電体ゲートメモリの作成に当たり、YMnO
3 前駆体溶液を絶縁膜上に直接または間接的に塗布する
工程と、前述の塗布されたYMnO3 前駆体溶液に熱処
理を施して結晶化を行って強誘電体薄膜としてのYMn
O3 膜(尚、この膜をYMnO3 強誘電体薄膜とも称す
る。)を形成する工程とを含むことを特徴とする。
【0012】上述の薄膜形成方法は、一般に、塗布熱分
解法と呼ばれている薄膜形成方法である。すなわち、作
成する目的の膜の構成物質を含む溶液(前駆体溶液)
を、基板上に塗布する工程と、さらに熱処理を施して膜
の結晶化を行う工程とを含む形成方法である。この塗布
熱分解法によってYMnO3 の強誘電体薄膜を適当な膜
の上面に成膜して、良好な結晶構造を有するYMnO3
強誘電体薄膜を形成することができる。
解法と呼ばれている薄膜形成方法である。すなわち、作
成する目的の膜の構成物質を含む溶液(前駆体溶液)
を、基板上に塗布する工程と、さらに熱処理を施して膜
の結晶化を行う工程とを含む形成方法である。この塗布
熱分解法によってYMnO3 の強誘電体薄膜を適当な膜
の上面に成膜して、良好な結晶構造を有するYMnO3
強誘電体薄膜を形成することができる。
【0013】この発明の好適な実施例によれば、前述の
前駆体溶液の塗布工程をスピン塗布法によって行うこと
により、実質的に均一な膜厚でYMnO3 強誘電体薄膜
を形成することができる。ここで、スピン塗布法とは、
前述の塗布熱分解法のうちの塗布工程の方法であり、基
板面に垂直な軸に関してこの基板を回転させながら、前
駆体溶液をこの基板面に塗布する方法である。但し、強
誘電体メモリ技術分野においては、熱処理過程をも含め
てスピン塗布法と呼ぶことがある。
前駆体溶液の塗布工程をスピン塗布法によって行うこと
により、実質的に均一な膜厚でYMnO3 強誘電体薄膜
を形成することができる。ここで、スピン塗布法とは、
前述の塗布熱分解法のうちの塗布工程の方法であり、基
板面に垂直な軸に関してこの基板を回転させながら、前
駆体溶液をこの基板面に塗布する方法である。但し、強
誘電体メモリ技術分野においては、熱処理過程をも含め
てスピン塗布法と呼ぶことがある。
【0014】この発明の実施に当たり、前述のYMnO
3 前駆体溶液を前述の絶縁膜上に間接的に塗布する場合
には、この塗布前に先の絶縁膜上に金属膜を形成し、こ
の金属膜上に前述のYMnO3 前駆体溶液を塗布するの
が好適である。また、この発明の好適な実施例によれ
ば、前述の絶縁膜をゲート酸化膜とするのが良い。
3 前駆体溶液を前述の絶縁膜上に間接的に塗布する場合
には、この塗布前に先の絶縁膜上に金属膜を形成し、こ
の金属膜上に前述のYMnO3 前駆体溶液を塗布するの
が好適である。また、この発明の好適な実施例によれ
ば、前述の絶縁膜をゲート酸化膜とするのが良い。
【0015】また、この発明のYMnO3 前駆体溶液に
よれば、溶媒としてメトキシプロパノールおよびエタノ
ール(重量比9:1)の混合液を用い、この混合液にY
(イットリウム)ノルマルプロポキシドとMn(マンガ
ン)エトキシエトキシドとをYおよびMnの重量比が
1:1となるように混合した有機溶剤溶液とすることを
特徴とする。
よれば、溶媒としてメトキシプロパノールおよびエタノ
ール(重量比9:1)の混合液を用い、この混合液にY
(イットリウム)ノルマルプロポキシドとMn(マンガ
ン)エトキシエトキシドとをYおよびMnの重量比が
1:1となるように混合した有機溶剤溶液とすることを
特徴とする。
【0016】上述のYMnO3 前駆体溶液を用いて、ス
ピン塗布法を行い、ゲート酸化膜または金属膜の上面に
良好な結晶構造であり実質的に均一な膜厚のYMnO3
強誘電体薄膜を形成することができる。
ピン塗布法を行い、ゲート酸化膜または金属膜の上面に
良好な結晶構造であり実質的に均一な膜厚のYMnO3
強誘電体薄膜を形成することができる。
【0017】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。尚、図は、この発明が理
解できる程度に形状、大きさおよび配置関係を概略的に
示して、従って、この発明は、この実施の形態に何等限
定されない。
実施の形態について説明する。尚、図は、この発明が理
解できる程度に形状、大きさおよび配置関係を概略的に
示して、従って、この発明は、この実施の形態に何等限
定されない。
【0018】図1は、この実施の形態例の構成を示す断
面図である。Si(シリコン)基板10の上面側にゲー
ト電極12が設けられている。このゲート電極12は、
Si基板10の上面にゲート酸化膜(絶縁膜)としてS
iO2 膜14、フローティング電極(下部電極)として
Pt(白金)膜16、強誘電体薄膜としてYMnO3膜
18および上部電極としてPt電極20がこの順に積層
している構造である。このゲート電極12の両脇の基板
10中にはソース・ドレイン領域22が設けられてい
る。この実施の形態においては、フローティング電極に
はYMnO3 の格子定数を考慮し、また、強誘電体薄膜
やゲート酸化膜と反応しにくいという点からPtを用
い、Pt膜16とした。このように、強誘電体薄膜材料
としてYMnO3 を用いたMFMIS−FETが構成さ
れている。
面図である。Si(シリコン)基板10の上面側にゲー
ト電極12が設けられている。このゲート電極12は、
Si基板10の上面にゲート酸化膜(絶縁膜)としてS
iO2 膜14、フローティング電極(下部電極)として
Pt(白金)膜16、強誘電体薄膜としてYMnO3膜
18および上部電極としてPt電極20がこの順に積層
している構造である。このゲート電極12の両脇の基板
10中にはソース・ドレイン領域22が設けられてい
る。この実施の形態においては、フローティング電極に
はYMnO3 の格子定数を考慮し、また、強誘電体薄膜
やゲート酸化膜と反応しにくいという点からPtを用
い、Pt膜16とした。このように、強誘電体薄膜材料
としてYMnO3 を用いたMFMIS−FETが構成さ
れている。
【0019】図2は、この構成例のMFMIS−FET
の製造工程の説明に供する断面図である。フローティン
グ電極であるPt膜16から下側はMOS(Metal-Oxid
e-Semiconductor)構造であって、このMOS構造は従来
の半導体技術によって形成することができる。先ず、S
i基板10の全面に熱酸化によって膜厚300nmのS
iO2 膜14を形成する(図2の(A))。
の製造工程の説明に供する断面図である。フローティン
グ電極であるPt膜16から下側はMOS(Metal-Oxid
e-Semiconductor)構造であって、このMOS構造は従来
の半導体技術によって形成することができる。先ず、S
i基板10の全面に熱酸化によって膜厚300nmのS
iO2 膜14を形成する(図2の(A))。
【0020】次に、スパッタリングによって、SiO2
膜14の上面に膜厚60nmのPt膜16を形成する
(図2の(B))。以下の説明では、このSi基板1
0、SiO2 膜14およびPt膜16の構造体を積層体
24と称する。
膜14の上面に膜厚60nmのPt膜16を形成する
(図2の(B))。以下の説明では、このSi基板1
0、SiO2 膜14およびPt膜16の構造体を積層体
24と称する。
【0021】次に、スピン塗布法を用い、積層体24を
基板面に垂直な軸(図2に破線で示したa軸。)で回転
させて、Pt膜16の上面に強誘電体薄膜となるYMn
O3膜18を成膜し、熱処理によって結晶化させて強誘
電体薄膜を形成する(図2の(C))。このスピン塗布
法の詳細については、[YMnO3 強誘電体薄膜の形成
工程]の項で後述する。
基板面に垂直な軸(図2に破線で示したa軸。)で回転
させて、Pt膜16の上面に強誘電体薄膜となるYMn
O3膜18を成膜し、熱処理によって結晶化させて強誘
電体薄膜を形成する(図2の(C))。このスピン塗布
法の詳細については、[YMnO3 強誘電体薄膜の形成
工程]の項で後述する。
【0022】次に、このYMnO3 膜18の上面に、例
えばスパッタリングによって膜厚300nmのPt電極
20を堆積して上部電極とする(図2の(D))。
えばスパッタリングによって膜厚300nmのPt電極
20を堆積して上部電極とする(図2の(D))。
【0023】最後に、パターニングによってゲート電極
を成型し、イオン注入等により、ソース・ドレイン領域
22を形成して、図1に示したMFMIS−FETが完
成する。
を成型し、イオン注入等により、ソース・ドレイン領域
22を形成して、図1に示したMFMIS−FETが完
成する。
【0024】[YMnO3 強誘電体薄膜の形成工程]図
3は、YMnO3 強誘電体薄膜の形成方法の説明に供す
る流れ図である。尚、図中、Nは、この形成方法の一連
の工程の処理の回数を表している。前述したように、強
誘電体薄膜であるYMnO3 膜18を塗布熱分解法(す
なわち、スピン塗布法および熱処理法)によって形成す
る。最初に、YMnO3 前駆体溶液をスピン塗布法によ
ってゲート酸化膜上または金属膜上に成膜する(図3の
S1およびS2)。このYMnO3 前駆体溶液は、Y
(n−Pr)3 (Yノルマルプロポキシド)とMn(O
C2 H4 OC2 H5 )4 (Mnエトキシエトキシド)と
をYおよびMnの重量比が1:1となるように混合した
有機溶剤溶液である。溶媒としてメトキシプロパノール
とエタノールとを9:1の重量比で混合したものを用い
ている。
3は、YMnO3 強誘電体薄膜の形成方法の説明に供す
る流れ図である。尚、図中、Nは、この形成方法の一連
の工程の処理の回数を表している。前述したように、強
誘電体薄膜であるYMnO3 膜18を塗布熱分解法(す
なわち、スピン塗布法および熱処理法)によって形成す
る。最初に、YMnO3 前駆体溶液をスピン塗布法によ
ってゲート酸化膜上または金属膜上に成膜する(図3の
S1およびS2)。このYMnO3 前駆体溶液は、Y
(n−Pr)3 (Yノルマルプロポキシド)とMn(O
C2 H4 OC2 H5 )4 (Mnエトキシエトキシド)と
をYおよびMnの重量比が1:1となるように混合した
有機溶剤溶液である。溶媒としてメトキシプロパノール
とエタノールとを9:1の重量比で混合したものを用い
ている。
【0025】先ず、このYMnO3 前駆体溶液を、基板
面に垂直な軸(図2のaで示される破線)に関して回転
している積層体24の上面に塗布する。はじめに、積層
体24を回転速度500rpmで5秒間回転させながら
塗布を行い(図3のS1)、次に、2000rpmで3
0秒間回転させながら塗布を行う(図3のS2)。この
ように、はじめの緩い回転によって、積層体24の上面
に前駆体溶液をなじませて、続いて高速回転によって余
分な溶液を吹き飛ばしながら塗布して塗布膜を形成す
る。
面に垂直な軸(図2のaで示される破線)に関して回転
している積層体24の上面に塗布する。はじめに、積層
体24を回転速度500rpmで5秒間回転させながら
塗布を行い(図3のS1)、次に、2000rpmで3
0秒間回転させながら塗布を行う(図3のS2)。この
ように、はじめの緩い回転によって、積層体24の上面
に前駆体溶液をなじませて、続いて高速回転によって余
分な溶液を吹き飛ばしながら塗布して塗布膜を形成す
る。
【0026】次に、形成された塗布膜に熱処理を施して
結晶化を行う。先ず、150℃のオーブン中で前駆体溶
液を乾燥させる(図3のS3)。この乾燥工程は15分
間行って、塗布膜中の溶媒(水分等)を蒸発させる。
結晶化を行う。先ず、150℃のオーブン中で前駆体溶
液を乾燥させる(図3のS3)。この乾燥工程は15分
間行って、塗布膜中の溶媒(水分等)を蒸発させる。
【0027】次に、460℃の焼成炉中で30分間の仮
焼成を行う(図3のS4)。この仮焼成工程によって、
上述の塗布膜中に残存している有機官能基を燃焼させて
予備強誘電体薄膜を形成する。この実施の形態において
は、仮焼成を大気雰囲気中で行ったが、窒素またはアル
ゴン雰囲気中で行ってもよい。
焼成を行う(図3のS4)。この仮焼成工程によって、
上述の塗布膜中に残存している有機官能基を燃焼させて
予備強誘電体薄膜を形成する。この実施の形態において
は、仮焼成を大気雰囲気中で行ったが、窒素またはアル
ゴン雰囲気中で行ってもよい。
【0028】上述のスピン塗布工程から仮焼成工程の一
連の各工程(図3のS1〜S4)は、8回繰り返して行
われる(図3のS5およびS6)。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。
連の各工程(図3のS1〜S4)は、8回繰り返して行
われる(図3のS5およびS6)。このように複数回に
分けて仮焼成を行うのは、一度に厚い膜を成膜させると
予備強誘電体薄膜が割れて破損してしまうおそれがある
からである。
【0029】最後に、800℃の酸素雰囲気中(1.5
気圧)で1時間の本焼成を行う(図3のS7)。この本
焼成工程によって、前述の予備強誘電体薄膜を結晶化し
てYMnO3 強誘電体薄膜とする。X線回折によって、
良好なペロブスカイト構造のYMnO3 強誘電体薄膜が
形成されていることが確認された。尚、以上説明した各
温度設定値および処理時間等は熱分析データに基づいて
設定された。
気圧)で1時間の本焼成を行う(図3のS7)。この本
焼成工程によって、前述の予備強誘電体薄膜を結晶化し
てYMnO3 強誘電体薄膜とする。X線回折によって、
良好なペロブスカイト構造のYMnO3 強誘電体薄膜が
形成されていることが確認された。尚、以上説明した各
温度設定値および処理時間等は熱分析データに基づいて
設定された。
【0030】このようにして、このYMnO3 強誘電体
薄膜の形成方法によって、膜厚500nmの良好な結晶
構造のYMnO3 強誘電体薄膜18をPt膜16の上面
に実質的に均一な膜厚で形成することができる。
薄膜の形成方法によって、膜厚500nmの良好な結晶
構造のYMnO3 強誘電体薄膜18をPt膜16の上面
に実質的に均一な膜厚で形成することができる。
【0031】尚、この実施の形態においては、塗布方法
として、スピン塗布法を採用したが、他の方法でもよ
く、例えば、ディップ法と呼ばれる方法でもよい。ま
た、FET構造としてMFMIS−FETを採用した
が、MFIS−FETでも良い。この場合には、フロー
ティング電極が無いから、絶縁膜であるゲート酸化膜上
に、直接、強誘電体薄膜を形成する。
として、スピン塗布法を採用したが、他の方法でもよ
く、例えば、ディップ法と呼ばれる方法でもよい。ま
た、FET構造としてMFMIS−FETを採用した
が、MFIS−FETでも良い。この場合には、フロー
ティング電極が無いから、絶縁膜であるゲート酸化膜上
に、直接、強誘電体薄膜を形成する。
【0032】[YMnO3 強誘電体薄膜の特性]次に、
上述の工程によって作成されたMFMIS−FETの特
性(YMnO3強誘電体薄膜の特性)の実験結果につい
て説明する。
上述の工程によって作成されたMFMIS−FETの特
性(YMnO3強誘電体薄膜の特性)の実験結果につい
て説明する。
【0033】先ず、YMnO3 強誘電体薄膜の両端間
(上部電極20および下部電極16間)に電圧を印加し
て比誘電率を測定した。YMnO3 強誘電体薄膜の比誘
電率は印加する電圧によって多少の変化があるが、およ
そ50の値であった。この値は、従来よりMFMIS−
FETの強誘電体薄膜として用いられてきたPZT(P
bZrx Ti1-x O3 (但し、xは組成比を表していて
0<x<1を満たす値である。))、PLZT(PZT
のPbの一部をLaで置換したもの)またはY1(Bi
層状化合物)等の比誘電率値(各物質の代表的な比誘電
率値は、PZTが950、PLZTが1300、Y1が
120である。)に比べて十分小さな値である。尚、比
誘電率の測定は、通常のソーヤ・タワー(Sawyer
−Tower)法によって行った。または、インピーダ
ンス・アナライザーを用いて比誘電率を測定することが
できる。
(上部電極20および下部電極16間)に電圧を印加し
て比誘電率を測定した。YMnO3 強誘電体薄膜の比誘
電率は印加する電圧によって多少の変化があるが、およ
そ50の値であった。この値は、従来よりMFMIS−
FETの強誘電体薄膜として用いられてきたPZT(P
bZrx Ti1-x O3 (但し、xは組成比を表していて
0<x<1を満たす値である。))、PLZT(PZT
のPbの一部をLaで置換したもの)またはY1(Bi
層状化合物)等の比誘電率値(各物質の代表的な比誘電
率値は、PZTが950、PLZTが1300、Y1が
120である。)に比べて十分小さな値である。尚、比
誘電率の測定は、通常のソーヤ・タワー(Sawyer
−Tower)法によって行った。または、インピーダ
ンス・アナライザーを用いて比誘電率を測定することが
できる。
【0034】次に、YMnO3 強誘電体薄膜の両端間に
電圧を印加して自発分極を測定した。尚、YMnO3 強
誘電体薄膜の自発分極の測定は、ソーヤ・タワー法によ
って行った。その結果、YMnO3 強誘電体薄膜の両端
間に3Vの電圧を印加したときには2μC・cm-2の分
極値を示し、10Vの電圧を印加したときには6μC・
cm-2の分極値を示した。このように、測定された分極
値は前述の強誘電体の分極値(各物質の代表的な分極値
は、PZTが24、PLZTが25、Y1が13である
(μC・cm-2単位)。)に比べて小さな値である。
電圧を印加して自発分極を測定した。尚、YMnO3 強
誘電体薄膜の自発分極の測定は、ソーヤ・タワー法によ
って行った。その結果、YMnO3 強誘電体薄膜の両端
間に3Vの電圧を印加したときには2μC・cm-2の分
極値を示し、10Vの電圧を印加したときには6μC・
cm-2の分極値を示した。このように、測定された分極
値は前述の強誘電体の分極値(各物質の代表的な分極値
は、PZTが24、PLZTが25、Y1が13である
(μC・cm-2単位)。)に比べて小さな値である。
【0035】図4は、この構成例のMFMIS−FET
の特性の説明に供する等価回路図である。MFMIS−
FETは、上部電極(図1のPt電極20)および半導
体基板(図1のSi基板10)間に電圧を印加すること
によってドレイン電流を制御する。従って、MFMIS
−FETの等価回路は、強誘電体薄膜の電気容量C
Fと、ゲート酸化膜の電気容量CI とが直列に接続され
た回路で表される。強誘電体薄膜およびゲート酸化膜間
は、図には省略してある金属膜(図1のPt膜16に相
当する。)によって接続されている。ここで、強誘電体
薄膜の比誘電率をεrF、膜厚をdF 、分極をPF とす
る。また、ゲート酸化膜の比誘電率をεrI、膜厚をdI
とする。今、この直列接続された容量間に電圧Vを印加
する場合を考える。このとき、強誘電体薄膜に印加され
る電圧VF は次式の通りである。
の特性の説明に供する等価回路図である。MFMIS−
FETは、上部電極(図1のPt電極20)および半導
体基板(図1のSi基板10)間に電圧を印加すること
によってドレイン電流を制御する。従って、MFMIS
−FETの等価回路は、強誘電体薄膜の電気容量C
Fと、ゲート酸化膜の電気容量CI とが直列に接続され
た回路で表される。強誘電体薄膜およびゲート酸化膜間
は、図には省略してある金属膜(図1のPt膜16に相
当する。)によって接続されている。ここで、強誘電体
薄膜の比誘電率をεrF、膜厚をdF 、分極をPF とす
る。また、ゲート酸化膜の比誘電率をεrI、膜厚をdI
とする。今、この直列接続された容量間に電圧Vを印加
する場合を考える。このとき、強誘電体薄膜に印加され
る電圧VF は次式の通りである。
【0036】 VF =CI V/(CI +CF ) (1) 従って、強誘電体薄膜に印加される電圧VF は、容量C
F が容量CI に比べて小さいほど大きくなる。容量CF
およびCI は次式で表される。
F が容量CI に比べて小さいほど大きくなる。容量CF
およびCI は次式で表される。
【0037】 CF =(εrF+dPF /dEF )ε0 A/dF (2) CI =εrIε0 A/dI (3) (真空誘電率ε0 =8.854×10-12 F・m-2)こ
こで、Aは、キャパシタ面積(強誘電体薄膜およびゲー
ト酸化膜のキャパシタ面積は等しいとする。)である。
また、EF は強誘電体薄膜中に形成される電界である。
この式(2)からも理解できるように、容量CF は強誘
電体薄膜の比誘電率εrFおよび自発分極PF の電界EF
に対する微分に従い大きくなる。従って、強誘電体薄膜
の両端間に印加される電圧VF を大きくするためには、
比誘電率εrFが小さく、しかも、自発分極PF が小さい
ことが望ましい。
こで、Aは、キャパシタ面積(強誘電体薄膜およびゲー
ト酸化膜のキャパシタ面積は等しいとする。)である。
また、EF は強誘電体薄膜中に形成される電界である。
この式(2)からも理解できるように、容量CF は強誘
電体薄膜の比誘電率εrFおよび自発分極PF の電界EF
に対する微分に従い大きくなる。従って、強誘電体薄膜
の両端間に印加される電圧VF を大きくするためには、
比誘電率εrFが小さく、しかも、自発分極PF が小さい
ことが望ましい。
【0038】この実施の形態の場合に、前述した各パラ
メータの測定値を代入して容量CFおよびCI の比CF
/CI を求める。dI /dF の値がほぼ1であるので、
(2)式においてdPF /dEF の項を無視すると、容
量の比CF /CI の値は比誘電率の比εrF/εrIで表さ
れる。ゲート酸化膜の比誘電率は約4であり、また、こ
の実施の形態のYMnO3 強誘電体薄膜の比誘電率の測
定値は実験結果から約50の値であることが判明してい
る。従って、容量の比CF /CI の値は約12となる。
よって、電圧Vの13分の一程度の大きさの電圧VF が
強誘電体薄膜に印加されることが理解できる。
メータの測定値を代入して容量CFおよびCI の比CF
/CI を求める。dI /dF の値がほぼ1であるので、
(2)式においてdPF /dEF の項を無視すると、容
量の比CF /CI の値は比誘電率の比εrF/εrIで表さ
れる。ゲート酸化膜の比誘電率は約4であり、また、こ
の実施の形態のYMnO3 強誘電体薄膜の比誘電率の測
定値は実験結果から約50の値であることが判明してい
る。従って、容量の比CF /CI の値は約12となる。
よって、電圧Vの13分の一程度の大きさの電圧VF が
強誘電体薄膜に印加されることが理解できる。
【0039】このように、大まかに概算した場合、同じ
条件下においては、印加電圧VF の値は比誘電率の比に
よって決まる。この実施の形態のYMnO3 強誘電体薄
膜の両端間に印加される電圧は、同じ条件下で前述した
他の強誘電体薄膜の両端間に印加される電圧と比べる
と、PZTを用いたときの19倍、PLZTを用いたと
きの26倍、また、Y1を用いたときの2倍程度の大き
さの電圧であることがわかる。
条件下においては、印加電圧VF の値は比誘電率の比に
よって決まる。この実施の形態のYMnO3 強誘電体薄
膜の両端間に印加される電圧は、同じ条件下で前述した
他の強誘電体薄膜の両端間に印加される電圧と比べる
と、PZTを用いたときの19倍、PLZTを用いたと
きの26倍、また、Y1を用いたときの2倍程度の大き
さの電圧であることがわかる。
【0040】以上説明した通り、このYMnO3 強誘電
体薄膜の比誘電率は、従来の強誘電体材料のものに比べ
て小さいので印加される電圧を従来より大きくすること
ができる。従って、このYMnO3 強誘電体薄膜中に形
成される自発分極も飽和し易くなり、残留分極も大きく
なる。よって、このYMnO3 強誘電体薄膜を用いたM
FMIS−FETの動作電圧を低くすることが可能であ
る。また、ゲート酸化膜に印加される電圧の割合を従来
より低くすることができるので、このゲート酸化膜が絶
縁破壊されるおそれがない。
体薄膜の比誘電率は、従来の強誘電体材料のものに比べ
て小さいので印加される電圧を従来より大きくすること
ができる。従って、このYMnO3 強誘電体薄膜中に形
成される自発分極も飽和し易くなり、残留分極も大きく
なる。よって、このYMnO3 強誘電体薄膜を用いたM
FMIS−FETの動作電圧を低くすることが可能であ
る。また、ゲート酸化膜に印加される電圧の割合を従来
より低くすることができるので、このゲート酸化膜が絶
縁破壊されるおそれがない。
【0041】
【発明の効果】この発明の強誘電体ゲートメモリによれ
ば、強誘電体薄膜材料としてYMnO3 を用いることに
よって、ゲート電極に印加する電圧(動作電圧)のう
ち、強誘電体薄膜に印加される電圧を、絶縁膜に印加さ
れる電圧に比べて高くすることができる。従って、強誘
電体薄膜中に形成される自発分極は飽和し易くなり、ま
た、残留分極が大きくなる。よって、データの保持が容
易に可能になり、従来に比べて動作電圧を低くすること
ができる。また、これと相俟って、絶縁膜に印加される
電圧の割合は従来に比べて低下するので、絶縁膜の絶縁
破壊の心配が無くなる。
ば、強誘電体薄膜材料としてYMnO3 を用いることに
よって、ゲート電極に印加する電圧(動作電圧)のう
ち、強誘電体薄膜に印加される電圧を、絶縁膜に印加さ
れる電圧に比べて高くすることができる。従って、強誘
電体薄膜中に形成される自発分極は飽和し易くなり、ま
た、残留分極が大きくなる。よって、データの保持が容
易に可能になり、従来に比べて動作電圧を低くすること
ができる。また、これと相俟って、絶縁膜に印加される
電圧の割合は従来に比べて低下するので、絶縁膜の絶縁
破壊の心配が無くなる。
【0042】また、この発明のYMnO3 強誘電体薄膜
の形成方法によれば、半導体基板上に絶縁膜を介して良
好な結晶構造を有するYMnO3 強誘電体薄膜を形成す
ることができる。
の形成方法によれば、半導体基板上に絶縁膜を介して良
好な結晶構造を有するYMnO3 強誘電体薄膜を形成す
ることができる。
【0043】さらに、この発明のYMnO3 前駆体溶液
を用いれば、塗布熱分解法によって、良好な結晶構造を
有するYMnO3 強誘電体薄膜を半導体基板上に絶縁膜
を介して形成することができる。
を用いれば、塗布熱分解法によって、良好な結晶構造を
有するYMnO3 強誘電体薄膜を半導体基板上に絶縁膜
を介して形成することができる。
【図1】実施の形態の構成を示す図である。
【図2】実施の形態の形成工程を示す図である。
【図3】実施の形態の形成工程を示す図である。
【図4】実施の形態の特性の説明に供する図である。
10:Si基板 12:ゲート電極 14:SiO2 膜 16:Pt膜 18:YMnO3 膜 20:Pt電極 22:ソース・ドレイン領域 24:積層体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/10 451 27/108 21/8242 (72)発明者 金原 隆雄 東京都港区虎ノ門1丁目7番12号 沖電気 工業株式会社内 (72)発明者 古山 晃一 埼玉県東松山市大字下野本1414番地 株式 会社豊島製作所内
Claims (7)
- 【請求項1】 半導体基板の上面に絶縁膜を介して強誘
電体薄膜を具える強誘電体ゲートメモリにおいて、 前記強誘電体薄膜材料としてYMnO3 を用いることを
特徴とする強誘電体ゲートメモリ。 - 【請求項2】 請求項1に記載の強誘電体ゲートメモリ
において、前記絶縁膜と前記強誘電体薄膜との間に金属
膜を具えることを特徴とする強誘電体ゲートメモリ。 - 【請求項3】 請求項1に記載の強誘電体ゲートメモリ
において、前記絶縁膜をゲート酸化膜とすることを特徴
とする強誘電体ゲートメモリ。 - 【請求項4】 半導体基板の上面に絶縁膜を介して強誘
電体薄膜を具える強誘電体ゲートメモリの作成に当た
り、強誘電体薄膜の形成は、 YMnO3 前駆体溶液を絶縁膜上に直接または間接的に
塗布する工程と、 前記塗布されたYMnO3 前駆体溶液に熱処理を施して
結晶化を行ってYMnO3 膜としての強誘電体薄膜を形
成する工程とを含むことを特徴とする強誘電体薄膜の形
成方法。 - 【請求項5】 請求項4に記載の強誘電体薄膜の形成方
法おいて、 前記YMnO3 前駆体溶液を前記絶縁膜上に間接的に塗
布する場合には、該塗布前に前記絶縁膜上に金属膜を形
成し、該金属膜上に前記YMnO3 前駆体溶液を塗布す
ることを特徴とする強誘電体薄膜の形成方法。 - 【請求項6】 請求項4に記載の強誘電体薄膜の形成方
法において、前記絶縁膜をゲート酸化膜とすることを特
徴とする強誘電体薄膜の形成方法。 - 【請求項7】 溶媒としてメトキシプロパノールおよび
エタノール(重量比9:1)の混合液を用い、該混合液
にYノルマルプロポキシドとMnエトキシエトキシドと
をYおよびMnの重量比が1:1となるように混合した
有機溶剤溶液とすることを特徴とするYMnO3 前駆体
溶液。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8013047A JPH09213819A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8013047A JPH09213819A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09213819A true JPH09213819A (ja) | 1997-08-15 |
Family
ID=11822216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8013047A Pending JPH09213819A (ja) | 1996-01-29 | 1996-01-29 | 強誘電体ゲートメモリ、これに用いる強誘電体薄膜の形成方法およびこの形成方法に用いる前駆体溶液 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09213819A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6087688A (en) * | 1998-03-03 | 2000-07-11 | Fuji Electric Co., Ltd. | Field effect transistor |
KR100319462B1 (ko) * | 1999-05-20 | 2002-01-12 | 대한민국(관리청:특허청장, 승계청:충남대학교총장) | 반도체 기억소자구조 및 그 제조방법 |
KR100363393B1 (ko) * | 2000-06-28 | 2002-11-30 | 한국과학기술연구원 | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 |
JP2006245280A (ja) * | 2005-03-03 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその動作方法 |
CN102079543A (zh) * | 2011-02-24 | 2011-06-01 | 西北工业大学 | 六方锰酸钇纳米纤维的制备方法 |
TWI741566B (zh) * | 2019-08-30 | 2021-10-01 | 台灣積體電路製造股份有限公司 | 半導體元件及形成包括鐵電場效電晶體的元件的方法 |
US11380708B2 (en) | 2019-08-30 | 2022-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog non-volatile memory device using poly ferroelectric film with random polarization directions |
-
1996
- 1996-01-29 JP JP8013047A patent/JPH09213819A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6087688A (en) * | 1998-03-03 | 2000-07-11 | Fuji Electric Co., Ltd. | Field effect transistor |
KR100319462B1 (ko) * | 1999-05-20 | 2002-01-12 | 대한민국(관리청:특허청장, 승계청:충남대학교총장) | 반도체 기억소자구조 및 그 제조방법 |
KR100363393B1 (ko) * | 2000-06-28 | 2002-11-30 | 한국과학기술연구원 | 비파괴판독형 불휘발성 기억소자의 메모리 셀 소자 및 그제조 방법 |
JP2006245280A (ja) * | 2005-03-03 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその動作方法 |
CN102079543A (zh) * | 2011-02-24 | 2011-06-01 | 西北工业大学 | 六方锰酸钇纳米纤维的制备方法 |
TWI741566B (zh) * | 2019-08-30 | 2021-10-01 | 台灣積體電路製造股份有限公司 | 半導體元件及形成包括鐵電場效電晶體的元件的方法 |
US11380708B2 (en) | 2019-08-30 | 2022-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog non-volatile memory device using poly ferroelectric film with random polarization directions |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
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