JPH09213800A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09213800A JPH09213800A JP2146796A JP2146796A JPH09213800A JP H09213800 A JPH09213800 A JP H09213800A JP 2146796 A JP2146796 A JP 2146796A JP 2146796 A JP2146796 A JP 2146796A JP H09213800 A JPH09213800 A JP H09213800A
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Abstract
(57)【要約】
【課題】 プロセスを複雑にすることなく、十分な応力
緩和効果を持った層間絶縁膜が得られる半導体装置およ
びその製造方法を提供する。 【解決手段】 アルミニウム膜２１を形成した後、その
上に圧縮応力を有するプラズマシリコン酸化膜１９から
なるマスク材パターン２３を形成する。そして、このマ
スク材パターン２３を用いてアルミニウム膜２１をエッ
チングすることによりアルミニウム配線１８を形成す
る。次に、マスク材パターン２３を残した状態で引張応
力を有するＯ3 −ＴＥＯＳ酸化膜２０を形成することに
よりアルミニウム配線１８とマスク材パターン２３を埋
め込む埋込層２４を形成する。最後に埋込層２４の表面
をＣＭＰ法により平坦化する。
緩和効果を持った層間絶縁膜が得られる半導体装置およ
びその製造方法を提供する。 【解決手段】 アルミニウム膜２１を形成した後、その
上に圧縮応力を有するプラズマシリコン酸化膜１９から
なるマスク材パターン２３を形成する。そして、このマ
スク材パターン２３を用いてアルミニウム膜２１をエッ
チングすることによりアルミニウム配線１８を形成す
る。次に、マスク材パターン２３を残した状態で引張応
力を有するＯ3 −ＴＥＯＳ酸化膜２０を形成することに
よりアルミニウム配線１８とマスク材パターン２３を埋
め込む埋込層２４を形成する。最後に埋込層２４の表面
をＣＭＰ法により平坦化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に多層配線技術に好適な層間絶
縁膜およびその形成方法に関するものである。
その製造方法に関し、特に多層配線技術に好適な層間絶
縁膜およびその形成方法に関するものである。
【０００２】
【従来の技術】多層配線を有する従来の半導体装置にお
いては、例えば下層のアルミニウム配線を形成した後、
この配線上に化学的気相成長（Chemical Vapor Deposit
ion,以下、ＣＶＤと記す）法によるシリコン酸化膜を形
成し、ついで、上層のアルミニウム配線を形成した構造
のものが知られている。
いては、例えば下層のアルミニウム配線を形成した後、
この配線上に化学的気相成長（Chemical Vapor Deposit
ion,以下、ＣＶＤと記す）法によるシリコン酸化膜を形
成し、ついで、上層のアルミニウム配線を形成した構造
のものが知られている。
【０００３】また、図３（ａ）に示すように、シリコン
基板１上に絶縁膜２を介して形成した下層アルミニウム
配線３上に第１のシリコン酸化膜４を形成し、その後、
図３（ｂ）に示すように、全面にＳＯＧ（Spin On Glas
s ）膜５を形成し、ついで、図３（ｃ）に示すように、
第２のシリコン酸化膜６を形成した構造も知られてい
る。この場合、ＳＯＧ膜５を形成した後に全面プラズマ
エッチングを施してアルミニウム配線３上のＳＯＧ膜５
を除去すると、第１のシリコン酸化膜４、ＳＯＧ膜５、
第２のシリコン酸化膜６からなる比較的平坦な層間絶縁
膜を形成することができる。
基板１上に絶縁膜２を介して形成した下層アルミニウム
配線３上に第１のシリコン酸化膜４を形成し、その後、
図３（ｂ）に示すように、全面にＳＯＧ（Spin On Glas
s ）膜５を形成し、ついで、図３（ｃ）に示すように、
第２のシリコン酸化膜６を形成した構造も知られてい
る。この場合、ＳＯＧ膜５を形成した後に全面プラズマ
エッチングを施してアルミニウム配線３上のＳＯＧ膜５
を除去すると、第１のシリコン酸化膜４、ＳＯＧ膜５、
第２のシリコン酸化膜６からなる比較的平坦な層間絶縁
膜を形成することができる。
【０００４】このように、層間絶縁膜は単一の膜または
複数の膜で構成される場合の双方があるが、絶縁膜はそ
の内部に圧縮応力、引張応力のいずれかを有しているた
め、層間絶縁膜を単一の膜で形成した場合、あるいは同
種の膜を積層した場合、基板の反りが生じて以降の製造
工程に支障をきたすという問題があった。さらに、膜を
何層にも積層すると半導体基板やアルミニウム配線に大
きな応力が加わってアルミニウム配線が断線する、いわ
ゆるストレスマイグレーション等の不良が発生する恐れ
があった。
複数の膜で構成される場合の双方があるが、絶縁膜はそ
の内部に圧縮応力、引張応力のいずれかを有しているた
め、層間絶縁膜を単一の膜で形成した場合、あるいは同
種の膜を積層した場合、基板の反りが生じて以降の製造
工程に支障をきたすという問題があった。さらに、膜を
何層にも積層すると半導体基板やアルミニウム配線に大
きな応力が加わってアルミニウム配線が断線する、いわ
ゆるストレスマイグレーション等の不良が発生する恐れ
があった。
【０００５】そこで、この問題を解決する手段として、
圧縮応力を有する絶縁膜と引張応力を有する絶縁膜を交
互に積層する構造（特開昭５７−４５９３１号公報、特
開平５−１０９９０９号公報参照）、もしくは、下層の
配線に引張応力を有する絶縁膜からなる側壁を設け、そ
の上に圧縮応力を有する絶縁膜を形成する構造（特開昭
６４−５７６４５号公報参照）等が提案されている。
圧縮応力を有する絶縁膜と引張応力を有する絶縁膜を交
互に積層する構造（特開昭５７−４５９３１号公報、特
開平５−１０９９０９号公報参照）、もしくは、下層の
配線に引張応力を有する絶縁膜からなる側壁を設け、そ
の上に圧縮応力を有する絶縁膜を形成する構造（特開昭
６４−５７６４５号公報参照）等が提案されている。
【０００６】上記の解決手段のうち、例えば下層の配線
に側壁を設けたものは以下のような製法を採るのが一般
的である。まず、図４（ａ）に示すように、シリコン基
板８上に絶縁膜９を形成した後、下層配線となる膜厚
０．５μｍのアルミニウム層１０を形成し、レジストパ
ターン１１をマスクとしてエッチングを行うことにより
アルミニウム配線１２を形成する。そして、図４（ｂ）
に示すように、プラズマＣＶＤ法を用いて全面に膜厚
０．５μｍのシリコン酸化膜１３を形成した後、ＣＦ4
系のガスプラズマ中での異方性エッチングを全面に行う
ことにより、図４（ｃ）に示すように、アルミニウム配
線１２の側壁のみにシリコン酸化膜１３ａを残存させ
る。その後、図４（ｄ）に示すように、常圧ＣＶＤ法を
用いて全面に膜厚１．０μｍのオゾン−テトラエトキシ
シラン（以下、Ｏ3 −ＴＥＯＳと記す）酸化膜１４を形
成する。
に側壁を設けたものは以下のような製法を採るのが一般
的である。まず、図４（ａ）に示すように、シリコン基
板８上に絶縁膜９を形成した後、下層配線となる膜厚
０．５μｍのアルミニウム層１０を形成し、レジストパ
ターン１１をマスクとしてエッチングを行うことにより
アルミニウム配線１２を形成する。そして、図４（ｂ）
に示すように、プラズマＣＶＤ法を用いて全面に膜厚
０．５μｍのシリコン酸化膜１３を形成した後、ＣＦ4
系のガスプラズマ中での異方性エッチングを全面に行う
ことにより、図４（ｃ）に示すように、アルミニウム配
線１２の側壁のみにシリコン酸化膜１３ａを残存させ
る。その後、図４（ｄ）に示すように、常圧ＣＶＤ法を
用いて全面に膜厚１．０μｍのオゾン−テトラエトキシ
シラン（以下、Ｏ3 −ＴＥＯＳと記す）酸化膜１４を形
成する。
【０００７】本方法によれば、アルミニウム配線１２の
側壁に設けたプラズマシリコン酸化膜１３ａが圧縮応力
を有し、配線１２および配線間に設けたＯ3 −ＴＥＯＳ
酸化膜１４が引張応力を有しているため、双方の応力が
打ち消され、基板全体の応力を緩和することができる。
側壁に設けたプラズマシリコン酸化膜１３ａが圧縮応力
を有し、配線１２および配線間に設けたＯ3 −ＴＥＯＳ
酸化膜１４が引張応力を有しているため、双方の応力が
打ち消され、基板全体の応力を緩和することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記２
つの方法のうち、圧縮応力を有する膜と引張応力を有す
る膜を積層する方法には、異なる成膜工程を複数回用い
て別種の絶縁膜を積層しなければならない、各膜の膜厚
が応力緩和の観点から決まるため、層間絶縁膜として重
要な要素である平坦化が困難である、という問題があっ
た。一方、配線に絶縁膜からなる側壁を設ける方法に
は、側壁が配線の近傍にしか存在しないため応力緩和の
効果が極めて小さく、基板全体としては十分な応力緩和
の効果が得られない、という問題があった。
つの方法のうち、圧縮応力を有する膜と引張応力を有す
る膜を積層する方法には、異なる成膜工程を複数回用い
て別種の絶縁膜を積層しなければならない、各膜の膜厚
が応力緩和の観点から決まるため、層間絶縁膜として重
要な要素である平坦化が困難である、という問題があっ
た。一方、配線に絶縁膜からなる側壁を設ける方法に
は、側壁が配線の近傍にしか存在しないため応力緩和の
効果が極めて小さく、基板全体としては十分な応力緩和
の効果が得られない、という問題があった。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、プロセスを複雑にすることなく、
十分な応力緩和効果を持った層間絶縁膜が得られる半導
体装置およびその製造方法を提供することを目的とす
る。
されたものであって、プロセスを複雑にすることなく、
十分な応力緩和効果を持った層間絶縁膜が得られる半導
体装置およびその製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、配線の直上に圧縮応力ま
たは引張応力のいずれかの応力を有する第１の絶縁膜が
形成され、これら配線および第１の絶縁膜が前記応力と
反対の応力を有する第２の絶縁膜で埋め込まれたことを
特徴とするものである。
めに、本発明の半導体装置は、配線の直上に圧縮応力ま
たは引張応力のいずれかの応力を有する第１の絶縁膜が
形成され、これら配線および第１の絶縁膜が前記応力と
反対の応力を有する第２の絶縁膜で埋め込まれたことを
特徴とするものである。
【００１１】また、本発明の半導体装置の製造方法は、
配線層を形成する工程と、配線層上に圧縮応力または引
張応力のいずれかの応力を有する第１の絶縁膜からなる
マスク材パターンを形成する工程と、マスク材パターン
をマスクとして配線層をエッチングすることにより配線
を形成する工程と、マスク材パターンを残した状態で前
記応力と反対の応力を有する第２の絶縁膜を形成するこ
とにより配線とマスク材パターンを埋め込む埋込層を形
成する工程、を有することを特徴とするものである。さ
らに、埋込層形成後、埋込層の表面を平坦化するとよ
い。また、上記の膜の具体的な材料としては、圧縮応力
を有する絶縁膜として、プラズマＣＶＤ法により形成す
るシリコン酸化膜またはシリコン窒化膜またはシリコン
オキシナイトライド膜を用い、引張応力を有する絶縁膜
として低圧ＣＶＤ法により形成するシリコン酸化膜を用
いることができる。
配線層を形成する工程と、配線層上に圧縮応力または引
張応力のいずれかの応力を有する第１の絶縁膜からなる
マスク材パターンを形成する工程と、マスク材パターン
をマスクとして配線層をエッチングすることにより配線
を形成する工程と、マスク材パターンを残した状態で前
記応力と反対の応力を有する第２の絶縁膜を形成するこ
とにより配線とマスク材パターンを埋め込む埋込層を形
成する工程、を有することを特徴とするものである。さ
らに、埋込層形成後、埋込層の表面を平坦化するとよ
い。また、上記の膜の具体的な材料としては、圧縮応力
を有する絶縁膜として、プラズマＣＶＤ法により形成す
るシリコン酸化膜またはシリコン窒化膜またはシリコン
オキシナイトライド膜を用い、引張応力を有する絶縁膜
として低圧ＣＶＤ法により形成するシリコン酸化膜を用
いることができる。
【００１２】さらに、応力の大きさは膜の種類で一様に
決まるわけではなく、例えば、引張応力を有する絶縁膜
としてＯ3 −ＴＥＯＳ雰囲気下での常圧ＣＶＤ法による
シリコン酸化膜を用いることにして、このシリコン酸化
膜成長時のガス流量を制御したり、圧縮応力を有する絶
縁膜としてスパッタリング法によるシリコン酸化膜を用
いることにして、このシリコン酸化膜成長時の基板バイ
アスを制御することによって、引張応力や圧縮応力の大
きさを調節することも可能である。
決まるわけではなく、例えば、引張応力を有する絶縁膜
としてＯ3 −ＴＥＯＳ雰囲気下での常圧ＣＶＤ法による
シリコン酸化膜を用いることにして、このシリコン酸化
膜成長時のガス流量を制御したり、圧縮応力を有する絶
縁膜としてスパッタリング法によるシリコン酸化膜を用
いることにして、このシリコン酸化膜成長時の基板バイ
アスを制御することによって、引張応力や圧縮応力の大
きさを調節することも可能である。
【００１３】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１を参照して説明する。図１は本実施の形態の半導
体装置の製造方法、特に下層配線上の層間絶縁膜を形成
する工程を順を追って示すプロセスフロー図である。
を図１を参照して説明する。図１は本実施の形態の半導
体装置の製造方法、特に下層配線上の層間絶縁膜を形成
する工程を順を追って示すプロセスフロー図である。
【００１４】図１（ｄ）に示すように、本実施の形態の
半導体装置は、シリコン基板１６上に絶縁膜１７が形成
され、その上に下層配線であるアルミニウム配線１８
（配線）が形成されている。そして、アルミニウム配線
１８の直上のみに圧縮応力を有するプラズマシリコン酸
化膜１９（第１の絶縁膜）が形成され、これら配線１８
およびプラズマシリコン酸化膜１９が、引張応力を有す
るＯ3 −ＴＥＯＳ酸化膜２０（第２の絶縁膜）で埋め込
まれている。そして、表面が平坦化されたＯ3 −ＴＥＯ
Ｓ酸化膜２０上に上層配線（図示略）が設けられてい
る。
半導体装置は、シリコン基板１６上に絶縁膜１７が形成
され、その上に下層配線であるアルミニウム配線１８
（配線）が形成されている。そして、アルミニウム配線
１８の直上のみに圧縮応力を有するプラズマシリコン酸
化膜１９（第１の絶縁膜）が形成され、これら配線１８
およびプラズマシリコン酸化膜１９が、引張応力を有す
るＯ3 −ＴＥＯＳ酸化膜２０（第２の絶縁膜）で埋め込
まれている。そして、表面が平坦化されたＯ3 −ＴＥＯ
Ｓ酸化膜２０上に上層配線（図示略）が設けられてい
る。
【００１５】すなわち、プラズマシリコン酸化膜１９と
Ｏ3 −ＴＥＯＳ酸化膜２０で上層配線〜下層配線間の層
間絶縁膜が構成されているが、これを平面的に見ると、
アルミニウム配線１８上の領域とそれ以外の領域でこれ
ら２種類の酸化膜が分かれたような状態となっている。
Ｏ3 −ＴＥＯＳ酸化膜２０で上層配線〜下層配線間の層
間絶縁膜が構成されているが、これを平面的に見ると、
アルミニウム配線１８上の領域とそれ以外の領域でこれ
ら２種類の酸化膜が分かれたような状態となっている。
【００１６】次に、上記構成の半導体装置の製造方法に
ついて説明する。まず、図１（ａ）に示すように、シリ
コン基板１６上に形成された絶縁膜１７上の全面に、膜
厚０．５μｍのアルミニウム膜２１（配線層）を形成す
る。ついで、後でこのアルミニウム膜２１をエッチング
する際のマスク材となる膜厚１．５μｍのプラズマシリ
コン酸化膜１９をプラズマＣＶＤ法を用いて形成する。
この際、プラズマシリコン酸化膜１９の膜厚としては、
パターニング時に用いるレジストパターンがプラズマエ
ッチングに耐え得る膜厚を設定する必要がある。また、
本実施の形態における応力緩和効果を十分に発揮させる
ためには、少なくとも１．０μｍ程度の膜厚が必要であ
る。以上より、通常の膜厚としては１．０〜２．０μｍ
程度とすることが望ましい。
ついて説明する。まず、図１（ａ）に示すように、シリ
コン基板１６上に形成された絶縁膜１７上の全面に、膜
厚０．５μｍのアルミニウム膜２１（配線層）を形成す
る。ついで、後でこのアルミニウム膜２１をエッチング
する際のマスク材となる膜厚１．５μｍのプラズマシリ
コン酸化膜１９をプラズマＣＶＤ法を用いて形成する。
この際、プラズマシリコン酸化膜１９の膜厚としては、
パターニング時に用いるレジストパターンがプラズマエ
ッチングに耐え得る膜厚を設定する必要がある。また、
本実施の形態における応力緩和効果を十分に発揮させる
ためには、少なくとも１．０μｍ程度の膜厚が必要であ
る。以上より、通常の膜厚としては１．０〜２．０μｍ
程度とすることが望ましい。
【００１７】その後、ホトリソグラフィー技術によりレ
ジストパターン２２を形成し、これをマスクとしてＣＦ
4 系のガスプラズマ中においてプラズマシリコン酸化膜
１９のプラズマエッチングを行い、アルミニウム膜エッ
チング時のマスク材パターン２３を形成する。
ジストパターン２２を形成し、これをマスクとしてＣＦ
4 系のガスプラズマ中においてプラズマシリコン酸化膜
１９のプラズマエッチングを行い、アルミニウム膜エッ
チング時のマスク材パターン２３を形成する。
【００１８】さらに、図１（ｂ）に示すように、レジス
トパターン２２を除去した後、マスク材パターン２３を
マスクとしたアルミニウム膜２１のプラズマエッチング
を行うことにより、アルミニウム配線１８を形成する。
トパターン２２を除去した後、マスク材パターン２３を
マスクとしたアルミニウム膜２１のプラズマエッチング
を行うことにより、アルミニウム配線１８を形成する。
【００１９】次に、図１（ｃ）に示すように、Ｏ3 −Ｔ
ＥＯＳ雰囲気下での常圧ＣＶＤ法によりシリコン酸化膜
２０を形成し、埋込層２４を形成する。この時、Ｏ3 −
ＴＥＯＳ酸化膜２０の膜厚は、配線１８間に形成される
溝２５を十分に埋め込むだけの膜厚を設定する必要があ
る。本実施の形態の場合、アルミニウム配線１８の膜厚
を０．５μｍ、マスク材パターン２３の膜厚を１．５μ
ｍとしたことで溝２５の深さが２．０μｍ程度となって
いるため、Ｏ3 −ＴＥＯＳ酸化膜２０の膜厚を２．５μ
ｍ程度に設定する。また、Ｏ3 −ＴＥＯＳ酸化膜２０を
用いることにより配線１８間の溝２５はほぼ完全に埋め
込まれる。
ＥＯＳ雰囲気下での常圧ＣＶＤ法によりシリコン酸化膜
２０を形成し、埋込層２４を形成する。この時、Ｏ3 −
ＴＥＯＳ酸化膜２０の膜厚は、配線１８間に形成される
溝２５を十分に埋め込むだけの膜厚を設定する必要があ
る。本実施の形態の場合、アルミニウム配線１８の膜厚
を０．５μｍ、マスク材パターン２３の膜厚を１．５μ
ｍとしたことで溝２５の深さが２．０μｍ程度となって
いるため、Ｏ3 −ＴＥＯＳ酸化膜２０の膜厚を２．５μ
ｍ程度に設定する。また、Ｏ3 −ＴＥＯＳ酸化膜２０を
用いることにより配線１８間の溝２５はほぼ完全に埋め
込まれる。
【００２０】ついで、図１（ｄ）に示すように、化学的
機械的研磨（Chemical MechanicalPolishing,以下、Ｃ
ＭＰと記す）法を用いて、アルミニウム配線１８上のＯ
3 −ＴＥＯＳ酸化膜２０の凸部がなくなるまでエッチン
グ除去し、表面の平坦化を図る。この時、配線１８上の
Ｏ3 −ＴＥＯＳ酸化膜２０の膜厚は１．５μｍ程度と見
積もられるので、少なくともこの分だけ除去すればよい
ことになる。なお、ＣＭＰ後は、アルミニウム配線１８
上のプラズマシリコン酸化膜１９が露出してもしなくて
もよい。
機械的研磨（Chemical MechanicalPolishing,以下、Ｃ
ＭＰと記す）法を用いて、アルミニウム配線１８上のＯ
3 −ＴＥＯＳ酸化膜２０の凸部がなくなるまでエッチン
グ除去し、表面の平坦化を図る。この時、配線１８上の
Ｏ3 −ＴＥＯＳ酸化膜２０の膜厚は１．５μｍ程度と見
積もられるので、少なくともこの分だけ除去すればよい
ことになる。なお、ＣＭＰ後は、アルミニウム配線１８
上のプラズマシリコン酸化膜１９が露出してもしなくて
もよい。
【００２１】その後、所定の位置に開孔を設け、上層配
線（図示略）を形成することにより配線間の層間絶縁膜
形成プロセスが完了する。
線（図示略）を形成することにより配線間の層間絶縁膜
形成プロセスが完了する。
【００２２】本実施の形態の半導体装置の製造方法にお
いては、アルミニウム配線１８形成時のマスク材パター
ン２３として用いたプラズマシリコン酸化膜１９が圧縮
応力を有し、埋込層２４として用いたＯ3 −ＴＥＯＳ酸
化膜２０が引張応力を有しているため、双方の応力が打
ち消され、基板全体の応力を緩和することができ、基板
の反りやアルミニウム配線１８の断線等の問題を防止す
ることができる。特にＯ3 −ＴＥＯＳ酸化膜２０は、そ
の成長時のガス流量を調節することで引張応力の程度を
調節することができるため、基板全体の応力緩和効果を
最適化することができ、埋込層２４として用いるのに好
適である。
いては、アルミニウム配線１８形成時のマスク材パター
ン２３として用いたプラズマシリコン酸化膜１９が圧縮
応力を有し、埋込層２４として用いたＯ3 −ＴＥＯＳ酸
化膜２０が引張応力を有しているため、双方の応力が打
ち消され、基板全体の応力を緩和することができ、基板
の反りやアルミニウム配線１８の断線等の問題を防止す
ることができる。特にＯ3 −ＴＥＯＳ酸化膜２０は、そ
の成長時のガス流量を調節することで引張応力の程度を
調節することができるため、基板全体の応力緩和効果を
最適化することができ、埋込層２４として用いるのに好
適である。
【００２３】特に、本方法によれば、圧縮応力を有する
プラズマシリコン酸化膜１９が層間膜の膜厚分だけ形成
され、アルミニウム配線の側壁のみにプラズマシリコン
酸化膜を設けた従来の方法に比べて、プラズマシリコン
酸化膜１９が占める体積が大きくなるため、従来に比べ
て応力緩和効果が大きくなる、という格別な効果を得る
ことができる。また、プラズマシリコン酸化膜１９はア
ルミニウム膜１８のエッチング時のマスク材パターン２
３として用いるものであるから、応力緩和の目的だけの
ためにわざわざ形成するものではなく、従来のプロセス
に比べて複雑になることがない合理的な方法とすること
ができる。
プラズマシリコン酸化膜１９が層間膜の膜厚分だけ形成
され、アルミニウム配線の側壁のみにプラズマシリコン
酸化膜を設けた従来の方法に比べて、プラズマシリコン
酸化膜１９が占める体積が大きくなるため、従来に比べ
て応力緩和効果が大きくなる、という格別な効果を得る
ことができる。また、プラズマシリコン酸化膜１９はア
ルミニウム膜１８のエッチング時のマスク材パターン２
３として用いるものであるから、応力緩和の目的だけの
ためにわざわざ形成するものではなく、従来のプロセス
に比べて複雑になることがない合理的な方法とすること
ができる。
【００２４】さらに、埋込層２４にＯ3 −ＴＥＯＳ酸化
膜２０を用いたことで配線１８間の溝２５を有効に埋め
込むことができ、ボイドの生じない層間絶縁膜を形成す
ることができる。また、Ｏ3 −ＴＥＯＳ酸化膜２０形成
後、ＣＭＰによる平坦化を行うため、上層配線の形成を
容易に行うことができる。
膜２０を用いたことで配線１８間の溝２５を有効に埋め
込むことができ、ボイドの生じない層間絶縁膜を形成す
ることができる。また、Ｏ3 −ＴＥＯＳ酸化膜２０形成
後、ＣＭＰによる平坦化を行うため、上層配線の形成を
容易に行うことができる。
【００２５】なお、本実施の形態ではマスク材の材料と
してプラズマシリコン酸化膜を用いたが、これに限定さ
れるものではなく、プラズマシリコン窒化膜、プラズマ
シリコンオキシナイトライド膜等、圧縮応力を有する膜
であればよい。また、埋込層の材料としてＯ3 −ＴＥＯ
Ｓ酸化膜を用いたが、これに代えて、ＣＶＤ−ＰＳＧ膜
等、引張応力を有する他の膜を用いることもできる。
してプラズマシリコン酸化膜を用いたが、これに限定さ
れるものではなく、プラズマシリコン窒化膜、プラズマ
シリコンオキシナイトライド膜等、圧縮応力を有する膜
であればよい。また、埋込層の材料としてＯ3 −ＴＥＯ
Ｓ酸化膜を用いたが、これに代えて、ＣＶＤ−ＰＳＧ膜
等、引張応力を有する他の膜を用いることもできる。
【００２６】さらに、マスク材と埋込層の組合せについ
ても本実施の形態に限らず、圧縮応力を有する膜と引張
応力を有する膜の組合せであればよい。なお、この組合
せは基板全体の面積に対する配線部分の占める面積の割
合を考慮に入れて選択する必要がある。このため、場合
によっては、配線領域以外の領域に回路的な接続を持た
ないダミー配線パターンを形成して面積を調節する必要
がある。
ても本実施の形態に限らず、圧縮応力を有する膜と引張
応力を有する膜の組合せであればよい。なお、この組合
せは基板全体の面積に対する配線部分の占める面積の割
合を考慮に入れて選択する必要がある。このため、場合
によっては、配線領域以外の領域に回路的な接続を持た
ないダミー配線パターンを形成して面積を調節する必要
がある。
【００２７】また、本実施の形態のアルミニウム配線の
材料としては、アルミニウム中に銅、シリコン等の不純
物を含むものであってもよい。さらに、チタン等の高融
点金属や高融点金属窒化物を含む積層構造を有する膜で
あってもよい。
材料としては、アルミニウム中に銅、シリコン等の不純
物を含むものであってもよい。さらに、チタン等の高融
点金属や高融点金属窒化物を含む積層構造を有する膜で
あってもよい。
【００２８】以下、本発明の第２の実施の形態を図２を
参照して説明する。図２は本実施の形態の半導体装置の
製造方法、特に下層配線上の層間絶縁膜を形成する工程
を順を追って示すプロセスフロー図である。本実施の形
態は、配線材料に銅を用いる点、配線形成時のマスク材
として低圧ＣＶＤ（Low Pressure-CVD,以下、ＬＰ−Ｃ
ＶＤと記す）法によるシリコン酸化膜を用いる点、埋込
層としてスパッタリングによるシリコン酸化膜を用いる
点、で第１の実施の形態と異なっている。
参照して説明する。図２は本実施の形態の半導体装置の
製造方法、特に下層配線上の層間絶縁膜を形成する工程
を順を追って示すプロセスフロー図である。本実施の形
態は、配線材料に銅を用いる点、配線形成時のマスク材
として低圧ＣＶＤ（Low Pressure-CVD,以下、ＬＰ−Ｃ
ＶＤと記す）法によるシリコン酸化膜を用いる点、埋込
層としてスパッタリングによるシリコン酸化膜を用いる
点、で第１の実施の形態と異なっている。
【００２９】ＬＰ−ＣＶＤ法によるシリコン酸化膜は引
張応力を有し、スパッタリングによるシリコン酸化膜は
圧縮応力を有することが知られている。
張応力を有し、スパッタリングによるシリコン酸化膜は
圧縮応力を有することが知られている。
【００３０】まず、図２（ａ）に示すように、シリコン
基板１６上に形成された絶縁膜１７上の全面に、膜厚
０．５μｍのＣｕ（銅）膜２７（配線層）を形成する。
なお、Ｃｕ膜２７は融点が１０６５〜１０８３℃程度で
あるため、以降のＬＰ−ＣＶＤ工程に十分耐え得る耐熱
性を有している。ついで、Ｃｕ膜エッチング時のマスク
材となる膜厚１．５μｍのシリコン酸化膜２８（第１の
絶縁膜）をＬＰ−ＣＶＤ法により形成する。その後、ホ
トリソグラフィー技術によりレジストパターン２２を形
成し、これをマスクとしてＬＰ−ＣＶＤ酸化膜２８のプ
ラズマエッチングを行い、マスク材パターン２９を形成
する。
基板１６上に形成された絶縁膜１７上の全面に、膜厚
０．５μｍのＣｕ（銅）膜２７（配線層）を形成する。
なお、Ｃｕ膜２７は融点が１０６５〜１０８３℃程度で
あるため、以降のＬＰ−ＣＶＤ工程に十分耐え得る耐熱
性を有している。ついで、Ｃｕ膜エッチング時のマスク
材となる膜厚１．５μｍのシリコン酸化膜２８（第１の
絶縁膜）をＬＰ−ＣＶＤ法により形成する。その後、ホ
トリソグラフィー技術によりレジストパターン２２を形
成し、これをマスクとしてＬＰ−ＣＶＤ酸化膜２８のプ
ラズマエッチングを行い、マスク材パターン２９を形成
する。
【００３１】そして、図２（ｂ）に示すように、レジス
トパターン２２を除去した後、マスク材パターン２９を
マスクとして下層のＣｕ膜２７をＣｌ2 ガス中でプラズ
マエッチングすることにより、Ｃｕ配線３０（配線）を
形成する。
トパターン２２を除去した後、マスク材パターン２９を
マスクとして下層のＣｕ膜２７をＣｌ2 ガス中でプラズ
マエッチングすることにより、Ｃｕ配線３０（配線）を
形成する。
【００３２】次に、図２（ｃ）に示すように、スパッタ
リング法を用いてシリコン酸化膜３１（第２の絶縁膜）
を形成し、埋込層３２とする。スパッタリング法を用い
た場合、基板バイアスを０Ｖ→−２００Ｖ程度まで変化
させることにより、シリコン酸化膜３１中の圧縮応力を
徐々に増加させることができる。例えば、基板バイアス
が−２００Ｖのとき、膜応力（圧縮）は約２×１０
9 ［dyne/cm2］程度の値を取る。そこで、本実施の形態
では基板バイアスを−２００Ｖに設定し、シリコン酸化
膜３１の膜厚を２．０μｍ程度とする。
リング法を用いてシリコン酸化膜３１（第２の絶縁膜）
を形成し、埋込層３２とする。スパッタリング法を用い
た場合、基板バイアスを０Ｖ→−２００Ｖ程度まで変化
させることにより、シリコン酸化膜３１中の圧縮応力を
徐々に増加させることができる。例えば、基板バイアス
が−２００Ｖのとき、膜応力（圧縮）は約２×１０
9 ［dyne/cm2］程度の値を取る。そこで、本実施の形態
では基板バイアスを−２００Ｖに設定し、シリコン酸化
膜３１の膜厚を２．０μｍ程度とする。
【００３３】以降は第１の実施の形態と同様、図２
（ｄ）に示すように、ＣＭＰ法によりシリコン酸化膜３
１の凸部を除去し、表面の平坦化を図る。そして、所定
の位置に開孔を設け、上層配線を形成することにより、
配線間の層間絶縁膜形成プロセスが完了する。
（ｄ）に示すように、ＣＭＰ法によりシリコン酸化膜３
１の凸部を除去し、表面の平坦化を図る。そして、所定
の位置に開孔を設け、上層配線を形成することにより、
配線間の層間絶縁膜形成プロセスが完了する。
【００３４】本実施の形態においては、第１の実施の形
態と同様の効果に加えて、スパッタリング法を用いてシ
リコン酸化膜３１を形成する際に適切な基板バイアスを
選択することにより、膜中の圧縮応力を制御して基板全
体の応力緩和効果を最適化することができ、その結果、
基板の反りやＣｕ配線の断線等の問題を防止することが
できる。また、スパッタリング法によるシリコン酸化膜
３１を用いたことで埋込性に優れた層間絶縁膜を形成す
ることができる。
態と同様の効果に加えて、スパッタリング法を用いてシ
リコン酸化膜３１を形成する際に適切な基板バイアスを
選択することにより、膜中の圧縮応力を制御して基板全
体の応力緩和効果を最適化することができ、その結果、
基板の反りやＣｕ配線の断線等の問題を防止することが
できる。また、スパッタリング法によるシリコン酸化膜
３１を用いたことで埋込性に優れた層間絶縁膜を形成す
ることができる。
【００３５】なお、本実施の形態に用いる配線材料とし
ては、Ｃｕに不純物が含まれていてもよい。
ては、Ｃｕに不純物が含まれていてもよい。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、配線形成時のマスク材パターンとして用いた第
１の絶縁膜が圧縮応力か引張応力のいずれかを有し、埋
込層として用いた第２の絶縁酸化膜がそれと反対の応力
を有しているため、双方の応力が打ち消され、基板全体
の応力を緩和することができ、基板の反りや配線の断線
等の問題を防止することができる。この時、第１の絶縁
膜が層間膜の膜厚分だけ形成され、配線の側壁のみに絶
縁膜を設けた従来の方法に比べて絶縁膜が占める体積が
大きくなるため、従来に比べて十分大きな応力緩和効果
を得ることができる。また、第１の絶縁膜は配線形成の
エッチング時のマスク材パターンとして用いるものであ
るから、応力緩和の目的だけのためにわざわざ形成する
ものではなく、従来のプロセスが複雑になることはな
い。さらに、膜の材料にＯ3 −ＴＥＯＳ酸化膜やスパッ
タリング法によるシリコン酸化膜を用いた場合、成膜条
件を制御することで膜中の応力を自由に調節でき、基板
全体の応力緩和に対して最適化を図ることができる。
よれば、配線形成時のマスク材パターンとして用いた第
１の絶縁膜が圧縮応力か引張応力のいずれかを有し、埋
込層として用いた第２の絶縁酸化膜がそれと反対の応力
を有しているため、双方の応力が打ち消され、基板全体
の応力を緩和することができ、基板の反りや配線の断線
等の問題を防止することができる。この時、第１の絶縁
膜が層間膜の膜厚分だけ形成され、配線の側壁のみに絶
縁膜を設けた従来の方法に比べて絶縁膜が占める体積が
大きくなるため、従来に比べて十分大きな応力緩和効果
を得ることができる。また、第１の絶縁膜は配線形成の
エッチング時のマスク材パターンとして用いるものであ
るから、応力緩和の目的だけのためにわざわざ形成する
ものではなく、従来のプロセスが複雑になることはな
い。さらに、膜の材料にＯ3 −ＴＥＯＳ酸化膜やスパッ
タリング法によるシリコン酸化膜を用いた場合、成膜条
件を制御することで膜中の応力を自由に調節でき、基板
全体の応力緩和に対して最適化を図ることができる。
【図１】本発明の第１の実施の形態である半導体装置の
製造工程（層間絶縁膜形成工程の部分）を示すプロセス
フロー図である。
製造工程（層間絶縁膜形成工程の部分）を示すプロセス
フロー図である。
【図２】本発明の第２の実施の形態である半導体装置の
製造工程（層間絶縁膜形成工程の部分）を示すプロセス
フロー図である。
製造工程（層間絶縁膜形成工程の部分）を示すプロセス
フロー図である。
【図３】従来一般の層間絶縁膜形成工程を示すプロセス
フロー図である。
フロー図である。
【図４】配線側壁に絶縁膜を設けた従来の層間絶縁膜形
成工程を示すプロセスフロー図である。
成工程を示すプロセスフロー図である。
１６ シリコン基板 １７ 絶縁膜 １８ アルミニウム配線（配線） １９ プラズマシリコン酸化膜（第１の絶縁膜） ２０ Ｏ3 −ＴＥＯＳ酸化膜（第２の絶縁膜） ２１ アルミニウム膜（配線層） ２２ レジストパターン ２３，２９ マスク材パターン ２４，３２ 埋込層 ２５ 溝 ２７ Ｃｕ膜（配線層） ２８ ＬＰ−ＣＶＤ酸化膜（第１の絶縁膜） ３０ Ｃｕ配線（配線） ３１ スパッタリング法によるシリコン酸化膜（第２の
絶縁膜）
絶縁膜）
Claims (6)
- 【請求項１】 配線の直上に圧縮応力または引張応力の
いずれかの応力を有する第１の絶縁膜が形成され、これ
ら配線および第１の絶縁膜が前記応力と反対の応力を有
する第２の絶縁膜で埋め込まれたことを特徴とする半導
体装置。 - 【請求項２】 配線層を形成する工程と、該配線層上に
圧縮応力または引張応力のいずれかの応力を有する第１
の絶縁膜からなるマスク材パターンを形成する工程と、
該マスク材パターンをマスクとして前記配線層をエッチ
ングすることにより配線を形成する工程と、前記マスク
材パターンを残した状態で前記応力と反対の応力を有す
る第２の絶縁膜を形成することにより前記配線とマスク
材パターンを埋め込む埋込層を形成する工程、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 前記第２の絶縁膜からなる埋込層を形成した後、該埋込
層の表面を平坦化することを特徴とする半導体装置の製
造方法。 - 【請求項４】 請求項２または３に記載の半導体装置の
製造方法において、 前記圧縮応力を有する絶縁膜として、プラズマＣＶＤ法
により形成するシリコン酸化膜またはシリコン窒化膜ま
たはシリコンオキシナイトライド膜を用い、前記引張応
力を有する絶縁膜として低圧ＣＶＤ法により形成するシ
リコン酸化膜を用いることを特徴とする半導体装置の製
造方法。 - 【請求項５】 請求項２または３に記載の半導体装置の
製造方法において、 前記引張応力を有する絶縁膜としてオゾン−テトラエト
キシシラン雰囲気下での常圧ＣＶＤ法により形成するシ
リコン酸化膜を用い、該シリコン酸化膜成長時のガス流
量を制御することにより引張応力の大きさを調節するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項２または３に記載の半導体装置の
製造方法において、 前記圧縮応力を有する絶縁膜としてスパッタリング法に
より形成するシリコン酸化膜を用い、該シリコン酸化膜
成長時の基板バイアスを制御することにより圧縮応力の
大きさを調節することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08021467A JP3102338B2 (ja) | 1996-02-07 | 1996-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08021467A JP3102338B2 (ja) | 1996-02-07 | 1996-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213800A true JPH09213800A (ja) | 1997-08-15 |
| JP3102338B2 JP3102338B2 (ja) | 2000-10-23 |
Family
ID=12055799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08021467A Expired - Fee Related JP3102338B2 (ja) | 1996-02-07 | 1996-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102338B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480230B1 (ko) * | 1998-08-05 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체장치의금속배선형성방법 |
| US6992392B2 (en) | 2001-08-23 | 2006-01-31 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7154184B2 (en) | 2003-06-10 | 2006-12-26 | Renesas Technology Corp. | Interconnection structure of semiconductor device |
| JP2007165663A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| WO2010035481A1 (ja) * | 2008-09-26 | 2010-04-01 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2016207945A (ja) * | 2015-04-27 | 2016-12-08 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
-
1996
- 1996-02-07 JP JP08021467A patent/JP3102338B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480230B1 (ko) * | 1998-08-05 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체장치의금속배선형성방법 |
| US6992392B2 (en) | 2001-08-23 | 2006-01-31 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7154184B2 (en) | 2003-06-10 | 2006-12-26 | Renesas Technology Corp. | Interconnection structure of semiconductor device |
| US7489040B2 (en) | 2003-06-10 | 2009-02-10 | Renesas Technology Corp. | Interconnection structure of semiconductor device |
| JP2007165663A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| WO2010035481A1 (ja) * | 2008-09-26 | 2010-04-01 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US9735110B2 (en) | 2008-09-26 | 2017-08-15 | Rohm Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2016207945A (ja) * | 2015-04-27 | 2016-12-08 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3102338B2 (ja) | 2000-10-23 |
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