JPH10335459A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10335459A JPH10335459A JP9157854A JP15785497A JPH10335459A JP H10335459 A JPH10335459 A JP H10335459A JP 9157854 A JP9157854 A JP 9157854A JP 15785497 A JP15785497 A JP 15785497A JP H10335459 A JPH10335459 A JP H10335459A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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Abstract
(57)【要約】
【課題】隣接配線間容量を精度良くかつ任意に低減可能
とし、半導体装置の微細化と高速化を両立させることが
できる、半導体装置およびその製造方法の提供。 【解決手段】配線間の絶縁膜が、少なくとも配線の上面
より上方の位置から配線の底面より下方の位置までの高
さを持ち、かつ、側壁が基板に対して80°から100
°の角度で直線的である空洞を備える。
とし、半導体装置の微細化と高速化を両立させることが
できる、半導体装置およびその製造方法の提供。 【解決手段】配線間の絶縁膜が、少なくとも配線の上面
より上方の位置から配線の底面より下方の位置までの高
さを持ち、かつ、側壁が基板に対して80°から100
°の角度で直線的である空洞を備える。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に配線間に絶縁膜を有する半導体
装置及びその製造方法に関する。
の製造方法に関し、特に配線間に絶縁膜を有する半導体
装置及びその製造方法に関する。
【0002】
【従来の技術】近時、半導体装置の微細化にともなって
配線間隔がますます狭くなり、隣接配線間容量が大きな
問題となってきている。そこで、層間絶縁膜の低誘電率
化が望まれているが、低誘電率化の方法として、従来、
配線間の絶縁膜に、空洞を作って低誘電率化を図る方法
が各種提案されている。
配線間隔がますます狭くなり、隣接配線間容量が大きな
問題となってきている。そこで、層間絶縁膜の低誘電率
化が望まれているが、低誘電率化の方法として、従来、
配線間の絶縁膜に、空洞を作って低誘電率化を図る方法
が各種提案されている。
【0003】例えば特開平2−86146号公報には、
図5に断面図として示すように、絶縁膜34aの成長に
際して、配線端でのそのオーバーハング形状を利用して
狭い配線(33a、33b、33c)間に空洞35を作
る方法が提案されている。
図5に断面図として示すように、絶縁膜34aの成長に
際して、配線端でのそのオーバーハング形状を利用して
狭い配線(33a、33b、33c)間に空洞35を作
る方法が提案されている。
【0004】また、例えば特開平4−207055号公
報には、図6に断面図として示すように、配線44の間
に選択的にエッチング可能な絶縁膜54を埋め込んでお
き、小さい開口部56から等方性エッチによって埋め込
んだ絶縁膜54を選択的にエッチングして空洞50を形
成する方法が提案されている。
報には、図6に断面図として示すように、配線44の間
に選択的にエッチング可能な絶縁膜54を埋め込んでお
き、小さい開口部56から等方性エッチによって埋め込
んだ絶縁膜54を選択的にエッチングして空洞50を形
成する方法が提案されている。
【0005】同様な技術として、例えば特開平5−21
617号公報には、図7(e)から図7(g)に工程断
面図として示すように、配線63a、63bの間に埋め
込まれた絶縁膜65を、小さな開口部66aから等方性
エッチによって選択的に除去して空洞68aを作って配
線間の容量を低減する方法が提案されている。なお、図
7(h)は、上記特開平5−21617号公報に記載の
他の実施例の構成を示す図である。
617号公報には、図7(e)から図7(g)に工程断
面図として示すように、配線63a、63bの間に埋め
込まれた絶縁膜65を、小さな開口部66aから等方性
エッチによって選択的に除去して空洞68aを作って配
線間の容量を低減する方法が提案されている。なお、図
7(h)は、上記特開平5−21617号公報に記載の
他の実施例の構成を示す図である。
【0006】
【発明が解決しようとする課題】しかしながら上記従来
技術は下記記載の問題点を有している。
技術は下記記載の問題点を有している。
【0007】(1)従来の配線間への空洞の作製方法と
して、図5を参照して説明した上記特開平2−8614
6号公報記載の方法においては、層間絶縁膜成長の配線
端でのオーバーハング形状を利用するものであるため、
配線間隔がオーバーハングによる空洞形成に適当な幅で
あるときにしか、空洞が形成されない。
して、図5を参照して説明した上記特開平2−8614
6号公報記載の方法においては、層間絶縁膜成長の配線
端でのオーバーハング形状を利用するものであるため、
配線間隔がオーバーハングによる空洞形成に適当な幅で
あるときにしか、空洞が形成されない。
【0008】また、配線間隔と配線断面形状に依存し
て、空洞の大きさ・形状が変化してしまい、容量低減効
果がばらつくという問題もある。
て、空洞の大きさ・形状が変化してしまい、容量低減効
果がばらつくという問題もある。
【0009】加えて、絶縁膜のオーバーハング形状を利
用しているため層間絶縁膜形成後の段差が大きくなり、
後工程において完全な平坦化が困難になり半導体装置の
微細化を妨げている。
用しているため層間絶縁膜形成後の段差が大きくなり、
後工程において完全な平坦化が困難になり半導体装置の
微細化を妨げている。
【0010】(2)次に上記特開平4−207055号
及び特開平5−21617号公報記載の方法において
は、空洞を作製する方法として、配線間に埋め込まれた
エッチングレートが大きい絶縁膜を小さな開口部から等
方性エッチングで除去する方法であるが、開口部形成の
ために、フォトレジスト工程を追加しなければならず、
工程数が大幅に増加する。
及び特開平5−21617号公報記載の方法において
は、空洞を作製する方法として、配線間に埋め込まれた
エッチングレートが大きい絶縁膜を小さな開口部から等
方性エッチングで除去する方法であるが、開口部形成の
ために、フォトレジスト工程を追加しなければならず、
工程数が大幅に増加する。
【0011】また、空洞の大きさに比べて開口部が小さ
くなっているため、空洞形成エッチングにウェットエッ
チングを用いた場合、エッチング液を確実に除去するこ
とが困難であり、後工程における不良の発生や配線の腐
食等により信頼性の低下を招く、可能性がある。
くなっているため、空洞形成エッチングにウェットエッ
チングを用いた場合、エッチング液を確実に除去するこ
とが困難であり、後工程における不良の発生や配線の腐
食等により信頼性の低下を招く、可能性がある。
【0012】さらに、多層配線LSIの機械的強度を確
保するために、空洞を形成しない配線間を作ったり、一
部に支柱を残したりする必要があり、容量低減効果のバ
ラツキの原因となる。
保するために、空洞を形成しない配線間を作ったり、一
部に支柱を残したりする必要があり、容量低減効果のバ
ラツキの原因となる。
【0013】また、従来の製造方法において、空洞は、
配線の上面よりも上の位置から配線の底面より下方の位
置にまで十分な高さをもつ空洞を制御よく形成すること
ができず、空洞の上下を回り込む容量成分によって十分
かつ精度の高い容量低減効果が得られない。
配線の上面よりも上の位置から配線の底面より下方の位
置にまで十分な高さをもつ空洞を制御よく形成すること
ができず、空洞の上下を回り込む容量成分によって十分
かつ精度の高い容量低減効果が得られない。
【0014】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、隣接配線間容量
を精度良くかつ任意に低減可能とし、半導体装置の微細
化と高速化を両立させることができる、半導体装置およ
びその製造方法を提供することにある。
てなされたものであって、その目的は、隣接配線間容量
を精度良くかつ任意に低減可能とし、半導体装置の微細
化と高速化を両立させることができる、半導体装置およ
びその製造方法を提供することにある。
【0015】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、素子間を接続する配線を有
する半導体装置において、配線間の絶縁膜に、少なくと
も配線の上面より上方の位置から配線の底面より下方の
位置までの高さを持ち、かつ、側壁が基板に対して、好
ましくは80°から100°の範囲の角度で直線的であ
る空洞をもつことを特徴とする。
め、本発明の半導体装置は、素子間を接続する配線を有
する半導体装置において、配線間の絶縁膜に、少なくと
も配線の上面より上方の位置から配線の底面より下方の
位置までの高さを持ち、かつ、側壁が基板に対して、好
ましくは80°から100°の範囲の角度で直線的であ
る空洞をもつことを特徴とする。
【0016】また、本発明の半導体装置の製造方法は、
素子及び配線が形成された半導体基板において、配線間
及び配線上に配線を覆うように第一の層間絶縁膜を形成
する工程と、フォトレジスト技術によりビアホール開口
用のパターンと配線間に穴を形成するパターンとを同時
にパターニングする工程と、前記フォトレジストをマス
クとして異方性エッチングによりビアホールの開口と同
時に前記層間絶縁膜の配線間に開口部を形成する工程
と、ビアホール埋め込み金属をビアホールになるべき開
口部のみに選択的に成長させる工程と、第二の層間絶縁
膜を前記配線間の開口部の上部のみが塞がるように全面
に形成して前記配線間に空洞を形成する工程と、前記第
二の層間絶縁膜を前記ビアホール内のビアホール埋め込
み金属が露出するまで研磨・平坦化する工程と、を含
む。
素子及び配線が形成された半導体基板において、配線間
及び配線上に配線を覆うように第一の層間絶縁膜を形成
する工程と、フォトレジスト技術によりビアホール開口
用のパターンと配線間に穴を形成するパターンとを同時
にパターニングする工程と、前記フォトレジストをマス
クとして異方性エッチングによりビアホールの開口と同
時に前記層間絶縁膜の配線間に開口部を形成する工程
と、ビアホール埋め込み金属をビアホールになるべき開
口部のみに選択的に成長させる工程と、第二の層間絶縁
膜を前記配線間の開口部の上部のみが塞がるように全面
に形成して前記配線間に空洞を形成する工程と、前記第
二の層間絶縁膜を前記ビアホール内のビアホール埋め込
み金属が露出するまで研磨・平坦化する工程と、を含
む。
【0017】また、本発明は、素子及び配線が形成され
た半導体装置において、配線間及び配線上に配線を覆う
ように層間絶縁膜を形成する工程と、配線間にフォトレ
ジスト技術及びドライエッチング技術により開口部を形
成する工程と、前記開口部の上部のみが塞がるように第
二の層間絶縁膜を全面に形成して前記配線間に空洞を形
成する工程と、前記第二の絶縁膜を前記空洞が露出しな
いように研磨・平坦化する工程とを含む。
た半導体装置において、配線間及び配線上に配線を覆う
ように層間絶縁膜を形成する工程と、配線間にフォトレ
ジスト技術及びドライエッチング技術により開口部を形
成する工程と、前記開口部の上部のみが塞がるように第
二の層間絶縁膜を全面に形成して前記配線間に空洞を形
成する工程と、前記第二の絶縁膜を前記空洞が露出しな
いように研磨・平坦化する工程とを含む。
【0018】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の半導体装置は、そ
の好ましい実施の形態において、図2(f)に示す断面
構造となっており、配線2の間の絶縁膜3に形成された
空洞8により、配線間に絶縁膜が埋め込まれた構造と比
して、隣接配線間容量が低減され、集積回路の高速化が
図れる。
て図面を参照して説明する。本発明の半導体装置は、そ
の好ましい実施の形態において、図2(f)に示す断面
構造となっており、配線2の間の絶縁膜3に形成された
空洞8により、配線間に絶縁膜が埋め込まれた構造と比
して、隣接配線間容量が低減され、集積回路の高速化が
図れる。
【0019】また、空洞8はフォトレジスト技術及び異
方性エッチング技術により形成されているため、絶縁膜
成長のオーバーハングを利用した空洞形成方法や等方性
エッチによる空洞形成法と比して配線のパターンに依存
がなく、任意の場所に任意の数の空洞を形成することが
できることから均一な容量低減効果が得られる。
方性エッチング技術により形成されているため、絶縁膜
成長のオーバーハングを利用した空洞形成方法や等方性
エッチによる空洞形成法と比して配線のパターンに依存
がなく、任意の場所に任意の数の空洞を形成することが
できることから均一な容量低減効果が得られる。
【0020】また、空洞8は、配線2の上面より上方の
位置から配線の底面より下方の位置までの高さを持ち、
かつ、その側壁が基板に対して好ましくは80°から1
00°の角度で直線的とされる。このように空洞8が、
配線2の上面より上方から配線2の底面の下方まで達す
る十分な高さを有していることから、回り込み分も考慮
した隣接配線間容量の低減を図れる。
位置から配線の底面より下方の位置までの高さを持ち、
かつ、その側壁が基板に対して好ましくは80°から1
00°の角度で直線的とされる。このように空洞8が、
配線2の上面より上方から配線2の底面の下方まで達す
る十分な高さを有していることから、回り込み分も考慮
した隣接配線間容量の低減を図れる。
【0021】また、本発明の半導体装置の製造方法は、
その好ましい実施の形態において、図1および図2の工
程断面図に示すように、(a)フォトレジスト技術およ
び異方性エッチング技術により第一の層間絶縁膜3に
(b)ビアホール開口部5と配線間開口部4を同時に形
成する工程(図1(b)参照)と、(c)ビアホール埋
め込み金属6をビアホールになるべき開口部5のみに選
択的に成長させる工程(図1(c)参照)と、(d)第
二の層間絶縁膜7を配線間の開口部4の上部のみが塞が
るように全面に形成して配線2の間に空洞8を形成する
工程(図2(d)参照)と、(e)第二の層間絶縁膜7
をビアホール埋め込み金属6が露出するまで研磨・平坦
化する工程(図2(e)参照)と、を含む。
その好ましい実施の形態において、図1および図2の工
程断面図に示すように、(a)フォトレジスト技術およ
び異方性エッチング技術により第一の層間絶縁膜3に
(b)ビアホール開口部5と配線間開口部4を同時に形
成する工程(図1(b)参照)と、(c)ビアホール埋
め込み金属6をビアホールになるべき開口部5のみに選
択的に成長させる工程(図1(c)参照)と、(d)第
二の層間絶縁膜7を配線間の開口部4の上部のみが塞が
るように全面に形成して配線2の間に空洞8を形成する
工程(図2(d)参照)と、(e)第二の層間絶縁膜7
をビアホール埋め込み金属6が露出するまで研磨・平坦
化する工程(図2(e)参照)と、を含む。
【0022】これにより、配線パターンに依存しない任
意の空洞8が形成でき、均一な隣接配線間容量の低減及
び所望のパターンの容量低減が精度良く実現できる。
意の空洞8が形成でき、均一な隣接配線間容量の低減及
び所望のパターンの容量低減が精度良く実現できる。
【0023】また、図3および図4は、配線2の間の開
口部4とビアホールとを別々にフォトレジスト技術と異
方性エッチング技術により形成する半導体装置の製造方
法であり、同様に均一な隣接配線間容量の低減および所
望のパターンの容量低減が精度よく実現できる。
口部4とビアホールとを別々にフォトレジスト技術と異
方性エッチング技術により形成する半導体装置の製造方
法であり、同様に均一な隣接配線間容量の低減および所
望のパターンの容量低減が精度よく実現できる。
【0024】
【実施例】上記した本発明の実施の形態について、更に
詳細に説明すべく、本発明の実施例について図面を参照
して以下に詳細に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に詳細に説明する。
【0025】図1及び図2は、本発明の第一の実施例を
製造方法を工程順に示した工程断面図である。なお、図
1及び図2は単に図面作成の都合上分図されたものであ
る。
製造方法を工程順に示した工程断面図である。なお、図
1及び図2は単に図面作成の都合上分図されたものであ
る。
【0026】図1及び図2において、1は半導体素子を
有する半導体基板または下層配線との間の層間絶縁膜で
あり、例えば酸化膜である。アルミ合金配線2(配線厚
4500オングストローム(450nm)、配線幅0.
45μm、配線間隔0.4μm)がパターニングされて
おり、配線2を覆うように第一の層間絶縁膜3(酸化
膜)として、プラズマ酸化膜またはバイアススパッタ酸
化膜を1.5μm成長した後、CMP(Chemica
l Mechanical Polishing;化学
機械研磨)技術によって、研磨・平坦化して、配線上膜
厚800nmで形成されている(図1(a)参照)。
有する半導体基板または下層配線との間の層間絶縁膜で
あり、例えば酸化膜である。アルミ合金配線2(配線厚
4500オングストローム(450nm)、配線幅0.
45μm、配線間隔0.4μm)がパターニングされて
おり、配線2を覆うように第一の層間絶縁膜3(酸化
膜)として、プラズマ酸化膜またはバイアススパッタ酸
化膜を1.5μm成長した後、CMP(Chemica
l Mechanical Polishing;化学
機械研磨)技術によって、研磨・平坦化して、配線上膜
厚800nmで形成されている(図1(a)参照)。
【0027】次に、通常のフォトレジスト技術及び異方
性エッチング技術によりビアホール開口部5(0.4μ
m□)と配線間開口部4(0.3μm)を同時に形成す
る。配線間開口部4は配線間が広い場合は複数開口して
も良い(例えば配線間隔が0.9μmの場合に0.3μ
m幅の開口部を2つ形成する)。このエッチングの過剰
エッチング量を約80%とすることで、配線間開口部4
の深さは、約1400nmとなり、配線2の間には十分
深くまで開口部が形成される(図1(b)参照)。
性エッチング技術によりビアホール開口部5(0.4μ
m□)と配線間開口部4(0.3μm)を同時に形成す
る。配線間開口部4は配線間が広い場合は複数開口して
も良い(例えば配線間隔が0.9μmの場合に0.3μ
m幅の開口部を2つ形成する)。このエッチングの過剰
エッチング量を約80%とすることで、配線間開口部4
の深さは、約1400nmとなり、配線2の間には十分
深くまで開口部が形成される(図1(b)参照)。
【0028】次に、ビアホール埋設のため、タングステ
ン6をビアホール開口部5の中だけに選択的にCVD
(chemical vapor depositio
n;化学気相成長)法で成長する(例えば成長ガスとし
てWF6を400℃程度でH2またはSiH4で還元し、
金属上のみにタングステンを成長する)(図1(c)参
照)。
ン6をビアホール開口部5の中だけに選択的にCVD
(chemical vapor depositio
n;化学気相成長)法で成長する(例えば成長ガスとし
てWF6を400℃程度でH2またはSiH4で還元し、
金属上のみにタングステンを成長する)(図1(c)参
照)。
【0029】次に、第二の層間絶縁膜7(酸化膜:プラ
ズマ酸化膜またはバイアススパッタ酸化膜。RFパワー
を落として埋設性を減少させ、開口部4の上部が塞がり
やすくなる条件を用いる)を、配線間開口部4の上部の
みが十分塞がるまで全面に形成する。配線間開口部4の
径が0.3μmの場合は、第二の層間絶縁膜は0.5μ
m厚分ほど成長する。これにより、配線2の間の第一の
層間絶縁膜3には密閉された空洞8が形成される(図2
(d)参照)。
ズマ酸化膜またはバイアススパッタ酸化膜。RFパワー
を落として埋設性を減少させ、開口部4の上部が塞がり
やすくなる条件を用いる)を、配線間開口部4の上部の
みが十分塞がるまで全面に形成する。配線間開口部4の
径が0.3μmの場合は、第二の層間絶縁膜は0.5μ
m厚分ほど成長する。これにより、配線2の間の第一の
層間絶縁膜3には密閉された空洞8が形成される(図2
(d)参照)。
【0030】次に、第二の層間絶縁膜をウェハー研磨技
術(CMP)を用いて埋め込み金属6が露出するまで研
磨・平坦化し(図2(e)参照)、続いて通常のフォト
レジスト技術及びエッチング技術を用いて上層配線9を
形成する(図2(f)参照)。
術(CMP)を用いて埋め込み金属6が露出するまで研
磨・平坦化し(図2(e)参照)、続いて通常のフォト
レジスト技術及びエッチング技術を用いて上層配線9を
形成する(図2(f)参照)。
【0031】図3及び図4は、本発明の第二の実施例を
製造方法を工程順に示した工程断面図である。
製造方法を工程順に示した工程断面図である。
【0032】図3(a)に示した工程図は、前記第一の
実施例の図1(a)と同様である。
実施例の図1(a)と同様である。
【0033】まず、通常のフォトレジスト技術とエッチ
ング技術により、配線間開口部4(0.3μm□)を形
成し(図3(b)参照)、次に、配線間開口部4の上部
のみが十分に塞がるまで第二の層間絶縁膜7(プラズマ
酸化膜またはバイアススパッタ酸化膜。RFパワーを落
として埋設性を減少させ、開口部4の上部が塞がりやす
くなる条件を用いる)を、第一の実施例と同様に0.5
μm分全面に成長する(図3(c)参照)。これによ
り、配線2の間の第一の層間絶縁膜3には空洞8が形成
される。
ング技術により、配線間開口部4(0.3μm□)を形
成し(図3(b)参照)、次に、配線間開口部4の上部
のみが十分に塞がるまで第二の層間絶縁膜7(プラズマ
酸化膜またはバイアススパッタ酸化膜。RFパワーを落
として埋設性を減少させ、開口部4の上部が塞がりやす
くなる条件を用いる)を、第一の実施例と同様に0.5
μm分全面に成長する(図3(c)参照)。これによ
り、配線2の間の第一の層間絶縁膜3には空洞8が形成
される。
【0034】続いて第二の層間絶縁膜7をウェハー研磨
技術(CMP)を用いて研磨・平坦化する。この際、空
洞8が露出しないように研磨を終了させる(図4(d)
参照)。
技術(CMP)を用いて研磨・平坦化する。この際、空
洞8が露出しないように研磨を終了させる(図4(d)
参照)。
【0035】次に、通常のフォトレジスト技術およびエ
ッチング技術によりビアホール6を形成し(図4(e)
参照)、つづいて上層配線9を形成する(図4(f)参
照)。
ッチング技術によりビアホール6を形成し(図4(e)
参照)、つづいて上層配線9を形成する(図4(f)参
照)。
【0036】この第二の実施例は、前記第一の実施例で
は、ビアホール開口部と配線間開口部を同時にパターニ
ングする方法であるのに対し、別々にパターニングを行
うため工程数は増加するが、タングステンの選択成長が
困難な場合に形成が容易である。
は、ビアホール開口部と配線間開口部を同時にパターニ
ングする方法であるのに対し、別々にパターニングを行
うため工程数は増加するが、タングステンの選択成長が
困難な場合に形成が容易である。
【0037】また、空洞形成とビアホール形成の順番を
逆にして、ビアホールを形成した後に、配線間開口部
(空洞)を形成してもよい。
逆にして、ビアホールを形成した後に、配線間開口部
(空洞)を形成してもよい。
【0038】以上本発明の実施例においては、フォトレ
ジスト技術および異方性エッチング技術により配線間の
絶縁膜に空洞を形成することにより、配線パターン依存
が無く、任意の場所に任意の数の空洞を配線の上面より
上方の位置から配線の底面より下方の位置までの高さを
もつように形成することができるため、均一な隣接配線
間容量の低減、及び、所望のパターンの容量低減が精度
良く十分な大きさで図ることができる。その結果、集積
回路の高速化、高集積化に寄与するものである。
ジスト技術および異方性エッチング技術により配線間の
絶縁膜に空洞を形成することにより、配線パターン依存
が無く、任意の場所に任意の数の空洞を配線の上面より
上方の位置から配線の底面より下方の位置までの高さを
もつように形成することができるため、均一な隣接配線
間容量の低減、及び、所望のパターンの容量低減が精度
良く十分な大きさで図ることができる。その結果、集積
回路の高速化、高集積化に寄与するものである。
【0039】実験の結果、配線間を埋設した場合と比べ
て配線間に空洞を形成した場合は20〜25%の隣接配
線間容量の低減効果が確認できている。また、シミュレ
ーションの結果、空洞の高さが配線の厚さ45000オ
ングストローム(450nm)より上下それぞれ300
nm大きい場合は、空洞の高さが配線の厚さと同じ場合
と比べて50%以上も容量低減効果が増大することが確
認できている。
て配線間に空洞を形成した場合は20〜25%の隣接配
線間容量の低減効果が確認できている。また、シミュレ
ーションの結果、空洞の高さが配線の厚さ45000オ
ングストローム(450nm)より上下それぞれ300
nm大きい場合は、空洞の高さが配線の厚さと同じ場合
と比べて50%以上も容量低減効果が増大することが確
認できている。
【0040】
【発明の効果】以上説明したように、本発明の半導体装
置及び製造方法によれば、フォトレジスト技術および異
方性エッチング技術により配線間の絶縁膜に空洞を形成
することにより、配線パターン依存が無く、任意の場所
に任意の数の空洞を配線の上面より上方の位置から配線
の底面より下方の位置までの高さをもつように形成する
ことができるため、均一な隣接配線間容量の低減、及
び、所望のパターンの容量低減が精度良く十分な大きさ
で図ることができるという効果を奏する。その結果、集
積回路の高速化、高集積化に寄与するものである。
置及び製造方法によれば、フォトレジスト技術および異
方性エッチング技術により配線間の絶縁膜に空洞を形成
することにより、配線パターン依存が無く、任意の場所
に任意の数の空洞を配線の上面より上方の位置から配線
の底面より下方の位置までの高さをもつように形成する
ことができるため、均一な隣接配線間容量の低減、及
び、所望のパターンの容量低減が精度良く十分な大きさ
で図ることができるという効果を奏する。その結果、集
積回路の高速化、高集積化に寄与するものである。
【図1】本発明の第一の実施例を説明するための工程断
面図である。
面図である。
【図2】本発明の第一の実施例を説明するための工程断
面図である。
面図である。
【図3】本発明の第二の実施例を説明するための工程断
面図である。
面図である。
【図4】本発明の第二の実施例を説明するための工程断
面図である。
面図である。
【図5】従来技術(特開平2−86146号公報)を説
明するための断面図である。
明するための断面図である。
【図6】第2の従来技術(特開平4−207055号公
報)を説明するための断面図である。
報)を説明するための断面図である。
【図7】第3の従来技術(特開平5−21617号公
報)を説明するための断面図である。
報)を説明するための断面図である。
1 下層絶縁膜 2 配線金属 3 第一の絶縁膜 4 配線間開口部 5 ビアホール開口部 6 ビアホール埋設金属 7 第二の絶縁膜 8 空洞 9 上層配線金属 31 半導体装置 32 フィールド酸化膜 33a〜33d 配線 34a〜34c 層間絶縁膜 35 長孔(空洞) 36 保護膜 41 半導体装置 42 基板保護用絶縁膜 43 コンタクトホール 44 第一層配線 45 第二層配線 46 第一層間絶縁膜 47 第二層間絶縁膜 48 スルーホール 49 側壁絶縁膜 50 空洞 51 カバー絶縁膜 52 ボンディングパッド 53 ボンディングパッド用窓 54 配線間絶縁膜 56 空洞形成用窓 61 半導体装置 62 絶縁膜 63a、63b 配線 64 第一の絶縁膜 65、65a 第二の絶縁膜 66 第三の絶縁膜 66a 開口 67 側壁絶縁膜 68、68a〜68c 空洞 69 第四の絶縁膜 70 第五の絶縁膜
Claims (5)
- 【請求項1】素子間を接続する配線を有する半導体装置
において、 配線間の絶縁膜が、少なくとも配線の上面よりも上方の
位置から前記配線の底面よりも下方の位置までの高さを
もつ柱状の空洞を備えたことを特徴とする半導体装置。 - 【請求項2】素子間を接続する配線を有する半導体装置
において、 配線間の絶縁膜が、少なくとも配線の上面より上方の位
置から前記配線の底面より下方の位置までの高さを持
ち、かつ、側壁が基板に対して、好ましくは、80°か
ら100°の範囲の角度で直線的である空洞を備えたこ
とを特徴とする半導体装置。 - 【請求項3】請求項1又は2記載の半導体装置におい
て、1つの配線間に前記空洞が複数形成されている、こ
とを特徴とする半導体装置。 - 【請求項4】素子及び配線が形成された半導体基板にお
いて、 (a)配線間及び配線上に配線を覆うように層間絶縁膜
を形成する工程と、 (b)フォトレジスト技術によりビアホール開口用のパ
ターンと配線間に穴を形成するパターンとを同時にパタ
ーニングする工程と、 (c)前記フォトレジストをマスクとしてビアホールの
開口エッチングと同時に前記層間絶縁膜を異方性エッチ
ングして配線間に開口部を形成する工程と、 (d)ビアホール埋め込み金属をビアホールになるべき
開口部のみに選択的に成長させる工程と、 (e)第二の層間絶縁膜を前記配線間の開口部の上部の
みが塞がるように全面に形成して前記配線間に空洞を形
成する工程と、 (f)前記第二の層間絶縁膜を前記ビアホール内のビア
ホール埋め込み金属が露出するまで研磨・平坦化する工
程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項5】素子及び配線が形成された半導体装置にお
いて、 (a)配線間及び配線上に配線を覆うように層間絶縁膜
を形成する工程と、 (b)フォトレジスト技術及びドライエッチング技術に
より配線間に開口部を形成する工程と、 (c)前記開口部の上部のみが塞がるように全面に第二
の層間絶縁膜を形成して前記配線間に空洞を形成する工
程と、 (d)前記第二の層間絶縁膜を前記空洞が露出しないよ
うに研磨・平坦化する工程と、 を含むことを特徴とする半導体装置の製造方法。
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JP09157854A JP3102382B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置およびその製造方法 |
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US7235493B2 (en) * | 2004-10-18 | 2007-06-26 | Micron Technology, Inc. | Low-k dielectric process for multilevel interconnection using mircocavity engineering during electric circuit manufacture |
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JPH0286146A (ja) | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 半導体装置 |
JPH02240947A (ja) | 1989-03-15 | 1990-09-25 | Fujitsu Ltd | 半導体装置 |
JP2960538B2 (ja) | 1990-11-30 | 1999-10-06 | 関西日本電気株式会社 | 半導体装置の製造方法 |
JPH0521617A (ja) | 1991-07-12 | 1993-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
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-
1997
- 1997-05-30 JP JP09157854A patent/JP3102382B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-28 US US09/084,914 patent/US6376357B1/en not_active Expired - Fee Related
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