JPH10335459A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10335459A JPH10335459A JP9157854A JP15785497A JPH10335459A JP H10335459 A JPH10335459 A JP H10335459A JP 9157854 A JP9157854 A JP 9157854A JP 15785497 A JP15785497 A JP 15785497A JP H10335459 A JPH10335459 A JP H10335459A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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Abstract
(57)【要約】
【課題】隣接配線間容量を精度良くかつ任意に低減可能
とし、半導体装置の微細化と高速化を両立させることが
できる、半導体装置およびその製造方法の提供。 【解決手段】配線間の絶縁膜が、少なくとも配線の上面
より上方の位置から配線の底面より下方の位置までの高
さを持ち、かつ、側壁が基板に対して８０°から１００
°の角度で直線的である空洞を備える。
とし、半導体装置の微細化と高速化を両立させることが
できる、半導体装置およびその製造方法の提供。 【解決手段】配線間の絶縁膜が、少なくとも配線の上面
より上方の位置から配線の底面より下方の位置までの高
さを持ち、かつ、側壁が基板に対して８０°から１００
°の角度で直線的である空洞を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に配線間に絶縁膜を有する半導体
装置及びその製造方法に関する。
の製造方法に関し、特に配線間に絶縁膜を有する半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】近時、半導体装置の微細化にともなって
配線間隔がますます狭くなり、隣接配線間容量が大きな
問題となってきている。そこで、層間絶縁膜の低誘電率
化が望まれているが、低誘電率化の方法として、従来、
配線間の絶縁膜に、空洞を作って低誘電率化を図る方法
が各種提案されている。
配線間隔がますます狭くなり、隣接配線間容量が大きな
問題となってきている。そこで、層間絶縁膜の低誘電率
化が望まれているが、低誘電率化の方法として、従来、
配線間の絶縁膜に、空洞を作って低誘電率化を図る方法
が各種提案されている。
【０００３】例えば特開平２−８６１４６号公報には、
図５に断面図として示すように、絶縁膜３４ａの成長に
際して、配線端でのそのオーバーハング形状を利用して
狭い配線（３３ａ、３３ｂ、３３ｃ）間に空洞３５を作
る方法が提案されている。
図５に断面図として示すように、絶縁膜３４ａの成長に
際して、配線端でのそのオーバーハング形状を利用して
狭い配線（３３ａ、３３ｂ、３３ｃ）間に空洞３５を作
る方法が提案されている。
【０００４】また、例えば特開平４−２０７０５５号公
報には、図６に断面図として示すように、配線４４の間
に選択的にエッチング可能な絶縁膜５４を埋め込んでお
き、小さい開口部５６から等方性エッチによって埋め込
んだ絶縁膜５４を選択的にエッチングして空洞５０を形
成する方法が提案されている。
報には、図６に断面図として示すように、配線４４の間
に選択的にエッチング可能な絶縁膜５４を埋め込んでお
き、小さい開口部５６から等方性エッチによって埋め込
んだ絶縁膜５４を選択的にエッチングして空洞５０を形
成する方法が提案されている。
【０００５】同様な技術として、例えば特開平５−２１
６１７号公報には、図７（ｅ）から図７（ｇ）に工程断
面図として示すように、配線６３ａ、６３ｂの間に埋め
込まれた絶縁膜６５を、小さな開口部６６ａから等方性
エッチによって選択的に除去して空洞６８ａを作って配
線間の容量を低減する方法が提案されている。なお、図
７（ｈ）は、上記特開平５−２１６１７号公報に記載の
他の実施例の構成を示す図である。
６１７号公報には、図７（ｅ）から図７（ｇ）に工程断
面図として示すように、配線６３ａ、６３ｂの間に埋め
込まれた絶縁膜６５を、小さな開口部６６ａから等方性
エッチによって選択的に除去して空洞６８ａを作って配
線間の容量を低減する方法が提案されている。なお、図
７（ｈ）は、上記特開平５−２１６１７号公報に記載の
他の実施例の構成を示す図である。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
技術は下記記載の問題点を有している。
技術は下記記載の問題点を有している。
【０００７】（１）従来の配線間への空洞の作製方法と
して、図５を参照して説明した上記特開平２−８６１４
６号公報記載の方法においては、層間絶縁膜成長の配線
端でのオーバーハング形状を利用するものであるため、
配線間隔がオーバーハングによる空洞形成に適当な幅で
あるときにしか、空洞が形成されない。
して、図５を参照して説明した上記特開平２−８６１４
６号公報記載の方法においては、層間絶縁膜成長の配線
端でのオーバーハング形状を利用するものであるため、
配線間隔がオーバーハングによる空洞形成に適当な幅で
あるときにしか、空洞が形成されない。
【０００８】また、配線間隔と配線断面形状に依存し
て、空洞の大きさ・形状が変化してしまい、容量低減効
果がばらつくという問題もある。
て、空洞の大きさ・形状が変化してしまい、容量低減効
果がばらつくという問題もある。
【０００９】加えて、絶縁膜のオーバーハング形状を利
用しているため層間絶縁膜形成後の段差が大きくなり、
後工程において完全な平坦化が困難になり半導体装置の
微細化を妨げている。
用しているため層間絶縁膜形成後の段差が大きくなり、
後工程において完全な平坦化が困難になり半導体装置の
微細化を妨げている。
【００１０】（２）次に上記特開平４−２０７０５５号
及び特開平５−２１６１７号公報記載の方法において
は、空洞を作製する方法として、配線間に埋め込まれた
エッチングレートが大きい絶縁膜を小さな開口部から等
方性エッチングで除去する方法であるが、開口部形成の
ために、フォトレジスト工程を追加しなければならず、
工程数が大幅に増加する。
及び特開平５−２１６１７号公報記載の方法において
は、空洞を作製する方法として、配線間に埋め込まれた
エッチングレートが大きい絶縁膜を小さな開口部から等
方性エッチングで除去する方法であるが、開口部形成の
ために、フォトレジスト工程を追加しなければならず、
工程数が大幅に増加する。
【００１１】また、空洞の大きさに比べて開口部が小さ
くなっているため、空洞形成エッチングにウェットエッ
チングを用いた場合、エッチング液を確実に除去するこ
とが困難であり、後工程における不良の発生や配線の腐
食等により信頼性の低下を招く、可能性がある。
くなっているため、空洞形成エッチングにウェットエッ
チングを用いた場合、エッチング液を確実に除去するこ
とが困難であり、後工程における不良の発生や配線の腐
食等により信頼性の低下を招く、可能性がある。
【００１２】さらに、多層配線ＬＳＩの機械的強度を確
保するために、空洞を形成しない配線間を作ったり、一
部に支柱を残したりする必要があり、容量低減効果のバ
ラツキの原因となる。
保するために、空洞を形成しない配線間を作ったり、一
部に支柱を残したりする必要があり、容量低減効果のバ
ラツキの原因となる。
【００１３】また、従来の製造方法において、空洞は、
配線の上面よりも上の位置から配線の底面より下方の位
置にまで十分な高さをもつ空洞を制御よく形成すること
ができず、空洞の上下を回り込む容量成分によって十分
かつ精度の高い容量低減効果が得られない。
配線の上面よりも上の位置から配線の底面より下方の位
置にまで十分な高さをもつ空洞を制御よく形成すること
ができず、空洞の上下を回り込む容量成分によって十分
かつ精度の高い容量低減効果が得られない。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、隣接配線間容量
を精度良くかつ任意に低減可能とし、半導体装置の微細
化と高速化を両立させることができる、半導体装置およ
びその製造方法を提供することにある。
てなされたものであって、その目的は、隣接配線間容量
を精度良くかつ任意に低減可能とし、半導体装置の微細
化と高速化を両立させることができる、半導体装置およ
びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、素子間を接続する配線を有
する半導体装置において、配線間の絶縁膜に、少なくと
も配線の上面より上方の位置から配線の底面より下方の
位置までの高さを持ち、かつ、側壁が基板に対して、好
ましくは８０°から１００°の範囲の角度で直線的であ
る空洞をもつことを特徴とする。
め、本発明の半導体装置は、素子間を接続する配線を有
する半導体装置において、配線間の絶縁膜に、少なくと
も配線の上面より上方の位置から配線の底面より下方の
位置までの高さを持ち、かつ、側壁が基板に対して、好
ましくは８０°から１００°の範囲の角度で直線的であ
る空洞をもつことを特徴とする。
【００１６】また、本発明の半導体装置の製造方法は、
素子及び配線が形成された半導体基板において、配線間
及び配線上に配線を覆うように第一の層間絶縁膜を形成
する工程と、フォトレジスト技術によりビアホール開口
用のパターンと配線間に穴を形成するパターンとを同時
にパターニングする工程と、前記フォトレジストをマス
クとして異方性エッチングによりビアホールの開口と同
時に前記層間絶縁膜の配線間に開口部を形成する工程
と、ビアホール埋め込み金属をビアホールになるべき開
口部のみに選択的に成長させる工程と、第二の層間絶縁
膜を前記配線間の開口部の上部のみが塞がるように全面
に形成して前記配線間に空洞を形成する工程と、前記第
二の層間絶縁膜を前記ビアホール内のビアホール埋め込
み金属が露出するまで研磨・平坦化する工程と、を含
む。
素子及び配線が形成された半導体基板において、配線間
及び配線上に配線を覆うように第一の層間絶縁膜を形成
する工程と、フォトレジスト技術によりビアホール開口
用のパターンと配線間に穴を形成するパターンとを同時
にパターニングする工程と、前記フォトレジストをマス
クとして異方性エッチングによりビアホールの開口と同
時に前記層間絶縁膜の配線間に開口部を形成する工程
と、ビアホール埋め込み金属をビアホールになるべき開
口部のみに選択的に成長させる工程と、第二の層間絶縁
膜を前記配線間の開口部の上部のみが塞がるように全面
に形成して前記配線間に空洞を形成する工程と、前記第
二の層間絶縁膜を前記ビアホール内のビアホール埋め込
み金属が露出するまで研磨・平坦化する工程と、を含
む。
【００１７】また、本発明は、素子及び配線が形成され
た半導体装置において、配線間及び配線上に配線を覆う
ように層間絶縁膜を形成する工程と、配線間にフォトレ
ジスト技術及びドライエッチング技術により開口部を形
成する工程と、前記開口部の上部のみが塞がるように第
二の層間絶縁膜を全面に形成して前記配線間に空洞を形
成する工程と、前記第二の絶縁膜を前記空洞が露出しな
いように研磨・平坦化する工程とを含む。
た半導体装置において、配線間及び配線上に配線を覆う
ように層間絶縁膜を形成する工程と、配線間にフォトレ
ジスト技術及びドライエッチング技術により開口部を形
成する工程と、前記開口部の上部のみが塞がるように第
二の層間絶縁膜を全面に形成して前記配線間に空洞を形
成する工程と、前記第二の絶縁膜を前記空洞が露出しな
いように研磨・平坦化する工程とを含む。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。本発明の半導体装置は、そ
の好ましい実施の形態において、図２（ｆ）に示す断面
構造となっており、配線２の間の絶縁膜３に形成された
空洞８により、配線間に絶縁膜が埋め込まれた構造と比
して、隣接配線間容量が低減され、集積回路の高速化が
図れる。
て図面を参照して説明する。本発明の半導体装置は、そ
の好ましい実施の形態において、図２（ｆ）に示す断面
構造となっており、配線２の間の絶縁膜３に形成された
空洞８により、配線間に絶縁膜が埋め込まれた構造と比
して、隣接配線間容量が低減され、集積回路の高速化が
図れる。
【００１９】また、空洞８はフォトレジスト技術及び異
方性エッチング技術により形成されているため、絶縁膜
成長のオーバーハングを利用した空洞形成方法や等方性
エッチによる空洞形成法と比して配線のパターンに依存
がなく、任意の場所に任意の数の空洞を形成することが
できることから均一な容量低減効果が得られる。
方性エッチング技術により形成されているため、絶縁膜
成長のオーバーハングを利用した空洞形成方法や等方性
エッチによる空洞形成法と比して配線のパターンに依存
がなく、任意の場所に任意の数の空洞を形成することが
できることから均一な容量低減効果が得られる。
【００２０】また、空洞８は、配線２の上面より上方の
位置から配線の底面より下方の位置までの高さを持ち、
かつ、その側壁が基板に対して好ましくは８０°から１
００°の角度で直線的とされる。このように空洞８が、
配線２の上面より上方から配線２の底面の下方まで達す
る十分な高さを有していることから、回り込み分も考慮
した隣接配線間容量の低減を図れる。
位置から配線の底面より下方の位置までの高さを持ち、
かつ、その側壁が基板に対して好ましくは８０°から１
００°の角度で直線的とされる。このように空洞８が、
配線２の上面より上方から配線２の底面の下方まで達す
る十分な高さを有していることから、回り込み分も考慮
した隣接配線間容量の低減を図れる。
【００２１】また、本発明の半導体装置の製造方法は、
その好ましい実施の形態において、図１および図２の工
程断面図に示すように、（ａ）フォトレジスト技術およ
び異方性エッチング技術により第一の層間絶縁膜３に
（ｂ）ビアホール開口部５と配線間開口部４を同時に形
成する工程（図１（ｂ）参照）と、（ｃ）ビアホール埋
め込み金属６をビアホールになるべき開口部５のみに選
択的に成長させる工程（図１（ｃ）参照）と、（ｄ）第
二の層間絶縁膜７を配線間の開口部４の上部のみが塞が
るように全面に形成して配線２の間に空洞８を形成する
工程（図２（ｄ）参照）と、（ｅ）第二の層間絶縁膜７
をビアホール埋め込み金属６が露出するまで研磨・平坦
化する工程（図２（ｅ）参照）と、を含む。
その好ましい実施の形態において、図１および図２の工
程断面図に示すように、（ａ）フォトレジスト技術およ
び異方性エッチング技術により第一の層間絶縁膜３に
（ｂ）ビアホール開口部５と配線間開口部４を同時に形
成する工程（図１（ｂ）参照）と、（ｃ）ビアホール埋
め込み金属６をビアホールになるべき開口部５のみに選
択的に成長させる工程（図１（ｃ）参照）と、（ｄ）第
二の層間絶縁膜７を配線間の開口部４の上部のみが塞が
るように全面に形成して配線２の間に空洞８を形成する
工程（図２（ｄ）参照）と、（ｅ）第二の層間絶縁膜７
をビアホール埋め込み金属６が露出するまで研磨・平坦
化する工程（図２（ｅ）参照）と、を含む。
【００２２】これにより、配線パターンに依存しない任
意の空洞８が形成でき、均一な隣接配線間容量の低減及
び所望のパターンの容量低減が精度良く実現できる。
意の空洞８が形成でき、均一な隣接配線間容量の低減及
び所望のパターンの容量低減が精度良く実現できる。
【００２３】また、図３および図４は、配線２の間の開
口部４とビアホールとを別々にフォトレジスト技術と異
方性エッチング技術により形成する半導体装置の製造方
法であり、同様に均一な隣接配線間容量の低減および所
望のパターンの容量低減が精度よく実現できる。
口部４とビアホールとを別々にフォトレジスト技術と異
方性エッチング技術により形成する半導体装置の製造方
法であり、同様に均一な隣接配線間容量の低減および所
望のパターンの容量低減が精度よく実現できる。
【００２４】
【実施例】上記した本発明の実施の形態について、更に
詳細に説明すべく、本発明の実施例について図面を参照
して以下に詳細に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に詳細に説明する。
【００２５】図１及び図２は、本発明の第一の実施例を
製造方法を工程順に示した工程断面図である。なお、図
１及び図２は単に図面作成の都合上分図されたものであ
る。
製造方法を工程順に示した工程断面図である。なお、図
１及び図２は単に図面作成の都合上分図されたものであ
る。
【００２６】図１及び図２において、１は半導体素子を
有する半導体基板または下層配線との間の層間絶縁膜で
あり、例えば酸化膜である。アルミ合金配線２（配線厚
４５００オングストローム（４５０ｎｍ）、配線幅０．
４５μｍ、配線間隔０．４μｍ）がパターニングされて
おり、配線２を覆うように第一の層間絶縁膜３（酸化
膜）として、プラズマ酸化膜またはバイアススパッタ酸
化膜を１．５μｍ成長した後、ＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；化学
機械研磨）技術によって、研磨・平坦化して、配線上膜
厚８００ｎｍで形成されている（図１（ａ）参照）。
有する半導体基板または下層配線との間の層間絶縁膜で
あり、例えば酸化膜である。アルミ合金配線２（配線厚
４５００オングストローム（４５０ｎｍ）、配線幅０．
４５μｍ、配線間隔０．４μｍ）がパターニングされて
おり、配線２を覆うように第一の層間絶縁膜３（酸化
膜）として、プラズマ酸化膜またはバイアススパッタ酸
化膜を１．５μｍ成長した後、ＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；化学
機械研磨）技術によって、研磨・平坦化して、配線上膜
厚８００ｎｍで形成されている（図１（ａ）参照）。
【００２７】次に、通常のフォトレジスト技術及び異方
性エッチング技術によりビアホール開口部５（０．４μ
ｍ□）と配線間開口部４（０．３μｍ）を同時に形成す
る。配線間開口部４は配線間が広い場合は複数開口して
も良い（例えば配線間隔が０．９μｍの場合に０．３μ
ｍ幅の開口部を２つ形成する）。このエッチングの過剰
エッチング量を約８０％とすることで、配線間開口部４
の深さは、約１４００ｎｍとなり、配線２の間には十分
深くまで開口部が形成される（図１（ｂ）参照）。
性エッチング技術によりビアホール開口部５（０．４μ
ｍ□）と配線間開口部４（０．３μｍ）を同時に形成す
る。配線間開口部４は配線間が広い場合は複数開口して
も良い（例えば配線間隔が０．９μｍの場合に０．３μ
ｍ幅の開口部を２つ形成する）。このエッチングの過剰
エッチング量を約８０％とすることで、配線間開口部４
の深さは、約１４００ｎｍとなり、配線２の間には十分
深くまで開口部が形成される（図１（ｂ）参照）。
【００２８】次に、ビアホール埋設のため、タングステ
ン６をビアホール開口部５の中だけに選択的にＣＶＤ
（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏ
ｎ；化学気相成長）法で成長する（例えば成長ガスとし
てＷＦ6を４００℃程度でＨ2またはＳｉＨ4で還元し、
金属上のみにタングステンを成長する）（図１（ｃ）参
照）。
ン６をビアホール開口部５の中だけに選択的にＣＶＤ
（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏ
ｎ；化学気相成長）法で成長する（例えば成長ガスとし
てＷＦ6を４００℃程度でＨ2またはＳｉＨ4で還元し、
金属上のみにタングステンを成長する）（図１（ｃ）参
照）。
【００２９】次に、第二の層間絶縁膜７（酸化膜：プラ
ズマ酸化膜またはバイアススパッタ酸化膜。ＲＦパワー
を落として埋設性を減少させ、開口部４の上部が塞がり
やすくなる条件を用いる）を、配線間開口部４の上部の
みが十分塞がるまで全面に形成する。配線間開口部４の
径が０．３μｍの場合は、第二の層間絶縁膜は０．５μ
ｍ厚分ほど成長する。これにより、配線２の間の第一の
層間絶縁膜３には密閉された空洞８が形成される（図２
（ｄ）参照）。
ズマ酸化膜またはバイアススパッタ酸化膜。ＲＦパワー
を落として埋設性を減少させ、開口部４の上部が塞がり
やすくなる条件を用いる）を、配線間開口部４の上部の
みが十分塞がるまで全面に形成する。配線間開口部４の
径が０．３μｍの場合は、第二の層間絶縁膜は０．５μ
ｍ厚分ほど成長する。これにより、配線２の間の第一の
層間絶縁膜３には密閉された空洞８が形成される（図２
（ｄ）参照）。
【００３０】次に、第二の層間絶縁膜をウェハー研磨技
術（ＣＭＰ）を用いて埋め込み金属６が露出するまで研
磨・平坦化し（図２（ｅ）参照）、続いて通常のフォト
レジスト技術及びエッチング技術を用いて上層配線９を
形成する（図２（ｆ）参照）。
術（ＣＭＰ）を用いて埋め込み金属６が露出するまで研
磨・平坦化し（図２（ｅ）参照）、続いて通常のフォト
レジスト技術及びエッチング技術を用いて上層配線９を
形成する（図２（ｆ）参照）。
【００３１】図３及び図４は、本発明の第二の実施例を
製造方法を工程順に示した工程断面図である。
製造方法を工程順に示した工程断面図である。
【００３２】図３（ａ）に示した工程図は、前記第一の
実施例の図１（ａ）と同様である。
実施例の図１（ａ）と同様である。
【００３３】まず、通常のフォトレジスト技術とエッチ
ング技術により、配線間開口部４（０．３μｍ□）を形
成し（図３（ｂ）参照）、次に、配線間開口部４の上部
のみが十分に塞がるまで第二の層間絶縁膜７（プラズマ
酸化膜またはバイアススパッタ酸化膜。ＲＦパワーを落
として埋設性を減少させ、開口部４の上部が塞がりやす
くなる条件を用いる）を、第一の実施例と同様に０．５
μｍ分全面に成長する（図３（ｃ）参照）。これによ
り、配線２の間の第一の層間絶縁膜３には空洞８が形成
される。
ング技術により、配線間開口部４（０．３μｍ□）を形
成し（図３（ｂ）参照）、次に、配線間開口部４の上部
のみが十分に塞がるまで第二の層間絶縁膜７（プラズマ
酸化膜またはバイアススパッタ酸化膜。ＲＦパワーを落
として埋設性を減少させ、開口部４の上部が塞がりやす
くなる条件を用いる）を、第一の実施例と同様に０．５
μｍ分全面に成長する（図３（ｃ）参照）。これによ
り、配線２の間の第一の層間絶縁膜３には空洞８が形成
される。
【００３４】続いて第二の層間絶縁膜７をウェハー研磨
技術（ＣＭＰ）を用いて研磨・平坦化する。この際、空
洞８が露出しないように研磨を終了させる（図４（ｄ）
参照）。
技術（ＣＭＰ）を用いて研磨・平坦化する。この際、空
洞８が露出しないように研磨を終了させる（図４（ｄ）
参照）。
【００３５】次に、通常のフォトレジスト技術およびエ
ッチング技術によりビアホール６を形成し（図４（ｅ）
参照）、つづいて上層配線９を形成する（図４（ｆ）参
照）。
ッチング技術によりビアホール６を形成し（図４（ｅ）
参照）、つづいて上層配線９を形成する（図４（ｆ）参
照）。
【００３６】この第二の実施例は、前記第一の実施例で
は、ビアホール開口部と配線間開口部を同時にパターニ
ングする方法であるのに対し、別々にパターニングを行
うため工程数は増加するが、タングステンの選択成長が
困難な場合に形成が容易である。
は、ビアホール開口部と配線間開口部を同時にパターニ
ングする方法であるのに対し、別々にパターニングを行
うため工程数は増加するが、タングステンの選択成長が
困難な場合に形成が容易である。
【００３７】また、空洞形成とビアホール形成の順番を
逆にして、ビアホールを形成した後に、配線間開口部
（空洞）を形成してもよい。
逆にして、ビアホールを形成した後に、配線間開口部
（空洞）を形成してもよい。
【００３８】以上本発明の実施例においては、フォトレ
ジスト技術および異方性エッチング技術により配線間の
絶縁膜に空洞を形成することにより、配線パターン依存
が無く、任意の場所に任意の数の空洞を配線の上面より
上方の位置から配線の底面より下方の位置までの高さを
もつように形成することができるため、均一な隣接配線
間容量の低減、及び、所望のパターンの容量低減が精度
良く十分な大きさで図ることができる。その結果、集積
回路の高速化、高集積化に寄与するものである。
ジスト技術および異方性エッチング技術により配線間の
絶縁膜に空洞を形成することにより、配線パターン依存
が無く、任意の場所に任意の数の空洞を配線の上面より
上方の位置から配線の底面より下方の位置までの高さを
もつように形成することができるため、均一な隣接配線
間容量の低減、及び、所望のパターンの容量低減が精度
良く十分な大きさで図ることができる。その結果、集積
回路の高速化、高集積化に寄与するものである。
【００３９】実験の結果、配線間を埋設した場合と比べ
て配線間に空洞を形成した場合は２０〜２５％の隣接配
線間容量の低減効果が確認できている。また、シミュレ
ーションの結果、空洞の高さが配線の厚さ４５０００オ
ングストローム（４５０ｎｍ）より上下それぞれ３００
ｎｍ大きい場合は、空洞の高さが配線の厚さと同じ場合
と比べて５０％以上も容量低減効果が増大することが確
認できている。
て配線間に空洞を形成した場合は２０〜２５％の隣接配
線間容量の低減効果が確認できている。また、シミュレ
ーションの結果、空洞の高さが配線の厚さ４５０００オ
ングストローム（４５０ｎｍ）より上下それぞれ３００
ｎｍ大きい場合は、空洞の高さが配線の厚さと同じ場合
と比べて５０％以上も容量低減効果が増大することが確
認できている。
【００４０】
【発明の効果】以上説明したように、本発明の半導体装
置及び製造方法によれば、フォトレジスト技術および異
方性エッチング技術により配線間の絶縁膜に空洞を形成
することにより、配線パターン依存が無く、任意の場所
に任意の数の空洞を配線の上面より上方の位置から配線
の底面より下方の位置までの高さをもつように形成する
ことができるため、均一な隣接配線間容量の低減、及
び、所望のパターンの容量低減が精度良く十分な大きさ
で図ることができるという効果を奏する。その結果、集
積回路の高速化、高集積化に寄与するものである。
置及び製造方法によれば、フォトレジスト技術および異
方性エッチング技術により配線間の絶縁膜に空洞を形成
することにより、配線パターン依存が無く、任意の場所
に任意の数の空洞を配線の上面より上方の位置から配線
の底面より下方の位置までの高さをもつように形成する
ことができるため、均一な隣接配線間容量の低減、及
び、所望のパターンの容量低減が精度良く十分な大きさ
で図ることができるという効果を奏する。その結果、集
積回路の高速化、高集積化に寄与するものである。
【図１】本発明の第一の実施例を説明するための工程断
面図である。
面図である。
【図２】本発明の第一の実施例を説明するための工程断
面図である。
面図である。
【図３】本発明の第二の実施例を説明するための工程断
面図である。
面図である。
【図４】本発明の第二の実施例を説明するための工程断
面図である。
面図である。
【図５】従来技術（特開平２−８６１４６号公報）を説
明するための断面図である。
明するための断面図である。
【図６】第２の従来技術（特開平４−２０７０５５号公
報）を説明するための断面図である。
報）を説明するための断面図である。
【図７】第３の従来技術（特開平５−２１６１７号公
報）を説明するための断面図である。
報）を説明するための断面図である。
１ 下層絶縁膜 ２ 配線金属 ３ 第一の絶縁膜 ４ 配線間開口部 ５ ビアホール開口部 ６ ビアホール埋設金属 ７ 第二の絶縁膜 ８ 空洞 ９ 上層配線金属 ３１ 半導体装置 ３２ フィールド酸化膜 ３３ａ〜３３ｄ 配線 ３４ａ〜３４ｃ 層間絶縁膜 ３５ 長孔（空洞） ３６ 保護膜 ４１ 半導体装置 ４２ 基板保護用絶縁膜 ４３ コンタクトホール ４４ 第一層配線 ４５ 第二層配線 ４６ 第一層間絶縁膜 ４７ 第二層間絶縁膜 ４８ スルーホール ４９ 側壁絶縁膜 ５０ 空洞 ５１ カバー絶縁膜 ５２ ボンディングパッド ５３ ボンディングパッド用窓 ５４ 配線間絶縁膜 ５６ 空洞形成用窓 ６１ 半導体装置 ６２ 絶縁膜 ６３ａ、６３ｂ 配線 ６４ 第一の絶縁膜 ６５、６５ａ 第二の絶縁膜 ６６ 第三の絶縁膜 ６６ａ 開口 ６７ 側壁絶縁膜 ６８、６８ａ〜６８ｃ 空洞 ６９ 第四の絶縁膜 ７０ 第五の絶縁膜
Claims (5)
- 【請求項１】素子間を接続する配線を有する半導体装置
において、 配線間の絶縁膜が、少なくとも配線の上面よりも上方の
位置から前記配線の底面よりも下方の位置までの高さを
もつ柱状の空洞を備えたことを特徴とする半導体装置。 - 【請求項２】素子間を接続する配線を有する半導体装置
において、 配線間の絶縁膜が、少なくとも配線の上面より上方の位
置から前記配線の底面より下方の位置までの高さを持
ち、かつ、側壁が基板に対して、好ましくは、８０°か
ら１００°の範囲の角度で直線的である空洞を備えたこ
とを特徴とする半導体装置。 - 【請求項３】請求項１又は２記載の半導体装置におい
て、１つの配線間に前記空洞が複数形成されている、こ
とを特徴とする半導体装置。 - 【請求項４】素子及び配線が形成された半導体基板にお
いて、 （ａ）配線間及び配線上に配線を覆うように層間絶縁膜
を形成する工程と、 （ｂ）フォトレジスト技術によりビアホール開口用のパ
ターンと配線間に穴を形成するパターンとを同時にパタ
ーニングする工程と、 （ｃ）前記フォトレジストをマスクとしてビアホールの
開口エッチングと同時に前記層間絶縁膜を異方性エッチ
ングして配線間に開口部を形成する工程と、 （ｄ）ビアホール埋め込み金属をビアホールになるべき
開口部のみに選択的に成長させる工程と、 （ｅ）第二の層間絶縁膜を前記配線間の開口部の上部の
みが塞がるように全面に形成して前記配線間に空洞を形
成する工程と、 （ｆ）前記第二の層間絶縁膜を前記ビアホール内のビア
ホール埋め込み金属が露出するまで研磨・平坦化する工
程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】素子及び配線が形成された半導体装置にお
いて、 （ａ）配線間及び配線上に配線を覆うように層間絶縁膜
を形成する工程と、 （ｂ）フォトレジスト技術及びドライエッチング技術に
より配線間に開口部を形成する工程と、 （ｃ）前記開口部の上部のみが塞がるように全面に第二
の層間絶縁膜を形成して前記配線間に空洞を形成する工
程と、 （ｄ）前記第二の層間絶縁膜を前記空洞が露出しないよ
うに研磨・平坦化する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09157854A JP3102382B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置およびその製造方法 |
| US09/084,914 US6376357B1 (en) | 1997-05-30 | 1998-05-28 | Method for manufacturing a semiconductor device with voids in the insulation film between wirings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09157854A JP3102382B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335459A true JPH10335459A (ja) | 1998-12-18 |
| JP3102382B2 JP3102382B2 (ja) | 2000-10-23 |
Family
ID=15658832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09157854A Expired - Fee Related JP3102382B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置およびその製造方法 |
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| Country | Link |
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| JP (1) | JP3102382B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495857B1 (ko) * | 1998-12-29 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 금속 배선 형성 방법 |
| US7112526B2 (en) | 2003-01-17 | 2006-09-26 | Nec Electronics Corporation | Manufacturing of a semiconductor device with a reduced capacitance between wirings |
| CN1299357C (zh) * | 2001-03-13 | 2007-02-07 | 富士通株式会社 | 半导体器件及其制造方法 |
| JP2007173879A (ja) * | 1997-12-31 | 2007-07-05 | Hynix Semiconductor Inc | 半導体デバイスの配線形成方法 |
| JP2008147562A (ja) * | 2006-12-13 | 2008-06-26 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430680B1 (ko) * | 2001-06-30 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 및 그 형성방법 |
| US6627529B2 (en) * | 2002-02-07 | 2003-09-30 | Micron Technology, Inc. | Capacitance reduction by tunnel formation for use with semiconductor device |
| US7235493B2 (en) * | 2004-10-18 | 2007-06-26 | Micron Technology, Inc. | Low-k dielectric process for multilevel interconnection using mircocavity engineering during electric circuit manufacture |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS625643A (ja) | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPH0286146A (ja) | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 半導体装置 |
| JPH02240947A (ja) | 1989-03-15 | 1990-09-25 | Fujitsu Ltd | 半導体装置 |
| JP2960538B2 (ja) | 1990-11-30 | 1999-10-06 | 関西日本電気株式会社 | 半導体装置の製造方法 |
| JPH0521617A (ja) | 1991-07-12 | 1993-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE69535488T2 (de) * | 1994-08-31 | 2008-01-03 | Texas Instruments Inc., Dallas | Verfahren zur Isolierung von Leitungen unter Verwendung von Materialien mit niedriger dielektrischer Konstante und damit hergestellte Strukturen |
| US5512514A (en) * | 1994-11-08 | 1996-04-30 | Spider Systems, Inc. | Self-aligned via and contact interconnect manufacturing method |
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| US6107183A (en) * | 1996-07-10 | 2000-08-22 | Micron Technology, Inc. | Method of forming an interlevel dielectric |
-
1997
- 1997-05-30 JP JP09157854A patent/JP3102382B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-28 US US09/084,914 patent/US6376357B1/en not_active Expired - Fee Related
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| JP4657237B2 (ja) * | 1997-12-31 | 2011-03-23 | 株式会社ハイニックスセミコンダクター | 半導体デバイスの配線形成方法 |
| KR100495857B1 (ko) * | 1998-12-29 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 금속 배선 형성 방법 |
| CN1299357C (zh) * | 2001-03-13 | 2007-02-07 | 富士通株式会社 | 半导体器件及其制造方法 |
| US7112526B2 (en) | 2003-01-17 | 2006-09-26 | Nec Electronics Corporation | Manufacturing of a semiconductor device with a reduced capacitance between wirings |
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| Publication number | Publication date |
|---|---|
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| JP3102382B2 (ja) | 2000-10-23 |
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