JPH09201040A - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
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- JPH09201040A JPH09201040A JP8005891A JP589196A JPH09201040A JP H09201040 A JPH09201040 A JP H09201040A JP 8005891 A JP8005891 A JP 8005891A JP 589196 A JP589196 A JP 589196A JP H09201040 A JPH09201040 A JP H09201040A
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Abstract
(57)【要約】
【課題】基板電圧発生回路におけるポンプ回路を統合し
て、回路面積を縮小することにある。 【解決手段】基板電圧ＶＢＢを検知する基板電位検知回
路２と、検知出力６に対し、入力信号１を制御信号とし
て所定の周波数信号を発振するオシレータ回路３と、発
振出力５を検知出力６で制御し、所定電位にチャージア
ップする１つのポンプ回路４とを有する。このポンプ回
路４は切換手段と２つのポンピング容量を備え、検知出
力６のハイ，ロウにより容量値を切換え、基板電圧ＶＢ
Ｂが所定電圧値になるようにする。
て、回路面積を縮小することにある。 【解決手段】基板電圧ＶＢＢを検知する基板電位検知回
路２と、検知出力６に対し、入力信号１を制御信号とし
て所定の周波数信号を発振するオシレータ回路３と、発
振出力５を検知出力６で制御し、所定電位にチャージア
ップする１つのポンプ回路４とを有する。このポンプ回
路４は切換手段と２つのポンピング容量を備え、検知出
力６のハイ，ロウにより容量値を切換え、基板電圧ＶＢ
Ｂが所定電圧値になるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置など
の基板電圧発生回路に関し、特に基板電圧を一定に保つ
基板電圧発生回路に関する。
の基板電圧発生回路に関し、特に基板電圧を一定に保つ
基板電圧発生回路に関する。
【０００２】
【従来の技術】従来、半導体メモリにおいては、メモリ
セルの安定動作やＣＭＯＳ回路におけるラッチアップ防
止対策として、基板電位を基準電位（ＧＮＤ）以下にす
るための基板電圧発生回路が設けられている。
セルの安定動作やＣＭＯＳ回路におけるラッチアップ防
止対策として、基板電位を基準電位（ＧＮＤ）以下にす
るための基板電圧発生回路が設けられている。
【０００３】図５はかかる従来の一例を説明するための
基板電圧発生回路のブロック図である。図５に示すよう
に、従来の基板電圧発生回路は、基板７に接続し実際の
基板電圧ＶＢＢを検知する基板電位検知回路２と、外部
入力より発生する内部信号を入力信号１として供給する
とともに、基板電位検知回路２の検知出力６を入力して
所定の周波数の信号を発振するオシレータ回路３と、こ
のオシレータ回路３の発振出力であるオシレータ信号５
を入力として基板電圧ＶＢＢを出力する第１のポンプ回
路８と、オシレータ回路３のオシレータ信号５を第１の
入力とし、基板電位検知回路２の検知出力６を第２の入
力とする第２のポンプ回路９とから構成され、第１およ
び第２のポンプ回路８，９の出力を共通の基板電圧ＶＢ
Ｂとして供給するものである。特に、２つのポンプ回路
８，９において、第１のポンプ回路８はオシレータ信号
５に同期して動作し、第２のポンプ回路９は検知信号６
状態により通常のスタンバイ状態と、基板電圧ＶＢＢが
所定の電圧以上になったときにオシレータ信号５に同期
して動作するアクティブ状態との２つの状態をとる。す
なわち、この第１のポンプ回路８は基板電圧ＶＢＢを基
準電位（ＧＮＤ）以下にする機能を有し、一方第２のポ
ンプ回路９は回路の製造欠損や異常動作などで第１のポ
ンプ回路８だけでは基板電圧ＶＢＢを所定の電圧以下に
維持できないとき、基板電圧検出出力６によってアクテ
ィブ状態になる機能を有している。
基板電圧発生回路のブロック図である。図５に示すよう
に、従来の基板電圧発生回路は、基板７に接続し実際の
基板電圧ＶＢＢを検知する基板電位検知回路２と、外部
入力より発生する内部信号を入力信号１として供給する
とともに、基板電位検知回路２の検知出力６を入力して
所定の周波数の信号を発振するオシレータ回路３と、こ
のオシレータ回路３の発振出力であるオシレータ信号５
を入力として基板電圧ＶＢＢを出力する第１のポンプ回
路８と、オシレータ回路３のオシレータ信号５を第１の
入力とし、基板電位検知回路２の検知出力６を第２の入
力とする第２のポンプ回路９とから構成され、第１およ
び第２のポンプ回路８，９の出力を共通の基板電圧ＶＢ
Ｂとして供給するものである。特に、２つのポンプ回路
８，９において、第１のポンプ回路８はオシレータ信号
５に同期して動作し、第２のポンプ回路９は検知信号６
状態により通常のスタンバイ状態と、基板電圧ＶＢＢが
所定の電圧以上になったときにオシレータ信号５に同期
して動作するアクティブ状態との２つの状態をとる。す
なわち、この第１のポンプ回路８は基板電圧ＶＢＢを基
準電位（ＧＮＤ）以下にする機能を有し、一方第２のポ
ンプ回路９は回路の製造欠損や異常動作などで第１のポ
ンプ回路８だけでは基板電圧ＶＢＢを所定の電圧以下に
維持できないとき、基板電圧検出出力６によってアクテ
ィブ状態になる機能を有している。
【０００４】図６は図５に示す２つのポンプ回路の構成
図である。図６に示すように、２つのポンプ回路８，９
のうち、第１のポンプ回路８はオシレータ信号５を入力
して反転するインバータＩＮＶ４と、このインバータＩ
ＮＶ４の出力を反転するインバータＩＮＶ５と、このイ
ンバータＩＮＶ５の出力（節点Ｓ５）に一端を接続し且
つ他端を節点Ｓ６に接続した容量Ｃ３と、基板７にソー
ス，ゲートを接続し且つドレインを節点Ｓ６に接続した
ＮチャネルＭＯＳＦＥＴ（Ｎ・ＭＯＳ）Ｎ４と、ドレイ
ン，ゲートを節点Ｓ６に接続し且つソースをＧＮＤに接
続したＮ・ＭＯＳＮ５とを備えている。また、第２のポ
ンプ回路９はオシレータ信号５および基板電位検知信号
６を２入力とするナンド論理回路ＮＡＮＤ１と、このＮ
ＡＮＤ１の出力を反転するインバータＩＮＶ６と、この
インバータＩＮＶ６の出力（節点Ｓ７）に一端を接続し
且つ他端を節点Ｓ８に接続した容量Ｃ４と、基板７にソ
ース，ゲートを接続し且つドレインを節点Ｓ８に接続し
たＮ・ＭＯＳＮ６と、ドレイン，ゲートを節点Ｓ８に接
続し且つソースをＧＮＤに接続したＮ・ＭＯＳＮ７とを
備えている。
図である。図６に示すように、２つのポンプ回路８，９
のうち、第１のポンプ回路８はオシレータ信号５を入力
して反転するインバータＩＮＶ４と、このインバータＩ
ＮＶ４の出力を反転するインバータＩＮＶ５と、このイ
ンバータＩＮＶ５の出力（節点Ｓ５）に一端を接続し且
つ他端を節点Ｓ６に接続した容量Ｃ３と、基板７にソー
ス，ゲートを接続し且つドレインを節点Ｓ６に接続した
ＮチャネルＭＯＳＦＥＴ（Ｎ・ＭＯＳ）Ｎ４と、ドレイ
ン，ゲートを節点Ｓ６に接続し且つソースをＧＮＤに接
続したＮ・ＭＯＳＮ５とを備えている。また、第２のポ
ンプ回路９はオシレータ信号５および基板電位検知信号
６を２入力とするナンド論理回路ＮＡＮＤ１と、このＮ
ＡＮＤ１の出力を反転するインバータＩＮＶ６と、この
インバータＩＮＶ６の出力（節点Ｓ７）に一端を接続し
且つ他端を節点Ｓ８に接続した容量Ｃ４と、基板７にソ
ース，ゲートを接続し且つドレインを節点Ｓ８に接続し
たＮ・ＭＯＳＮ６と、ドレイン，ゲートを節点Ｓ８に接
続し且つソースをＧＮＤに接続したＮ・ＭＯＳＮ７とを
備えている。
【０００５】以下、信号波形図を用い、ポンプ回路８，
９の２つの動作状態を説明する。
９の２つの動作状態を説明する。
【０００６】図７および図８はそれぞれ図６における基
板電位検知信号がロウレベルのときの各節点電位波形図
およびハイレベルのときの各節点電位波形図である。ま
ず、図７に示すように、通常オシレータ出力５に同期し
たアクティブ状態のポンプ回路８において、基板電位検
知信号６がロウレベル（Ｌ）のとき、オシレータ信号５
に同期して容量Ｃ３が充電されると、節点Ｓ５の電圧は
ＧＮＤから電圧ＶＣＣに変化する。このとき、フローテ
ィング状態にある容量Ｃ３の他端である節点Ｓ６は、電
荷保存の法則により、ΔＶＣＣだけ変化する。すなわ
ち、容量Ｃ３が節点Ｓ６の寄生容量よりもはるかに大き
い場合、ΔＶＣＣは変化する電圧ＶＣＣにほぼ等しくな
る。
板電位検知信号がロウレベルのときの各節点電位波形図
およびハイレベルのときの各節点電位波形図である。ま
ず、図７に示すように、通常オシレータ出力５に同期し
たアクティブ状態のポンプ回路８において、基板電位検
知信号６がロウレベル（Ｌ）のとき、オシレータ信号５
に同期して容量Ｃ３が充電されると、節点Ｓ５の電圧は
ＧＮＤから電圧ＶＣＣに変化する。このとき、フローテ
ィング状態にある容量Ｃ３の他端である節点Ｓ６は、電
荷保存の法則により、ΔＶＣＣだけ変化する。すなわ
ち、容量Ｃ３が節点Ｓ６の寄生容量よりもはるかに大き
い場合、ΔＶＣＣは変化する電圧ＶＣＣにほぼ等しくな
る。
【０００７】この節点Ｓ６の電位上昇によってＮ・ＭＯ
ＳＮ５が一時オン状態になると、節点Ｓ６の電位をＮ・
ＭＯＳＮ５がオフする電位、すなわちＮ・ＭＯＳＮ５の
しきい値電圧レベルＶＴＮ５まで下げる。
ＳＮ５が一時オン状態になると、節点Ｓ６の電位をＮ・
ＭＯＳＮ５がオフする電位、すなわちＮ・ＭＯＳＮ５の
しきい値電圧レベルＶＴＮ５まで下げる。
【０００８】しかる後、オシレータ信号５に同期して節
点Ｓ５の電圧がＶＣＣからＧＮＤへ−ＶＣＣだけ変化す
ると、節点Ｓ６の電位は、−ΔＶＣＣ≒−ＶＣＣだけ変
化して、（ＶＴＮ５−ＶＣＣ）となり、Ｎ・ＭＯＳＮ４
がオン状態になる。したがって、基板７より節点Ｓ６へ
電荷が移動するため、基板７は基板電圧ＶＢＢにバイア
スされる。
点Ｓ５の電圧がＶＣＣからＧＮＤへ−ＶＣＣだけ変化す
ると、節点Ｓ６の電位は、−ΔＶＣＣ≒−ＶＣＣだけ変
化して、（ＶＴＮ５−ＶＣＣ）となり、Ｎ・ＭＯＳＮ４
がオン状態になる。したがって、基板７より節点Ｓ６へ
電荷が移動するため、基板７は基板電圧ＶＢＢにバイア
スされる。
【０００９】このように、従来の基板電圧発生回路にお
いては、節点Ｓ６の電圧波形の繰り返しにより、基板電
圧ＶＢＢを発生している。なお、このときのポンプ回路
９はスタンバイ状態である。
いては、節点Ｓ６の電圧波形の繰り返しにより、基板電
圧ＶＢＢを発生している。なお、このときのポンプ回路
９はスタンバイ状態である。
【００１０】ついで、図８に示すように、基板電位検知
信号６がハイレベル（Ｈ）のとき、すなわちポンプ回路
９がアクティブ状態のとき、ポンプ回路８，９は前述し
た図７の動作状態と逆になるだけで、動作そのものは同
様である。したがって、その具体的説明は省略する。
信号６がハイレベル（Ｈ）のとき、すなわちポンプ回路
９がアクティブ状態のとき、ポンプ回路８，９は前述し
た図７の動作状態と逆になるだけで、動作そのものは同
様である。したがって、その具体的説明は省略する。
【００１１】
【発明が解決しようとする課題】上述した従来の基板電
圧発生回路は、ポンプ回路を２つ用いているが、入力信
号の本数が少ないため、回路配置上はほとんど制約を受
けない。すなわち、入力信号が多いと、信号線の引き回
しの関係上配置できない領域がでてくるからである。こ
のため、従来の基板電圧発生回路は、各機能ブロックを
チップ上に配置および配線した後の空き領域に配置する
のが一般的である。
圧発生回路は、ポンプ回路を２つ用いているが、入力信
号の本数が少ないため、回路配置上はほとんど制約を受
けない。すなわち、入力信号が多いと、信号線の引き回
しの関係上配置できない領域がでてくるからである。こ
のため、従来の基板電圧発生回路は、各機能ブロックを
チップ上に配置および配線した後の空き領域に配置する
のが一般的である。
【００１２】しかしながら、近年の半導体メモリにおい
ては、原価低減等のために、より一層のチップ面積の縮
小が求められており、無駄になる空き領域は、無くなり
つつある。このため、従来の基板電圧発生回路の回路規
模では、残された空き領域に収容できない事態が発生し
ている。
ては、原価低減等のために、より一層のチップ面積の縮
小が求められており、無駄になる空き領域は、無くなり
つつある。このため、従来の基板電圧発生回路の回路規
模では、残された空き領域に収容できない事態が発生し
ている。
【００１３】本発明の目的は、かかる従来の機能を維持
したまま、回路規模を縮小することのできる基板電圧発
生回路を提供することにある。
したまま、回路規模を縮小することのできる基板電圧発
生回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の基板電圧発生回
路は、基板電圧を検知して出力する基板電位検知回路
と、前記基板電位検知回路の検知出力に対し、外部入力
より作成した内部信号を制御信号として入力し、所定の
周波数の信号を発振するオシレータ回路と、前記オシレ
ータ回路から入力した発振出力を前記基板電位検知回路
の検知出力で制御し、所定電位にチャージアップするこ
とにより、前記基板電圧として出力する１つのポンプ回
路とを有して構成される。
路は、基板電圧を検知して出力する基板電位検知回路
と、前記基板電位検知回路の検知出力に対し、外部入力
より作成した内部信号を制御信号として入力し、所定の
周波数の信号を発振するオシレータ回路と、前記オシレ
ータ回路から入力した発振出力を前記基板電位検知回路
の検知出力で制御し、所定電位にチャージアップするこ
とにより、前記基板電圧として出力する１つのポンプ回
路とを有して構成される。
【００１５】また、本発明の基板電圧発生回路における
前記１つのポンプ回路は、前記オシレータ回路の前記発
振出力を反転する第１のインバータと、前記第１のイン
バータの出力を反転する第２のインバータと、前記発振
出力および前記基板電位検知回路の前記検知出力を２入
力とするノア論理回路と、前記ノア論理回路の出力を反
転する第３のインバータと、前記第２のインバータの出
力に並列に接続するとともに、それぞれのゲートに前記
ノア論理回路の出力および前記第３のインバータの出力
を供給するスイッチ素子としてのＰチャネルＭＯＳトラ
ンジスタおよび第１のＮチャネルＭＯＳトランジスタ
と、前記第２のインバータの出力に一端を接続した第１
の容量と、前記ＰチャネルＭＯＳトランジスタおよび第
１のＮチャネルＭＯＳトランジスタに一端を接続した第
２の容量と、ソース，ゲートを共に基板に接続し且つド
レインを前記第１，第２の容量の他端に接続した第２の
ＮチャネルＭＯＳトランジスタと、ドレイン，ゲートを
共に前記第１，第２の容量の他端に接続し且つソースを
接地した第３のＮチャネルＭＯＳトランジスタとで構成
される。
前記１つのポンプ回路は、前記オシレータ回路の前記発
振出力を反転する第１のインバータと、前記第１のイン
バータの出力を反転する第２のインバータと、前記発振
出力および前記基板電位検知回路の前記検知出力を２入
力とするノア論理回路と、前記ノア論理回路の出力を反
転する第３のインバータと、前記第２のインバータの出
力に並列に接続するとともに、それぞれのゲートに前記
ノア論理回路の出力および前記第３のインバータの出力
を供給するスイッチ素子としてのＰチャネルＭＯＳトラ
ンジスタおよび第１のＮチャネルＭＯＳトランジスタ
と、前記第２のインバータの出力に一端を接続した第１
の容量と、前記ＰチャネルＭＯＳトランジスタおよび第
１のＮチャネルＭＯＳトランジスタに一端を接続した第
２の容量と、ソース，ゲートを共に基板に接続し且つド
レインを前記第１，第２の容量の他端に接続した第２の
ＮチャネルＭＯＳトランジスタと、ドレイン，ゲートを
共に前記第１，第２の容量の他端に接続し且つソースを
接地した第３のＮチャネルＭＯＳトランジスタとで構成
される。
【００１６】さらに、本発明における前記１つのポンプ
回路の前記第２および前記第３のＮチャネルＭＯＳトラ
ンジスタは、共にＰチャネルＭＯＳトランジスタで実現
することができる。
回路の前記第２および前記第３のＮチャネルＭＯＳトラ
ンジスタは、共にＰチャネルＭＯＳトランジスタで実現
することができる。
【００１７】また、本発明の基板電圧発生回路は、基板
電圧を検知して出力する基板電位検知回路と、前記基板
電位検知回路の検知出力に対し、外部入力より作成した
内部信号を制御信号として入力し、所定の周波数のオシ
レータ信号を発振するオシレータ回路と、前記オシレー
タ信号を入力する第１のインバータと，前記第１のイン
バータの出力を反転する第２のインバータと，前記検知
出力および前記第２のインバータの出力を２入力とする
ＮＯＲ論理回路と，前記ＮＯＲ論理回路の出力を反転す
る第３のインバータと，ＰチャネルＭＯＳトランジスタ
および第１のＮチャネルＭＯＳトランジスタを並列接続
し且つその一端を前記第２のインバータの出力に接続す
るとともにそれぞれのゲートを前記ＮＯＲ論理回路の出
力および前記第３のインバータの出力により制御される
スイッチ手段と，前記第２のインバータの出力および前
記並列接続したＰチャネルＭＯＳトランジスタ，第１の
ＮチャネルＭＯＳトランジスタの他端にそれぞれ一方を
接続し且つ他方を共通接続した第１および第２の容量
と，半導体基板および接地間に直列接続され且つ各々の
ゲートをソース，ドレインに短絡するとともに、前記第
１および第２の容量の共通接続した前記他端を前記ドレ
インに接続した第２および第３のＮチャネルＭＯＳトラ
ンジスタとを備えた１つのポンプ回路とを有し、前記基
板電位検知出力に基ずき前記スイッチ手段を制御して容
量値を変化させるように構成される。
電圧を検知して出力する基板電位検知回路と、前記基板
電位検知回路の検知出力に対し、外部入力より作成した
内部信号を制御信号として入力し、所定の周波数のオシ
レータ信号を発振するオシレータ回路と、前記オシレー
タ信号を入力する第１のインバータと，前記第１のイン
バータの出力を反転する第２のインバータと，前記検知
出力および前記第２のインバータの出力を２入力とする
ＮＯＲ論理回路と，前記ＮＯＲ論理回路の出力を反転す
る第３のインバータと，ＰチャネルＭＯＳトランジスタ
および第１のＮチャネルＭＯＳトランジスタを並列接続
し且つその一端を前記第２のインバータの出力に接続す
るとともにそれぞれのゲートを前記ＮＯＲ論理回路の出
力および前記第３のインバータの出力により制御される
スイッチ手段と，前記第２のインバータの出力および前
記並列接続したＰチャネルＭＯＳトランジスタ，第１の
ＮチャネルＭＯＳトランジスタの他端にそれぞれ一方を
接続し且つ他方を共通接続した第１および第２の容量
と，半導体基板および接地間に直列接続され且つ各々の
ゲートをソース，ドレインに短絡するとともに、前記第
１および第２の容量の共通接続した前記他端を前記ドレ
インに接続した第２および第３のＮチャネルＭＯＳトラ
ンジスタとを備えた１つのポンプ回路とを有し、前記基
板電位検知出力に基ずき前記スイッチ手段を制御して容
量値を変化させるように構成される。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】図１は本発明の一実施の形態を説明するた
めの基板電圧発生回路のブロック図である。図１に示す
ように、この実施の形態による基板電圧発生回路は、基
板７に接続されるとともに、基準電位（ＧＮＤ）よりも
低い実際の基板電圧（ＶＢＢ）を検知して検知信号６を
出力する基板電位検知回路２と、この基板電位検知回路
２の検知出力６に対し、外部入力より作成した内部信号
を制御入力信号１として入力し、所定の周波数のオシレ
ータ信号５を発振するオシレータ回路３と、オシレータ
回路３から入力した発振出力としてのオシレータ信号５
を基板電位検知回路２の検知出力６で制御し、所定電位
にチャージアップして基板電圧（ＶＢＢ）として基板７
に供給する１つのポンプ回路４とを有して構成される。
この基板電圧発生回路は、機能的に見ると、前述した図
５の従来例と同様であるが、ポンプ回路４を１つに統合
することにより、回路面積的には２割程度も小さく構成
できる。
めの基板電圧発生回路のブロック図である。図１に示す
ように、この実施の形態による基板電圧発生回路は、基
板７に接続されるとともに、基準電位（ＧＮＤ）よりも
低い実際の基板電圧（ＶＢＢ）を検知して検知信号６を
出力する基板電位検知回路２と、この基板電位検知回路
２の検知出力６に対し、外部入力より作成した内部信号
を制御入力信号１として入力し、所定の周波数のオシレ
ータ信号５を発振するオシレータ回路３と、オシレータ
回路３から入力した発振出力としてのオシレータ信号５
を基板電位検知回路２の検知出力６で制御し、所定電位
にチャージアップして基板電圧（ＶＢＢ）として基板７
に供給する１つのポンプ回路４とを有して構成される。
この基板電圧発生回路は、機能的に見ると、前述した図
５の従来例と同様であるが、ポンプ回路４を１つに統合
することにより、回路面積的には２割程度も小さく構成
できる。
【００２０】図２は図１に示すポンプ回路の構成図であ
る。図２に示すように、本実施の形態における１つのポ
ンプ回路４は、オシレータ回路３の発振出力５を反転す
る第１のインバータＩＮＶ１と、この第１のインバータ
ＩＮＶ１の出力を反転する第２のインバータＩＮＶ２
と、発振出力５および基板電位検知回路２の検知出力６
を２入力とするノア論理回路ＮＯＲ１と、このノア論理
回路ＮＯＲ１の出力（節点Ｓ３）を反転する第３のイン
バータＩＮＶ３と、第２のインバータＩＮＶ２の出力
（節点Ｓ１）および節点Ｓ４間に並列に接続するととも
に、それぞれのゲートにノア論理回路ＮＯＲ１の出力お
よび第３のインバータＩＮＶ３の出力を供給するスイッ
チ素子としてのＰ・ＭＯＳＰ１および第１のＮ・ＭＯＳ
Ｎ１と、第２のインバータＩＮＶ２の出力に一端を接続
した第１の容量Ｃ１と、Ｐ・ＭＯＳＰ１および第１のＮ
・ＭＯＳＮ１に一端を接続した第２の容量Ｃ２と、ソー
ス，ゲートを共に基板７に接続し且つドレインを第１，
第２の容量Ｃ１，Ｃ２の他端に接続した第２のＮ・ＭＯ
ＳＮ２と、ドレイン，ゲートを共に第１，第２の容量Ｃ
１，Ｃ２の他端に接続し且つソースをＧＮＤに接続した
第３のＮ・ＭＯＳＮ３とで構成している。
る。図２に示すように、本実施の形態における１つのポ
ンプ回路４は、オシレータ回路３の発振出力５を反転す
る第１のインバータＩＮＶ１と、この第１のインバータ
ＩＮＶ１の出力を反転する第２のインバータＩＮＶ２
と、発振出力５および基板電位検知回路２の検知出力６
を２入力とするノア論理回路ＮＯＲ１と、このノア論理
回路ＮＯＲ１の出力（節点Ｓ３）を反転する第３のイン
バータＩＮＶ３と、第２のインバータＩＮＶ２の出力
（節点Ｓ１）および節点Ｓ４間に並列に接続するととも
に、それぞれのゲートにノア論理回路ＮＯＲ１の出力お
よび第３のインバータＩＮＶ３の出力を供給するスイッ
チ素子としてのＰ・ＭＯＳＰ１および第１のＮ・ＭＯＳ
Ｎ１と、第２のインバータＩＮＶ２の出力に一端を接続
した第１の容量Ｃ１と、Ｐ・ＭＯＳＰ１および第１のＮ
・ＭＯＳＮ１に一端を接続した第２の容量Ｃ２と、ソー
ス，ゲートを共に基板７に接続し且つドレインを第１，
第２の容量Ｃ１，Ｃ２の他端に接続した第２のＮ・ＭＯ
ＳＮ２と、ドレイン，ゲートを共に第１，第２の容量Ｃ
１，Ｃ２の他端に接続し且つソースをＧＮＤに接続した
第３のＮ・ＭＯＳＮ３とで構成している。
【００２１】このポンプ回路４は、ノア論理回路ＮＯＲ
１の出力をゲート入力とするＰ・ＭＯＳＰ１およびイン
バータＩＮＶ３の出力を介して入力するＮ・ＭＯＳＮ１
を設け、Ｐ１，Ｎ１のソース相互並びにドレイン相互を
接続するとともに、ソース相互の接続点を容量Ｃ１の一
端に接続し且つドレイン相互の接続点を容量Ｃ２の一端
に接続し、容量Ｃ１，Ｃ２の他端相互を接続することに
より、基板７に接続するＮ・ＭＯＳＮ２と接地するＮ・
ＭＯＳＮ３の数を半減させ、しかもオシレータ信号５の
入力点および容量Ｃ１，Ｃ２間に接続されるインバータ
回路を共通化させたことにある。
１の出力をゲート入力とするＰ・ＭＯＳＰ１およびイン
バータＩＮＶ３の出力を介して入力するＮ・ＭＯＳＮ１
を設け、Ｐ１，Ｎ１のソース相互並びにドレイン相互を
接続するとともに、ソース相互の接続点を容量Ｃ１の一
端に接続し且つドレイン相互の接続点を容量Ｃ２の一端
に接続し、容量Ｃ１，Ｃ２の他端相互を接続することに
より、基板７に接続するＮ・ＭＯＳＮ２と接地するＮ・
ＭＯＳＮ３の数を半減させ、しかもオシレータ信号５の
入力点および容量Ｃ１，Ｃ２間に接続されるインバータ
回路を共通化させたことにある。
【００２２】図３および図４はそれぞれ図２における基
板電位検知信号がロウレベルのときの各節点電位波形図
およびハイレベルのときの各節点電位波形図である。ま
ず、図３に示すように、基板電圧検知信号６がロウ
（Ｌ）レベル、すなわち所定の電圧以下のとき、オシレ
ータ信号５がＬからハイ（Ｈ）に変化すると、容量Ｃ１
の一端（節点Ｓ１）はオシレータ信号５に同期してＧＮ
Ｄから電圧ＶＣＣに変化するとともに、フローティング
状態である容量Ｃ１の他端（節点Ｓ２）はΔＶＣＣだけ
変化する。このとき、容量Ｃ１が接点Ｓ２の寄生容量よ
りもきわめて大きい場合、ΔＶＣＣはほぼＶＣＣに等し
くなる。この節点Ｓ２の電圧変化により、Ｎ・ＭＯＳＮ
３がオン状態になり、節点Ｓ２の電位をＮ・ＭＯＳＮ３
がオフする電位、すなわちＮ・ＭＯＳＮ３のしきい値電
圧レベルＶＴＮ２まで下げる。
板電位検知信号がロウレベルのときの各節点電位波形図
およびハイレベルのときの各節点電位波形図である。ま
ず、図３に示すように、基板電圧検知信号６がロウ
（Ｌ）レベル、すなわち所定の電圧以下のとき、オシレ
ータ信号５がＬからハイ（Ｈ）に変化すると、容量Ｃ１
の一端（節点Ｓ１）はオシレータ信号５に同期してＧＮ
Ｄから電圧ＶＣＣに変化するとともに、フローティング
状態である容量Ｃ１の他端（節点Ｓ２）はΔＶＣＣだけ
変化する。このとき、容量Ｃ１が接点Ｓ２の寄生容量よ
りもきわめて大きい場合、ΔＶＣＣはほぼＶＣＣに等し
くなる。この節点Ｓ２の電圧変化により、Ｎ・ＭＯＳＮ
３がオン状態になり、節点Ｓ２の電位をＮ・ＭＯＳＮ３
がオフする電位、すなわちＮ・ＭＯＳＮ３のしきい値電
圧レベルＶＴＮ２まで下げる。
【００２３】次に、オシレータ信号５がＨからＬに変化
すると、節点Ｓ１の電位はＶＣＣからＧＮＤへ下がると
ともに、節点Ｓ２の電位もＶＣＣだけ下がり、ＶＴＮ２
−ＶＣＣとなる。この結果、Ｎ・ＭＯＳＮ２がオン状態
になり、基板７より節点Ｓ２へ電荷が移動するので、基
板電圧はＶＢＢにバイアスされる。
すると、節点Ｓ１の電位はＶＣＣからＧＮＤへ下がると
ともに、節点Ｓ２の電位もＶＣＣだけ下がり、ＶＴＮ２
−ＶＣＣとなる。この結果、Ｎ・ＭＯＳＮ２がオン状態
になり、基板７より節点Ｓ２へ電荷が移動するので、基
板電圧はＶＢＢにバイアスされる。
【００２４】一方、節点Ｓ３の電位はオシレータ信号５
に同期するが、このオシレータ信号５とは逆相の電圧で
変化する。すなわち、節点Ｓ３がＬのときは、Ｎ・ＭＯ
ＳＮ１およびＰ・ＭＯＳＰ１はオン状態であるので、節
点Ｓ４の電位は節点Ｓ１と同電位となる。逆に、節点Ｓ
３がＨのときは、Ｎ・ＭＯＳＮ１およびＰ・ＭＯＳＰ１
はオフ状態になるので、節点Ｓ４の電位はフローティン
グ状態になる。
に同期するが、このオシレータ信号５とは逆相の電圧で
変化する。すなわち、節点Ｓ３がＬのときは、Ｎ・ＭＯ
ＳＮ１およびＰ・ＭＯＳＰ１はオン状態であるので、節
点Ｓ４の電位は節点Ｓ１と同電位となる。逆に、節点Ｓ
３がＨのときは、Ｎ・ＭＯＳＮ１およびＰ・ＭＯＳＰ１
はオフ状態になるので、節点Ｓ４の電位はフローティン
グ状態になる。
【００２５】したがって、節点Ｓ４がフローティング状
態になると、容量Ｃ２は容量Ｃ１とは並列接続されない
ため、ポンプ回路４の動作時のポンピング容量は容量Ｃ
１だけとなる。ポンプ回路４が動作時のポンピング容量
は、容量Ｃ１となる。
態になると、容量Ｃ２は容量Ｃ１とは並列接続されない
ため、ポンプ回路４の動作時のポンピング容量は容量Ｃ
１だけとなる。ポンプ回路４が動作時のポンピング容量
は、容量Ｃ１となる。
【００２６】また、図４に示すように、基板電圧検知信
号６がハイ（Ｈ）レベル、すなわち所定の電圧以上のと
き、オシレータ信号５がＬからＨに変化すると、節点Ｓ
１，Ｓ２の電位は前述した図３の変化と同様であるが、
節点Ｓ３の電位は常にＬであり、Ｎ・ＭＯＳＮ１および
Ｐ・ＭＯＳＰ１はオン状態であるので、容量Ｃ２は容量
Ｃ１に並列接続された状態になる。また、節点Ｓ４の電
位は、両ＭＯＳがオン状態であるため、節点Ｓ１の電位
と等しくなる。したがって、ポンプ回路４が図４にもと
ずいて動作しているときのポンピング用容量は（Ｃ１＋
Ｃ２）となり、図３の動作状態に比べて容量値が増加す
るため、所定の電圧以上になった基板電圧を所定の電圧
ＶＢＢに速やかにバイアスすることができる。
号６がハイ（Ｈ）レベル、すなわち所定の電圧以上のと
き、オシレータ信号５がＬからＨに変化すると、節点Ｓ
１，Ｓ２の電位は前述した図３の変化と同様であるが、
節点Ｓ３の電位は常にＬであり、Ｎ・ＭＯＳＮ１および
Ｐ・ＭＯＳＰ１はオン状態であるので、容量Ｃ２は容量
Ｃ１に並列接続された状態になる。また、節点Ｓ４の電
位は、両ＭＯＳがオン状態であるため、節点Ｓ１の電位
と等しくなる。したがって、ポンプ回路４が図４にもと
ずいて動作しているときのポンピング用容量は（Ｃ１＋
Ｃ２）となり、図３の動作状態に比べて容量値が増加す
るため、所定の電圧以上になった基板電圧を所定の電圧
ＶＢＢに速やかにバイアスすることができる。
【００２７】このように、本実施の形態によれば、ポン
プ回路４の出力段トランジスタをＮ・ＭＯＳで形成した
例を説明したが、これらを共にＰ・ＭＯＳで置換えても
同様に実現することができる。
プ回路４の出力段トランジスタをＮ・ＭＯＳで形成した
例を説明したが、これらを共にＰ・ＭＯＳで置換えても
同様に実現することができる。
【００２８】
【発明の効果】以上説明したように、本発明の基板電圧
発生回路は、基板電圧を検知して出力する基板電位検知
回路と、前記基板電位検知回路の検知出力に対し、外部
入力より作成した内部信号を制御信号として入力し、所
定の周波数の信号を発振するオシレータ回路と、前記オ
シレータ回路から入力した発振出力を前記基板電位検知
回路の検知出力で制御し、前記基板電圧を所定電位にチ
ャージアップして出力する１つのポンプ回路とを有する
ことにより、ポンプ回路を１つで済ませることができる
ので、従来の機能を維持したまま、回路規模を縮小する
ことができるという効果がある。
発生回路は、基板電圧を検知して出力する基板電位検知
回路と、前記基板電位検知回路の検知出力に対し、外部
入力より作成した内部信号を制御信号として入力し、所
定の周波数の信号を発振するオシレータ回路と、前記オ
シレータ回路から入力した発振出力を前記基板電位検知
回路の検知出力で制御し、前記基板電圧を所定電位にチ
ャージアップして出力する１つのポンプ回路とを有する
ことにより、ポンプ回路を１つで済ませることができる
ので、従来の機能を維持したまま、回路規模を縮小する
ことができるという効果がある。
【００２９】また、本発明の基板電圧発生回路は、かか
る１つのポンプ回路に切替スイッチを設け、２つのポン
ピング容量を並列接続することにより、オシレータ回路
とポンピング容量間のインバータの一部を共用化でき、
しかも基板に接続するＭＯＳトランジスタを半減できる
ので、従来のものと比べても占有面積を約２０％削減で
き、チップの空き領域に容易に配置できるとともに、回
路配置のためのチップ面積を小さくできるという効果が
ある。
る１つのポンプ回路に切替スイッチを設け、２つのポン
ピング容量を並列接続することにより、オシレータ回路
とポンピング容量間のインバータの一部を共用化でき、
しかも基板に接続するＭＯＳトランジスタを半減できる
ので、従来のものと比べても占有面積を約２０％削減で
き、チップの空き領域に容易に配置できるとともに、回
路配置のためのチップ面積を小さくできるという効果が
ある。
【図１】本発明の一実施の形態を説明するための基板電
圧発生回路のブロック図である。
圧発生回路のブロック図である。
【図２】図１に示すポンプ回路の構成図である。
【図３】図２における基板電位検知信号がロウレベルの
ときの各節点電位波形図である。
ときの各節点電位波形図である。
【図４】図２における基板電位検知信号がハイレベルの
ときの各節点電位波形図である。
ときの各節点電位波形図である。
【図５】従来の一例を説明するための基板電圧発生回路
のブロック図である。
のブロック図である。
【図６】図５に示すポンプ回路の構成図である。
【図７】図６における基板電位検知信号がロウレベルの
ときの各節点電位波形図である。
ときの各節点電位波形図である。
【図８】図６における基板電位検知信号がハイレベルの
ときの各節点電位波形図である。
ときの各節点電位波形図である。
２ 基板電位検知回路 ３ オシレータ回路 ４ ポンプ回路 ７ 基板電位（ＶＢＢ） ＩＮＶ１〜ＩＮＶ３ インバータ ＮＯＲ１ ノア論理回路 Ｐ１ ＰチャネルＭＯＳＦＥＴ（Ｐ・ＭＯＳ） Ｎ１〜Ｎ３ ＮチャネルＭＯＳＦＥＴ（Ｎ・ＭＯＳ） Ｃ１，Ｃ２ 容量 Ｓ１〜Ｓ４ 節点
Claims (4)
- 【請求項１】 基板電圧を検知して出力する基板電位検
知回路と、前記基板電位検知回路の検知出力に対し、外
部入力より作成した内部信号を制御信号として入力し、
所定の周波数の信号を発振するオシレータ回路と、前記
オシレータ回路から入力した発振出力を前記基板電位検
知回路の検知出力で制御し、所定電位にチャージアップ
することにより、前記基板電圧として出力する１つのポ
ンプ回路とを有することを特徴とする基板電圧発生回
路。 - 【請求項２】 前記１つのポンプ回路は、前記オシレー
タ回路の前記発振出力を反転する第１のインバータと、
前記第１のインバータの出力を反転する第２のインバー
タと、前記発振出力および前記基板電位検知回路の前記
検知出力を２入力とするノア論理回路と、前記ノア論理
回路の出力を反転する第３のインバータと、前記第２の
インバータの出力に並列に接続するとともに、それぞれ
のゲートに前記ノア論理回路の出力および前記第３のイ
ンバータの出力を供給するスイッチ素子としてのＰチャ
ネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳ
トランジスタと、前記第２のインバータの出力に一端を
接続した第１の容量と、前記ＰチャネルＭＯＳトランジ
スタおよび第１のＮチャネルＭＯＳトランジスタに一端
を接続した第２の容量と、ソース，ゲートを共に基板に
接続し且つドレインを前記第１，第２の容量の他端に接
続した第２のＮチャネルＭＯＳトランジスタと、ドレイ
ン，ゲートを共に前記第１，第２の容量の他端に接続し
且つソースを接地した第３のＮチャネルＭＯＳトランジ
スタとで構成した請求項１記載の基板電圧発生回路。 - 【請求項３】 前記１つのポンプ回路の前記第２および
前記第３のＮチャネルＭＯＳトランジスタを共にＰチャ
ネルＭＯＳトランジスタで実現した請求項２記載の基板
電圧発生回路。 - 【請求項４】 基板電圧を検知して出力する基板電位検
知回路と、前記基板電位検知回路の検知出力に対し、外
部入力より作成した内部信号を制御信号として入力し、
所定の周波数のオシレータ信号を発振するオシレータ回
路と、前記オシレータ信号を入力する第１のインバータ
と，前記第１のインバータの出力を反転する第２のイン
バータと，前記検知出力および前記第２のインバータの
出力を２入力とするＮＯＲ論理回路と，前記ＮＯＲ論理
回路の出力を反転する第３のインバータと，Ｐチャネル
ＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトラ
ンジスタを並列接続し且つその一端を前記第２のインバ
ータの出力に接続するとともにそれぞれのゲートを前記
ＮＯＲ論理回路の出力および前記第３のインバータの出
力により制御されるスイッチ手段と，前記第２のインバ
ータの出力および前記並列接続したＰチャネルＭＯＳト
ランジスタ，第１のＮチャネルＭＯＳトランジスタの他
端にそれぞれ一方を接続し且つ他方を共通接続した第１
および第２の容量と，半導体基板および接地間に直列接
続され且つ各々のゲートをソース，ドレインに短絡する
とともに、前記第１および第２の容量の共通接続した前
記他端を前記ドレインに接続した第２および第３のＮチ
ャネルＭＯＳトランジスタとを備えた１つのポンプ回路
とを有し、前記基板電位検知出力に基ずき前記スイッチ
手段を制御して容量値を変化させることを特徴とする基
板電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005891A JP3068450B2 (ja) | 1996-01-17 | 1996-01-17 | 基板電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005891A JP3068450B2 (ja) | 1996-01-17 | 1996-01-17 | 基板電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09201040A true JPH09201040A (ja) | 1997-07-31 |
| JP3068450B2 JP3068450B2 (ja) | 2000-07-24 |
Family
ID=11623531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005891A Expired - Lifetime JP3068450B2 (ja) | 1996-01-17 | 1996-01-17 | 基板電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068450B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414881B1 (en) | 2000-09-04 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of generating internal voltage effectively |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4766052B2 (ja) | 2005-11-24 | 2011-09-07 | 株式会社村田製作所 | 電気音響変換器 |
| KR101515035B1 (ko) * | 2013-10-24 | 2015-05-04 | 크레신 주식회사 | 스피커 |
-
1996
- 1996-01-17 JP JP8005891A patent/JP3068450B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414881B1 (en) | 2000-09-04 | 2002-07-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of generating internal voltage effectively |
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| Publication number | Publication date |
|---|---|
| JP3068450B2 (ja) | 2000-07-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
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