JPH09199724A - 炭化珪素半導体装置 - Google Patents
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Abstract
ゲート・ドレイン間耐圧の向上、オフ時のリーク電流の
低減、そして更なるオン抵抗の低減とゲート酸化膜の信
頼性を向上させた炭化珪素半導体装置を提供する。 【解決手段】半導体基板4はn+ 型基板1とn- 型炭化
珪素半導体層2とp型炭化珪素半導体層3とからなり、
主表面の面方位が略(0001−)カーボン面であり六
方晶系の単結晶炭化珪素よりなる。半導体層3の表層部
にn+ 型ソース領域5が形成され、溝7が主表面から領
域5と半導体層3を貫通し半導体層2に達するととも
に、略[112−0]方向に延長されている。n型炭化
珪素半導体薄膜層8は、溝7の側面での領域5と半導体
層3と半導体層2の表面に延設され、ゲート絶縁膜9の
内側にゲート電極層10が、半導体領域5の表面上にソ
ース電極層10が、n+ 型基板1の表面にドレイン電極
層13が形成されている。
Description
装置、例えば、大電力用縦型絶縁ゲート型電界効果トラ
ンジスタに関する。
素単結晶材料を使用して作製される縦型パワーMOSF
ETが提案されている。電力用トランジスタにおいては
ゲート電圧がオフ時のソースとドレインとの間のリーク
電流が少なく、かつ、オン時にはソースとドレインとの
間の抵抗(オン抵抗)が小さいことが必要であり、六方
晶炭化珪素の電子物性の長所を生かし、高電圧印加時の
リーク電流の低減とオン抵抗の低減が効果的に図れる電
力用トランジスタとして図19及び図20に示す溝ゲー
ト型パワーMOSFET(例えば、特開平7−1310
16号公報)や、閾値電圧の低減とゲート・ドレイン間
及びゲート・ソース間耐圧向上を両立することを狙った
図21に示す炭化珪素半導体装置(例えば、本出願人に
よる特願平7−72026号)が提案されている。
報)について説明する。図19,20における溝ゲート
型パワーMOSFETは、ソースとドレインとの間を流
れる電流経路が{0001}面に平行であり、かつ、チ
ャネル形成面26が{112−0}面に平行な方向にな
るように構成されている。
1]方向に比べ[0001]に垂直な方向、即ち{00
01}面上では約1/5であり、{0001}面上での
移動度は[0001]方向に比べ約5倍の移動度になる
ため、電流経路を{0001}面に平行にすると電流の
電気抵抗を最小にすることができるとしている。又、M
OSチャネル形成部には原子の未結合手(ダングリング
ボンド)が存在するが、面方位によって密度が異なる。
この原子の未結合手(ダングリングボンド)密度とリー
ク電流には相関があると考えられ、それゆえ、チャネル
形成面の面方位によってリーク電流が決まる。同公報で
はリーク電流が最小となる{112−0}面をチャネル
形成面としている。
00}面とした半導体基板20内において、n+ 型ウエ
ハ層21、n- 型ドレイン層22、p型ウエル層23が
順次に積層され、p型ウエル層23の表面の一部にはn
型ソース層24が形成され、n型ソース層24の形成部
分には溝部25が形成されている。溝部25は、n型ソ
ース層24からp型ウエル層23を介してn- 型ドレイ
ン層22にまで達し、主表面に対して垂直に切り込まれ
た細長い略直方体状となっている。この溝部25によ
り、チャネル形成面26を{112−0}面とするよう
に形成されている。その溝部25の露出面をほぼ覆うよ
うに絶縁膜27が設けられ、絶縁膜27の上面にゲート
電極28が配置されている。そして、n+ 型ウエハ層2
1の表面にはドレイン電極29が、p型ウエル層23の
表面及びこの表面に連なるn型ソース層24の一部の表
面にはソース電極30が形成されている。
号)について説明する。図21においては、熱酸化膜厚
の面方位依存性を利用した構造の溝ゲート型パワーMO
SFETである。六方晶炭化珪素の酸化速度は(000
1−)カーボン面で最も速く、(0001−)カーボン
面に垂直な面に比べ約5倍である。この性質を利用し、
主表面を(0001−)カーボン面とすることにより、
表面及び溝底面36bの酸化膜厚を、チャネル形成面と
なる溝側面36aでの酸化膜厚に比べ厚くすることがで
き、一度のゲート酸化膜形成工程により、ゲート閾電圧
を低く、ゲート・ドレイン間及びゲート・ソース間耐圧
を高くした溝ゲート型パワーMOSFETを作成できる
としている。
1−)カーボン面としたn型炭化珪素半導体基板32上
にn型エピタキシャル層33が形成され、さらに、n型
エピタキシャル層33上にp型エピタキシャル層34が
形成され、さらに、p型エピタキシャル層34の所定領
域にn型ソース領域35が形成されている。又、n型ソ
ース領域35とp型エピタキシャル層34を貫通してn
型エピタキシャル層33に達する溝36が形成され、溝
36内にはゲート絶縁膜37を介してゲート電極38が
形成されている。ゲート電極38の上面には絶縁膜39
が形成され、絶縁膜39上を含むn型ソース領域35上
にはソース電極膜40が形成されている。
9,20および図21に示したような溝ゲート型パワー
MOSFETを形成する場合、チャネル形成面の不純物
濃度は、半導体領域(図20ではp型ウエル層23、図
21ではp型エピタキシャル層34)と共通であるた
め、その不純物濃度と同じ濃度にならざるを得なかっ
た。しかし、パワーMOSFETを設計する上で半導体
領域(23,34)の不純物濃度と膜厚はソース・ドレ
イン間耐圧を決定する上での主要な設計パラメータであ
り、一方、チャネル形成面の不純物濃度はゲート閾値電
圧とチャネルでの電圧降下を決定する上での主要な設計
パラメータである。パワーMOSFETを高耐圧、低オ
ン抵抗でかつ閾値電圧を小さく設計するためには半導体
領域(23,34)とチャネル形成面の不純物濃度を独
立に制御できることがデバイス設計上重要であるが、半
導体領域(23,34)とチャネル形成面の不純物濃度
を従来の方法では独立に制御できないという問題があっ
た。
ては、チャネル移動度を低下させないように、チャネル
形成面における凹凸による表面散乱を極力抑えなければ
ならない。そのためには、MOSチャネル部となる溝側
面の凹凸を極めて小さくする必要がある。単結晶半導体
表面に溝を形成する方法としてRIE(Reactive Ion
Etching)法が一般的であるが、RIE法はエッチン
グ時のイオン衝撃により溝表面近傍に結晶欠陥が生じ、
エッチングされた表面の凹凸も大きい。その後のゲート
酸化膜形成工程によりMOSチャネル部が形成される
が、RIE法による溝形成工程によって生じた溝側面部
の結晶欠陥や表面凹凸はゲート酸化膜形成工程後にも残
留し、MOSチャネル部の特性は悪化し、チャネル移動
度の低下、ゲート酸化膜耐圧の低下、ゲート酸化膜寿命
の低下、ソース・ドレイン間のリーク電流の増加が引き
起こされるという問題があった。
の低減、ゲート・ソース間およびゲート・ドレイン間耐
圧の向上、オフ時のリーク電流の低減、そして更なるオ
ン抵抗の低減とゲート酸化膜の信頼性を向上させた炭化
珪素半導体装置を提供することにある。
おいては、半導体基板として、その主表面の面方位が略
(0001−)カーボン面である六方晶系の単結晶炭化
珪素を用いるとともに、溝として、側面が略[112−
0]方向に延設されたものを用い、さらに、溝の側面に
炭化珪素の薄膜よりなる第2の半導体層を配置した。こ
の構成を採用することにより、エッチングにより形成さ
れた溝の側面にエピタキシャルにより不純物濃度が制御
された炭化珪素の薄膜よりなる第2の半導体層を形成
し、この表面を熱酸化してMOS構造とすることによ
り、この第2の半導体層にチャネルを形成し、チャネル
形成面の不純物濃度と第1の半導体層の不純物濃度を独
立に制御し、高耐圧、低オン抵抗で閾値電圧が低い炭化
珪素半導体装置が得られる。特にチャネルを形成する第
2の半導体層の不純物濃度を低くすることで、キャリア
が流れるときの不純物散乱の影響を小さくすることがで
き、チャネル移動度を大きくすることができる。又、ソ
ース・ドレイン間耐圧は、高抵抗半導体層と第1の半導
体層の不純物濃度及びその膜厚で主に支配されるので、
第1の半導体層の不純物濃度を上げて、第1の半導体層
の膜厚を薄くすることができ、高耐圧性を維持しなが
ら、チャネル長を短くできるため、チャネル抵抗を低減
でき、ソース・ドレイン間のオン抵抗を低減することが
できる。さらに、溝側面の延設方向を略[112−0]
としているので、炭化珪素の薄膜よりなる第2の半導体
層からなるチャネル形成面を[112−0]方向とする
ことができ、チャネル形成面の凹凸を大幅に低減するこ
とができる。このことは、本発明者らによる炭化珪素の
エピタキシャル成長の実験により確認されている。この
溝側面での炭化珪素のエピタキシャル成長の特徴は、選
択的に[112−0]方向に極めて平坦な表面を作るた
め、この表面を熱酸化して得られるMOS界面も平坦に
なり、チャネル形成面は、キャリアの表面散乱が小さく
なり、チャネル移動度を飛躍的に向上させることができ
る。又、第2の半導体層にはRIEによるイオン衝撃で
生じる結晶欠陥は存在せず、移動度の低下が防止でき
る。さらに、チャネル形成面に形成されるゲート酸化膜
厚は均一となり、局所的な電界集中が発生しないためゲ
ート酸化膜耐圧が向上し、ゲート酸化膜寿命の長い高信
頼性の炭化珪素半導体装置を得ることができる。
の平面形状は、各内角が略等しい六角形としたので、六
角形の各辺において内角をなす(隣接する辺)角度は略
120度となる。よって、請求項1に記載の発明の作用
・効果に加え、オフ時にソース・ドレイン間に高電圧が
印加された場合に、側面の形状が六角形の溝にて形成さ
れた半導体部で電界集中によるアバランシェブレークダ
ウンは発生しない。従って、ソース・ドレイン間耐圧の
耐圧設計においては、高抵抗半導体層と第1の半導体層
の不純物濃度及びその膜厚で決まる耐圧を考えればよい
ので、高耐圧設計が可能になる。
の{0001}面に対する角度依存性とエピタキシャル
成長速度の{0001}面に対する角度依存性を生かす
ことに加えて、さらにエピタキシャル成長速度の{00
01}面内における方位依存性を新たに組み合わせた溝
形状とすることにより、ゲート閾電圧の低減・ゲート・
ソース間耐圧とゲート・ドレイン間耐圧の向上、オフ時
のリーク電流の低減、そして更なるオン抵抗の低減とゲ
ート酸化膜の信頼性の向上を図ることができる。
べる。本発明者らは、溝形成工程後に溝側面にエピ成長
膜を形成し、その後、ゲート酸化工程によりMOSチャ
ネル部を形成することにより、チャネル部の不純物濃度
の制御ができるとともにイオン衝撃による欠陥が無いチ
ャネル部を形成できることを見出した。即ち、エピ成長
中に半導体層に取り込まれる不純物の濃度を制御しなが
らこの半導体層を形成することで、第1の半導体層とチ
ャネル形成面の不純物濃度を独立に制御することが可能
となり、かつ、溝形成工程によって生じた溝側面近傍の
欠陥の影響の無いチャネル部を形成することが可能にな
る。
の不純物領域(図20ではn型ソース層24、図21で
はn型ソース領域35)を形成後、溝を形成し、その溝
の内壁にエピタキシャル層を成長させようとすると、炭
化珪素においては、不純物の熱拡散係数が小さく、実用
的な範囲においては拡散しないため、上述の溝側面にエ
ピ成長膜を形成することができる。即ち、シリコンにお
いては不純物の熱拡散係数が大きく、エピ成長中に不純
物が熱拡散するため、第1の不純物領域が過剰に拡大し
たり、基板外へ不純物が拡散する、いわゆるアウトデフ
ュージョンが顕著に起こり適用できないが、炭化珪素に
おいては、炭化珪素の物性を生かした手法として使用で
きる。
ジスタ動作させるためには、エピ成長した半導体層を溝
側面にのみに残すことが必須条件となるが、エピ成長速
度の面方位依存性と酸化速度の面方向依存性とを組み合
わせることにより、これが実現できる。即ち、エピ成長
速度は(0001−)カーボン面に比べて、それに垂直
な方向では10倍以上であり、主表面を(0001−)
カーボン面とすることにより溝側面で厚く基板表面、溝
底面で薄い半導体層を形成することができる。これを、
本発明者らが行った実験結果を基に説明すると、図17
は溝における側面及び底面を含む領域でのSEM像のス
ケッチであり、(0001−)カーボン面に比べて、そ
れに垂直な方向で10倍以上の膜厚があることを確認し
ている。
た後において、熱酸化工程により、溝側面で薄く、か
つ、基板表面、溝底面で厚い熱酸化膜を形成するが、こ
のとき、基板表面上および溝底面上にエピ成長で形成さ
れた半導体層を熱酸化により酸化膜に変質させることと
なる。熱酸化膜が溝側面で薄く基板表面および溝底面で
厚くなる理由は、六方晶炭化珪素の酸化速度が(000
1−)カーボン面で最も速く(0001−)カーボン面
に垂直な面に比べ約5倍であるからである。
うち基板表面部および溝底面部の半導体層が完全に酸化
膜に変化するべく熱酸化すれば、溝側面にのみに半導体
層を残すことができる。
薄膜を形成する場合、{0001}面に対する角度依存
性が存在するだけでなく、{0001}面上の方向に対
しても成長速度異方性が存在することが分かっている。
例えば、T.Kimoto and H.Matsunami; ”Two-dim
ensional nucleation and step dynamics in crystalgr
owth of SiC”,Silicon Carbide and Relate
d Materials, Ins. Phys. Conf. Ser. No 1
37.Institute of Physics Publishing,Bristol
and Philadelphia,pp. 55〜58(1993)に
より、エピ成長速度は[112−0]で最も速く、[1
1−00]で最も遅く、選択的に[112−0]方向に
成長する。つまり、図18に示すように、円状のメサ型
テーブルをウエハ表面に形成した試料にエピ成長を行う
と、(0001)面上の成長速度異方性により、(a)
にて示す円状のメサ型テーブルが(b)のように六角状
のメサ型テーブルになる。このとき、六角形の辺の延設
方向が[112−0]となる。本発明はこの見地に基づ
き、構造上も電気特性上も良好な溝型チャネル構造を備
えた溝ゲート型パワーMOSFETを実現している。
晶炭化珪素の面および方向軸を表す場合、本来ならば図
面に記載されているように、所要の数字の上にバーを付
した表現をとるべきであるが、表現手段に制約があるた
めに、前記所要の数字の上にバーを付す表現の代わり
に、前記所要数字の後に「−」を付して表現している。
面に従って説明する。図1に本実施の形態におけるnチ
ャネルタイプの溝ゲート型パワーMOSFET(縦型パ
ワーMOSFET)を示す。低抵抗半導体層としてのn
+ 型炭化珪素半導体基板1は、六方晶炭化珪素が用いら
れている。このn+ 型炭化珪素半導体基板1上に、高抵
抗半導体層としてのn- 型炭化珪素半導体層2とp型炭
化珪素半導体層3が順次積層されている。このように、
n+ 型炭化珪素半導体基板1とn- 型炭化珪素半導体層
2とp型炭化珪素半導体層3とから単結晶炭化珪素より
なる半導体基板4が構成されており、その上面を略(0
001−)カーボン面としている。
る所定領域には、半導体領域としてのn+ 型ソース領域
5が形成されている。さらに、p型炭化珪素半導体層3
内の表層部における所定領域には、低抵抗p型炭化珪素
領域6が形成されている。又、n+ 型ソース領域5の所
定領域に溝7が形成され、この溝7は、n+ 型ソース領
域5とp型炭化珪素半導体層3を貫通しn- 型炭化珪素
半導体層2に達している。溝7は半導体基板4の表面に
垂直な側面7aおよび半導体基板4の表面に平行な底面
7bを有する。又、溝7の側面7aは略[112−0]
方向に延設されている。さらに、溝7の側面7aの平面
形状は、各内角が略等しい六角形である。つまり、図2
の基板4の平面図において、六角形の6つの辺をS1,
S2,S3,S4,S5,S6で示し、辺S1とS2と
なす角度(内角)、辺S2とS3となす角度(内角)、
辺S3とS4となす角度(内角)、辺S4とS5となす
角度(内角)、辺S5とS6となす角度(内角)、辺S
6とS1となす角度(内角)は略120°となってい
る。
ス領域5とp型炭化珪素半導体層3とn- 型炭化珪素半
導体層2の表面には、第2の半導体層としてのn型炭化
珪素半導体薄膜層8が延設されている。n型炭化珪素半
導体薄膜層8は厚さがおよそ1000〜5000Å程度
の薄膜よりなり、n型炭化珪素半導体薄膜層8の結晶型
は、p型炭化珪素半導体層3の結晶型と同じであり、例
えば、6H−SiCとなっている。この他にも4H−S
iCであったり、3C−SiCであってもよい。又、n
型炭化珪素半導体薄膜層8の不純物濃度は、n+ 型炭化
珪素半導体基板1およびn+ 型ソース領域5の不純物濃
度より低くなっていることが望ましい。
膜層8の表面と溝7の底面7bにはゲート絶縁膜9が形
成されている。溝7内におけるゲート絶縁膜9の内側に
は、ゲート電極層10が充填されている。ゲート電極層
10は絶縁膜11にて覆われている。n+ 型ソース領域
5の表面と低抵抗p型炭化珪素領域6の表面には第1の
電極層としてのソース電極層12が形成されている。n
+ 型炭化珪素半導体基板1の表面(半導体基板4の裏
面)には、第2の電極層としてのドレイン電極層13が
形成されている。
Tは、チャネル形成面が[112−0]方向となってい
る。次に、溝ゲート型パワーMOSFETの製造工程
を、図3〜図9を用いて説明する。
001−)カーボン面であるn+ 型炭化珪素半導体基板
1を用意し、その表面にn- 型炭化珪素半導体層2をエ
ピタキシャル成長し、さらにn- 型炭化珪素半導体層2
上にp型炭化珪素半導体層3をエピタキシャル成長す
る。
板1とn- 型炭化珪素半導体層2とp型炭化珪素半導体
層3とからなる半導体基板4が形成される。次に、図4
に示すように、p型炭化珪素半導体層3の表層部の所定
領域に、n + 型ソース領域5を例えば窒素のイオン注入
により形成する。さらに、p型炭化珪素半導体層3の表
層部の別の所定領域に低抵抗p型炭化珪素領域6を例え
ばアルミニウムのイオン注入により形成する。
グ法(RIE法)により、n+ 型ソース領域5及びp型
炭化珪素半導体層3をともに貫通してn- 型炭化珪素半
導体層2に達する溝7を形成する。この時、溝7の側面
7aが[112−0]方向に延びるように溝7を形成す
る。それゆえ、図2に示すように、溝7の側面7aの平
面形状は、各内角が略等しい六角形となる。
ル成長法により溝7の内壁(側面7aおよび底面7b)
を含めた半導体基板4の上面にn型炭化珪素半導体薄膜
層8を形成する。つまり、溝7の内壁におけるn+ 型ソ
ース領域5、p型炭化珪素半導体層3およびn- 型炭化
珪素半導体層2の表面に延びるn型炭化珪素半導体薄膜
層8を形成する。このとき、エピ成長速度は(0001
−)カーボン面に比べて、それに垂直な方向では10倍
以上であるので、溝側面7aで厚く溝底面7bで薄い薄
膜層8を形成することができる。又、ここで、溝側面7
aのn型炭化珪素半導体薄膜層8の不純物濃度は、n+
型炭化珪素半導体基板1およびn+ 型ソース領域5の不
純物濃度より低く設定することが望ましい。より具体的
なn型炭化珪素半導体薄膜層8の形成方法としては、C
VD法により、6H−SiCの上に6H−SiCの薄膜
層8をホモエピタキシャル成長させる。
程において、炭化珪素のエピタキシャル成長の特徴であ
る[112−0]方向を選択的に形成しながら、即ち、
溝形成工程によって生じた表面凹凸を低減しながら成長
する。よって、チャネル形成面は極めて平坦な面とな
り、チャネル移動度が飛躍的に向上する。又、n型炭化
珪素半導体薄膜層8にはRIEによるイオン衝撃で生じ
る結晶欠陥は存在しないので、移動度の低下を防止する
ことができ、ソース・ドレイン間のオン抵抗を低減する
ことができる。
り半導体基板4およびn型炭化珪素半導体薄膜層8の表
面と溝7の底面7bにゲート絶縁膜(熱酸化膜)9を形
成する。このとき、熱酸化膜(9)は溝側面7aで薄く
基板表面および溝底面7bで厚くなり、基板4表面上お
よび溝底面7b上にエピ成長で形成された半導体薄膜層
8が酸化膜になる。これは、六方晶炭化珪素の酸化速度
が(0001−)カーボン面で最も速く(0001−)
カーボン面に垂直な面に比べ約5倍であるからである。
このようにして、エピ成長によるn型炭化珪素半導体薄
膜層8のうち基板4表面および溝底面7bの半導体薄膜
層8が熱酸化して溝側面7aにのみ半導体薄膜層8が残
ることとなる。
前述したようにチャネル形成面は極めて平坦な面である
ので、チャネル形成面に形成されるゲート絶縁膜(ゲー
ト酸化膜)9の膜厚も均一とすることができる。その結
果、完成したMOSFETにおいて、ゲート電圧印加時
に局所的な電界集中箇所がなく、局所的な電界集中が発
生しない。そのため、ゲート酸化膜耐圧を向上すること
ができる。又、同様な理由からゲート酸化膜寿命を長く
することができる。
ト絶縁膜9の内側に、ゲート電極層10を充填する。さ
らに、図9に示すように、ゲート電極層10の上面に絶
縁膜11を形成する。その後、図1に示すように、絶縁
膜11上を含むn+ ソース領域5と低抵抗p型炭化珪素
領域6の上に、ソース電極層12を形成する。又、n +
型炭化珪素半導体基板1の表面に、ドレイン電極層13
を形成して、溝ゲート型パワーMOSFETを完成す
る。
の(イ),(ロ)の特徴を有する。 (イ) 半導体基板4として、その主表面の面方位が略
(0001−)カーボン面である六方晶系の単結晶炭化
珪素を用いるとともに、溝7として、側面7aが略[1
12−0]方向に延設されたものを用い、さらに、溝7
の側面7aに不純物濃度が制御されたn型炭化珪素半導
体薄膜層8を配置することにより、チャネル形成面の不
純物濃度とp型炭化珪素半導体層3(p型エピタキシャ
ル層)の不純物濃度を独立に制御し、高耐圧、低オン抵
抗で閾値電圧が低い炭化珪素半導体装置となり、特にチ
ャネルを形成するn型炭化珪素半導体薄膜層8の不純物
濃度を低くすることで、キャリアが流れるときの不純物
散乱の影響を小さくすることができ、チャネル移動度を
大きくすることができる。又、ソース・ドレイン間耐圧
は、n- 型炭化珪素半導体層2とp型炭化珪素半導体層
3の不純物濃度及びその膜厚で主に支配されるので、p
型炭化珪素半導体層3の不純物濃度を上げて、p型炭化
珪素半導体層3の膜厚を薄くすることができ、高耐圧性
を維持しながら、チャネル長を短くできるため、チャネ
ル抵抗を低減でき、ソース・ドレイン間のオン抵抗を低
減することができる。さらに、溝7の側面7aの延設方
向を略[112−0]としたので、n型炭化珪素半導体
薄膜層8からなるチャネル形成面を[112−0]方向
とすることができ、チャネル形成面の凹凸を大幅に低減
することができる。その結果、ゲート閾電圧の低減、ゲ
ート・ソース間耐圧とゲート・ドレイン間耐圧の向上、
オフ時のリーク電流の低減、そして更なるオン抵抗の低
減とゲート酸化膜の信頼性を向上を図ることができるこ
ととなる。 (ロ) 溝7の側面7aの平面形状は、各内角が略等し
い六角形とし、六角形の各辺において内角をなす角度を
略120度としたので、オフ時にソース・ドレイン間に
高電圧が印加された場合に、側面の形状が六角形の溝7
にて形成された半導体部で電界集中によるアバランシェ
ブレークダウンは発生せず、ソース・ドレイン間耐圧の
耐圧設計においては、n- 型炭化珪素半導体層2とp型
炭化珪素半導体層3の不純物濃度及びその膜厚で決まる
耐圧を考えればよく、高耐圧設計が可能になる。
+ 型ソース領域5と低抵抗p型炭化珪素領域6に対して
形成されるソース電極層12は、異なる材料でもよい。
又、低抵抗p型炭化珪素領域6は省略も可能であり、こ
の場合ソース電極層12はn + 型ソース領域5とp型炭
化珪素半導体層3に接するように形成される。又、ソー
ス電極層12は、少なくともn+ 型ソース領域5の表面
に形成されていればよい。
MOSFETに適用した場合について説明したが、図1
においてp型とn型を入れ替えた、pチャネル縦型MO
SFETにおいても、同じ効果が得られる。
側面7aがほぼ90°となっているが、図10に示すよ
うに、溝7の側面7aと基板表面とでなす角度は必ずし
も90°に近くなくてもよい。又、溝7は底面を有しな
いV字型でもよい。さらに図11に示すように溝7の側
面7aは直線的に延びていなくてもよく、滑らかな曲面
でもよい。
は、チャネル移動度が大きくなるように設計することに
より、より良い効果が得られる。又、図12に示すよう
に、ゲート電極層10の上部が、n+ 型ソース領域5の
上方に延びる形状であってもよい。本構成とすること
で、n+ 型ソース領域5とn型炭化珪素半導体薄膜層8
に誘起されたチャネルとの接続抵抗を低減することがで
きる。
膜9の厚さは、チャネルが形成されるn型炭化珪素半導
体薄膜層8の中央部と下端でほぼ等しく、かつn型炭化
珪素半導体薄膜層8の下端より下までゲート電極層10
が達している構造であってもよい。本構造とすることで
n型炭化珪素半導体薄膜層8に誘起されたチャネルとド
レイン領域との接続抵抗を低減することができる。
よい。つまり、図12に示したようにゲート電極層10
の上部が、n+ 型ソース領域5の上方に延びる形状であ
って、かつ、図13に示したようにn型炭化珪素半導体
薄膜層8の下端より下までゲート電極層10が延びてい
る構造であってもよい。
化珪素半導体層3とは異なる結晶型でもよく、例えば、
p型炭化珪素半導体層3を6HのSiC、n型炭化珪素
半導体薄膜層8を4HのSiCとしてキャリアが流れる
方向の移動度を大きくすることにより低電流損失のMO
SFETが得られる。
に成長させる薄膜層すなわちn型炭化珪素半導体薄膜層
8をn型としているが、溝側面に成長させる薄膜層はn
型に限定されるものではなく、p型であってもよい。
尚、p型の場合は、図14のようにゲート電極層10の
上部が、n+ 型ソース領域5の上方に延びる形状であっ
て、かつ、溝側面に成長させる薄膜層の下端より下まで
ゲート電極層10が延びている構造であることが望まし
い。
面の平面形状(詳しくは、ゲート電極層10側の形状)
は、各内角が略等しい六角形としてもよい。つまり、図
16の基板4の平面図において、六角形の6つの辺をS
11,S12,S13,S14,S15,S16で示
し、辺S11とS12となす角度(内角)、辺S12と
S13となす角度(内角)、辺S13とS14となす角
度(内角)、辺S14とS15となす角度(内角)、辺
S15とS16となす角度(内角)、辺S16とS11
となす角度(内角)は略120°となっている。
ート型パワーMOSFETの斜視図。
製造工程を説明するための断面図。
製造工程を説明するための断面図。
製造工程を説明するための断面図。
製造工程を説明するための断面図。
製造工程を説明するための断面図。
製造工程を説明するための断面図。
製造工程を説明するための断面図。
型パワーMOSFETの断面構造模式図。
型パワーMOSFETの断面構造模式図。
型パワーMOSFETの断面横造模式図。
型パワーMOSFETの断面構造模式図。
型パワーMOSFETの断面構造模式図。
型パワーMOSFETの断面構造模式図。
(0001−)カーボン面に対する異方性を説明するた
めのスケッチ図
(0001−)面内の異方性を説明するためのスケッチ
図であり、(a)はエピ成長前のノマルスキー写真のス
ケッチ図、(b)はエピ成長後のノマルスキー写真のス
ケッチ図。
の斜視図。
の斜視図。
の断面図。
板、2…高抵抗半導体層としてのn- 型炭化珪素半導体
層、3…第1の半導体層としてのp型炭化珪素半導体
層、4…半導体基板、5…半導体領域としてのn+ 型ソ
ース領域、7…溝、7a…側面、7b…底面、8…第2
の半導体層としてのn型炭化珪素半導体薄膜層、9…ゲ
ート絶縁膜、10…ゲート電極層、11…絶縁膜、12
…第1の電極層としてのソース電極層、13…第2の電
極層としてのドレイン電極層
Claims (2)
- 【請求項1】 第1導電型の低抵抗半導体層と第1導電
型の高抵抗半導体層と第2導電型の第1の半導体層とが
順次に積層され、かつ前記第1の半導体層の主表面の面
方位が略(0001−)カーボン面である六方晶系の単
結晶炭化珪素よりなる半導体基板と、 前記第1の半導体層の表層部の所定領域に形成された第
1導電型の半導体領域と、 前記主表面から前記半導体領域と前記第1の半導体層を
共に貫通し前記高抵抗半導体層に達するとともに、側面
が略[112−0]方向に延設された溝と、 前記溝の側面における前記半導体領域と前記第1の半導
体層と前記高抵抗半導体層の表面に延設され、炭化珪素
の薄膜よりなる第2の半導体層と、 少なくとも前記第2の半導体層の表面に形成されたゲー
ト絶縁膜と、 前記溝内における前記ゲート絶縁膜の内側に形成された
ゲート電極層と、 前記主表面のうち少なくとも前記半導体領域の一部の表
面上に形成された第1の電極層と、 前記低抵抗半導体層の表面に形成された第2の電極層と
を備えたことを特徴とする炭化珪素半導体装置。 - 【請求項2】 前記溝の側面の平面形状は、各内角が略
等しい六角形である請求項1に記載の炭化珪素半導体装
置。
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