JPH09186256A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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- JPH09186256A JPH09186256A JP8030495A JP3049596A JPH09186256A JP H09186256 A JPH09186256 A JP H09186256A JP 8030495 A JP8030495 A JP 8030495A JP 3049596 A JP3049596 A JP 3049596A JP H09186256 A JPH09186256 A JP H09186256A
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- insulating film
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Abstract
(57)【要約】
【課題】 電気的に書き換え及び消去が可能なフラッシ
ュメモリ等のEEPROMにおいて、素子面積の増大や
読み出し速度の低下、インターポリ絶縁膜の薄層化によ
る信頼性低下などの問題を招くことなく、カップリング
比を増大させ、素子の動作電圧を下げることができる半
導体不揮発性メモリを製造する方法を提供することを目
的とする。 【解決手段】 ソース領域2とドレイン領域3との間に
2つのチャネル領域を有する半導体不揮発性メモリの製
造方法であって、ソース領域2側のチャネル領域上にゲ
ート絶縁膜11を介して選択ゲート4を形成する工程
と、ドレイン領域3側のチャネル領域上にゲート絶縁膜
12を介して配置されるとともに少なくともその一部が
絶縁膜14を介して選択ゲート4に重なるように延在し
て浮遊ゲート5を形成する工程と、浮遊ゲート5上にイ
ンターポリ絶縁膜13を介して制御ゲート6を形成する
工程と、を有する。
ュメモリ等のEEPROMにおいて、素子面積の増大や
読み出し速度の低下、インターポリ絶縁膜の薄層化によ
る信頼性低下などの問題を招くことなく、カップリング
比を増大させ、素子の動作電圧を下げることができる半
導体不揮発性メモリを製造する方法を提供することを目
的とする。 【解決手段】 ソース領域2とドレイン領域3との間に
2つのチャネル領域を有する半導体不揮発性メモリの製
造方法であって、ソース領域2側のチャネル領域上にゲ
ート絶縁膜11を介して選択ゲート4を形成する工程
と、ドレイン領域3側のチャネル領域上にゲート絶縁膜
12を介して配置されるとともに少なくともその一部が
絶縁膜14を介して選択ゲート4に重なるように延在し
て浮遊ゲート5を形成する工程と、浮遊ゲート5上にイ
ンターポリ絶縁膜13を介して制御ゲート6を形成する
工程と、を有する。
Description
【0001】
【発明の属する技術分野】この発明は、浮遊ゲートを有
し、電気的に書き換え及び消去が可能な半導体不揮発性
メモリの製造方法に関する。
し、電気的に書き換え及び消去が可能な半導体不揮発性
メモリの製造方法に関する。
【0002】
【従来の技術】電気的に書き換え及び消去が可能な半導
体不揮発性メモリ(以下、EEPROMという。)のな
かでフラッシュEEPROM(以下、フラッシュメモリ
という。)が注目されている。
体不揮発性メモリ(以下、EEPROMという。)のな
かでフラッシュEEPROM(以下、フラッシュメモリ
という。)が注目されている。
【0003】従来のEEPROMは一般に単ビット消去
を基本にしているのに対し、フラッシュメモリはブロッ
ク単位での消去を前提としている。このため、フラッシ
ュメモリは、従来のEEPROMに比べると使いにくい
点があるが、1ビットの単素子化やブロック消去等の採
用により、DRAM(ダイナミック・ランダム・アクセ
ス・メモリ)に匹敵あるいはそれ以上の集積度が期待で
きる次世代のメモリ(ROM)として注目されており、
その市場の大きさは計り知れない。
を基本にしているのに対し、フラッシュメモリはブロッ
ク単位での消去を前提としている。このため、フラッシ
ュメモリは、従来のEEPROMに比べると使いにくい
点があるが、1ビットの単素子化やブロック消去等の採
用により、DRAM(ダイナミック・ランダム・アクセ
ス・メモリ)に匹敵あるいはそれ以上の集積度が期待で
きる次世代のメモリ(ROM)として注目されており、
その市場の大きさは計り知れない。
【0004】フラッシュメモリに関して、これまでに種
々の構造、方式が提案されている。この中で、最も一般
的な構造のものが図18ないし図20に示すいわゆるE
TOX型と呼ばれるものである。図18は平面図、図1
9は図18のB−B’線断面図、図20は図18のA−
A’線断面図である。
々の構造、方式が提案されている。この中で、最も一般
的な構造のものが図18ないし図20に示すいわゆるE
TOX型と呼ばれるものである。図18は平面図、図1
9は図18のB−B’線断面図、図20は図18のA−
A’線断面図である。
【0005】このETOX型フラッシュメモリは、図1
9及び図20に示すように、基板1またはウェルに設け
られたソース2とドレイン3の間のチャネル形成領域上
にゲート絶縁膜10を介して浮遊ゲート5が設けられ、
更にその浮遊ゲート5に上にインターポリ絶縁膜13を
介して制御ゲート6が設けられている。そして、各メモ
リセルはフィールド酸化膜15で素子分離されている
が、制御ゲート6は隣接するメモリセル同士で互いにつ
ながっており、ワードラインとなっている。
9及び図20に示すように、基板1またはウェルに設け
られたソース2とドレイン3の間のチャネル形成領域上
にゲート絶縁膜10を介して浮遊ゲート5が設けられ、
更にその浮遊ゲート5に上にインターポリ絶縁膜13を
介して制御ゲート6が設けられている。そして、各メモ
リセルはフィールド酸化膜15で素子分離されている
が、制御ゲート6は隣接するメモリセル同士で互いにつ
ながっており、ワードラインとなっている。
【0006】一般に、浮遊ゲート型の不揮発性メモリで
は、絶縁体で囲まれた浮遊ゲートの中に電荷を保持し、
制御ゲートにバイアスをかけたときにソース・ドレイン
間にチャネルが形成される閾値電圧が浮遊ゲート中の電
荷量により変化することを利用してデータの記憶を行っ
ているが、書き込み、消去方法が各方式によって異なっ
ている。
は、絶縁体で囲まれた浮遊ゲートの中に電荷を保持し、
制御ゲートにバイアスをかけたときにソース・ドレイン
間にチャネルが形成される閾値電圧が浮遊ゲート中の電
荷量により変化することを利用してデータの記憶を行っ
ているが、書き込み、消去方法が各方式によって異なっ
ている。
【0007】上述したETOX型メモリセルの場合、デ
ータの書き込みはチャネルに電流を流したときにチャネ
ルのドレインサイドで発生したホットエレクトロンを浮
遊ゲート5に注入することにより行っている。また、デ
ータの消去は浮遊ゲート5とソース2間に高電界をかけ
たときにゲート絶縁膜中をトンネルして流れる電流(F
−N電流)により、浮遊ゲート5に保持された電子をソ
ース2に引き抜くことにより行っている。
ータの書き込みはチャネルに電流を流したときにチャネ
ルのドレインサイドで発生したホットエレクトロンを浮
遊ゲート5に注入することにより行っている。また、デ
ータの消去は浮遊ゲート5とソース2間に高電界をかけ
たときにゲート絶縁膜中をトンネルして流れる電流(F
−N電流)により、浮遊ゲート5に保持された電子をソ
ース2に引き抜くことにより行っている。
【0008】このETOX型メモリセルの特徴は、構造
が簡単であることであるが、欠点として、書き込みをド
レインサイドのホットエレクトロンで行っているため、
チャネル電流に対する浮遊ゲートに注入される電流の
比、即ち、書き込み効率が低く、そのため単一電源化も
困難であること、また、消去については、選択トランジ
スタを持たない構造のため、消去後の閾値のばらつきを
非常に狭い範囲に収める必要があり、プロセス的、回路
的に非常に高度なものが要求される。
が簡単であることであるが、欠点として、書き込みをド
レインサイドのホットエレクトロンで行っているため、
チャネル電流に対する浮遊ゲートに注入される電流の
比、即ち、書き込み効率が低く、そのため単一電源化も
困難であること、また、消去については、選択トランジ
スタを持たない構造のため、消去後の閾値のばらつきを
非常に狭い範囲に収める必要があり、プロセス的、回路
的に非常に高度なものが要求される。
【0009】次に、このETOX型メモリセルをアレイ
状に並べた様子を図18に示す。各セルはフィールド酸
化膜15で素子分離され、ソースはチャネル幅方向にの
びた拡散層で形成され、ソースライン22で接続され、
共通の電位となっている。また、制御ゲート6もソース
ライン22と平行にライン状に延び、この方向のセルで
共通なワードラインとなっている。さらにドレインはコ
ンタクトホール21を介して金属電極24に接続され、
この金属電極はワードラインと直行してライン状に延
び、この方向のセルに共通なビットラインとなってい
る。
状に並べた様子を図18に示す。各セルはフィールド酸
化膜15で素子分離され、ソースはチャネル幅方向にの
びた拡散層で形成され、ソースライン22で接続され、
共通の電位となっている。また、制御ゲート6もソース
ライン22と平行にライン状に延び、この方向のセルで
共通なワードラインとなっている。さらにドレインはコ
ンタクトホール21を介して金属電極24に接続され、
この金属電極はワードラインと直行してライン状に延
び、この方向のセルに共通なビットラインとなってい
る。
【0010】そして、アレイ状に並べたセルのうち、特
定のセルの選択は、これらのワードラインとビットライ
ンをマトリックス選択することにより行われる。
定のセルの選択は、これらのワードラインとビットライ
ンをマトリックス選択することにより行われる。
【0011】上記のように、ETOX型のメモリセルに
おいては、ドレインにコンタクトホールが必要なため、
この部分で面積を要し、セルの構造が簡単な割には素子
面積が大きくなってしまうという欠点もあった。
おいては、ドレインにコンタクトホールが必要なため、
この部分で面積を要し、セルの構造が簡単な割には素子
面積が大きくなってしまうという欠点もあった。
【0012】上記の欠点を解決するための方法の一つと
して、米国特許第5,280,446号に提案されてい
る構造・方式がある。この方式のメモリセルの構造は、
図21に示すように、ソース2とドレイン3間のチャネ
ル領域が2つの領域で構成されており、ソースサイドの
チャネル領域上には、ゲート絶縁膜11を介して選択ゲ
ート4が形成され、ドレインサイドのチャネル領域上に
はゲート絶縁膜12を介して浮遊ゲート5が形成されて
いる。さらに、浮遊ゲート5上にはインターポリ絶縁膜
13を挟んで制御ゲート6が形成されている。また、選
択ゲート4は絶縁膜14を挟んで制御ゲート6上を乗り
越え、後述するように、チャネル長方向の隣接するメモ
リセルの選択ゲートとつながっている。
して、米国特許第5,280,446号に提案されてい
る構造・方式がある。この方式のメモリセルの構造は、
図21に示すように、ソース2とドレイン3間のチャネ
ル領域が2つの領域で構成されており、ソースサイドの
チャネル領域上には、ゲート絶縁膜11を介して選択ゲ
ート4が形成され、ドレインサイドのチャネル領域上に
はゲート絶縁膜12を介して浮遊ゲート5が形成されて
いる。さらに、浮遊ゲート5上にはインターポリ絶縁膜
13を挟んで制御ゲート6が形成されている。また、選
択ゲート4は絶縁膜14を挟んで制御ゲート6上を乗り
越え、後述するように、チャネル長方向の隣接するメモ
リセルの選択ゲートとつながっている。
【0013】このような構造をとることにより、書き込
みについてはソースサイドの基板チャネル領域から浮遊
ゲート電極へのチャネルホットエレクトン注入、いわゆ
るSSI(Source Side Injecti
n)方式が可能となっており、ドレインサイドのチャネ
ルホットエレクトロン注入に比べ高い電子注入効率を実
現している。また、消去に関しては、選択ゲートを有す
ることにより、オバーイレースの問題を解決している。
みについてはソースサイドの基板チャネル領域から浮遊
ゲート電極へのチャネルホットエレクトン注入、いわゆ
るSSI(Source Side Injecti
n)方式が可能となっており、ドレインサイドのチャネ
ルホットエレクトロン注入に比べ高い電子注入効率を実
現している。また、消去に関しては、選択ゲートを有す
ることにより、オバーイレースの問題を解決している。
【0014】図22に、この方式のメモリセルをアレイ
状に配置した状態を示す。各メモリセルのドレインサイ
ドのチャネル領域上は、ゲート絶縁膜(トンネル絶縁
膜)を介して各セルの浮遊ゲート5で覆われており、ま
た、インターポリ絶縁膜を介して浮遊ゲートを覆うよう
に形成された制御ゲート6はチャネル幅方向、すなわ
ち、ソースからドレインに向かう方向に垂直な方向へラ
イン状に延び、複数のセルで共通になっている。また、
その方向の隣り合うセルはフィールド絶縁膜15によっ
て素子分離されている。
状に配置した状態を示す。各メモリセルのドレインサイ
ドのチャネル領域上は、ゲート絶縁膜(トンネル絶縁
膜)を介して各セルの浮遊ゲート5で覆われており、ま
た、インターポリ絶縁膜を介して浮遊ゲートを覆うよう
に形成された制御ゲート6はチャネル幅方向、すなわ
ち、ソースからドレインに向かう方向に垂直な方向へラ
イン状に延び、複数のセルで共通になっている。また、
その方向の隣り合うセルはフィールド絶縁膜15によっ
て素子分離されている。
【0015】一方、各メモリセルのソースサイドのチャ
ネル領域をゲート絶縁膜を介して覆う選択ゲート4は、
制御ゲート6上を乗り越えてチャネル長方向、すなわ
ち、ソースからドレインに向かう方向へライン状に延
び、その方向の複数のセルで共通になっている。このこ
とにより、制御ゲート6と選択ゲート4のマトリックス
選択によりある特定のセルが選択可能となり、チャネル
幅方向でのドレインの共通化が可能となり、ドレインラ
イン23を拡散層で形成することにより、各セルごとの
コンタクトホールが不必要となって、素子面積を小さく
することができる。
ネル領域をゲート絶縁膜を介して覆う選択ゲート4は、
制御ゲート6上を乗り越えてチャネル長方向、すなわ
ち、ソースからドレインに向かう方向へライン状に延
び、その方向の複数のセルで共通になっている。このこ
とにより、制御ゲート6と選択ゲート4のマトリックス
選択によりある特定のセルが選択可能となり、チャネル
幅方向でのドレインの共通化が可能となり、ドレインラ
イン23を拡散層で形成することにより、各セルごとの
コンタクトホールが不必要となって、素子面積を小さく
することができる。
【0016】
【発明が解決しようとする課題】ところで、制御ゲート
−浮遊ゲートの静電容量と浮遊ゲート−チャネル(又
は、ソース、ドレイン)の静電容量の比(以下、単に、
カップリング比という。)を大きくすることは、フラッ
シュメモリの動作電圧を下げるために重要である。上記
した米国特許第5,280,446号による構造では、
カップリング比を大きくするためには、浮遊ゲートの面
積とチャネルの面積の比を大きくするか、またはトンネ
ル酸化膜厚とインターポリ絶縁膜厚の比を大きくする必
要がある。
−浮遊ゲートの静電容量と浮遊ゲート−チャネル(又
は、ソース、ドレイン)の静電容量の比(以下、単に、
カップリング比という。)を大きくすることは、フラッ
シュメモリの動作電圧を下げるために重要である。上記
した米国特許第5,280,446号による構造では、
カップリング比を大きくするためには、浮遊ゲートの面
積とチャネルの面積の比を大きくするか、またはトンネ
ル酸化膜厚とインターポリ絶縁膜厚の比を大きくする必
要がある。
【0017】前者の方法の場合は、浮遊ゲートの面積を
大きくするために、例えば、浮遊ゲート幅(Wfg)を
大きくすれば素子面積の増大を招き、また、チャネル面
積を小さくするために、例えば、チャネル幅(Wc)を
小さくすればセル電流が小さくなり読み出し速度の低下
を招く、さらに、微細加工の点でも厳しくなるという問
題がある。
大きくするために、例えば、浮遊ゲート幅(Wfg)を
大きくすれば素子面積の増大を招き、また、チャネル面
積を小さくするために、例えば、チャネル幅(Wc)を
小さくすればセル電流が小さくなり読み出し速度の低下
を招く、さらに、微細加工の点でも厳しくなるという問
題がある。
【0018】また、後者の方法の場合は、トンネル酸化
膜厚を厚くすると、かえって、消去電圧は高くなってし
まい、インターポリ絶縁膜の厚さを薄くすることは信頼
性の点から困難であるという問題がある。
膜厚を厚くすると、かえって、消去電圧は高くなってし
まい、インターポリ絶縁膜の厚さを薄くすることは信頼
性の点から困難であるという問題がある。
【0019】この発明は上述した従来の問題点に鑑みな
されたものにして、電気的に書き換え及び消去が可能な
フラッシュメモリ等のEEPROMにおいて、素子面積
の増大や読み出し速度の低下、インターポリ絶縁膜の薄
層化による信頼性低下などの問題を招くことなく、カッ
プリング比を増大させ、素子の動作電圧を下げることが
できる半導体不揮発性メモリを製造する方法を提供する
ことを第1の目的とする。
されたものにして、電気的に書き換え及び消去が可能な
フラッシュメモリ等のEEPROMにおいて、素子面積
の増大や読み出し速度の低下、インターポリ絶縁膜の薄
層化による信頼性低下などの問題を招くことなく、カッ
プリング比を増大させ、素子の動作電圧を下げることが
できる半導体不揮発性メモリを製造する方法を提供する
ことを第1の目的とする。
【0020】また、上記の米国特許第5,280,44
6号の方式では、前述したように、書き込みとして、ソ
ースサイドの基板チャネル領域から浮遊ゲートへ電子を
注入するSSI方式を用いている。これは、従来から用
いられているドレイン近傍領域でのホットエレクトロン
注入法に比べ、高い注入効率が得られ、このことによっ
て低消費電力化を実現している。しかし、SSI方式で
も注入効率は数%以下であり、100%とすることはで
きない。このため、昇圧回路等の周辺回路への負担が大
きく、このことがチップ面積の増加を招き、結果的に低
コスト化の妨げになっている。
6号の方式では、前述したように、書き込みとして、ソ
ースサイドの基板チャネル領域から浮遊ゲートへ電子を
注入するSSI方式を用いている。これは、従来から用
いられているドレイン近傍領域でのホットエレクトロン
注入法に比べ、高い注入効率が得られ、このことによっ
て低消費電力化を実現している。しかし、SSI方式で
も注入効率は数%以下であり、100%とすることはで
きない。このため、昇圧回路等の周辺回路への負担が大
きく、このことがチップ面積の増加を招き、結果的に低
コスト化の妨げになっている。
【0021】この注入効率をさらに向上させる方式とし
て、FNトンネリング効果によって、電子の注入を行う
方式がある。この方式は、制御ゲートに正バイアス、ウ
ェルまたは基板をゼロまたは負バイアスとし、ウェルま
たは基板から浮遊ゲートへ電子を注入し、同一の制御ゲ
ート上の素子に一括で電子の注入を行うことにより一括
消去し、そして、制御ゲートを負バイアス、ドレインを
正バイアスとし、浮遊ゲートからドレインサイドへ電子
を放出して、各単素子を制御ゲート−ドレインによって
マトリックス的に選択して行うことにより、書き込みを
行うものである。しかしながら、上記の米国特許第5,
280,446号の方式では、制御ゲートとドレイン線
は、同一の方向に形成されているため、電子放出する際
に制御ゲート−ドレインによって素子をマトリックス状
に選択することはできない。
て、FNトンネリング効果によって、電子の注入を行う
方式がある。この方式は、制御ゲートに正バイアス、ウ
ェルまたは基板をゼロまたは負バイアスとし、ウェルま
たは基板から浮遊ゲートへ電子を注入し、同一の制御ゲ
ート上の素子に一括で電子の注入を行うことにより一括
消去し、そして、制御ゲートを負バイアス、ドレインを
正バイアスとし、浮遊ゲートからドレインサイドへ電子
を放出して、各単素子を制御ゲート−ドレインによって
マトリックス的に選択して行うことにより、書き込みを
行うものである。しかしながら、上記の米国特許第5,
280,446号の方式では、制御ゲートとドレイン線
は、同一の方向に形成されているため、電子放出する際
に制御ゲート−ドレインによって素子をマトリックス状
に選択することはできない。
【0022】EEPROMにおいては、例えば、2種類
の書き込み/消去方式がある。すなわち、(1)ソース
サイドから浮遊ゲートへの電子注入によるマトリックス
書き込みを行うSSI書き込みと浮遊ゲートからドレイ
ンサイドへの電子放出による一括消去を行うドレインサ
イドFNトンネル消去を用いた方式と、(2)基板また
はウェルから浮遊ゲートへの電子注入による一括消去を
行う基板FNトンネル消去と浮遊ゲートからドレインサ
イドへの電子放出によるマトリックス書き込みを行うド
レインサイドFNトンネル書き込みを用いた方式と、が
ある。上記(1)の方式においても基板またはウェルか
ら一括してFNトンネルによる電子注入を行うように構
成できるが、電子放出も一括で行われるために、メモリ
動作が行うことはできず、メモリと機能させるためには
FNトンネルによる電子注入を用いることはできない。
の書き込み/消去方式がある。すなわち、(1)ソース
サイドから浮遊ゲートへの電子注入によるマトリックス
書き込みを行うSSI書き込みと浮遊ゲートからドレイ
ンサイドへの電子放出による一括消去を行うドレインサ
イドFNトンネル消去を用いた方式と、(2)基板また
はウェルから浮遊ゲートへの電子注入による一括消去を
行う基板FNトンネル消去と浮遊ゲートからドレインサ
イドへの電子放出によるマトリックス書き込みを行うド
レインサイドFNトンネル書き込みを用いた方式と、が
ある。上記(1)の方式においても基板またはウェルか
ら一括してFNトンネルによる電子注入を行うように構
成できるが、電子放出も一括で行われるために、メモリ
動作が行うことはできず、メモリと機能させるためには
FNトンネルによる電子注入を用いることはできない。
【0023】この発明においては、上記した事情に鑑
み、基板FNトンネル消去(トンネル電子注入)/ドレ
インサイドFNトンネル書き込み(トンネル電子放出)
を可能とした半導体不揮発性メモリを製造する方法を提
供することを第2の目的とする。
み、基板FNトンネル消去(トンネル電子注入)/ドレ
インサイドFNトンネル書き込み(トンネル電子放出)
を可能とした半導体不揮発性メモリを製造する方法を提
供することを第2の目的とする。
【0024】
【課題を解決するための手段】この発明の半導体不揮発
性メモリの製造方法は、ソース領域とドレイン領域との
間に2つのチャネル領域を有する半導体不揮発性メモリ
の製造方法であって、ソース領域側のチャネル領域上に
ゲート絶縁膜を介して選択ゲートを形成する工程と、ド
レイン領域側のチャネル領域上にゲート絶縁膜を介して
配置されるとともに少なくともその一部が絶縁膜を介し
て前記選択ゲートに重なるように延在して浮遊ゲートを
形成する工程と、前記浮遊ゲート上にインターポリ絶縁
膜を介して制御ゲートを形成する工程と、を有すること
を特徴とする。
性メモリの製造方法は、ソース領域とドレイン領域との
間に2つのチャネル領域を有する半導体不揮発性メモリ
の製造方法であって、ソース領域側のチャネル領域上に
ゲート絶縁膜を介して選択ゲートを形成する工程と、ド
レイン領域側のチャネル領域上にゲート絶縁膜を介して
配置されるとともに少なくともその一部が絶縁膜を介し
て前記選択ゲートに重なるように延在して浮遊ゲートを
形成する工程と、前記浮遊ゲート上にインターポリ絶縁
膜を介して制御ゲートを形成する工程と、を有すること
を特徴とする。
【0025】この発明は、上記の製造方法により、前記
制御ゲートと浮遊ゲートとの重なる領域の面積が浮遊ゲ
ートとチャネル領域の重なる領域の面積より大きするこ
とができる。従って、セル面積の増大を招くことなく浮
遊ゲートと制御ゲートの重なり面積を増加させることが
できる。このため、浮遊ゲートと制御ゲート間の結合容
量が増大し、動作電圧の低電圧化が可能となる。そし
て、動作電圧の低電圧化により、フィールド酸化膜の薄
層化による分離領域の縮小やチャージポンプ回路の縮小
化を可能とし、チップ面積の縮小も可能な半導体不揮発
性メモリを提供することができる。
制御ゲートと浮遊ゲートとの重なる領域の面積が浮遊ゲ
ートとチャネル領域の重なる領域の面積より大きするこ
とができる。従って、セル面積の増大を招くことなく浮
遊ゲートと制御ゲートの重なり面積を増加させることが
できる。このため、浮遊ゲートと制御ゲート間の結合容
量が増大し、動作電圧の低電圧化が可能となる。そし
て、動作電圧の低電圧化により、フィールド酸化膜の薄
層化による分離領域の縮小やチャージポンプ回路の縮小
化を可能とし、チップ面積の縮小も可能な半導体不揮発
性メモリを提供することができる。
【0026】更に、この発明は、前記選択ゲートの形成
を、前記浮遊ゲート及び制御ゲートを形成する前に行う
ようにすればよい。
を、前記浮遊ゲート及び制御ゲートを形成する前に行う
ようにすればよい。
【0027】上記のように、選択ゲートの形成、すなわ
ち、エッチング加工を浮遊ゲート及び制御ゲートを形成
する前に行うことにより、選択ゲートのトランジスタの
チャネル長が自己整合的に定まると共に、フォトリソ・
エッチング工程をむやみに増加させることなく基板表面
の堀込みを無くすることができる。
ち、エッチング加工を浮遊ゲート及び制御ゲートを形成
する前に行うことにより、選択ゲートのトランジスタの
チャネル長が自己整合的に定まると共に、フォトリソ・
エッチング工程をむやみに増加させることなく基板表面
の堀込みを無くすることができる。
【0028】また、この発明は、前記ソース及びドレイ
ン領域と制御ゲートとの間の絶縁膜が、インターポリ絶
縁膜の形成時に同時に形成されるように構成すると良
い。
ン領域と制御ゲートとの間の絶縁膜が、インターポリ絶
縁膜の形成時に同時に形成されるように構成すると良
い。
【0029】更に、前記インターポリ絶縁膜、或いはイ
ンターポリ絶縁膜中の下層膜として、酸化工程により得
られる酸化膜を用い、前記浮遊ゲートへの不純物導入量
を制限して、ソース及びドレイン上の絶縁膜厚をインタ
ーポリ絶縁膜に比して相対的に厚くするように構成すれ
ばよい。
ンターポリ絶縁膜中の下層膜として、酸化工程により得
られる酸化膜を用い、前記浮遊ゲートへの不純物導入量
を制限して、ソース及びドレイン上の絶縁膜厚をインタ
ーポリ絶縁膜に比して相対的に厚くするように構成すれ
ばよい。
【0030】前記ソース及びドレイン領域と制御ゲート
電極との間の絶縁膜が、ソース及びドレイン表面の酸化
により形成される厚い酸化膜を用いるとよい。
電極との間の絶縁膜が、ソース及びドレイン表面の酸化
により形成される厚い酸化膜を用いるとよい。
【0031】また、この発明は、前記選択ゲート電極側
面に所望の膜厚のサイドウォールを形成し、これをマス
クにしてドレイン形成用の不純物注入を行うことによ
り、浮遊ゲートのチャネル長を自己整合的に形成するよ
うに構成すればよい。
面に所望の膜厚のサイドウォールを形成し、これをマス
クにしてドレイン形成用の不純物注入を行うことによ
り、浮遊ゲートのチャネル長を自己整合的に形成するよ
うに構成すればよい。
【0032】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。
き図面を参照して説明する。
【0033】この発明の半導体不揮発性メモリの製造方
法の第1の実施の形態を図1ないし図3に従い説明す
る。図1ないし図3はこの製造方法を工程別に示す断面
図である。
法の第1の実施の形態を図1ないし図3に従い説明す
る。図1ないし図3はこの製造方法を工程別に示す断面
図である。
【0034】まず、公知の基板形成技術を用いてシリコ
ン基板1上にウェルや素子分離のためのフィールド酸化
膜を形成した後、熱酸化法により基板1上に15nm程
度の制御ゲート用のゲート絶縁膜(ソースサイドチャネ
ル上のゲート絶縁膜)11を形成する。このゲート絶縁
膜11上に選択ゲート4となるポリシリコン(以下、第
1ポリシリコンという。)40を減圧CVDにより約1
00nm堆積し、リンガラス熱拡散による方法を用いて
低抵抗化する。続いて、高温シリコン酸化膜(以下、H
TO膜という。)からなる絶縁膜14を高温の減圧CV
D法により約150nm堆積する。この絶縁膜14は、
浮遊ゲートに注入された電荷が制御ゲート側に抜けない
ように、膜厚が比較的厚いHTO膜からなる絶縁膜でそ
の耐圧を得るように構成している。しかし、トンネル酸
化膜に比べて厚ければ,より具体的にはカップリング比
に影響を与えない程度の厚さを有すれば多少その膜厚が
薄くても浮遊ゲートの電荷が選択ゲート4に抜けない耐
圧を有するものであればよい。また、この絶縁膜14
は、シリコン酸化膜以外に、シリコン窒化膜、シリコン
酸化膜とシリコン窒化膜との複合膜で形成してもよい。
なお、一般によく用いられるONO積層膜の場合、電荷
保持特性(電荷抜け耐性)は向上するが、窒化膜が厚い
場合、容量的には大きくなるため前述したカップリング
に影響を与える。即ち、カップリング比が下がるため、
単純にその膜厚を薄くすることができない。従って、そ
の膜厚は、膜種、膜構成及びそのプロセスによって異な
り、随時決定される。
ン基板1上にウェルや素子分離のためのフィールド酸化
膜を形成した後、熱酸化法により基板1上に15nm程
度の制御ゲート用のゲート絶縁膜(ソースサイドチャネ
ル上のゲート絶縁膜)11を形成する。このゲート絶縁
膜11上に選択ゲート4となるポリシリコン(以下、第
1ポリシリコンという。)40を減圧CVDにより約1
00nm堆積し、リンガラス熱拡散による方法を用いて
低抵抗化する。続いて、高温シリコン酸化膜(以下、H
TO膜という。)からなる絶縁膜14を高温の減圧CV
D法により約150nm堆積する。この絶縁膜14は、
浮遊ゲートに注入された電荷が制御ゲート側に抜けない
ように、膜厚が比較的厚いHTO膜からなる絶縁膜でそ
の耐圧を得るように構成している。しかし、トンネル酸
化膜に比べて厚ければ,より具体的にはカップリング比
に影響を与えない程度の厚さを有すれば多少その膜厚が
薄くても浮遊ゲートの電荷が選択ゲート4に抜けない耐
圧を有するものであればよい。また、この絶縁膜14
は、シリコン酸化膜以外に、シリコン窒化膜、シリコン
酸化膜とシリコン窒化膜との複合膜で形成してもよい。
なお、一般によく用いられるONO積層膜の場合、電荷
保持特性(電荷抜け耐性)は向上するが、窒化膜が厚い
場合、容量的には大きくなるため前述したカップリング
に影響を与える。即ち、カップリング比が下がるため、
単純にその膜厚を薄くすることができない。従って、そ
の膜厚は、膜種、膜構成及びそのプロセスによって異な
り、随時決定される。
【0035】つぎに、フォトリソ・エッチングにより絶
縁膜14および第1ポリシリコン40を同一マスクでパ
ターニングする。このパターンはドレインサイドは最終
の仕上がり位置に、ソースサイドは最終の仕上がり位置
よりも外側になるように形成する(図1(a)参照)。
この実施の形態の場合、第1ポリシリコン40及び絶縁
膜14が除去される領域の一部がトンネル酸化膜領域
(ドレインサイドのチャネル領域)となる。
縁膜14および第1ポリシリコン40を同一マスクでパ
ターニングする。このパターンはドレインサイドは最終
の仕上がり位置に、ソースサイドは最終の仕上がり位置
よりも外側になるように形成する(図1(a)参照)。
この実施の形態の場合、第1ポリシリコン40及び絶縁
膜14が除去される領域の一部がトンネル酸化膜領域
(ドレインサイドのチャネル領域)となる。
【0036】次に、選択ゲート4の側面に絶縁用サイド
ウォール18を形成する(図1(b)参照)。通常、絶
縁用サイドウォールはカバレッジの良いHTO膜の成膜
工程とそのドライエッチバック工程により形成される。
しかし、この実施の形態の場合、エッチバックされる基
板1の表面の一部がトンネル酸化膜の形成領域であるた
め、HTO膜だけではその基板表面が直接プラズマに晒
されて、以後形成されるトンネル酸化膜に致命的な影響
を与えかねない。従って、絶縁用サイドウォール用のH
TO膜を形成する前に、エッチバックのエンドポイント
検出用として薄いシリコン窒化膜を形成した方がよい。
また、絶縁性をより良好にするため、更に下層に薄いシ
リコン酸化膜を形成して、サイドウォールをSiO2/
Si3N4/SiO2のONO積層構造にすることがもっ
とも望ましい。その後、トンネル膜形成領域上の残膜を
ウエットエッチングにより除去する(図1(c)参
照)。
ウォール18を形成する(図1(b)参照)。通常、絶
縁用サイドウォールはカバレッジの良いHTO膜の成膜
工程とそのドライエッチバック工程により形成される。
しかし、この実施の形態の場合、エッチバックされる基
板1の表面の一部がトンネル酸化膜の形成領域であるた
め、HTO膜だけではその基板表面が直接プラズマに晒
されて、以後形成されるトンネル酸化膜に致命的な影響
を与えかねない。従って、絶縁用サイドウォール用のH
TO膜を形成する前に、エッチバックのエンドポイント
検出用として薄いシリコン窒化膜を形成した方がよい。
また、絶縁性をより良好にするため、更に下層に薄いシ
リコン酸化膜を形成して、サイドウォールをSiO2/
Si3N4/SiO2のONO積層構造にすることがもっ
とも望ましい。その後、トンネル膜形成領域上の残膜を
ウエットエッチングにより除去する(図1(c)参
照)。
【0037】続いて、膜厚9nm程度のゲート絶縁膜
(トンネル酸化膜)12を熱酸化により形成し(図1
(d)参照)、浮遊ゲート5となるポリシリコン膜(以
下、第2ポリシリコンという。)50を減圧CVD法に
より約100nm堆積し、さらにリンガラス熱拡散によ
る方法を用いて低抵抗化する。さらに、浮遊ゲート5と
制御ゲート6間の絶縁膜13の1部を形成するために第
2ポリシリコン50の表面を熱酸化することにより、酸
化シリコン膜を約10nm形成した後、減圧CVD法に
よりシリコン窒化膜を約10nm堆積する(図2(a)
参照)。
(トンネル酸化膜)12を熱酸化により形成し(図1
(d)参照)、浮遊ゲート5となるポリシリコン膜(以
下、第2ポリシリコンという。)50を減圧CVD法に
より約100nm堆積し、さらにリンガラス熱拡散によ
る方法を用いて低抵抗化する。さらに、浮遊ゲート5と
制御ゲート6間の絶縁膜13の1部を形成するために第
2ポリシリコン50の表面を熱酸化することにより、酸
化シリコン膜を約10nm形成した後、減圧CVD法に
よりシリコン窒化膜を約10nm堆積する(図2(a)
参照)。
【0038】次に、フォトリソリソグラフィーによりレ
ジストマスク31を形成した後、絶縁膜13、第2ポリ
シリコン50、絶縁膜14および第1ポリシリコン40
を同一マスクでエッチングする。このとき、シリコン酸
化膜からなる絶縁膜14と第1ポリシリコン40のエッ
チング時に、もともとこれらの無かった部分でレジスト
の開口部分ではゲート絶縁膜(トンネル酸化膜)12が
エッチングされ、続いて、シリコン基板1がエッチング
で掘られてしまう。その後、ソース・ドレイン領域2、
3を形成するために、Asイオンをエネルギー50Ke
V、ドーズ量6×1015/cm2で注入し、ソース領域
2、ドレイン領域3を形成する(図2(b)参照)。
ジストマスク31を形成した後、絶縁膜13、第2ポリ
シリコン50、絶縁膜14および第1ポリシリコン40
を同一マスクでエッチングする。このとき、シリコン酸
化膜からなる絶縁膜14と第1ポリシリコン40のエッ
チング時に、もともとこれらの無かった部分でレジスト
の開口部分ではゲート絶縁膜(トンネル酸化膜)12が
エッチングされ、続いて、シリコン基板1がエッチング
で掘られてしまう。その後、ソース・ドレイン領域2、
3を形成するために、Asイオンをエネルギー50Ke
V、ドーズ量6×1015/cm2で注入し、ソース領域
2、ドレイン領域3を形成する(図2(b)参照)。
【0039】その後、レジスト31を除去した後、例え
ばウェット雰囲気で950℃,20分程度の熱酸化を行
うことにより、浮遊ゲート5上では先に形成したシリコ
ン窒化膜の表面が4nmほど酸化され、窒化膜自体の膜
厚はその分減ってSiO2(4nm)/Si3N4(6n
m)/SiO2(10nm)からなるインターポリ絶縁
膜13が形成される。また、このとき、浮遊ゲート5と
選択ゲート4の側面は酸化されて酸化膜が形成され、ソ
ース領域2及びドレイン領域3上も酸化され、約80n
mの酸化膜16、17が形成される。続いて、制御ゲー
ト6となるポリシリコン(以下、第3ポリシリコンとい
う)を堆積し、リンガラス熱拡散による方法を用いて低
抵抗化する。その後、フォトリソグラフィーにより制御
ゲート6のパターンのレジストマスクを形成した後、第
3ポリシリコン、インターポリ絶縁膜13、浮遊ゲート
5を同一マスクでエッチングすることにより、この発明
の半導体不揮発性メモリのセル部分が完成する(図3
(a)参照)。
ばウェット雰囲気で950℃,20分程度の熱酸化を行
うことにより、浮遊ゲート5上では先に形成したシリコ
ン窒化膜の表面が4nmほど酸化され、窒化膜自体の膜
厚はその分減ってSiO2(4nm)/Si3N4(6n
m)/SiO2(10nm)からなるインターポリ絶縁
膜13が形成される。また、このとき、浮遊ゲート5と
選択ゲート4の側面は酸化されて酸化膜が形成され、ソ
ース領域2及びドレイン領域3上も酸化され、約80n
mの酸化膜16、17が形成される。続いて、制御ゲー
ト6となるポリシリコン(以下、第3ポリシリコンとい
う)を堆積し、リンガラス熱拡散による方法を用いて低
抵抗化する。その後、フォトリソグラフィーにより制御
ゲート6のパターンのレジストマスクを形成した後、第
3ポリシリコン、インターポリ絶縁膜13、浮遊ゲート
5を同一マスクでエッチングすることにより、この発明
の半導体不揮発性メモリのセル部分が完成する(図3
(a)参照)。
【0040】以上の実施の形態の例では、ポリシリコン
のドーピングはリンガラス熱拡散法よって行ったが、イ
オン注入によりドーピングしても良いし、ドープドポリ
シリコンを用いても良い。また、ドーパントはリンのみ
でなくヒ素を用いてもかまわない。
のドーピングはリンガラス熱拡散法よって行ったが、イ
オン注入によりドーピングしても良いし、ドープドポリ
シリコンを用いても良い。また、ドーパントはリンのみ
でなくヒ素を用いてもかまわない。
【0041】また、選択ゲート上の絶縁膜14にHTO
膜を用いる代わりにシリコン窒化膜を用いても良い。こ
の場合には図2(b)に示すようなレジストマスク31
を形成した後、絶縁膜13、第2ポリシリコン50、絶
縁膜14および第1ポリシリコン40を同一マスクでエ
ッチングする工程で、窒化膜およびポリシリコンのエッ
チレートが酸化膜に対して選択比が十分とれていれば、
窒化膜14と第1ポリシリコンのエッチング時に、もと
もとこれらの無い部分でかつレジストの開口部分でゲー
ト絶縁膜12がエッチングのマスクとなり、シリコン基
板1が掘られて段差が形成されることがさけられる。
膜を用いる代わりにシリコン窒化膜を用いても良い。こ
の場合には図2(b)に示すようなレジストマスク31
を形成した後、絶縁膜13、第2ポリシリコン50、絶
縁膜14および第1ポリシリコン40を同一マスクでエ
ッチングする工程で、窒化膜およびポリシリコンのエッ
チレートが酸化膜に対して選択比が十分とれていれば、
窒化膜14と第1ポリシリコンのエッチング時に、もと
もとこれらの無い部分でかつレジストの開口部分でゲー
ト絶縁膜12がエッチングのマスクとなり、シリコン基
板1が掘られて段差が形成されることがさけられる。
【0042】上記の第1の実施の形態では、シリコン基
板1の表面が掘られドレイン領域3部分に段差が形成さ
れることがある。このように、ドレイン領域3部分に段
差ができると、ドレイン注入不純物の深入深さが深くな
り表面濃度が下がるため浮遊ゲート6からドレイン領域
3へ電荷を放出する際の効率が悪くなる。また、ドレイ
ンが深いところに形成されるため、短チャネル効果にも
弱くなってしまう。そこで、シリコン基板1表面の堀込
みを防止したこの発明の製造方法の第2の実施の形態に
つき図4及び図5に従い説明する。図4及び図5はこの
製造方法を工程別に示す断面図である。尚、第1の実施
の形態と同じ工程については、説明の重複を避けるため
に、その説明を省略する。
板1の表面が掘られドレイン領域3部分に段差が形成さ
れることがある。このように、ドレイン領域3部分に段
差ができると、ドレイン注入不純物の深入深さが深くな
り表面濃度が下がるため浮遊ゲート6からドレイン領域
3へ電荷を放出する際の効率が悪くなる。また、ドレイ
ンが深いところに形成されるため、短チャネル効果にも
弱くなってしまう。そこで、シリコン基板1表面の堀込
みを防止したこの発明の製造方法の第2の実施の形態に
つき図4及び図5に従い説明する。図4及び図5はこの
製造方法を工程別に示す断面図である。尚、第1の実施
の形態と同じ工程については、説明の重複を避けるため
に、その説明を省略する。
【0043】第1の実施の形態における図1(a)ない
し(d)に示す工程と同じ工程により、基板1上にゲー
ト絶縁膜11を形成し、このゲート絶縁膜11上に、選
択ゲート4、絶縁膜14を積層形成した後、公知のフォ
トリソ・エッチングにより選択ゲート4及び絶縁膜14
を加工する。そして、選択ゲート4の側面に絶縁用サイ
ドウォール18を形成し、トンネル酸化膜形成領域上の
残膜をウェットエッチングにより除去した後、次にトン
ネル酸化膜12を形成する。
し(d)に示す工程と同じ工程により、基板1上にゲー
ト絶縁膜11を形成し、このゲート絶縁膜11上に、選
択ゲート4、絶縁膜14を積層形成した後、公知のフォ
トリソ・エッチングにより選択ゲート4及び絶縁膜14
を加工する。そして、選択ゲート4の側面に絶縁用サイ
ドウォール18を形成し、トンネル酸化膜形成領域上の
残膜をウェットエッチングにより除去した後、次にトン
ネル酸化膜12を形成する。
【0044】続いて、浮遊ゲート5となる第2ポリシリ
コン50を減圧CVD法により約100nm堆積し、そ
して、リンガラス熱拡散による方法を用いて低抵抗化す
る。さらに、浮遊ゲート5と制御ゲート6間のインター
ポリ絶縁膜13の1部を形成するために第2ポリシリコ
ン50の表面を熱酸化することにより約10nmのシリ
コン酸化膜を形成した後、減圧CVD法によりシリコン
窒化膜を約10nm堆積する。
コン50を減圧CVD法により約100nm堆積し、そ
して、リンガラス熱拡散による方法を用いて低抵抗化す
る。さらに、浮遊ゲート5と制御ゲート6間のインター
ポリ絶縁膜13の1部を形成するために第2ポリシリコ
ン50の表面を熱酸化することにより約10nmのシリ
コン酸化膜を形成した後、減圧CVD法によりシリコン
窒化膜を約10nm堆積する。
【0045】続いて、フォトリソリソグラフィーにより
レジストマスク31を形成した後、インターポリ絶縁膜
13、第2ポリシリコン50、絶縁膜14および選択ゲ
ート4を同一マスクでエッチングした後、ソース領域2
となるところに、Asイオンをエネルギー50KeV、
ドーズ量6×1015/cm2で注入する(図4(a)参
照)。
レジストマスク31を形成した後、インターポリ絶縁膜
13、第2ポリシリコン50、絶縁膜14および選択ゲ
ート4を同一マスクでエッチングした後、ソース領域2
となるところに、Asイオンをエネルギー50KeV、
ドーズ量6×1015/cm2で注入する(図4(a)参
照)。
【0046】次に、先のエッチング工程でゲート絶縁膜
11が露出した部分を少なくとも覆うように重ねてレジ
ストマスク32を形成する。その後に、インターポリ絶
縁膜13及び第2ポリシリコン50をエッチングするこ
とにより、図1で示した実施の形態で発生するエッチン
グによる基板1の掘れを無くすことができる。その後、
ドレイン領域3を形成するために、Asイオンをエネル
ギー50KeV、ドーズ量6×1015/cm2で注入す
る(図4(b)参照)。
11が露出した部分を少なくとも覆うように重ねてレジ
ストマスク32を形成する。その後に、インターポリ絶
縁膜13及び第2ポリシリコン50をエッチングするこ
とにより、図1で示した実施の形態で発生するエッチン
グによる基板1の掘れを無くすことができる。その後、
ドレイン領域3を形成するために、Asイオンをエネル
ギー50KeV、ドーズ量6×1015/cm2で注入す
る(図4(b)参照)。
【0047】そして、レジスト32を除去した後、例え
ばウェット雰囲気で950℃、20分程度の熱酸化を行
うことにより、浮遊ゲート5上では先に形成したシリコ
ン窒化膜の表面が4nmほど酸化され、窒化膜自体の膜
厚はその分減ってSiO2(4nm)/Si3N4(6n
m)/SiO2(10nm)からなるインターポリ絶縁
膜13が形成される。また、このとき、浮遊ゲート5と
選択ゲート4の側面は酸化されて酸化膜が形成され、ソ
ース領域2及びドレイン3上も酸化され約80nmの酸
化膜16、17が形成される。続いて、制御ゲート6と
なる第3ポリシリコン60を堆積し、リンガラス熱拡散
による方法を用いて低抵抗化する。続いて、フォトリソ
グラフィーにより制御ゲート6のパターンのレジストマ
スクを形成した後、第3ポリシリコン、インターポリ絶
縁膜13、浮遊ゲート5を同一マスクでエッチングする
ことにより、この発明の半導体不揮発性メモリのセル部
分が完成する(図5(a)参照)。
ばウェット雰囲気で950℃、20分程度の熱酸化を行
うことにより、浮遊ゲート5上では先に形成したシリコ
ン窒化膜の表面が4nmほど酸化され、窒化膜自体の膜
厚はその分減ってSiO2(4nm)/Si3N4(6n
m)/SiO2(10nm)からなるインターポリ絶縁
膜13が形成される。また、このとき、浮遊ゲート5と
選択ゲート4の側面は酸化されて酸化膜が形成され、ソ
ース領域2及びドレイン3上も酸化され約80nmの酸
化膜16、17が形成される。続いて、制御ゲート6と
なる第3ポリシリコン60を堆積し、リンガラス熱拡散
による方法を用いて低抵抗化する。続いて、フォトリソ
グラフィーにより制御ゲート6のパターンのレジストマ
スクを形成した後、第3ポリシリコン、インターポリ絶
縁膜13、浮遊ゲート5を同一マスクでエッチングする
ことにより、この発明の半導体不揮発性メモリのセル部
分が完成する(図5(a)参照)。
【0048】上記の第3の実施の形態では、シリコン基
板1の表面に段差が形成されることが防止され、ドレイ
ン注入不純物の深入深さが深くなるのが防止でき、表面
濃度が下がらずに浮遊ゲート6からドレイン領域3へ電
荷を放出する際の効率の低下が防止できる。更に,短チ
ャネル効果も弱くならない。
板1の表面に段差が形成されることが防止され、ドレイ
ン注入不純物の深入深さが深くなるのが防止でき、表面
濃度が下がらずに浮遊ゲート6からドレイン領域3へ電
荷を放出する際の効率の低下が防止できる。更に,短チ
ャネル効果も弱くならない。
【0049】また、この第3の実施の形態においても、
ソース領域2、ドレイン領域3を形成後に、制御ゲート
6を形成しているが、第2の実施の形態のように、予め
制御ゲート6をインターポリ絶縁膜13を介して浮遊ゲ
ート5上に形成して、その後、ソース領域2及びドレイ
ン領域3を形成するようにしても良い。
ソース領域2、ドレイン領域3を形成後に、制御ゲート
6を形成しているが、第2の実施の形態のように、予め
制御ゲート6をインターポリ絶縁膜13を介して浮遊ゲ
ート5上に形成して、その後、ソース領域2及びドレイ
ン領域3を形成するようにしても良い。
【0050】上記の各実施の形態により、ソース領域2
とドレイン領域3の間に2つのチャネル領域を有し、ソ
ースサイドのチャネル領域上にゲート絶縁膜11を挟ん
で選択ゲート4が配され、ドレインサイドのチャネル領
域上にトンネル酸化膜12を挟んで浮遊ゲート5が配さ
れ、浮遊ゲート5上にはインターポリ絶縁膜13を挟ん
で制御ゲート6が配され、浮遊ゲート5の一部が比較的
厚い絶縁膜14をはさんで選択ゲート4上に乗り上げる
構造を有する半導体不揮発性メモリを製造することがで
きる。このように、このメモリセルでは、浮遊ゲート電
極の一部が絶縁膜をはさんで選択ゲート電極上に乗り上
げる構造を有しており、セル面積の増大をまねくことな
くインターポリ絶縁膜容量とゲート絶縁膜(トンネル酸
化膜)容量により定まるカップリング比を高くすること
ができるため、書き込み及び消去時の動作電圧の低電圧
化が可能であり、強いては周辺面積の低減にもつながる
ものである。
とドレイン領域3の間に2つのチャネル領域を有し、ソ
ースサイドのチャネル領域上にゲート絶縁膜11を挟ん
で選択ゲート4が配され、ドレインサイドのチャネル領
域上にトンネル酸化膜12を挟んで浮遊ゲート5が配さ
れ、浮遊ゲート5上にはインターポリ絶縁膜13を挟ん
で制御ゲート6が配され、浮遊ゲート5の一部が比較的
厚い絶縁膜14をはさんで選択ゲート4上に乗り上げる
構造を有する半導体不揮発性メモリを製造することがで
きる。このように、このメモリセルでは、浮遊ゲート電
極の一部が絶縁膜をはさんで選択ゲート電極上に乗り上
げる構造を有しており、セル面積の増大をまねくことな
くインターポリ絶縁膜容量とゲート絶縁膜(トンネル酸
化膜)容量により定まるカップリング比を高くすること
ができるため、書き込み及び消去時の動作電圧の低電圧
化が可能であり、強いては周辺面積の低減にもつながる
ものである。
【0051】ところで、上記第1及び第2の実施の形態
では、予め選択ゲートを加工していないため、選択ゲー
トのチャネル長が自己整合的に定まらない。また、第1
の実施の形態においては、ソースサイドとドレインサイ
ドでのポリシリコン層の積層数の相違から、基板1表面
が堀込まれた状態となり、ドレイン注入不純物の深入深
さが深くなり表面濃度が下がるため浮遊ゲート6からド
レイン領域3へ電荷を放出する際の効率が悪くなる。ま
た、ドレインが深いところに形成されるため、短チャネ
ル効果にも弱くなってしまう。そこで、基板の堀込みを
無くすようにした、第2の実施の形態では、ソースサイ
ドとドレインサイドの双方を同時にエッチング加工が行
われないため、フォトリソ・エッチング工程が増加す
る。
では、予め選択ゲートを加工していないため、選択ゲー
トのチャネル長が自己整合的に定まらない。また、第1
の実施の形態においては、ソースサイドとドレインサイ
ドでのポリシリコン層の積層数の相違から、基板1表面
が堀込まれた状態となり、ドレイン注入不純物の深入深
さが深くなり表面濃度が下がるため浮遊ゲート6からド
レイン領域3へ電荷を放出する際の効率が悪くなる。ま
た、ドレインが深いところに形成されるため、短チャネ
ル効果にも弱くなってしまう。そこで、基板の堀込みを
無くすようにした、第2の実施の形態では、ソースサイ
ドとドレインサイドの双方を同時にエッチング加工が行
われないため、フォトリソ・エッチング工程が増加す
る。
【0052】この発明の第3の実施の形態は、選択ゲー
トの形成、すなわち、エッチング加工を浮遊ゲート及び
制御ゲートを形成前に行うことにより、選択ゲートのト
ランジスタのチャネル長を自己整合的に定まるようにす
ると共に、フォトリソ・エッチング工程をむやみに増加
させることなく基板の堀込みを無くすようにした製造方
法である。
トの形成、すなわち、エッチング加工を浮遊ゲート及び
制御ゲートを形成前に行うことにより、選択ゲートのト
ランジスタのチャネル長を自己整合的に定まるようにす
ると共に、フォトリソ・エッチング工程をむやみに増加
させることなく基板の堀込みを無くすようにした製造方
法である。
【0053】図6及び図7に従いこの発明の第3の実施
の形態につき説明する。図6及び図7は第3の実施の形
態に係る製造方法を工程別に示す断面図である。
の形態につき説明する。図6及び図7は第3の実施の形
態に係る製造方法を工程別に示す断面図である。
【0054】前述の実施の形態と同様に、まず、公知の
基板形成技術を用いて、ウェルやフィールド酸化膜等を
形成した後、熱酸化法により基板1上に制御ゲート用の
15nm程度のゲート絶縁膜11を形成する。このゲー
ト絶縁膜11上に、選択ゲート4用の第1ポリシリコ
ン、絶縁膜14を積層形成し、公知のフォトリソ・エッ
チングにより、選択ゲート4を形成するために第1ポリ
シリコン及び絶縁膜14を加工し、制御ゲート4及びそ
の上の絶縁膜14を形成する(図6(a)参照)。ここ
で、第1ポリシリコンへの不純物導入は絶縁膜14の成
膜前に予め公知適宜の手法を用いて行っておく。また、
絶縁膜14は浮遊ゲート5と選択ゲートとの絶縁を図る
ことを主な目的とするが、トンネル酸化膜とインターポ
リ絶縁膜の相互のカップリングに影響を及ぼさないよ
う、トンネル酸化膜に比して十分厚くする必要があり、
その材料、膜厚等はプロセス等により適宜選択して決定
される。
基板形成技術を用いて、ウェルやフィールド酸化膜等を
形成した後、熱酸化法により基板1上に制御ゲート用の
15nm程度のゲート絶縁膜11を形成する。このゲー
ト絶縁膜11上に、選択ゲート4用の第1ポリシリコ
ン、絶縁膜14を積層形成し、公知のフォトリソ・エッ
チングにより、選択ゲート4を形成するために第1ポリ
シリコン及び絶縁膜14を加工し、制御ゲート4及びそ
の上の絶縁膜14を形成する(図6(a)参照)。ここ
で、第1ポリシリコンへの不純物導入は絶縁膜14の成
膜前に予め公知適宜の手法を用いて行っておく。また、
絶縁膜14は浮遊ゲート5と選択ゲートとの絶縁を図る
ことを主な目的とするが、トンネル酸化膜とインターポ
リ絶縁膜の相互のカップリングに影響を及ぼさないよ
う、トンネル酸化膜に比して十分厚くする必要があり、
その材料、膜厚等はプロセス等により適宜選択して決定
される。
【0055】次に、選択ゲート4の両側面に絶縁用サイ
ドウォール18を形成する(図6(b)参照)。前述し
たように、通常、絶縁用サイドウォールはカバレッジの
良いHTO膜の成膜工程とそのドライエッチバック工程
により形成される。このように選択ゲート4の形成を浮
遊ゲート及び制御ゲートの形成前に行うことにより、選
択ゲートのトランジスタのチャネル長が自己整合的に定
まる。
ドウォール18を形成する(図6(b)参照)。前述し
たように、通常、絶縁用サイドウォールはカバレッジの
良いHTO膜の成膜工程とそのドライエッチバック工程
により形成される。このように選択ゲート4の形成を浮
遊ゲート及び制御ゲートの形成前に行うことにより、選
択ゲートのトランジスタのチャネル長が自己整合的に定
まる。
【0056】また、前述したように、、エッチバックさ
れる基板表面の一部がトンネル酸化膜形成領域であるた
め、HTO膜だけではその基板表面が直接プラズマに晒
されれて、以後形成されるンネル酸化膜に致命的な影響
を与えかねない。従って、絶縁用サイドウォール用のH
TO膜を形成する前に、エッチバックのエンドポイント
検出用として薄い窒化膜を形成した方がよい。また、絶
縁性をより良好にするため、更に下層に薄い酸化膜を形
成して、サイドウォールをONO積層構造にすることが
もっとも望ましい。
れる基板表面の一部がトンネル酸化膜形成領域であるた
め、HTO膜だけではその基板表面が直接プラズマに晒
されれて、以後形成されるンネル酸化膜に致命的な影響
を与えかねない。従って、絶縁用サイドウォール用のH
TO膜を形成する前に、エッチバックのエンドポイント
検出用として薄い窒化膜を形成した方がよい。また、絶
縁性をより良好にするため、更に下層に薄い酸化膜を形
成して、サイドウォールをONO積層構造にすることが
もっとも望ましい。
【0057】その後、トンネル膜形成領域上の残膜をウ
エットエッチングにより除去する(図6(c)参照)。
エットエッチングにより除去する(図6(c)参照)。
【0058】続いて、膜厚9nm程度のゲート絶縁膜
(トンネル酸化膜)12を熱酸化により形成し(図6
(d)参照)、浮遊ゲート5となる第2ポリシリコン膜
50を減圧CVD法により約100nm堆積し、さらに
リンガラス熱拡散による方法を用いて低抵抗化する。さ
らに、浮遊ゲート5と制御ゲート6間の絶縁膜13の1
部を形成するために第2ポリシリコン50の表面を熱酸
化することにより、酸化シリコン膜を約10nm形成し
た後、減圧CVD法によりシリコン窒化膜を約10nm
堆積する(図7(a)参照)。
(トンネル酸化膜)12を熱酸化により形成し(図6
(d)参照)、浮遊ゲート5となる第2ポリシリコン膜
50を減圧CVD法により約100nm堆積し、さらに
リンガラス熱拡散による方法を用いて低抵抗化する。さ
らに、浮遊ゲート5と制御ゲート6間の絶縁膜13の1
部を形成するために第2ポリシリコン50の表面を熱酸
化することにより、酸化シリコン膜を約10nm形成し
た後、減圧CVD法によりシリコン窒化膜を約10nm
堆積する(図7(a)参照)。
【0059】次に、フォトリソリソグラフィーによりレ
ジストマスク31を形成した後、絶縁膜13、第2ポリ
シリコン50をエッチングする。このとき、ソース領
域、ドレイン領域上は絶縁膜13、第2ポリシリコン5
0と同じ種類の膜が積層されているので、一度のエッチ
ング工程でシリコン基板1に段差を設けることなくエッ
チングで絶縁膜13、第2ポリシリコン50が除去され
る。その後、ソース・ドレイン領域2、3を形成するた
めに、Asイオンをエネルギー50KeV、ドーズ量6
×1015/cm2で注入し、ソース領域2、ドレイン領
域3を形成する(図7(b)参照)。
ジストマスク31を形成した後、絶縁膜13、第2ポリ
シリコン50をエッチングする。このとき、ソース領
域、ドレイン領域上は絶縁膜13、第2ポリシリコン5
0と同じ種類の膜が積層されているので、一度のエッチ
ング工程でシリコン基板1に段差を設けることなくエッ
チングで絶縁膜13、第2ポリシリコン50が除去され
る。その後、ソース・ドレイン領域2、3を形成するた
めに、Asイオンをエネルギー50KeV、ドーズ量6
×1015/cm2で注入し、ソース領域2、ドレイン領
域3を形成する(図7(b)参照)。
【0060】その後、前述の第1の実施の形態と同様
に、レジスト31を除去した後、例えばウェット雰囲気
で950℃,20分程度の熱酸化を行うことにより、浮
遊ゲート5上では先に形成したシリコン窒化膜の表面が
4nmほど酸化され、窒化膜自体の膜厚はその分減って
SiO2(4nm)/Si3N4(6nm)/SiO2(1
0nm)からなるインターポリ絶縁膜13が形成され
る。また、このとき、浮遊ゲート5と選択ゲート4の側
面は酸化されて酸化膜が形成され、ソース領域2及びド
レイン領域3上も酸化され、約80nmの酸化膜が形成
される。続いて、制御ゲート6となる第3ポリシリコン
を堆積し、リンガラス熱拡散による方法を用いて低抵抗
化する。その後、フォトリソグラフィーにより制御ゲー
ト6のパターンのレジストマスクを形成した後、第3ポ
リシリコン60、インターポリ絶縁膜13、浮遊ゲート
5を同一マスクでエッチングすることにより、この発明
の半導体不揮発性メモリのセル部分が完成する。
に、レジスト31を除去した後、例えばウェット雰囲気
で950℃,20分程度の熱酸化を行うことにより、浮
遊ゲート5上では先に形成したシリコン窒化膜の表面が
4nmほど酸化され、窒化膜自体の膜厚はその分減って
SiO2(4nm)/Si3N4(6nm)/SiO2(1
0nm)からなるインターポリ絶縁膜13が形成され
る。また、このとき、浮遊ゲート5と選択ゲート4の側
面は酸化されて酸化膜が形成され、ソース領域2及びド
レイン領域3上も酸化され、約80nmの酸化膜が形成
される。続いて、制御ゲート6となる第3ポリシリコン
を堆積し、リンガラス熱拡散による方法を用いて低抵抗
化する。その後、フォトリソグラフィーにより制御ゲー
ト6のパターンのレジストマスクを形成した後、第3ポ
リシリコン60、インターポリ絶縁膜13、浮遊ゲート
5を同一マスクでエッチングすることにより、この発明
の半導体不揮発性メモリのセル部分が完成する。
【0061】上記したポリシリコン膜6の不純物導入も
他のポリシリコン膜と同様な手法で形成すればよいが、
通常その後でポリシリコン層6上にWSi膜を形成して
制御ゲート電極の低抵抗化を図る処置がとられる。加え
て、WSiは熱酸素雰囲気中で容易に異常酸化して素子
の信頼性を損ねる場合が多いので 予め保護用の酸化膜
を上層に成膜しておく方がよい。
他のポリシリコン膜と同様な手法で形成すればよいが、
通常その後でポリシリコン層6上にWSi膜を形成して
制御ゲート電極の低抵抗化を図る処置がとられる。加え
て、WSiは熱酸素雰囲気中で容易に異常酸化して素子
の信頼性を損ねる場合が多いので 予め保護用の酸化膜
を上層に成膜しておく方がよい。
【0062】上記の第3の実施の形態においては、ソー
ス領域2、ドレイン領域3を形成後に、制御ゲート6を
形成しているが、予め制御ゲート6をインターポリ絶縁
膜13を介して浮遊ゲート5上に形成して、その後、ソ
ース領域2及びドレイン領域3を形成するようにしても
良い。このように製造する第4の実施の形態につき図8
に従い説明する。尚、第3の実施の形態と同じ工程につ
いては、説明の重複を避けるために、その説明を省略す
る。
ス領域2、ドレイン領域3を形成後に、制御ゲート6を
形成しているが、予め制御ゲート6をインターポリ絶縁
膜13を介して浮遊ゲート5上に形成して、その後、ソ
ース領域2及びドレイン領域3を形成するようにしても
良い。このように製造する第4の実施の形態につき図8
に従い説明する。尚、第3の実施の形態と同じ工程につ
いては、説明の重複を避けるために、その説明を省略す
る。
【0063】第3の実施の形態における図6(a)ない
し(d)に示す工程と同じ工程により、基板1上にゲー
ト絶縁膜11を形成し、このゲート絶縁膜11上に、選
択ゲート4、絶縁膜14を積層形成した後、公知のフォ
トリソ・エッチングにより選択ゲート4及び絶縁膜14
を加工する。そして、選択ゲート4の側面に絶縁用サイ
ドウォール18を形成し、トンネル酸化膜形成領域上の
残膜をウェットエッチングにより除去した後、トンネル
酸化膜12を形成する。
し(d)に示す工程と同じ工程により、基板1上にゲー
ト絶縁膜11を形成し、このゲート絶縁膜11上に、選
択ゲート4、絶縁膜14を積層形成した後、公知のフォ
トリソ・エッチングにより選択ゲート4及び絶縁膜14
を加工する。そして、選択ゲート4の側面に絶縁用サイ
ドウォール18を形成し、トンネル酸化膜形成領域上の
残膜をウェットエッチングにより除去した後、トンネル
酸化膜12を形成する。
【0064】次に、浮遊ゲート5用の第2ポリシリコン
50を形成した後、ONO膜からなるインターポリ絶縁
膜13を形成し、制御ゲート6用の第3ポリシリコン6
0を積層する(図8(a)参照)。この第3ポリシリコ
ン60にはリンガラス熱拡散による方法を用いて低抵抗
化している。
50を形成した後、ONO膜からなるインターポリ絶縁
膜13を形成し、制御ゲート6用の第3ポリシリコン6
0を積層する(図8(a)参照)。この第3ポリシリコ
ン60にはリンガラス熱拡散による方法を用いて低抵抗
化している。
【0065】続いて、フォトリソリソグラフィーにより
レジストマスク31を形成した後、第3ポリシリコン6
0、インターポリ絶縁膜13、第2ポリシリコン50を
同一マスクでエッチングする。
レジストマスク31を形成した後、第3ポリシリコン6
0、インターポリ絶縁膜13、第2ポリシリコン50を
同一マスクでエッチングする。
【0066】その後、ソース・ドレイン領域2、3を形
成するために、Asイオンをエネルギー50KeV、ド
ーズ量6×1015/cm2で注入し、ソース領域2、ド
レイン領域3を形成する(図8(b)参照)。
成するために、Asイオンをエネルギー50KeV、ド
ーズ量6×1015/cm2で注入し、ソース領域2、ド
レイン領域3を形成する(図8(b)参照)。
【0067】続いて、図示はしないが、レジスト31を
除去した後、例えばウェット雰囲気で950℃,20分
程度の熱酸化を行うことにより、浮遊ゲート5と選択ゲ
ート4の側面は酸化され酸化膜が形成され、ソース領域
2及びドレイン領域3上も酸化され酸化膜が形成され
る。そして、制御ゲート6と接続される電極膜を形成す
ることにより、第4の実施の形態の半導体不揮発性メモ
リが製造できる。
除去した後、例えばウェット雰囲気で950℃,20分
程度の熱酸化を行うことにより、浮遊ゲート5と選択ゲ
ート4の側面は酸化され酸化膜が形成され、ソース領域
2及びドレイン領域3上も酸化され酸化膜が形成され
る。そして、制御ゲート6と接続される電極膜を形成す
ることにより、第4の実施の形態の半導体不揮発性メモ
リが製造できる。
【0068】この実施の形態においては、前述の各実施
の形態と同じく、セル面積の増大をまねくことなくイン
ターポリ絶縁膜容量とトンネル酸化膜容量により定まる
カップリング比を高くすることができるため、書き込み
及び消去時の動作電圧の低電圧化が可能であり、強いて
は周辺面積の低減を図ることができる。更に、工程数簡
略化が図られ、得られるメモリ装置においては選択トラ
ンジスタの閾値電圧が安定しメモリ閾値電圧のばらつき
を低減する。
の形態と同じく、セル面積の増大をまねくことなくイン
ターポリ絶縁膜容量とトンネル酸化膜容量により定まる
カップリング比を高くすることができるため、書き込み
及び消去時の動作電圧の低電圧化が可能であり、強いて
は周辺面積の低減を図ることができる。更に、工程数簡
略化が図られ、得られるメモリ装置においては選択トラ
ンジスタの閾値電圧が安定しメモリ閾値電圧のばらつき
を低減する。
【0069】本発明をメモリセルアレイで構成するとき
には、上記した各メモリセルがマトリクス状の並べられ
る。そして、各実施の形態に係るメモリセルではソース
ばかりでなくドレインにおいても各メモリセル毎にコン
タクトをとる必要が無く、且つ、選択ゲート電極と制御
ゲート電極でマトリクス選択可能なメモリアレイを形成
する。前述したように、ソース及びドレイン領域と制御
ゲートとの絶縁膜に、インターポリ絶縁膜の形成時に同
時に形成される絶縁膜をそのまま用いている。
には、上記した各メモリセルがマトリクス状の並べられ
る。そして、各実施の形態に係るメモリセルではソース
ばかりでなくドレインにおいても各メモリセル毎にコン
タクトをとる必要が無く、且つ、選択ゲート電極と制御
ゲート電極でマトリクス選択可能なメモリアレイを形成
する。前述したように、ソース及びドレイン領域と制御
ゲートとの絶縁膜に、インターポリ絶縁膜の形成時に同
時に形成される絶縁膜をそのまま用いている。
【0070】このメモリセルアレイの場合、制御ゲート
が、基板拡散層(ソース/ドレイン)上を這う構造であ
るため、特に消去時における両者の絶縁が一つの課題と
なる。しかし、ドレインサイドにFN電流消去を行う場
合、本セル構造ではカップリング比が高く制御ゲート電
極とドレイン間の電位差のほとんどがトンネル酸化膜に
かかるため、ドレイン上の絶縁膜厚がインターポリ絶縁
膜と同程度の膜厚であっても、その絶縁膜にかかる電界
をトンネル酸化膜にかかる電界より小さくできるため、
事実上の消去動作が可能となり、良好なメモリアレイが
得られる。
が、基板拡散層(ソース/ドレイン)上を這う構造であ
るため、特に消去時における両者の絶縁が一つの課題と
なる。しかし、ドレインサイドにFN電流消去を行う場
合、本セル構造ではカップリング比が高く制御ゲート電
極とドレイン間の電位差のほとんどがトンネル酸化膜に
かかるため、ドレイン上の絶縁膜厚がインターポリ絶縁
膜と同程度の膜厚であっても、その絶縁膜にかかる電界
をトンネル酸化膜にかかる電界より小さくできるため、
事実上の消去動作が可能となり、良好なメモリアレイが
得られる。
【0071】この発明の半導体不揮発性メモリの製造方
法の第5の実施の形態を図9及び図10に従い説明す
る。図9及び図10はこの製造方法を工程別に示す断面
図である。
法の第5の実施の形態を図9及び図10に従い説明す
る。図9及び図10はこの製造方法を工程別に示す断面
図である。
【0072】前述した実施の形態と同様に、まず、公知
の基板形成技術を用いて、ウェルやフィールド酸化膜等
を形成した後、基板1上に選択ゲート4用のゲート絶縁
膜11を形成する。このゲート絶縁膜11上に、選択ゲ
ート用の第1ポリシリコン、絶縁膜14を積層形成し、
公知のフォトリソ・エッチングにより、第1ポリシリコ
ン及び絶縁膜14を加工し、複数の制御ゲート4及び絶
縁膜14を基板1上に形成する(図9(a)参照)。こ
の場合、第1ポリシリコン及び絶縁膜14が除去される
領域の一部がトンネル酸化膜領域(ドレインサイドのチ
ャネル領域)となる。
の基板形成技術を用いて、ウェルやフィールド酸化膜等
を形成した後、基板1上に選択ゲート4用のゲート絶縁
膜11を形成する。このゲート絶縁膜11上に、選択ゲ
ート用の第1ポリシリコン、絶縁膜14を積層形成し、
公知のフォトリソ・エッチングにより、第1ポリシリコ
ン及び絶縁膜14を加工し、複数の制御ゲート4及び絶
縁膜14を基板1上に形成する(図9(a)参照)。こ
の場合、第1ポリシリコン及び絶縁膜14が除去される
領域の一部がトンネル酸化膜領域(ドレインサイドのチ
ャネル領域)となる。
【0073】ここで、第1ポリシリコンへの不純物導入
は絶縁膜14の成膜前に予め公知適宜の手法を用いて行
っておく。また、絶縁膜14は、前述したように、浮遊
ゲート電極(及び制御ゲート)と選択ゲートとの絶縁を
図ることを主な目的とするが、トンネル酸化膜とインタ
ーポリ膜の相互のカップリングに影響を及ぼさないよ
う、トンネル酸化膜に比して十分厚くする必要がある。
は絶縁膜14の成膜前に予め公知適宜の手法を用いて行
っておく。また、絶縁膜14は、前述したように、浮遊
ゲート電極(及び制御ゲート)と選択ゲートとの絶縁を
図ることを主な目的とするが、トンネル酸化膜とインタ
ーポリ膜の相互のカップリングに影響を及ぼさないよ
う、トンネル酸化膜に比して十分厚くする必要がある。
【0074】次に、選択ゲート4側面に絶縁用サイドウ
ォール18を形成する。通常、絶縁用サイドウォールは
カバレッジの良いHTO膜の成膜工程とそのドライエッ
チバック工程により形成される。しかし、前述したよう
に、エッチバックされる基板表面の一部がトンネル酸化
膜形成領域であるため、HTO膜だけでは基板表面が直
接プラズマにさらされて、以後形成されるンネル酸化膜
に致命的な影響を与えかねない。従って、絶縁用サイド
ウォール用のHTO膜を形成する前に、エッチバックの
エンドポイント検出用として薄い窒化膜を形成した方が
よい。また、絶縁性をより良好にするため、更に下層に
薄い酸化膜を形成して、サイドウォールをONO積層構
造にすることがもっとも望ましい。
ォール18を形成する。通常、絶縁用サイドウォールは
カバレッジの良いHTO膜の成膜工程とそのドライエッ
チバック工程により形成される。しかし、前述したよう
に、エッチバックされる基板表面の一部がトンネル酸化
膜形成領域であるため、HTO膜だけでは基板表面が直
接プラズマにさらされて、以後形成されるンネル酸化膜
に致命的な影響を与えかねない。従って、絶縁用サイド
ウォール用のHTO膜を形成する前に、エッチバックの
エンドポイント検出用として薄い窒化膜を形成した方が
よい。また、絶縁性をより良好にするため、更に下層に
薄い酸化膜を形成して、サイドウォールをONO積層構
造にすることがもっとも望ましい。
【0075】この後でトンネル膜形成領域上の残膜をウ
ェットエッチングにより除去し、熱酸化によりトンネル
酸化膜12を形成する(図9(b)参照)。続いて、浮
遊ゲート5用の第2ポリシリコン50を成膜した後、レ
ジスト31を用いて、前述したように、フォトリソ・エ
ッチング及びドライエッチング技術により浮遊ゲート5
の加工を行って、ソース/ドレイン形成のための不純物
イオン注入を行う(図9(c)参照)。ここで、第2ポ
リシリコン50への不純物導入はフォトリソ・エッチン
グ工程の前に予め公知適宜の手法を用いて行っておく。
ェットエッチングにより除去し、熱酸化によりトンネル
酸化膜12を形成する(図9(b)参照)。続いて、浮
遊ゲート5用の第2ポリシリコン50を成膜した後、レ
ジスト31を用いて、前述したように、フォトリソ・エ
ッチング及びドライエッチング技術により浮遊ゲート5
の加工を行って、ソース/ドレイン形成のための不純物
イオン注入を行う(図9(c)参照)。ここで、第2ポ
リシリコン50への不純物導入はフォトリソ・エッチン
グ工程の前に予め公知適宜の手法を用いて行っておく。
【0076】次に、レジスト31を除去し、インターポ
リ絶縁膜13の成膜を行う。インターポリ絶縁膜13
は、酸化膜、或いはシリコン窒化膜、或いは窒化膜と酸
化膜の積層膜のいずれを用いても良いが、絶縁性の高い
ONO膜を使うのがもっとも望ましい。また、インター
ポリ絶縁膜としてONO膜を使う場合、そのボトム酸化
膜やトップ酸化膜は高温酸化膜のようなデポジション膜
であっても良いし、表面酸化によって得られる膜であっ
ても良いし、或いはそれらを組み合わせた膜であっても
良い。本実施の形態ではONO膜を用い、ボトム酸化膜
は酸化工程により形成し、窒化膜にCVD膜を、トップ
酸化膜は窒化膜の表面酸化により行った。このような場
合には熱履歴が大きく、特にトップ酸化膜を窒化膜の表
面酸化により形成する場合、ドレインやソースの拡散が
大きくなりすぎるが、RTA処理により、ドレイン/ソ
ースの注入欠陥を予め緩和しておくことによりこれが抑
制できるという提案もなされている。本実施の形態の場
合、上記インターポリ絶縁膜13の形成時にドレイン/
ソース上に形成される絶縁膜、この例ではインターポリ
絶縁膜13と同様なONO膜をそのまま制御ゲートとの
絶縁膜として用いることにより工程の簡略化を図ってい
る。また、ここで得られる半導体不揮発性メモリには、
ゲートバーズビークがほとんどはいっていないため、ば
らつきの少ない良好な消去特性を得ることができる。
リ絶縁膜13の成膜を行う。インターポリ絶縁膜13
は、酸化膜、或いはシリコン窒化膜、或いは窒化膜と酸
化膜の積層膜のいずれを用いても良いが、絶縁性の高い
ONO膜を使うのがもっとも望ましい。また、インター
ポリ絶縁膜としてONO膜を使う場合、そのボトム酸化
膜やトップ酸化膜は高温酸化膜のようなデポジション膜
であっても良いし、表面酸化によって得られる膜であっ
ても良いし、或いはそれらを組み合わせた膜であっても
良い。本実施の形態ではONO膜を用い、ボトム酸化膜
は酸化工程により形成し、窒化膜にCVD膜を、トップ
酸化膜は窒化膜の表面酸化により行った。このような場
合には熱履歴が大きく、特にトップ酸化膜を窒化膜の表
面酸化により形成する場合、ドレインやソースの拡散が
大きくなりすぎるが、RTA処理により、ドレイン/ソ
ースの注入欠陥を予め緩和しておくことによりこれが抑
制できるという提案もなされている。本実施の形態の場
合、上記インターポリ絶縁膜13の形成時にドレイン/
ソース上に形成される絶縁膜、この例ではインターポリ
絶縁膜13と同様なONO膜をそのまま制御ゲートとの
絶縁膜として用いることにより工程の簡略化を図ってい
る。また、ここで得られる半導体不揮発性メモリには、
ゲートバーズビークがほとんどはいっていないため、ば
らつきの少ない良好な消去特性を得ることができる。
【0077】次に、制御ゲート6用の第3ポリシリコン
膜を形成する(図10(a)参照)。このポリシリコン
膜への不純物導入も他のポリシリコン膜と同様な手法で
形成すればよいが、通常その後でポリシリコン層6上に
WSi膜を形成して制御ゲート電極の低抵抗化を図る処
置がとられる。加えて、WSiは熱酸素雰囲気中で容易
に異常酸化して素子の信頼性を損ねる場合が多いので
予め保護用の酸化膜をその上層に成膜しておく方がよ
い。
膜を形成する(図10(a)参照)。このポリシリコン
膜への不純物導入も他のポリシリコン膜と同様な手法で
形成すればよいが、通常その後でポリシリコン層6上に
WSi膜を形成して制御ゲート電極の低抵抗化を図る処
置がとられる。加えて、WSiは熱酸素雰囲気中で容易
に異常酸化して素子の信頼性を損ねる場合が多いので
予め保護用の酸化膜をその上層に成膜しておく方がよ
い。
【0078】次に、公知のフォトリソ・エッチングを用
いて、制御ゲート電極の加工を行うことにより、所望の
メモリセルアレイを得ることができる。このようにして
得られるメモリセルアレイの平面図は図10(b)に示
すようになる。図10(a)(b)に示すように、ソー
ス2はとなり合ったセルで共有され、ドレイン3は共有
化せずに配置されている。また、チャネル部分はフィー
ルド酸化膜15で分離されている。
いて、制御ゲート電極の加工を行うことにより、所望の
メモリセルアレイを得ることができる。このようにして
得られるメモリセルアレイの平面図は図10(b)に示
すようになる。図10(a)(b)に示すように、ソー
ス2はとなり合ったセルで共有され、ドレイン3は共有
化せずに配置されている。また、チャネル部分はフィー
ルド酸化膜15で分離されている。
【0079】また、インターポリ絶縁膜として、或いは
インターポリ絶縁膜の下層膜として、酸化工程により得
られる酸化膜を用いる場合において、浮遊ゲート用ポリ
シリコン膜中への不純物導入量を調整して浮遊ゲートの
表面の酸化速度を調整するように構成することもでき
る。
インターポリ絶縁膜の下層膜として、酸化工程により得
られる酸化膜を用いる場合において、浮遊ゲート用ポリ
シリコン膜中への不純物導入量を調整して浮遊ゲートの
表面の酸化速度を調整するように構成することもでき
る。
【0080】そして、不純物導入量を減らして浮遊ゲー
ト上の酸化速度を減らすことにより、ソース/ドレイン
上の絶縁膜厚を相対的に増加させることができる。逆に
言うと、ソース/ドレイン上の絶縁膜厚を一定にした場
合、インターポリ絶縁膜厚(ボトム酸化膜厚)を薄くす
ることができ、強いてはカップリング比の向上、電圧の
低減にもつながる。
ト上の酸化速度を減らすことにより、ソース/ドレイン
上の絶縁膜厚を相対的に増加させることができる。逆に
言うと、ソース/ドレイン上の絶縁膜厚を一定にした場
合、インターポリ絶縁膜厚(ボトム酸化膜厚)を薄くす
ることができ、強いてはカップリング比の向上、電圧の
低減にもつながる。
【0081】次に、図11及び図12に示す第6の実施
の形態は、ソース領域2及びドレイン領域3と制御ゲー
ト6との絶縁が、ソース及びドレイン表面の酸化により
形成される厚い酸化膜(増速酸化膜と呼ばれる。)を用
いて行われている。
の形態は、ソース領域2及びドレイン領域3と制御ゲー
ト6との絶縁が、ソース及びドレイン表面の酸化により
形成される厚い酸化膜(増速酸化膜と呼ばれる。)を用
いて行われている。
【0082】図11及び図12に従い第6の実施の形態
について説明する。
について説明する。
【0083】前述した第5の実施の形態と同様に、ま
ず、公知の基板形成技術を用いて、ウェルやフィールド
酸化膜等を形成した後、基板1上に制御ゲート用のゲー
ト絶縁膜11を形成する。このゲート絶縁膜11上に、
選択ゲート用の第1ポリシリコン膜、絶縁膜14を積層
形成し、公知のフォトリソ・エッチングにより、第1ポ
リシリコン及び絶縁膜14を加工し、複数の制御ゲート
4及び絶縁膜14を形成する(図11(a)参照)。こ
の場合、ポリシリコン膜4及び絶縁膜14が除去される
領域の一部がトンネル酸化膜領域(ドレインサイドのチ
ャネル領域)となる。
ず、公知の基板形成技術を用いて、ウェルやフィールド
酸化膜等を形成した後、基板1上に制御ゲート用のゲー
ト絶縁膜11を形成する。このゲート絶縁膜11上に、
選択ゲート用の第1ポリシリコン膜、絶縁膜14を積層
形成し、公知のフォトリソ・エッチングにより、第1ポ
リシリコン及び絶縁膜14を加工し、複数の制御ゲート
4及び絶縁膜14を形成する(図11(a)参照)。こ
の場合、ポリシリコン膜4及び絶縁膜14が除去される
領域の一部がトンネル酸化膜領域(ドレインサイドのチ
ャネル領域)となる。
【0084】次に、選択ゲート4側面に絶縁用サイドウ
ォール18を形成する。通常、絶縁用サイドウォールは
カバレッジの良いHTO膜の成膜工程とそのドライエッ
チバック工程により形成される。
ォール18を形成する。通常、絶縁用サイドウォールは
カバレッジの良いHTO膜の成膜工程とそのドライエッ
チバック工程により形成される。
【0085】この後でトンネル膜形成領域上の残膜をウ
ェットエッチングにより除去し、熱酸化によりトンネル
酸化膜12を形成する(図11(b)参照)。続いて、
浮遊ゲート5用の第2ポリシリコン膜50を成膜した
後、レジスト31を用いて、前述したように、フォトリ
ソ・エッチング及びドライエッチング技術により浮遊ゲ
ート5の加工を行って、ソース/ドレイン形成のための
不純物イオン注入を行う(図11(c)参照)。ここ
で、ポリシリコン膜5への不純物導入はフォトリソ・エ
ッチング工程の前に予め公知適宜の手法を用いて行って
おく。
ェットエッチングにより除去し、熱酸化によりトンネル
酸化膜12を形成する(図11(b)参照)。続いて、
浮遊ゲート5用の第2ポリシリコン膜50を成膜した
後、レジスト31を用いて、前述したように、フォトリ
ソ・エッチング及びドライエッチング技術により浮遊ゲ
ート5の加工を行って、ソース/ドレイン形成のための
不純物イオン注入を行う(図11(c)参照)。ここ
で、ポリシリコン膜5への不純物導入はフォトリソ・エ
ッチング工程の前に予め公知適宜の手法を用いて行って
おく。
【0086】ここで、増速酸化とは、不純物(ここでは
Asを用いている)が導入された基板上の酸化膜が、不
純物がない場合に比べて増速して形成される現象のこと
である。ソース及びドレイン領域には拡散層を形成する
ために不純物(ここではAsを用いている)がもともと
導入されるているため、これを積極的に用いることによ
り、ソース及びドレイン領域上に比較的厚い酸化膜(増
速酸化膜)を容易に形成することができる。
Asを用いている)が導入された基板上の酸化膜が、不
純物がない場合に比べて増速して形成される現象のこと
である。ソース及びドレイン領域には拡散層を形成する
ために不純物(ここではAsを用いている)がもともと
導入されるているため、これを積極的に用いることによ
り、ソース及びドレイン領域上に比較的厚い酸化膜(増
速酸化膜)を容易に形成することができる。
【0087】この酸化はインターポリ絶縁膜13の形成
と同時に行えばよいが、インターポリ絶縁膜13を比較
的薄く形成するためには、インターポリ絶縁膜をONO
積層構造、或いは窒化膜を有する膜にすることが望まし
い。
と同時に行えばよいが、インターポリ絶縁膜13を比較
的薄く形成するためには、インターポリ絶縁膜をONO
積層構造、或いは窒化膜を有する膜にすることが望まし
い。
【0088】具体的には、浮遊ゲート電極用のポリシリ
コン膜5を形成し、公知適宜の方法を用いてポリシリコ
ン膜5中に不純物導入を行った後、ボトム酸化膜を形成
し、CVD窒化膜を成膜した後で、フォトリソグラフィ
工程及びエッチング工程、並びに、不純物イオン注入工
程により、浮遊ゲート電極の加工、並びに、ソース/ド
レイン注入を行う(図11(c)参照)。
コン膜5を形成し、公知適宜の方法を用いてポリシリコ
ン膜5中に不純物導入を行った後、ボトム酸化膜を形成
し、CVD窒化膜を成膜した後で、フォトリソグラフィ
工程及びエッチング工程、並びに、不純物イオン注入工
程により、浮遊ゲート電極の加工、並びに、ソース/ド
レイン注入を行う(図11(c)参照)。
【0089】インターポリ絶縁膜(ONO膜)13のト
ップ酸化と基板増速酸化を同時に行うことにより所望の
増速酸化膜16、17が得られる(図12(a)参
照)。続いて、第3ポリシリコンを積層し、それをパタ
−ニングして制御ゲート6を設けてこの半導体不揮発性
メモリが得られる(図12(b)参照)。
ップ酸化と基板増速酸化を同時に行うことにより所望の
増速酸化膜16、17が得られる(図12(a)参
照)。続いて、第3ポリシリコンを積層し、それをパタ
−ニングして制御ゲート6を設けてこの半導体不揮発性
メモリが得られる(図12(b)参照)。
【0090】但し、増速酸化は適度(800℃程度)に
低温の方が加速され、反対にトップ酸化(CVD窒化膜
表面の酸化)はより高温の方が酸化速度が速い。従っ
て、増速酸化をできるだけ低温で行いたい場合や、比較
的厚いトップ酸化膜が必要な場合には、浮遊ゲート電極
の加工の前に予めトップ酸化膜を形成しておくことも必
要である。その他は第5の実施の形態と基本的に同じな
ので、ここでは説明を省略する。
低温の方が加速され、反対にトップ酸化(CVD窒化膜
表面の酸化)はより高温の方が酸化速度が速い。従っ
て、増速酸化をできるだけ低温で行いたい場合や、比較
的厚いトップ酸化膜が必要な場合には、浮遊ゲート電極
の加工の前に予めトップ酸化膜を形成しておくことも必
要である。その他は第5の実施の形態と基本的に同じな
ので、ここでは説明を省略する。
【0091】この発明で得られる半導体不揮発性メモリ
の場合、浮遊ゲート5からドレインサイドへの電子の放
出によるドレインサイドFN書き込み、基板から浮遊ゲ
ート5へのFNトンネリング方式による電子注入による
基板FN消去が可能であることは前述したとおりである
が、基板−浮遊ゲート電極間でFNトンネリング方式の
消去(電子注入)を行う場合には、カップリング比がド
レインサイドのFNトンネリング方式の消去(電子放
出)に比べて小さくなるため、制御ゲート6と基板1間
の電位差を大きくする必要があり、電位の加え方にもよ
るがソース/ドレインと制御ゲート間の絶縁が持たない
可能性が高い。
の場合、浮遊ゲート5からドレインサイドへの電子の放
出によるドレインサイドFN書き込み、基板から浮遊ゲ
ート5へのFNトンネリング方式による電子注入による
基板FN消去が可能であることは前述したとおりである
が、基板−浮遊ゲート電極間でFNトンネリング方式の
消去(電子注入)を行う場合には、カップリング比がド
レインサイドのFNトンネリング方式の消去(電子放
出)に比べて小さくなるため、制御ゲート6と基板1間
の電位差を大きくする必要があり、電位の加え方にもよ
るがソース/ドレインと制御ゲート間の絶縁が持たない
可能性が高い。
【0092】これに対し、第6の実施の形態により得ら
れる半導体不揮発性メモリの場合、これが改善されてお
り、基板消去及び/又は書き込みが可能なセルが供給で
きる。
れる半導体不揮発性メモリの場合、これが改善されてお
り、基板消去及び/又は書き込みが可能なセルが供給で
きる。
【0093】図13及び図14に示すこの発明の第7の
実施の形態並びに図15ないし図18に示す第8の実施
の形態においては、選択ゲート電極側面に所望の膜厚の
サイドウォールを形成し、これをマスクにしてドレイン
形成用の不純物注入を行うことにより、浮遊ゲートのチ
ャネル長を自己整合的に形成したものである。
実施の形態並びに図15ないし図18に示す第8の実施
の形態においては、選択ゲート電極側面に所望の膜厚の
サイドウォールを形成し、これをマスクにしてドレイン
形成用の不純物注入を行うことにより、浮遊ゲートのチ
ャネル長を自己整合的に形成したものである。
【0094】図13及び図14は第7の実施の形態の一
例であり、この実施の形態は上記の第5実施の形態を兼
ね備えた例であり、その他の構成及び効果は第5の実施
の形態と同様な効果を有するものである。また、図15
ないし図18は第8の実施の形態の一例であり、この実
施の形態は上記の第6実施の形態を兼ね備えた例であ
り、その他の構成及び効果は第6の実施の形態と同様な
効果を有するものである。
例であり、この実施の形態は上記の第5実施の形態を兼
ね備えた例であり、その他の構成及び効果は第5の実施
の形態と同様な効果を有するものである。また、図15
ないし図18は第8の実施の形態の一例であり、この実
施の形態は上記の第6実施の形態を兼ね備えた例であ
り、その他の構成及び効果は第6の実施の形態と同様な
効果を有するものである。
【0095】まず、公知の基板形成技術を用いて、ウェ
ルやフィールド酸化膜等を形成した後、基板上に制御ゲ
ート用のゲート絶縁膜11を形成する。このゲート絶縁
膜11上に、選択ゲート4用の第1ポリシリコン膜、絶
縁膜14を積層形成し、公知のフォトリソ・エッチング
によりポリシリコン膜4及び絶縁膜14を加工し、選択
ゲート4及び絶縁膜14を形成する(図13(a)また
は図15(a)参照)。
ルやフィールド酸化膜等を形成した後、基板上に制御ゲ
ート用のゲート絶縁膜11を形成する。このゲート絶縁
膜11上に、選択ゲート4用の第1ポリシリコン膜、絶
縁膜14を積層形成し、公知のフォトリソ・エッチング
によりポリシリコン膜4及び絶縁膜14を加工し、選択
ゲート4及び絶縁膜14を形成する(図13(a)また
は図15(a)参照)。
【0096】次に、図13(b)または図15(b)に
示すように、選択ゲート4側面にドレインを自己整合
(セルフアライン)で形成するための絶縁用サイドウォ
ール19を形成する工程にはいる。ここで、形成される
サイドウォール用の積層膜の一部の膜は、そのまま絶縁
用サイドウォール18の積層膜の一部として用いられ
る。
示すように、選択ゲート4側面にドレインを自己整合
(セルフアライン)で形成するための絶縁用サイドウォ
ール19を形成する工程にはいる。ここで、形成される
サイドウォール用の積層膜の一部の膜は、そのまま絶縁
用サイドウォール18の積層膜の一部として用いられ
る。
【0097】このセルフアライン用サイドウォール19
の形成法には、ポリシリコン膜を用いる方法と、サイド
ウォール用ONO積層膜のトップ酸化膜(ONO積層膜
の上層の酸化膜)を用いる2つが有効であり、以下にそ
の手法につき説明するが、本発明はこれに限るものでは
ない。
の形成法には、ポリシリコン膜を用いる方法と、サイド
ウォール用ONO積層膜のトップ酸化膜(ONO積層膜
の上層の酸化膜)を用いる2つが有効であり、以下にそ
の手法につき説明するが、本発明はこれに限るものでは
ない。
【0098】ポリシリコン膜を用いる場合につき説明す
る。まず、上記選択ゲート4の形成後で、酸化工程、或
いは、高温酸化膜形成、または高温酸化膜形成と酸化工
程を組み合わせた方法で、基板上並びに制御ゲート4の
側面(及び表面)に薄い酸化膜を形成する。尚、基板上
にはゲート酸化膜11の一部、即ち、第1ポリシリコン
のエッチングでストッパーとして用いられた残膜11に
新たな酸化膜19aが追加される形となる。
る。まず、上記選択ゲート4の形成後で、酸化工程、或
いは、高温酸化膜形成、または高温酸化膜形成と酸化工
程を組み合わせた方法で、基板上並びに制御ゲート4の
側面(及び表面)に薄い酸化膜を形成する。尚、基板上
にはゲート酸化膜11の一部、即ち、第1ポリシリコン
のエッチングでストッパーとして用いられた残膜11に
新たな酸化膜19aが追加される形となる。
【0099】次に、所望の浮遊ゲートのチャネル長を選
るのに必要な膜厚、例えばチャネル長と同等、あるいは
0.1〜0.2μm程度厚めにした膜厚のポリシリコン
膜を成膜する。次に異方性エッチバックでポリシリコン
サイドウォール19を形成し、これをマスクとして、セ
ルフアラインでドレイン用の不純物イオン注入を行う
(図13(b)または図15(b)参照)。この時、ソ
ースサイドには不純物が注入されても良いし、されなく
ても良い。尚、ソースの幅によりポリシリコンの埋まり
具合が異なる。
るのに必要な膜厚、例えばチャネル長と同等、あるいは
0.1〜0.2μm程度厚めにした膜厚のポリシリコン
膜を成膜する。次に異方性エッチバックでポリシリコン
サイドウォール19を形成し、これをマスクとして、セ
ルフアラインでドレイン用の不純物イオン注入を行う
(図13(b)または図15(b)参照)。この時、ソ
ースサイドには不純物が注入されても良いし、されなく
ても良い。尚、ソースの幅によりポリシリコンの埋まり
具合が異なる。
【0100】次に、ポリシリコンサイドウォールを等方
性エッチングにより除去し、薄い窒化膜、酸化膜を形成
して、酸化膜、薄い窒化膜をエッチバックして絶縁用サ
イドウォール18を形成する。この時の窒化膜は上述し
たように、エッチバック時のエンドポイント検出用であ
る。
性エッチングにより除去し、薄い窒化膜、酸化膜を形成
して、酸化膜、薄い窒化膜をエッチバックして絶縁用サ
イドウォール18を形成する。この時の窒化膜は上述し
たように、エッチバック時のエンドポイント検出用であ
る。
【0101】この後でトンネル膜形成領域上のエッチバ
ックの残膜をウエットエッチングにより除去してトンネ
ル酸化膜を形成する。以下の図13(c)ないし図14
(b)、または図15(c)ないし図17(b)に示す
工程は、上記の第5または第6の実施の形態と同じであ
るので説明の重複を避けるために割愛する。なお、図1
4(a)或いは図16(a)で示すソース形成用の注入
は図13(a)と図13(b)の間或いは図15(a)
と図15(b)の間に行ってもよい。但し、この場合フ
ォトリソグラフィの工程(マスク工程)が1回増える。
ックの残膜をウエットエッチングにより除去してトンネ
ル酸化膜を形成する。以下の図13(c)ないし図14
(b)、または図15(c)ないし図17(b)に示す
工程は、上記の第5または第6の実施の形態と同じであ
るので説明の重複を避けるために割愛する。なお、図1
4(a)或いは図16(a)で示すソース形成用の注入
は図13(a)と図13(b)の間或いは図15(a)
と図15(b)の間に行ってもよい。但し、この場合フ
ォトリソグラフィの工程(マスク工程)が1回増える。
【0102】次に、セルフアライン用サイドウォールと
して、サイドウォール用ONO積層膜のトップ酸化膜を
用いる方法につき説明する。この方法は、上述と同様の
方法でサイドウォール用ONO積層膜を形成する場合に
おいて、そのトップ酸化膜の膜厚を、所望の浮遊ゲート
のチャネル長を得るのに必要な膜厚、例えばチャネル長
と同等、あるいは0.1〜0.2μm程度厚めにした膜
厚にするものである。
して、サイドウォール用ONO積層膜のトップ酸化膜を
用いる方法につき説明する。この方法は、上述と同様の
方法でサイドウォール用ONO積層膜を形成する場合に
おいて、そのトップ酸化膜の膜厚を、所望の浮遊ゲート
のチャネル長を得るのに必要な膜厚、例えばチャネル長
と同等、あるいは0.1〜0.2μm程度厚めにした膜
厚にするものである。
【0103】図13(b)または図15(b)に示すよ
うに、トップ酸化膜形成後、窒化膜をエンドポイントと
して、トップ酸化膜のみエッチバックして酸化膜サイド
ウォール19を形成し、これをマスクとしてセルフアラ
インでドレイン用の不純物イオン注入を行う。この時、
ソースサイドには不純物が注入されても良いし、されな
くても良い。尚、ソースの幅によりトップ酸化膜の埋ま
り具合が異なる。
うに、トップ酸化膜形成後、窒化膜をエンドポイントと
して、トップ酸化膜のみエッチバックして酸化膜サイド
ウォール19を形成し、これをマスクとしてセルフアラ
インでドレイン用の不純物イオン注入を行う。この時、
ソースサイドには不純物が注入されても良いし、されな
くても良い。尚、ソースの幅によりトップ酸化膜の埋ま
り具合が異なる。
【0104】次に、トップ酸化膜サイドウォールを等方
性エッチング(ウェットエッチングの方がよい。)によ
り除去し、もう一度トップ酸化膜の形成、エッチバック
を行って絶縁用サイドウォール18を形成する。この時
の窒化膜は上述したように、エッチバック時のエンドポ
イント検出用であるが、この実施の形態では、セルフア
ライン用の厚い酸化膜のエンドポイントを兼ねるため、
他の実施の形態に比べ厚くする必要がある上、エッチバ
ック時の残窒化膜厚制御も若干難しい。また、その膜厚
のばらつきはドレイン用の不純物イオン注入深さにその
まま影響するので注意を要する。この点からポリシリコ
ン膜を用いる方が若干有利であるといえる。
性エッチング(ウェットエッチングの方がよい。)によ
り除去し、もう一度トップ酸化膜の形成、エッチバック
を行って絶縁用サイドウォール18を形成する。この時
の窒化膜は上述したように、エッチバック時のエンドポ
イント検出用であるが、この実施の形態では、セルフア
ライン用の厚い酸化膜のエンドポイントを兼ねるため、
他の実施の形態に比べ厚くする必要がある上、エッチバ
ック時の残窒化膜厚制御も若干難しい。また、その膜厚
のばらつきはドレイン用の不純物イオン注入深さにその
まま影響するので注意を要する。この点からポリシリコ
ン膜を用いる方が若干有利であるといえる。
【0105】この後で、トンネル膜形成領域上のエッチ
バックの残膜をウエットエッチングにより除去してトン
ネル酸化膜を形成する。以下の図13(c)ないし図1
4(b)、または図15(c)ないし図17(b)に示
す工程は、上記の第5または第6の実施の形態と同じで
あるので説明の重複を避けるために割愛する。
バックの残膜をウエットエッチングにより除去してトン
ネル酸化膜を形成する。以下の図13(c)ないし図1
4(b)、または図15(c)ないし図17(b)に示
す工程は、上記の第5または第6の実施の形態と同じで
あるので説明の重複を避けるために割愛する。
【0106】
【発明の効果】以上説明したように、この発明は、上記
の製造方法により、前記制御ゲートと浮遊ゲートとの重
なる領域の面積が浮遊ゲートとチャネル領域の重なる領
域の面積より大きくすることができる。従って、セル面
積の増大を招くことなく浮遊ゲートと制御ゲートの重な
り面積を増加させることができる。このため、浮遊ゲー
トと制御ゲート間の結合容量が増大し、動作電圧の低電
圧化が可能となる。そして、動作電圧の低電圧化によ
り、フィールド酸化膜の薄層化による分離領域の縮小や
チャージポンプ回路の縮小化を可能とし、チップ面積の
縮小も可能な半導体不揮発性メモリを提供することがで
きる。
の製造方法により、前記制御ゲートと浮遊ゲートとの重
なる領域の面積が浮遊ゲートとチャネル領域の重なる領
域の面積より大きくすることができる。従って、セル面
積の増大を招くことなく浮遊ゲートと制御ゲートの重な
り面積を増加させることができる。このため、浮遊ゲー
トと制御ゲート間の結合容量が増大し、動作電圧の低電
圧化が可能となる。そして、動作電圧の低電圧化によ
り、フィールド酸化膜の薄層化による分離領域の縮小や
チャージポンプ回路の縮小化を可能とし、チップ面積の
縮小も可能な半導体不揮発性メモリを提供することがで
きる。
【0107】また、この発明は、選択ゲートの形成を、
前記浮遊ゲート及び制御ゲートを形成前に行って選択ゲ
ートのチャネル長を自己整合的に形成することにより、
工程数簡略化並びに、メモリの閾値電圧のばらつき低減
することができる。
前記浮遊ゲート及び制御ゲートを形成前に行って選択ゲ
ートのチャネル長を自己整合的に形成することにより、
工程数簡略化並びに、メモリの閾値電圧のばらつき低減
することができる。
【0108】更に、この発明は、ソース及びドレイン領
域と制御ゲートとの間の絶縁膜が、インターポリ絶縁膜
の形成時に同時に形成することで、工程の簡略化並びに
ゲートバーズビークが小さくすることができ、ばらつき
の少ない良好な消去特性の半導体不揮発性メモリが得ら
れる。
域と制御ゲートとの間の絶縁膜が、インターポリ絶縁膜
の形成時に同時に形成することで、工程の簡略化並びに
ゲートバーズビークが小さくすることができ、ばらつき
の少ない良好な消去特性の半導体不揮発性メモリが得ら
れる。
【0109】また、この発明は、インターポリ絶縁膜、
或いはインターポリ絶縁膜の下層膜として、酸化工程に
より得られる酸化膜を用い、前記浮遊ゲートへの不純物
導入量を制限して、ソース及びドレイン上の絶縁膜厚を
インターポリ絶縁膜に比して相対的に厚くすることで、
プロセスの容易化、ソース/ドレインと制御ゲート間の
絶縁性向上を図ることができる。
或いはインターポリ絶縁膜の下層膜として、酸化工程に
より得られる酸化膜を用い、前記浮遊ゲートへの不純物
導入量を制限して、ソース及びドレイン上の絶縁膜厚を
インターポリ絶縁膜に比して相対的に厚くすることで、
プロセスの容易化、ソース/ドレインと制御ゲート間の
絶縁性向上を図ることができる。
【0110】また、この発明は、前記ソース及びドレイ
ン領域と制御ゲート電極との間の絶縁膜が、ソース及び
ドレイン表面の酸化により形成される厚い酸化膜を用い
ることで、プロセスの容易化、ソース/ドレインと制御
ゲート間の絶縁性向上並びにFNトンネル基板消去(電
子の注入)/ドレインサイドFNトンネル書き込み(電
子の放出)を可能にするスプリットゲート型フラッシュ
メモリを提供することができる。
ン領域と制御ゲート電極との間の絶縁膜が、ソース及び
ドレイン表面の酸化により形成される厚い酸化膜を用い
ることで、プロセスの容易化、ソース/ドレインと制御
ゲート間の絶縁性向上並びにFNトンネル基板消去(電
子の注入)/ドレインサイドFNトンネル書き込み(電
子の放出)を可能にするスプリットゲート型フラッシュ
メモリを提供することができる。
【0111】更に、この発明は、前記選択ゲート電極側
面に所望の膜厚のサイドウォールを形成し、これをマス
クにしてドレイン形成用の不純物注入を行うことによ
り、浮遊ゲートのチャネル長を自己整合的に形成するこ
とで、浮遊ゲートのチャネル長を自己整合化でき、メモ
リ閾値電圧のばらつき低減、セル面積の縮小化が図れ
る。
面に所望の膜厚のサイドウォールを形成し、これをマス
クにしてドレイン形成用の不純物注入を行うことによ
り、浮遊ゲートのチャネル長を自己整合的に形成するこ
とで、浮遊ゲートのチャネル長を自己整合化でき、メモ
リ閾値電圧のばらつき低減、セル面積の縮小化が図れ
る。
【図1】この発明の製造方法の第1の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図2】この発明の製造方法の第1の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図3】この発明の製造方法の第1の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図4】この発明の製造方法の第2の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図5】この発明の製造方法の第2の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図6】この発明の製造方法の第3の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図7】この発明の製造方法の第3の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図8】この発明の製造方法の第4の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図9】この発明の製造方法の第5の実施の形態を工程
別に示す断面図である。
別に示す断面図である。
【図10】この発明の製造方法の第5の実施の形態を工
程別に示す断面図及び平面図である。
程別に示す断面図及び平面図である。
【図11】この発明の製造方法の第6の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図12】この発明の製造方法の第6の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図13】この発明の製造方法の第7の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図14】この発明の製造方法の第7の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図15】この発明の製造方法の第8の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図16】この発明の製造方法の第8の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図17】この発明の製造方法の第8の実施の形態を工
程別に示す断面図である。
程別に示す断面図である。
【図18】従来のETOX型フラッシュメモリの構造を
示す平面図である。
示す平面図である。
【図19】図18のA−A’線断面図である。
【図20】図18のB−B’線断面図である。
【図21】従来のSSI方式を用いた半導体不揮発性メ
モリの構造を示す断面図である。
モリの構造を示す断面図である。
【図22】従来のSSI方式を用いた半導体不揮発性メ
モリを示す平面図である。
モリを示す平面図である。
1 半導体基板 2 ソース領域 3 ドレイン領域 4 選択ゲート 5 浮遊ゲート 6 制御ゲート 11 ソースサイドチャネル領域上のゲート絶縁膜 12 ドレインサイドチャネル領域上のゲート絶縁膜 13 インターポリ絶縁膜 14 絶縁膜 15 フィールド酸化膜 16 ソース拡散領域上の絶縁膜 17 ドレイン拡散層上の絶縁膜 18 絶縁膜サイドウォール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/115 (72)発明者 一色 海平 東京都大田区中馬込1丁目3番6号 株式 会社リコー内 (72)発明者 山口 清 東京都大田区中馬込1丁目3番6号 株式 会社リコー内 (72)発明者 楠 雅統 東京都大田区中馬込1丁目3番6号 株式 会社リコー内
Claims (6)
- 【請求項1】 ソース領域とドレイン領域との間に2つ
のチャネル領域を有する半導体不揮発性メモリの製造方
法であって、ソース領域側のチャネル領域上にゲート絶
縁膜を介して選択ゲートを形成する工程と、ドレイン領
域側のチャネル領域上にゲート絶縁膜を介して配置され
るとともに少なくともその一部が絶縁膜を介して前記選
択ゲートに重なるように延在して浮遊ゲートを形成する
工程と、前記浮遊ゲート上にインターポリ絶縁膜を介し
て制御ゲートを形成する工程と、を有することを特徴と
する半導体不揮発性メモリの製造方法。 - 【請求項2】 前記選択ゲートの形成を、前記浮遊ゲー
ト及び制御ゲートを形成する前に行うことにより、選択
ゲートトランジスタのチャネル長を自己整合的に定まる
ようにしたことを特徴とする請求項1に記載の半導体不
揮発性メモリの製造方法。 - 【請求項3】 前記ソース及びドレイン領域と制御ゲー
トとの間の絶縁膜が、インターポリ絶縁膜の形成時に同
時に形成されることを特徴とする請求項1または2に記
載の半導体不揮発性メモリの製造方法。 - 【請求項4】 前記インターポリ絶縁膜、或いはインタ
ーポリ絶縁膜の下層膜として、酸化工程により得られる
酸化膜を用い、前記浮遊ゲートへの不純物導入量を制限
して、ソース及びドレイン上の絶縁膜厚をインターポリ
絶縁膜に比して相対的に厚くすること特徴とする請求項
3に記載の半導体不揮発性メモリの製造方法。 - 【請求項5】 前記ソース及びドレイン領域と制御ゲー
ト電極との間の絶縁膜が、ソース及びドレイン表面の酸
化により形成される厚い酸化膜を用いたこと特徴とする
請求項3に記載の半導体不揮発性メモリの製造方法。 - 【請求項6】 前記選択ゲート電極側面に所望の膜厚の
サイドウォールを形成し、これをマスクにしてドレイン
形成用の不純物注入を行うことにより、浮遊ゲートのチ
ャネル長を自己整合的に形成したことを特徴とする請求
項1ないし5のいずれかに記載の半導体不揮発性メモリ
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8030495A JPH09186256A (ja) | 1995-11-02 | 1996-02-19 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28630595 | 1995-11-02 | ||
JP7-286305 | 1995-11-02 | ||
JP8030495A JPH09186256A (ja) | 1995-11-02 | 1996-02-19 | 半導体不揮発性メモリの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09186256A true JPH09186256A (ja) | 1997-07-15 |
Family
ID=26368859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8030495A Pending JPH09186256A (ja) | 1995-11-02 | 1996-02-19 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09186256A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11274438A (ja) * | 1998-03-18 | 1999-10-08 | Ricoh Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
US6208198B1 (en) | 1998-10-27 | 2001-03-27 | Hyundai Electronics Industries Co., Ltd. | Drain voltage pumping circuit |
JP2005228957A (ja) * | 2004-02-13 | 2005-08-25 | Nec Electronics Corp | 不揮発性記憶素子およびその製造方法 |
-
1996
- 1996-02-19 JP JP8030495A patent/JPH09186256A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11274438A (ja) * | 1998-03-18 | 1999-10-08 | Ricoh Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
US6208198B1 (en) | 1998-10-27 | 2001-03-27 | Hyundai Electronics Industries Co., Ltd. | Drain voltage pumping circuit |
JP2005228957A (ja) * | 2004-02-13 | 2005-08-25 | Nec Electronics Corp | 不揮発性記憶素子およびその製造方法 |
JP4629982B2 (ja) * | 2004-02-13 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶素子およびその製造方法 |
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