JP4629982B2 - 不揮発性記憶素子およびその製造方法 - Google Patents
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Description
本発明は、メモリーゲートおよびコントロールゲートを備える不揮発性記憶素子およびその製造方法に関するものである。
従来知られている不揮発性記憶素子の構造として、非特許文献１に記載されたものがある。この素子は、メモリーゲート側面にコントロールゲートが形成された構造を有する。以下、この素子の製造方法について図面を参照して説明する。
まず、図２７（図２７（ａ）は平面図であり、図２７（ｂ）は図２７（ａ）のＡ−Ａ'断面を示している。）に示す構造体を形成する。すなわち、シリコン基板２００上にメモリーゲート膜２０２を形成した後、その上に多結晶シリコン２０４およびＨＴＯ膜２０６を成膜する。次いで、ＨＴＯ膜２０６上の所定箇所にリソグラフィ工程によりマスクを形成した後、ドライエッチングにより多結晶シリコン２０４およびＨＴＯ膜２０６をパターニングし、図示した電極構造を形成する。次いで、図２８（図２８（ａ）は平面図であり、図２８（ｂ）は図２８（ａ）のＡ−Ａ'断面を示している。）に示すように、この電極構造の側面にＨＴＯ膜２０８を形成し、メモリーゲート２１６を作製する。その後、メモリーゲート２１６を覆うように基板全面に多結晶シリコン膜を形成し、リソグラフィ工程によりメモリーゲート２１６上にマスクを形成した後、図２９に示すように、多結晶シリコンを選択的にドライエッチングしてコントロールゲート２１２を作製する。ここで、図２９（ａ）は平面図であり、図２９（ｂ）は図２９（ａ）のＡ−Ａ'断面を示している。さらに、イオン注入により不純物拡散領域２１４を形成し、層間絶縁膜２１７を形成し、不純物拡散領域２１４上およびメモリーゲート２１６上およびコントロールゲート２１２上にコンタクトプラグ２１８を形成して、図３０の構造を得る。ここで、図３０（ａ）は平面図であり、図３０（ｂ）は図３０（ａ）のＡ−Ａ'断面を示している。
特許文献２には、上記したプロセスと異なるメモリ素子の製造方法が記載されている。同文献記載の方法は、コントロールゲートを形成した後、コントロールゲート側面に、エッチバックによりメモリーゲートを形成するものである。この方法によれば、一回のリソグラフィ工程でメモリ素子を作製することができる。
Extended Abstracts of the International Conference on Solid State Devices and Materials, Tokyo, 2003, pp204-205 特開２００１−５７３９４号公報
Extended Abstracts of the International Conference on Solid State Devices and Materials, Tokyo, 2003, pp204-205
しかしながら、上記文献記載の従来技術は、以下の点でなお改善の余地を有していた。
非特許文献１記載の技術においては、メモリーゲートとコントロールゲートの形成において別々のリソグラフィ工程を行っていたため、メモリーゲートとコントロールゲートの位置関係にずれが生じやすかった。こうしたずれが発生すると、ずれの大きさに依存してメモリ素子の書込特性や読み出し特性のばらつきが生じる結果となる。このため、特性のばらつきを小さくするためには素子サイズを一定以上の大きさに設計せざるを得ず、素子の縮小化に限界を有していた。
非特許文献１記載の技術においては、メモリーゲートとコントロールゲートの形成において別々のリソグラフィ工程を行っていたため、メモリーゲートとコントロールゲートの位置関係にずれが生じやすかった。こうしたずれが発生すると、ずれの大きさに依存してメモリ素子の書込特性や読み出し特性のばらつきが生じる結果となる。このため、特性のばらつきを小さくするためには素子サイズを一定以上の大きさに設計せざるを得ず、素子の縮小化に限界を有していた。
一方、特許文献２では、メモリーゲートをエッチバックにより形成することにより一回のリソグラフィ工程でメモリ素子を作製し、上記非特許文献１の抱える課題を解決している。しかしながら、特許文献２記載の技術では、コントロールゲートの側壁がリソグラフィ工程およびドライエッチング工程にて形成され、基板面に対して垂直な方向の面となっている。そして、この側壁の表面に絶縁膜が設けられ、この絶縁膜を介してメモリーゲートが隣接する構造となっている。このため、メモリーゲートとコントロールゲートとの間の絶縁を安定的に確保するためには、両者の間に介在させる絶縁膜の厚みをある程度厚くする必要があった。しかしながら、絶縁膜を厚くしすぎた場合、データの書き込み速度が低下することがあり、絶縁安定性と素子の高速動作性とのバランスの点で、なお改善の余地を有していた。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、メモリーゲートとコントロールゲートを独立に電位制御するメモリ素子において、メモリーゲートとコントロールゲートの間の絶縁を良好に確保しつつ素子の高速動作性を良好に維持し、さらに、素子サイズの縮小を図る技術を提供することにある。
本発明によれば、半導体基板と、
該半導体基板に設けられた第一の不純物拡散領域及び第二の不純物拡散領域と、
前記第一及び第二の不純物拡散領域に挟まれたチャネル領域の一部分上に設けられた、電荷蓄積部を有するメモリーゲートと、
前記メモリーゲートの第一の側面上に形成された第一の絶縁層と、
前記第一の側面に対向する前記メモリーゲートの第二の側面上に形成された第二の絶縁層と、
前記第二の不純物拡散領域に接続され、前記第一の絶縁層の側面上に形成されたプラグと、
前記チャネル領域の他の部分に設けられ、絶縁膜を介して前記メモリーゲートと隣接するコントロールゲートと、
を備え、
前記第一及び第二の側面は、互いに前記半導体基板上方に向かうにつれて狭まり、かつそれぞれ湾曲形状を有しており、
湾曲形状を有する前記第一及び第二の側面に沿って形成された前記第一及び第二の絶縁層によって、前記メモリーゲートは、前記プラグ及び前記コントロールゲートと電気的に絶縁されており、
前記コントロールゲートは、前記第二の絶縁層を介して、湾曲形状の前記第二の側面上に形成されており、かつ、上方に向かうにつれて、前記メモリーゲートとは反対側の側面が前記メモリーゲートに近づく方向に湾曲することにより幅が狭まっていることを特徴とする不揮発性記憶素子が提供される。
該半導体基板に設けられた第一の不純物拡散領域及び第二の不純物拡散領域と、
前記第一及び第二の不純物拡散領域に挟まれたチャネル領域の一部分上に設けられた、電荷蓄積部を有するメモリーゲートと、
前記メモリーゲートの第一の側面上に形成された第一の絶縁層と、
前記第一の側面に対向する前記メモリーゲートの第二の側面上に形成された第二の絶縁層と、
前記第二の不純物拡散領域に接続され、前記第一の絶縁層の側面上に形成されたプラグと、
前記チャネル領域の他の部分に設けられ、絶縁膜を介して前記メモリーゲートと隣接するコントロールゲートと、
を備え、
前記第一及び第二の側面は、互いに前記半導体基板上方に向かうにつれて狭まり、かつそれぞれ湾曲形状を有しており、
湾曲形状を有する前記第一及び第二の側面に沿って形成された前記第一及び第二の絶縁層によって、前記メモリーゲートは、前記プラグ及び前記コントロールゲートと電気的に絶縁されており、
前記コントロールゲートは、前記第二の絶縁層を介して、湾曲形状の前記第二の側面上に形成されており、かつ、上方に向かうにつれて、前記メモリーゲートとは反対側の側面が前記メモリーゲートに近づく方向に湾曲することにより幅が狭まっていることを特徴とする不揮発性記憶素子が提供される。
従来技術で示したように、断面矩形状のコントロールゲートと接するようにメモリーゲートを設けた場合、コントロールゲートの角部で絶縁膜の薄膜部が発生して両電極間の電気的リークが生じることがあった。本発明によれば、こうした課題が解決される。すなわち本発明によれば、メモリーゲート側部の湾曲面にコントロールゲートが設けられるため、角部を介して両者が隣接することがなく、両電極間の電気的リークを効果的に抑制することができる。また、絶縁膜の厚みを必要最小限にすればすむため、メモリーゲートとコントロールゲートの間の電位変化を急峻に設定することが可能となり、素子の高速動作性を良好にすることができる。
本発明において、前記コントロールゲートのゲート長方向に沿う断面形状が、前記半導体基板側から上方に向かうにつれ狭まる形状を有する構成としてもよい。また、前記コントロールゲートの前記メモリーゲートと隣接する側と反対側の側面は、外方に向かって凸となる湾曲面である構成としてもよい。このような構成を採用することにより、製造安定性に優れる素子構造が得られる。
本発明において、前記コントロールゲートがエッチバックにより形成された構成とすることができる。こうすることにより、製造安定性に優れる微細素子構造が得られる。
また本発明において、前記メモリーゲートがエッチバックにより形成され、エッチバックにより形成された側面の側に前記コントロールゲートが設けられている構成とすることができる。こうすることにより、製造安定性に優れる微細素子構造が得られる。
本発明において、前記コントロールゲートが、メモリーゲートよりも高さが低い構成としてもよい。
本発明において、メモリーゲートは、電荷蓄積部と、該電荷蓄積部上に設けられた一導電型の不純物を含む第一導電膜と、該第一導電膜上に設けられた一導電型の第二導電膜とを有し、第一導電膜の不純物濃度と第二導電膜の不純物濃度が異なる構成としてもよい。たとえば、第二導電膜は、上記一導電型の不純物を、第一導電膜よりも高濃度で含む構成としてもよい。電極抵抗低減の観点からは、メモリーゲートは一導電型の不純物を高濃度で含有することが好ましい。しかしながら、メモリーゲート全体に高濃度の不純物を導入した場合、メモリーゲート中に設けられる電荷蓄積部の信頼性が低下することがある。上記構成によれば、メモリーゲートが、電荷蓄積部の近傍では不純物濃度を相対的に低く、その他の領域では相対的に高い不純物を含有するので、電荷蓄積部の信頼性の低下を抑制しつつ電極抵抗を低減できる。
本発明において、メモリーゲートの電極の幅は、２０ｎｍ以上２００ｎｍ以下とすることができる。かかる構成を採用することにより、素子全体を顕著に微細化することができる。このような電極の幅（ゲート長方向の長さ）のメモリーゲートは、従来知られているプロセスでは作製することが困難であった。本明細書で後述するエッチバックの手法を採用し、エッチング条件等を適切に選択することにより、上記のようなメモリーゲートを作製することができる。
本発明において、電荷蓄積部は様々な構成を採り得る。たとえば、電荷蓄積部がシリコン窒化層により構成され、該シリコン窒化層の上部および下部に、シリコン窒化層を挟む絶縁層が設けられた構成とすることができる。たとえば、
シリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層した、いわゆるＯＮＯ膜とすることができる。
シリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層した、いわゆるＯＮＯ膜とすることができる。
また、電荷蓄積部が、互いに離間して設けられた複数のドット状誘電体により構成され、該ドット状誘電体の上部および下部に、ドット状誘電体を挟む絶縁層が設けられた構成としてもよい。この場合、電荷の蓄積される誘電膜がドット状に設けられているため、絶縁膜の一部が損傷した場合でも、電荷の流出が最小限に抑制され、電荷蓄積部の長期信頼性が向上する。
さらに本発明によれば、上記した不揮発性記憶素子を二個有する半導体装置であって、
前記二個の不揮発性記憶素子は並置されており、
前記二個の不揮発性記憶素子の間の領域に、前記プラグが埋設して形成されており、
前記第二の不純物拡散領域は、前記二個の不揮発性記憶素子の拡散領域として共有されていることを特徴とする半導体装置が提供される。
前記二個の不揮発性記憶素子は並置されており、
前記二個の不揮発性記憶素子の間の領域に、前記プラグが埋設して形成されており、
前記第二の不純物拡散領域は、前記二個の不揮発性記憶素子の拡散領域として共有されていることを特徴とする半導体装置が提供される。
さらに本発明によれば、半導体基板上に電荷蓄積部用の膜を形成し、該電荷蓄積部用の膜の一部上に、開口部を含む犠牲膜を形成する第一の工程と、
該犠牲膜を覆う第一の導電膜を形成する第二の工程と、
前記第一の導電膜をエッチバックして、前記開口部の側面にサイドウォール形状の第一及び第二のメモリーゲートを生成し、かつ前記第一及び第二のメモリーゲートのうち互いに対向する側の側面を湾曲形状の側面にする第三の工程と、
前記第一及び第二のメモリーゲート間に対応する位置の前記半導体基板表面に不純物を注入して不純物拡散領域を形成する第四の工程と、
前記第一及び第二のメモリーゲート間に位置する前記電荷蓄積部用の膜を除去し、前記第一及び第二のメモリーゲートの前記湾曲形状の側面のそれぞれに沿って形成されていて当該側面を覆う第一及び第二の絶縁層を形成し、その後、前記第一及び第二のメモリーゲート間に、前記不純物拡散領域と接続されるプラグを形成する第五の工程と、
前記プラグの表面を熱酸化して前記プラグ上に第三の絶縁層を形成する第六の工程と、
前記犠牲膜を除去した後に、前記第一乃至第三の絶縁層をマスクとして、露出した電荷蓄積部用の膜を選択的にエッチングして、電荷蓄積部を形成すると共に、前記第一及び第二のメモリーゲートのうち前記湾曲形状の側面とは反対側の側面を露出させる第七の工程と、
前記第一及び第二のメモリーゲートの前記湾曲形状の側面とは反対側の側面を覆う第四及び第五の絶縁層を、ＨＴＯ膜の形成及びエッチバックにより形成する第八の工程と、
前記半導体基板にコントロールゲート用の絶縁膜を形成し、さらに前記半導体基板全面に第二の導電膜を形成する第九の工程と、
前記第二の導電膜をエッチバックして、前記第四及び第五の絶縁層の側面上に第一及び第二のコントロールゲートをそれぞれ形成する第十の工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法が提供される。
該犠牲膜を覆う第一の導電膜を形成する第二の工程と、
前記第一の導電膜をエッチバックして、前記開口部の側面にサイドウォール形状の第一及び第二のメモリーゲートを生成し、かつ前記第一及び第二のメモリーゲートのうち互いに対向する側の側面を湾曲形状の側面にする第三の工程と、
前記第一及び第二のメモリーゲート間に対応する位置の前記半導体基板表面に不純物を注入して不純物拡散領域を形成する第四の工程と、
前記第一及び第二のメモリーゲート間に位置する前記電荷蓄積部用の膜を除去し、前記第一及び第二のメモリーゲートの前記湾曲形状の側面のそれぞれに沿って形成されていて当該側面を覆う第一及び第二の絶縁層を形成し、その後、前記第一及び第二のメモリーゲート間に、前記不純物拡散領域と接続されるプラグを形成する第五の工程と、
前記プラグの表面を熱酸化して前記プラグ上に第三の絶縁層を形成する第六の工程と、
前記犠牲膜を除去した後に、前記第一乃至第三の絶縁層をマスクとして、露出した電荷蓄積部用の膜を選択的にエッチングして、電荷蓄積部を形成すると共に、前記第一及び第二のメモリーゲートのうち前記湾曲形状の側面とは反対側の側面を露出させる第七の工程と、
前記第一及び第二のメモリーゲートの前記湾曲形状の側面とは反対側の側面を覆う第四及び第五の絶縁層を、ＨＴＯ膜の形成及びエッチバックにより形成する第八の工程と、
前記半導体基板にコントロールゲート用の絶縁膜を形成し、さらに前記半導体基板全面に第二の導電膜を形成する第九の工程と、
前記第二の導電膜をエッチバックして、前記第四及び第五の絶縁層の側面上に第一及び第二のコントロールゲートをそれぞれ形成する第十の工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法が提供される。
また本発明によれば、半導体基板上に電荷蓄積部を含む膜を形成し、該電荷蓄積部を含む膜上に、開口部を含む犠牲膜を形成する工程と、該犠牲膜を覆う第一の導電膜を形成する工程と、前記第一の導電膜をエッチバックして前記犠牲膜の開口部ゲート長方向の側面に前記第一の導電膜を残すことにより、離間して配置された第一および第二のメモリーゲートを形成する工程と、前記犠牲膜の設けられた側と反対側の前記第一および第二のメモリーゲートの側面を覆う絶縁膜を形成し、前記第一および第二のメモリーゲートの間の基板表面に不純物を注入して不純物拡散領域を形成する工程と、前記不純物拡散領域上に導電膜を形成する工程と、前記犠牲膜を除去した後、前記導電膜の設けられた側と反対側の前記第一および第二のメモリーゲートの側面を覆う絶縁膜を形成する工程と、基板全面に第二の導電膜を形成する工程と、前記第二の導電膜をエッチバックして、前記導電膜からみて外側に位置する前記第一および第二のメモリーゲートの側面に前記第二の導電膜を残し、前記絶縁膜を介して前記メモリーゲートと隣接するコントロールゲートを形成する工程と、含むことを特徴とする不揮発性記憶素子の製造方法が提供される。ここで、前記第一および第二のメモリーゲートの側面を覆う絶縁膜を形成し、前記第一および第二のメモリーゲートの間の領域に不純物を注入し不純物拡散領域を形成する工程において、絶縁膜の形成と不純物注入の順序は任意に選択することができる。
これらの方法によれば、コントロールゲートがエッチバックにより形成されるため、従来技術の項で説明したような目合わせずれ等の問題がなく、所望の構造を制御性良く形成することができる。また、メモリ素子のチャネル長を顕著に小さくすることができる。たとえば、チャネル長２０〜２００ｎｍ以下の素子を実現することができる。
本発明によれば、メモリーゲートとコントロールゲートが隣接する構造のメモリ素子において、素子サイズの縮小および信頼性の向上を図ることができる。
本発明は、チャネル領域上にメモリーゲートとコントロールゲートが隣接して配置された構造のメモリ素子に関するものである。はじめに、こうした構造のメモリ素子の動作について図１１を参照して説明する。図中、メモリーゲートをＭＧと表記し、コントロールゲートをＣＧと表記している。
(i)消去状態（図１１（ａ）参照）
ONO膜中のSiNx膜に電子が捕獲されていない状態となっている。
Vread=VMG=VCG=1.5Vを印加すると、チャネル領域がP型からＮ型に反転し、ドレイン電流が流れる。書込み・消去動作時にCGとMGを別々に制御する。
MGをソース側に配置することによって、ソース接合近傍の電位をより効率的に制御することができる。
ONO膜中のSiNx膜に電子が捕獲されていない状態となっている。
Vread=VMG=VCG=1.5Vを印加すると、チャネル領域がP型からＮ型に反転し、ドレイン電流が流れる。書込み・消去動作時にCGとMGを別々に制御する。
MGをソース側に配置することによって、ソース接合近傍の電位をより効率的に制御することができる。
(ii)書込み状態（図１１（ｂ）参照）
ONO膜中のSiNx膜に電子が捕獲されている状態となっている。電子が捕獲されている領域（図中、Ａと表示）直下の領域（図中、Ｂと表示）において、表面電位（Si/SiO2界面の電位）が、上記捕獲電子によって低下しており、Vreadを印加してもこの領域のチャネル部分がＰ型からＮ型に反転しない。このため、Vreadを印加してもドレイン電流が流れない。
ONO膜中のSiNx膜に電子が捕獲されている状態となっている。電子が捕獲されている領域（図中、Ａと表示）直下の領域（図中、Ｂと表示）において、表面電位（Si/SiO2界面の電位）が、上記捕獲電子によって低下しており、Vreadを印加してもこの領域のチャネル部分がＰ型からＮ型に反転しない。このため、Vreadを印加してもドレイン電流が流れない。
(iii)書込み動作（図１１（ｃ）参照）
ONO膜中のSiNx膜に電子を注入することにより書込み動作がなされる。CG下部のチャネル領域およびMG下部のチャネル領域が強反転状態になるように、VCGとVMGを独立に制御する。CG下部のSiO2膜は、MG下部よりも薄くすることができる。
ドレイン側に配置したSiNx膜へCHEを注入するために、VDSとVSの大小関係は通常のNMOSやFG型セルとは逆になる。
ONO膜中のSiNx膜に電子を注入することにより書込み動作がなされる。CG下部のチャネル領域およびMG下部のチャネル領域が強反転状態になるように、VCGとVMGを独立に制御する。CG下部のSiO2膜は、MG下部よりも薄くすることができる。
ドレイン側に配置したSiNx膜へCHEを注入するために、VDSとVSの大小関係は通常のNMOSやFG型セルとは逆になる。
CGとMGの境界でp-wellの電位が急上昇するため、CG下部のチャネルから流れ込んだ電子は、この急速な電位変化（電界強度変化）を感じて急速に加速されて高エネルギー状態に励起され、MGからの垂直方向電界を感じてSiNx膜に効率的に注入される。
(iv)消去動作（図１１（ｄ）参照）
SiNx膜内の捕獲電子をMGに引き出すことにより消去動作がなされる。SiNx膜内の捕獲電子をp-wellに引き出すのではなく、MGに引き出す。この方法によって、SiNx下部の酸化膜の劣化を抑制することが可能となる。
次に、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
SiNx膜内の捕獲電子をMGに引き出すことにより消去動作がなされる。SiNx膜内の捕獲電子をp-wellに引き出すのではなく、MGに引き出す。この方法によって、SiNx下部の酸化膜の劣化を抑制することが可能となる。
次に、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
第１の実施形態
図１２は、本実施形態に係るメモリ素子の断面図である。シリコン基板１０２の表面に、不純物拡散領域１２８が離間して形成されている。不純物拡散領域１２８間の領域には、メモリーゲート１１５と、これに隣接して設けられたコントロールゲート１２６とが形成されている。
図１２は、本実施形態に係るメモリ素子の断面図である。シリコン基板１０２の表面に、不純物拡散領域１２８が離間して形成されている。不純物拡散領域１２８間の領域には、メモリーゲート１１５と、これに隣接して設けられたコントロールゲート１２６とが形成されている。
メモリーゲート１１５は、フローティングゲート１０９、多結晶シリコン１１０および多結晶シリコン１１４が積層した構造を有する。多結晶シリコン１１０および多結晶シリコン１１４は、いずれもｎ型不純物の導入された多結晶シリコンからなるが、多結晶シリコン１１４は多結晶シリコン１１０よりも高い不純物濃度を有してもよい。
コントロールゲート１２６と接するメモリーゲート１１５の側面は、エッチバックにより形成される。この側面は、コントロールゲート１２６と接する側に凸となる円弧状の湾曲面となっている。図示したように、メモリーゲート１１５のゲート長方向に沿う断面形状は、シリコン基板１０２側から上方に向かうにつれ狭まる、略扇状の形状を有している。
コントロールゲート１２６は、ゲート絶縁膜１２０および多結晶シリコン１２２が積層した構造を有する。メモリーゲート１１５とコントロールゲート１２６との間にはＨＴＯ膜１１８が介在し、両者の間を絶縁している。
メモリーゲート１１５と接する側と反対側のコントロールゲート１２６の側面は、エッチバックにより形成される。この側面は、コントロールゲート１２６から外方に向かって凸となる円弧状の湾曲面となっている。図示したように、コントロールゲート１２６のゲート長方向に沿う断面形状は、シリコン基板１０２側から上方に向かうにつれ狭まる、略扇状の形状を有している。
図１２のメモリ素子の動作は、図１１を参照して説明したとおりである。
次に、図１２に示すメモリ素子の製造方法について図面を参照して説明する。以下の図において、分図（ｂ）は、分図（ａ）のＡＡ'断面図を示す。
はじめに、シリコン基板１０２上に、シリコン酸化膜１０４、シリコン窒化膜１０６、シリコン酸化膜１０８からなるフローティングゲート１０９と、多結晶シリコン１１０とを形成する。次いで、素子分離領域１０３を形成し、図１の構造が得られる。その後、基板全面にシリコン窒化膜を形成する。この窒化膜を反応性イオンエッチングによりパターニングし、図２のようにストライプ状にシリコン窒化膜１１２を形成する。
つづいて、図３に示すように、基板全面に多結晶シリコン１１４を形成する。多結晶シリコン１１４の膜厚は、メモリーゲートのチャネル長を規定する。多結晶シリコン１１４の厚みは、たとえば３０ｎｍ程度の厚みとすることもできる。多結晶シリコン１１４をこのような薄い膜厚とすることにより、メモリーゲートのチャネル長を短くして、メモリーゲートのチャネル抵抗を顕著に低減することができるため、読み出し電流の増加を図ることができ、この結果、動作速度を向上させることが可能となる。本実施形態では、多結晶シリコン１１４の厚みは１５０ｎｍとする。
次に、図４に示すように多結晶シリコン１１４上にフォトレジスト１１６を形成した後、多結晶シリコン１１４をエッチバックする。このとき、多結晶シリコン１１４とともに多結晶シリコン１１０もエッチングされる。このエッチバック工程により、図５に示す構造が得られる。すなわち、フローティングゲート１０９上の所定箇所に多結晶シリコン１１０が形成され、その上の一領域にシリコン窒化膜１１２が形成されるとともにその両脇に多結晶シリコン１１４が形成される。図５（ｂ）は、シリコン窒化膜１１２の延在方向と垂直な面の断面図であるが、図示したように、多結晶シリコン１１４のシリコン窒化膜１１２と接する側と反対側の側面は滑らかな曲面をなしている。
つづいて、フローティングゲート１０９をエッチバックして除去した後、全面にＨＴＯ膜を成膜する。本実施形態では、５〜１０ｎｍの膜厚とする。成膜温度は、たとえば８００℃程度とする。多結晶シリコン１１４の側面にはＨＴＯ膜が安定的に形成され、従来技術で問題となっていて薄膜部の発生を効果的に抑制することができる。このＨＴＯ膜は、メモリーゲート１１５と、後に形成されるコントロールゲートとの間を絶縁する役割を果たす。
その後、ＨＴＯ膜をエッチバックし、多結晶シリコン１１４の側面にＨＴＯ膜１１８を残す。その後、シリコン基板１０２表面を熱酸化し、ゲート絶縁膜１２０を形成する。以上により図６に示す構造が得られる。
その後、ＨＴＯ膜をエッチバックし、多結晶シリコン１１４の側面にＨＴＯ膜１１８を残す。その後、シリコン基板１０２表面を熱酸化し、ゲート絶縁膜１２０を形成する。以上により図６に示す構造が得られる。
次に、図７に示すように、多結晶シリコン１２２を基板全面に形成する。
その後、コントロールゲートのパッドを形成する領域にフォトレジスト１２４を形成した後、多結晶シリコン１２２をエッチバックし、コントロールゲート１２６を形成する。エッチバック後の状態を図８に示す。コントロールゲート１２６は、メモリーゲート１１５の側面に設けられる。コントロールゲート１２６の高さはメモリーゲート１１５の高さよりも低く形成される。
つづいて図９に示すように、メモリーゲート１１５間のシリコン窒化膜１１２をウエットエッチングにより除去する。エッチング液としては、たとえば熱リン酸を用いる。ポリシリコンと窒化シリコンとの選択比が高いため、多結晶シリコン１１０および多結晶シリコン１１４でエッチングが停止する。
シリコン窒化膜１１２をエッチングした後、多結晶シリコン１１０をドライエッチングにより除去する。つづいて、イオン注入を行い、メモリーゲート１１５およびコントロールゲート１２６の両脇にソース・ドレイン領域１２８を形成する。次いで、メモリーゲート１１５およびコントロールゲート１２６の上に層間絶縁膜１２９を成膜する。その後、層間絶縁膜１２９に、メモリーゲート１１５およびコントロールゲート１２６にそれぞれ接続するコンタクトプラグ１２７を形成する（図１０（ａ））。このコンタクトプラグ１２７により、メモリーゲート１１５およびコントロールゲート１２６の電位がそれぞれ独立に制御され、メモリ素子の高速安定動作が可能となる。
以上により、図１２に示すメモリ素子が得られる。図１２に示すメモリ素子は、以下の作用効果を奏する。
まず、コントロールゲート１２６がエッチバックにより作製されるため、従来技術の項で説明したような目合わせずれ等の問題がなく、所望の構造を制御性良く形成することができる。また、コントロールゲート１２６のチャネル長を顕著に小さくすることができる。従来技術においては、メモリーゲート１１５とコントロールゲート１２６の形成についてそれぞれリソグラフィ工程を行っていたため、両者の位置関係にずれが生じやすかった。特に、コントロールゲート１２６やメモリーゲート１１５のゲート長を小さくすると、位置関係のずれがさらに顕著となる。こうしたずれが発生すると、ずれの大きさに依存してメモリ素子の書込特性や読み出し特性のばらつきが生じる結果となる。このため、特性のばらつきを小さくするためには素子サイズを一定以上の大きさに設計せざるを得ず、素子の縮小化に限界を有していた。
本実施形態では、エッチバックによりコントロールゲート１２６を形成するため、このような問題を解消でき、微細化された素子を制御性良く作製することが可能となる。たとえば、コントロールゲート１２６のチャネル長やメモリーゲート１１５のゲート長を、１００ｎｍ以下、さらには５０ｎｍ以下とした場合でも、コントロールゲート１２６を良好な位置制御性にて形成することができる。
また、本実施形態では、コントロールゲート１２６の高さがメモリーゲート１１５の高さよりも低くなっているため、メモリーゲート１１５とコントロールゲート１２６との間の絶縁が良好に確保される。メモリーゲート１１５の側面では、絶縁膜が安定的に形成されるので、コントロールゲート１２６の高さを低く形成することにより、両者の間を安定的に絶縁することができる。
また、本実施形態では、メモリーゲート１１５の側面が曲面になっており、この曲面に、コントロールゲート１２６との間の絶縁を確保するＨＴＯ膜１１８を設けている。このため、従来技術のように絶縁膜の薄膜部が発生しにくく、メモリーゲート１１５とコントロールゲート１２６との間の絶縁を安定的に実現することができる。
さらに、メモリーゲート１１５にくわえ、コントロールゲート１２６の側面が曲面により構成されているため、メモリーゲート１１５およびコントロールゲート１２６の絶縁膜による埋め込み性が良好となり、これらの上部の層の平坦性が良好となる。
また、本実施形態によれば、メモリーゲートとコントロールゲートの間の絶縁を良好に確保しつつ素子の高速動作性を良好に維持することができる。以下、この点について詳述する。
本実施形態で示した種類のメモリ素子においては、メモリーゲートとコントロールゲートの間で基板表面電位を急峻に変化させ、これにより、生成されたホットエレクトロンを効率良く電荷蓄積部に注入するように構成されている。これによりデータ書込み時間が大幅に短縮される。ここで、表面電位を急峻に変化させるためには、メモリーゲートとコントロールゲートとの間の絶縁膜を薄くすることが必要となる。ところが、上記絶縁膜を薄くしすぎた場合、メモリーゲートとコントロールゲートの間に電流リーク箇所が発生しやすくなる。
本実施形態で示した種類のメモリ素子においては、メモリーゲートとコントロールゲートの間で基板表面電位を急峻に変化させ、これにより、生成されたホットエレクトロンを効率良く電荷蓄積部に注入するように構成されている。これによりデータ書込み時間が大幅に短縮される。ここで、表面電位を急峻に変化させるためには、メモリーゲートとコントロールゲートとの間の絶縁膜を薄くすることが必要となる。ところが、上記絶縁膜を薄くしすぎた場合、メモリーゲートとコントロールゲートの間に電流リーク箇所が発生しやすくなる。
図３１はこうした事情を説明する概念図であり、通常のメモリーゲートにおいて、メモリーゲートとコントロールゲートの間の絶縁膜を薄くした場合と厚くした場合の様子を示す図である。図３１（ａ）は、上記絶縁膜を薄くしすぎた場合の様子を示す図である。電極エッジ部では、薄膜部が発生しやすい上（図中、Ｐで示す箇所）、電界が集中する。このため、絶縁膜の破壊が起こりやすく、メモリーゲートとコントロールゲートとの間の短絡が発生することが懸念される。一方、図３１（ｂ）は、上記絶縁膜を厚くしすぎた場合の様子を示す図である。この場合、図中Ｑで示される箇所において、絶縁膜の厚みｄが大きくなるため、上述した基板表面電位の急峻な変化を実現し難くなり、素子の高速動作性を損なう結果となる。
また、本実施形態に係るメモリ素子は、メモリーゲートおよびコントロールゲートの電位を独立に制御可能としているため、ゲート間の絶縁性確保は特に重要な課題となる。ゲート電位を独立制御する構造では、データの書き込みあるいは消去といった動作において各ゲートにそれぞれ適切な電圧を印加することができ、メモリ素子の動作を好適に制御できるという利点があるが、ゲート間の電流リークが発生すると素子が機能しなくなる。このため、上記構成を採用した場合、メモリーゲートとコントロールゲートとの間を確実に絶縁することが特に重要な技術的課題となる。
この点、本実施形態では、上述のように、エッチバックプロセスを利用した特定のゲート断面形状を採用しているため、急峻な表面電位変化を実現するためにゲート間の絶縁膜厚みを薄くした場合でも、電極間の絶縁を安定的に確保することが可能となる。なお、上記絶縁膜の厚みは、たとえば１０ｎｍ以上２００ｎｍ以下とすることができ、好ましくは、１５０ｎｍ以下とする。こうすることにより、素子の高速動作性と電極間絶縁安定性の両立を図ることができる。
この点、本実施形態では、上述のように、エッチバックプロセスを利用した特定のゲート断面形状を採用しているため、急峻な表面電位変化を実現するためにゲート間の絶縁膜厚みを薄くした場合でも、電極間の絶縁を安定的に確保することが可能となる。なお、上記絶縁膜の厚みは、たとえば１０ｎｍ以上２００ｎｍ以下とすることができ、好ましくは、１５０ｎｍ以下とする。こうすることにより、素子の高速動作性と電極間絶縁安定性の両立を図ることができる。
以上、本発明に係るメモリ素子の一例について説明したが、様々な変形例が可能である。図１３および図１４はそうした変形例を示す図である。
図１３の素子は、メモリーゲート１１５およびコントロールゲート１２６が設けられた箇所以外の領域において、フローティングゲート１０９およびゲート絶縁膜１２０が除去され不純物拡散領域１２８が露出した構造となっている。
図１４の素子は、図１２の構造において、メモリーゲート１１５が設けられた箇所以外の領域において、シリコン酸化膜１３０が設けられた構造となっている。図１３の構造を形成後、熱酸化することによりシリコン酸化膜１３０を形成し、図１４の素子を得ることができる。
第２の実施形態
図２３は、本実施形態に係るメモリ素子の断面図である。シリコン基板１０２の表面に、不純物拡散領域１５２および１６６が離間して形成されている。これらの間の領域に、メモリーゲート１１５と、これに隣接して設けられたコントロールゲート１２６とが形成されている。
図２３は、本実施形態に係るメモリ素子の断面図である。シリコン基板１０２の表面に、不純物拡散領域１５２および１６６が離間して形成されている。これらの間の領域に、メモリーゲート１１５と、これに隣接して設けられたコントロールゲート１２６とが形成されている。
メモリーゲート１１５は、フローティングゲート１０９、多結晶シリコン１１０および多結晶シリコン１５４が積層した構造を有する。多結晶シリコン１１０および多結晶シリコン１５４は、いずれもｎ型不純物の導入された多結晶シリコンからなるが、１４５は多結晶シリコン１１０よりも高い不純物濃度を有していてもよい。コントロールゲート１２６と接するメモリーゲート１１５の側面の上部は、コントロールゲート１２６と接する側に凸となる円弧状の湾曲面となっている。図示したように、メモリーゲート１１５のゲート長方向に沿う断面形状は、シリコン基板１０２側から上方に向かうにつれ狭まる、略扇状の形状を有している。
コントロールゲート１２６は、シリコン酸化膜１６１および多結晶シリコン１６４が積層した構造を有する。メモリーゲート１１５とコントロールゲート１２６との間にはＨＴＯ膜１５５が介在し、両者の間を絶縁している。
メモリーゲート１１５と接する側と反対側のコントロールゲート１２６の側面は、エッチバックにより形成される。この側面は、コントロールゲート１２６から外方に向かって凸となる円弧状の湾曲面となっている。図示したように、コントロールゲート１２６のゲート長方向に沿う断面形状は、シリコン基板１０２側から上方に向かうにつれ狭まる、略扇状の形状を有している。
以下、図２３に示すメモリ素子の製造方法について図面を参照して説明する。はじめに、図１６の構造を形成する。すなわち、シリコン基板１０２上に、シリコン酸化膜１０４、シリコン窒化膜１０６、シリコン酸化膜１０８からなるフローティングゲート１０９と、多結晶シリコン１１０とをこの順に成膜し、次いで、素子分離領域１０３を形成し、シリコン窒化膜１５０を成膜した後、所定の領域をドライエッチングすることによりシリコン窒化膜１５０に開口部を設け、図１６に示す構造を得る。
次に、基板全面に多結晶シリコンを成膜した後、エッチバックし、シリコン窒化膜１５０の側壁にサイドウォール形状の多結晶シリコン１５４を形成する（図１７）。多結晶シリコンの膜厚は後に形成されるメモリーゲートのチャネル長を規定する。本実施形態では、多結晶シリコンの膜厚は、１５０ｎｍとする。多結晶シリコンの厚みは、たとえば３０ｎｍ程度の厚みとすることもでき、このような薄い膜厚とすることにより、メモリーゲートのチャネル長を短くし、メモリーゲート部のチャネル抵抗を顕著に低減することができるため、読み出し電流の増加を図ることができ、この結果、動作速度を向上させることが可能となる。
つづいて以下に示すプラグ形成工程を実施することにより図１８の状態とする。
(i)イオン注入によるソースドレイン領域１５２を形成する工程
フローティングゲート１０９を介してシリコン基板１０２にイオン注入を行う。
ここでは、ＡｓおよびＰを注入する。
(ii)フローティングゲート１０９をエッチバックする工程
ドライエッチングにより多結晶シリコン１５４間の領域のフローティングゲート１０９を除去する。
(iii)全面にＨＴＯ膜を形成する工程
膜厚は、たとえば１０〜５０ｎｍとする。成膜後、適宜、熱酸化工程を実施してもよい。
(iv) ＨＴＯ膜をエッチバックし、次いで自然酸化膜を除去する工程
エッチバックにより不要なＨＴＯ膜を除去し、多結晶シリコン１５４の側壁部を
覆うＨＴＯ膜１５５を残す。
(v)多結晶シリコンを成膜する工程
基板全面に多結晶シリコンを成膜する。
(vi) 多結晶シリコンをＣＭＰにより研磨した後、エッチバックする工程
ＣＭＰ、エッチバックにより不要な多結晶シリコンを除去し、２つの多結晶シリコン１５４間の領域を埋設する形態の多結晶シリコン１５６を形成する。
(v i i) 多結晶シリコン１５６上に熱酸化膜１５８を形成する工程
窒化シリコン膜１５０をマスクとして、多結晶シリコン１５６の上面を酸化して、厚さ50nm程度の熱酸化膜１５８とする。
これにより多結晶シリコン１５６の上部が絶縁される。
以上の工程により、多結晶シリコン１５４間に多結晶シリコン膜のプラグが形成される。
(i)イオン注入によるソースドレイン領域１５２を形成する工程
フローティングゲート１０９を介してシリコン基板１０２にイオン注入を行う。
ここでは、ＡｓおよびＰを注入する。
(ii)フローティングゲート１０９をエッチバックする工程
ドライエッチングにより多結晶シリコン１５４間の領域のフローティングゲート１０９を除去する。
(iii)全面にＨＴＯ膜を形成する工程
膜厚は、たとえば１０〜５０ｎｍとする。成膜後、適宜、熱酸化工程を実施してもよい。
(iv) ＨＴＯ膜をエッチバックし、次いで自然酸化膜を除去する工程
エッチバックにより不要なＨＴＯ膜を除去し、多結晶シリコン１５４の側壁部を
覆うＨＴＯ膜１５５を残す。
(v)多結晶シリコンを成膜する工程
基板全面に多結晶シリコンを成膜する。
(vi) 多結晶シリコンをＣＭＰにより研磨した後、エッチバックする工程
ＣＭＰ、エッチバックにより不要な多結晶シリコンを除去し、２つの多結晶シリコン１５４間の領域を埋設する形態の多結晶シリコン１５６を形成する。
(v i i) 多結晶シリコン１５６上に熱酸化膜１５８を形成する工程
窒化シリコン膜１５０をマスクとして、多結晶シリコン１５６の上面を酸化して、厚さ50nm程度の熱酸化膜１５８とする。
これにより多結晶シリコン１５６の上部が絶縁される。
以上の工程により、多結晶シリコン１５４間に多結晶シリコン膜のプラグが形成される。
次に、シリコン窒化膜１５０をウエットエッチングにより選択的に除去する（図１９）。エッチング液としては、熱リン酸等を用いることができる。このエッチング液は、シリコン窒化膜と多結晶シリコンや窒化シリコンとのエッチング選択比が高いため、図１９のような形状を好適に形成することができる。
つづいて多結晶シリコン１１０、フローティングゲート１０９を順次エッチングにより除去した後、基板全面にＨＴＯ膜を成膜する。膜厚は、たとえば10nm程度とする。このとき、多結晶シリコン１５４の上部において、エッジがとれ、丸まった形状となる。
その後、ＨＴＯ膜をエッチバックし、図２０に示すように、多結晶シリコン１５４の側面にＨＴＯ膜１６０を残す。ＨＴＯ膜１６０は、後にコントロールゲートとメモリーゲートを絶縁する役割を果たす。
その後、ＨＴＯ膜をエッチバックし、図２０に示すように、多結晶シリコン１５４の側面にＨＴＯ膜１６０を残す。ＨＴＯ膜１６０は、後にコントロールゲートとメモリーゲートを絶縁する役割を果たす。
この工程の後、図２１に示すように基板全面に多結晶シリコン１６２を形成する。この多結晶シリコン１６２をエッチバックすることにより、フローティングゲート１０９、多結晶シリコン１１０および多結晶シリコン１５４が積層してなるメモリーゲート１１５と、シリコン酸化膜１６１および多結晶シリコン１６４が積層してなるコントロールゲート１２６とが隣接して設けられた構造を得る。コントロールゲート１２６の高さはメモリーゲート１１５の高さよりも低く形成される。
その後イオン注入を行い、メモリーゲート、コントロールゲートの両脇に不純物拡散層領域１６６を形成し、層間絶縁膜１２９を形成し、不純物拡散層１５２、不純物拡散層１６６、メモリーゲート１１５、およびコントロールゲート１２６上にコンタクトプラグ１２７を形成して、図２２に示すメモリ素子が得られる。図２２（ｂ）は、多結晶シリコン１５６の延在方向と垂直な面の断面図であるが、図示したように、多結晶シリコン１５４の一方の側面は多結晶シリコン１５６と接しているが、その側面と逆側に位置する側面は、上部が滑らかな曲面をなしている。
その後イオン注入を行い、メモリーゲート、コントロールゲートの両脇に不純物拡散層領域１６６を形成し、層間絶縁膜１２９を形成し、不純物拡散層１５２、不純物拡散層１６６、メモリーゲート１１５、およびコントロールゲート１２６上にコンタクトプラグ１２７を形成して、図２２に示すメモリ素子が得られる。図２２（ｂ）は、多結晶シリコン１５６の延在方向と垂直な面の断面図であるが、図示したように、多結晶シリコン１５４の一方の側面は多結晶シリコン１５６と接しているが、その側面と逆側に位置する側面は、上部が滑らかな曲面をなしている。
図２３に示すメモリ素子は、以下の作用効果を奏する。
本実施形態に係るメモリ素子は、不純物拡散領域１５２の上に多結晶シリコン１５６が形成されているため、素子の微細化と共に増加する拡散層抵抗を低減できる。
本実施形態に係るメモリ素子は、不純物拡散領域１５２の上に多結晶シリコン１５６が形成されているため、素子の微細化と共に増加する拡散層抵抗を低減できる。
また、メモリーゲートおよびコントロールゲートの形状および配置から、上記第一の実施の形態と同様の効果が得られる。
まず、コントロールゲート１２６がエッチバックによりセルフアラインに形成されため、従来技術の項で説明したような目合わせずれ等の問題がなく、所望の構造を制御性良く得ることができる。また、コントロールゲート１２６のチャネル長を顕著に小さくすることができる。従来技術においては、メモリーゲート１１５とコントロールゲート１２６の形成において別々のリソグラフィ工程を行っていた。このため、チャネル長を小さくすると目合わせずれが起こりやすくコントロールゲート１２６とメモリーゲート１１５との位置関係を制御することがきわめて困難となっていた。本実施形態では、エッチバックによりコントロールゲート１２６を形成するため、このような問題を解消し、微細化された素子を制御性良く作製することが可能となる。たとえば、コントロールゲート１２６のチャネル長を、１００ｎｍ以下、さらには５０ｎｍ以下とした場合でも、コントロールゲート１２６を良好な位置制御性にて形成することができる。
また、コントロールゲート１２６の高さがメモリーゲート１１５の高さよりも低くなっているため、メモリーゲート１１５とコントロールゲート１２６との間の絶縁が良好に確保される。メモリーゲート１１５の側面では、絶縁膜が安定的に形成されるので、コントロールゲート１２６の高さを低く形成することにより、両者の間を安定的に絶縁することができる。また、コントロールゲート１２６と多結晶シリコン１５６との短絡を防止することができる。
また、コントロールゲート１２６と接する側のメモリーゲート１１５の上部側面が曲面により構成されている。角部がないため、絶縁膜の薄膜部が生じにくく、この点からもメモリーゲート１１５とコントロールゲート１２６との間の絶縁性が良好となる。
さらに、メモリーゲート１１５にくわえ、コントロールゲート１２６の側面が曲面により構成されているため、メモリーゲート１１５およびコントロールゲート１２６の絶縁膜による埋め込み性が良好となり、これらの上部の層の平坦性が良好となる。
また、本実施形態によれば、メモリーゲートとコントロールゲートの間の絶縁を良好に確保しつつ素子の高速動作性を良好に維持することができる。本実施形態に係るメモリ素子は、メモリーゲートおよびコントロールゲートの電位を独立に制御可能としているため、ゲート間の絶縁性確保は特に重要な課題となる。ゲート電位を独立制御する構造では、データの書き込みあるいは消去といった動作において各ゲートにそれぞれ適切な電圧を印加することができ、メモリ素子の動作を好適に制御できるという利点があるが、ゲート間の電流リークが発生すると素子が機能しなくなる。このため、上記構成を採用した場合、メモリーゲートとコントロールゲートとの間を確実に絶縁することが特に重要な技術的課題となる。
この点、本実施形態では、上述のように、特定のゲート断面形状を採用しているため、急峻な表面電位変化を実現するためにゲート間の絶縁膜厚みを薄くした場合でも、電極間の絶縁を安定的に確保することが可能となる。なお、上記絶縁膜の厚みは、たとえば１０ｎｍ以上２００ｎｍ以下とすることができ、好ましくは、１５０ｎｍ以下とする。こうすることにより、素子の高速動作性と電極間絶縁安定性の両立を図ることができる。
この点、本実施形態では、上述のように、特定のゲート断面形状を採用しているため、急峻な表面電位変化を実現するためにゲート間の絶縁膜厚みを薄くした場合でも、電極間の絶縁を安定的に確保することが可能となる。なお、上記絶縁膜の厚みは、たとえば１０ｎｍ以上２００ｎｍ以下とすることができ、好ましくは、１５０ｎｍ以下とする。こうすることにより、素子の高速動作性と電極間絶縁安定性の両立を図ることができる。
第３の実施形態
上記実施の形態では、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜をこの順で積層した、いわゆるＯＮＯ膜からなる電荷蓄積部を設けたが、他の材料からなる電荷蓄積部を設けても良い。図２４（ａ）は、こうした構造の一例を示す図である。
上記実施の形態では、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜をこの順で積層した、いわゆるＯＮＯ膜からなる電荷蓄積部を設けたが、他の材料からなる電荷蓄積部を設けても良い。図２４（ａ）は、こうした構造の一例を示す図である。
図２４（ａ）では、ＯＮＯ膜に代え、酸化シリコン、多結晶シリコン、酸化シリコンがこの順で積層した構造のフローティングゲート１７０を用いている。
図２４（ｂ）は、酸化シリコン、シリコンドット、酸化シリコンがこの順で積層した構造のフローティングゲート１７２を用いている。シリコンドットとは、直径10nm程度の球状、半球状、柱状、島状など、粒状のシリコンが5nm程度の間隔で分散した状態を意味する。この構造を用いた場合、メモリーゲートの経時劣化を抑制できるという利点が得られる。メモリーゲートは、使用につれ、電荷蓄積部を構成する絶縁膜の一部が損傷する。損傷箇所では、基板と電荷蓄積領域とのリークが生じる。その結果、メモリーセルに蓄積した電荷が放出されてしまい、メモリーセルの状態がデータ書込み状態からデータ消去状態に変わってしまう場合がある。シリコンドットを電荷蓄積領域とする図２４（ｂ）の構造では、こうしたリークによる悪影響を最小限に抑えることができる。なお、上記のシリコンドットを窒化シリコンドット、ゲルマニウムドットとしても同様の効果が得られる。
図１５は、このことを説明するための図である。図１５（ａ）に示すように多結晶シリコン３０２が層状に連続体として形成されていると、多結晶シリコン３０２に蓄積されたすべての電荷がシリコン酸化膜３００の中に形成された損傷箇所３０４を介してシリコン基板１０２側へ流出する。これに対し、図１５（ｂ）のように多結晶シリコン３０２がドット状に離散的に形成された構造においては、損傷箇所３０４と接する多結晶シリコン３０２に蓄積されていた電荷だけが流出し、他の多結晶シリコン３０２に蓄積された電荷は安定に保持される。なお、シリコンドットは、ＣＶＤ法により形成することができ、ＣＶＤ条件を適宜設定することにより、所望のドット形状を得ることができる。
第４の実施形態
上記実施の形態ではメモリーゲート１１５に電圧を印加できる構成とし、フローティングゲート１０９に蓄積された電荷をシリコン基板１０２側または多結晶シリコン１１４側に抜き出してデータ消去することが可能な構成としたが、メモリーゲート電極にコンタクト・ホールを設けずにフローティング状態とし、いったん蓄積された電荷が抜き出せない構造としてもよい。この場合、メモリ素子はＲＯＭ（Read Only Memory）となる。
上記実施の形態ではメモリーゲート１１５に電圧を印加できる構成とし、フローティングゲート１０９に蓄積された電荷をシリコン基板１０２側または多結晶シリコン１１４側に抜き出してデータ消去することが可能な構成としたが、メモリーゲート電極にコンタクト・ホールを設けずにフローティング状態とし、いったん蓄積された電荷が抜き出せない構造としてもよい。この場合、メモリ素子はＲＯＭ（Read Only Memory）となる。
図２５は、このような素子の一例である。図２５（ｂ）は平面図であり、図２５(ａ)は図２５(ｂ)のＡ−Ａ'断面図である。図示した素子は、図１４の素子における多結晶シリコン１１４がＨＴＯ膜１８０に置き換わった形態を有しているが、このような形態に限らず、多結晶シリコン１１４を備える構造のままでも良い。要は、メモリーゲート電極にコンタクト・ホールを設けずにフローティング状態とする構成となっていればよい。この素子においては、前述の実施の形態と異なり、ＨＴＯ膜１８０が電気的にフロート状態となっており、書込動作は可能であるが消去できない構造となっている。この不揮発性記憶素子でも、コントロールゲート１２２とソース・ドレインの電圧を制御することによって、ホットエレクトロンを電荷蓄積領域（SiNx層や多結晶シリコン層)に注入する（データ書込を行う）ことが可能である。なお、本実施形態に係る素子は、第１の実施の形態と同様のプロセスにより形成することができる。
図２６は、ＲＯＭ型のメモリ素子の他の例であり、図２３のの素子における多結晶シリコン１５４がＨＴＯ膜１８０に置き換わった形態を有している。図２６（ａ）は平面図であり、図２６(ｂ)は図２６(ａ)のＡ−Ａ'断面図である。図２５の例に比べて、拡散層抵抗を低減でき、データ読み出し速度を向上できるという利点を有する。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０２ シリコン基板
１０３ 素子分離領域
１０４ シリコン酸化膜
１０６ シリコン窒化膜
１０８ シリコン酸化膜
１０９ フローティングゲート
１１０ 多結晶シリコン
１１２ シリコン窒化膜
１１４ 多結晶シリコン
１１５ メモリーゲート
１１６ フォトレジスト
１１８ ＨＴＯ膜
１２０ ゲート絶縁膜
１２２ 多結晶シリコン
１２４ フォトレジスト
１２６ コントロールゲート
１２７ コンタクトプラグ
１２８ 不純物拡散領域
１２９ 層間絶縁膜
１３０ シリコン酸化膜
１５０ シリコン窒化膜
１５４ 多結晶シリコン
１５６ 多結晶シリコン
１５８ ＨＴＯ膜
１５５ ＨＴＯ膜
１５２ 不純物拡散領域
１６０ ＨＴＯ膜
１６１ シリコン酸化膜
１６２ 多結晶シリコン
１６４ 多結晶シリコン
１７０ フローティングゲート
１７２ フローティングゲート
１８０ ＨＴＯ膜
２００ シリコン基板
２０２ メモリーゲート膜
２０３ 素子分離領域
２０４ 多結晶シリコン
２０６ ＨＴＯ膜
２０８ ＨＴＯ膜
２１６ メモリーゲート
２１７ 層間絶縁膜
２１８ コンタクトプラグ
２１２ コントロールゲート
２１４ 不純物拡散領域
３００ シリコン酸化膜
３０２ シリコン窒化膜
３０４ 損傷箇所
４００ 薄膜部
１０３ 素子分離領域
１０４ シリコン酸化膜
１０６ シリコン窒化膜
１０８ シリコン酸化膜
１０９ フローティングゲート
１１０ 多結晶シリコン
１１２ シリコン窒化膜
１１４ 多結晶シリコン
１１５ メモリーゲート
１１６ フォトレジスト
１１８ ＨＴＯ膜
１２０ ゲート絶縁膜
１２２ 多結晶シリコン
１２４ フォトレジスト
１２６ コントロールゲート
１２７ コンタクトプラグ
１２８ 不純物拡散領域
１２９ 層間絶縁膜
１３０ シリコン酸化膜
１５０ シリコン窒化膜
１５４ 多結晶シリコン
１５６ 多結晶シリコン
１５８ ＨＴＯ膜
１５５ ＨＴＯ膜
１５２ 不純物拡散領域
１６０ ＨＴＯ膜
１６１ シリコン酸化膜
１６２ 多結晶シリコン
１６４ 多結晶シリコン
１７０ フローティングゲート
１７２ フローティングゲート
１８０ ＨＴＯ膜
２００ シリコン基板
２０２ メモリーゲート膜
２０３ 素子分離領域
２０４ 多結晶シリコン
２０６ ＨＴＯ膜
２０８ ＨＴＯ膜
２１６ メモリーゲート
２１７ 層間絶縁膜
２１８ コンタクトプラグ
２１２ コントロールゲート
２１４ 不純物拡散領域
３００ シリコン酸化膜
３０２ シリコン窒化膜
３０４ 損傷箇所
４００ 薄膜部
Claims (10)
- 半導体基板と、
該半導体基板に設けられた第一の不純物拡散領域及び第二の不純物拡散領域と、
前記第一及び第二の不純物拡散領域に挟まれたチャネル領域の一部分上に設けられた、電荷蓄積部を有するメモリーゲートと、
前記メモリーゲートの第一の側面上に形成された第一の絶縁層と、
前記第一の側面に対向する前記メモリーゲートの第二の側面上に形成された第二の絶縁層と、
前記第二の不純物拡散領域に接続され、前記第一の絶縁層の側面上に形成されたプラグと、
前記チャネル領域の他の部分に設けられ、絶縁膜を介して前記メモリーゲートと隣接するコントロールゲートと、
を備え、
前記第一及び第二の側面は、互いに前記半導体基板上方に向かうにつれて狭まり、かつそれぞれ湾曲形状を有しており、
湾曲形状を有する前記第一及び第二の側面に沿って形成された前記第一及び第二の絶縁層によって、前記メモリーゲートは、前記プラグ及び前記コントロールゲートと電気的に絶縁されており、
前記コントロールゲートは、前記第二の絶縁層を介して、湾曲形状の前記第二の側面上に形成されており、かつ、上方に向かうにつれて、前記メモリーゲートとは反対側の側面が前記メモリーゲートに近づく方向に湾曲することにより幅が狭まっていることを特徴とする不揮発性記憶素子。 - 請求項１に記載の不揮発性記憶素子において、
前記プラグ上に、前記プラグの表面を熱酸化することによって形成された第三の絶縁層を有することを特徴とする不揮発性記憶素子。 - 請求項１又は２に記載の不揮発性記憶素子において、
前記コントロールゲートは、前記メモリーゲートよりも高さが低いことを特徴とする不揮発性記憶素子。 - 請求項１乃至３いずれかに記載の不揮発性記憶素子において、
前記メモリーゲートは、
前記電荷蓄積部上に設けられた一導電型の不純物を含む第一導電膜と、
該第一導電膜上に設けられた一導電型の第二導電膜と、
を有し、
前記第一導電膜の不純物濃度と前記第二導電膜の不純物濃度が異なることを特徴とする不揮発性記憶素子。 - 請求項１乃至４いずれかに記載の不揮発性記憶素子において、
前記メモリーゲートに対応するチャネル長が２０ｎｍ以上２００ｎｍ以下であることを特徴とする不揮発性記憶素子。 - 請求項１乃至５のいずれかに記載の不揮発性記憶素子において、
前記電荷蓄積部は、
第四の絶縁層と、
前記第四の絶縁層上に形成されたシリコン窒化層と、
前記シリコン窒化層上に形成された第五の絶縁層と、
を有することを特徴とする不揮発性記憶素子。 - 請求項１乃至６のいずれかに記載の不揮発性記憶素子において、
前記メモリーゲートの電位と前記コントロールゲートの電位は、それぞれ独立に制御されることを特徴とする不揮発性記憶素子。 - 請求項１乃至７いずれかに記載の不揮発性記憶素子を二個有する半導体装置であって、
前記二個の不揮発性記憶素子は並置されており、
前記二個の不揮発性記憶素子の間の領域に、前記プラグが埋設して形成されており、
前記第二の不純物拡散領域は、前記二個の不揮発性記憶素子の拡散領域として共有されていることを特徴とする半導体装置。 - 半導体基板上に電荷蓄積部用の膜を形成し、該電荷蓄積部用の膜の一部上に、開口部を含む犠牲膜を形成する第一の工程と、
該犠牲膜を覆う第一の導電膜を形成する第二の工程と、
前記第一の導電膜をエッチバックして、前記開口部の側面にサイドウォール形状の第一及び第二のメモリーゲートを生成し、かつ前記第一及び第二のメモリーゲートのうち互いに対向する側の側面を湾曲形状の側面にする第三の工程と、
前記第一及び第二のメモリーゲート間に対応する位置の前記半導体基板表面に不純物を注入して不純物拡散領域を形成する第四の工程と、
前記第一及び第二のメモリーゲート間に位置する前記電荷蓄積部用の膜を除去し、前記第一及び第二のメモリーゲートの前記湾曲形状の側面のそれぞれに沿って形成されていて当該側面を覆う第一及び第二の絶縁層を形成し、その後、前記第一及び第二のメモリーゲート間に、前記不純物拡散領域と接続されるプラグを形成する第五の工程と、
前記プラグの表面を熱酸化して前記プラグ上に第三の絶縁層を形成する第六の工程と、
前記犠牲膜を除去した後に、前記第一乃至第三の絶縁層をマスクとして、露出した電荷蓄積部用の膜を選択的にエッチングして、電荷蓄積部を形成すると共に、前記第一及び第二のメモリーゲートのうち前記湾曲形状の側面とは反対側の側面を露出させる第七の工程と、
前記第一及び第二のメモリーゲートの前記湾曲形状の側面とは反対側の側面を覆う第四及び第五の絶縁層を、ＨＴＯ膜の形成及びエッチバックにより形成する第八の工程と、
前記半導体基板にコントロールゲート用の絶縁膜を形成し、さらに前記半導体基板全面に第二の導電膜を形成する第九の工程と、
前記第二の導電膜をエッチバックして、前記第四及び第五の絶縁層の側面上に第一及び第二のコントロールゲートをそれぞれ形成する第十の工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法。 - 請求項９に記載の不揮発性記憶素子の製造方法において、
前記第一及び第二のコントロールゲートは、前記第一及び第二のメモリーゲートよりも低く形成されることを特徴とする不揮発性記憶素子の製造方法。
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