JPH0918356A - Pr4等化サンプリングデータ検出チャネルにおけるepr4検出器およびepr4検出方法ならびにデジタル情報記憶および検索チャネル - Google Patents
Pr4等化サンプリングデータ検出チャネルにおけるepr4検出器およびepr4検出方法ならびにデジタル情報記憶および検索チャネルInfo
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- JPH0918356A JPH0918356A JP8132084A JP13208496A JPH0918356A JP H0918356 A JPH0918356 A JP H0918356A JP 8132084 A JP8132084 A JP 8132084A JP 13208496 A JP13208496 A JP 13208496A JP H0918356 A JPH0918356 A JP H0918356A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
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- G11B20/10074—EPR4, i.e. extended partial response class 4, polynomial (1-D) *(1+D)2
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
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- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
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Abstract
(57)【要約】
【課題】 EPR4チャネルに対する複雑度の低いポス
トプロセッサを実現する。 【解決手段】 EPR4検出器は、PR4ビタビ検出器
と、PR4ビタビの出力での推定された出力シーケンス
を向上させるためのEPR4ポストプロセッサとを含
む。PR4ビタビ検出器は、PR4トレリスを通る経路
に従い、コード化されたデジタル情報のデジタル推定を
チャネルに生成し、かつPR4トレリスを通るその他の
経路に関連するその他の経路情報を生成する。EPR4
ポストプロセッサは、PR4経路記憶回路と、エラー事
象選択回路と、経路訂正回路とを有する。
トプロセッサを実現する。 【解決手段】 EPR4検出器は、PR4ビタビ検出器
と、PR4ビタビの出力での推定された出力シーケンス
を向上させるためのEPR4ポストプロセッサとを含
む。PR4ビタビ検出器は、PR4トレリスを通る経路
に従い、コード化されたデジタル情報のデジタル推定を
チャネルに生成し、かつPR4トレリスを通るその他の
経路に関連するその他の経路情報を生成する。EPR4
ポストプロセッサは、PR4経路記憶回路と、エラー事
象選択回路と、経路訂正回路とを有する。
Description
【0001】
【発明の概要】本発明は磁気記録および再生チャネルな
どのサンプリングデータ検出チャネルにおける情報の検
出に関する。より特定的には、本発明は二進入力拡張部
分応答クラス4(EPR4)チャネルのための、複雑性
が減じられたポストプロセッサに関する。
どのサンプリングデータ検出チャネルにおける情報の検
出に関する。より特定的には、本発明は二進入力拡張部
分応答クラス4(EPR4)チャネルのための、複雑性
が減じられたポストプロセッサに関する。
【0002】
【発明の背景】記録密度を高めるために、磁気記録チャ
ネルの設計者はアナログピーク検出方法からサンプリン
グデータ検出方法へと切換えている。サンプリングデー
タ検出システムでは、読出信号は1/T(Tはチャネル
シンボルの長さを表わす)というチャネルレートでフィ
ルタ処理およびサンプリングされる。このような方法は
部分応答最大尤度(PRML)と呼ばれる。最も一般的
なPRMLシステムではフィルタを用いて読出信号を部
分応答クラス4(PR4)信号に等化する。PR4チャ
ネルの離散時間伝達関数は(1−D2 )であり、ここで
Dは単位時間をTとした場合の単位時間遅延演算子を表
わす。したがって、PR4チャネルの雑音のない出力
は、入力信号から、入力信号を2Tだけ時間を遅延させ
たものをマイナスしたものに等しい。PRMLシステム
では、雑音の多い部分応答チャネルの出力はチャネルレ
ートでサンプリングされ、ビタビ検出器を用いて検出さ
れる。典型的には、ビタビ検出器は、ゼロ平均で、累積
的で独立し同一的に分布するガウス雑音におけるサンプ
リング部分応答チャネルの最大尤度検出のために設計さ
れる。
ネルの設計者はアナログピーク検出方法からサンプリン
グデータ検出方法へと切換えている。サンプリングデー
タ検出システムでは、読出信号は1/T(Tはチャネル
シンボルの長さを表わす)というチャネルレートでフィ
ルタ処理およびサンプリングされる。このような方法は
部分応答最大尤度(PRML)と呼ばれる。最も一般的
なPRMLシステムではフィルタを用いて読出信号を部
分応答クラス4(PR4)信号に等化する。PR4チャ
ネルの離散時間伝達関数は(1−D2 )であり、ここで
Dは単位時間をTとした場合の単位時間遅延演算子を表
わす。したがって、PR4チャネルの雑音のない出力
は、入力信号から、入力信号を2Tだけ時間を遅延させ
たものをマイナスしたものに等しい。PRMLシステム
では、雑音の多い部分応答チャネルの出力はチャネルレ
ートでサンプリングされ、ビタビ検出器を用いて検出さ
れる。典型的には、ビタビ検出器は、ゼロ平均で、累積
的で独立し同一的に分布するガウス雑音におけるサンプ
リング部分応答チャネルの最大尤度検出のために設計さ
れる。
【0003】PR4(1−D2 )チャネルは、ビットに
よる、インタリービングする2つの(1−D′)チャネ
ルと等しく、各々のチャネルはチャネルレートの2分の
1で動作し、D′は単位時間を2Tとした単位時間遅延
演算子であり、すなわちD′=D2 となる。(1−
D′)チャネルのためのビタビ検出器の実現では複雑度
が低いため、PR4チャネルのためのビタビ検出器は、
(1−D′)チャネルのための2つのビタビ検出器をイ
ンタリーブすることにより実現されることが多い。こう
すればPR4ビタビ検出器はチャネルレートの2分の1
で動作するため、超大型集積(VLSI)回路において
高速エレクトロニクスを実現する際に技術上の困難に遭
遇する前にチャネルレートを大幅に増大させることがで
きる。2つのインタリーブされる(1−D′)ビタビ検
出器を採用するPR4ビタビ検出器の例が、本明細書に
引用により援用する、同一譲受人に譲渡されるニューエ
ン(Nguyen)の米国特許第5,341,387 号「ディスクドラ
イブにおけるPRMLクラス4のためのビタビ検出器
(Viterbi Detector for PRML Class IV in Disk Driv
e)」にみられるだろう。
よる、インタリービングする2つの(1−D′)チャネ
ルと等しく、各々のチャネルはチャネルレートの2分の
1で動作し、D′は単位時間を2Tとした単位時間遅延
演算子であり、すなわちD′=D2 となる。(1−
D′)チャネルのためのビタビ検出器の実現では複雑度
が低いため、PR4チャネルのためのビタビ検出器は、
(1−D′)チャネルのための2つのビタビ検出器をイ
ンタリーブすることにより実現されることが多い。こう
すればPR4ビタビ検出器はチャネルレートの2分の1
で動作するため、超大型集積(VLSI)回路において
高速エレクトロニクスを実現する際に技術上の困難に遭
遇する前にチャネルレートを大幅に増大させることがで
きる。2つのインタリーブされる(1−D′)ビタビ検
出器を採用するPR4ビタビ検出器の例が、本明細書に
引用により援用する、同一譲受人に譲渡されるニューエ
ン(Nguyen)の米国特許第5,341,387 号「ディスクドラ
イブにおけるPRMLクラス4のためのビタビ検出器
(Viterbi Detector for PRML Class IV in Disk Driv
e)」にみられるだろう。
【0004】最近では、最大尤度検出を用いた部分応答
クラス4(PR4ML)よりも性能のよい、磁気記録の
ためのサンプリングデータ検出技術への関心が高まって
いる。磁気記録チャネルにおける雑音は、信号を部分応
答信号に等化するのに用いられるフィルタにより着色さ
れるため、部分応答チャネルのサンプリングされた出力
を悪化させる雑音は、累積的で相関するガウス雑音とし
て説明するのがより正確である。典型的に、雑音の相関
性を考慮しないビタビ検出器を用いると、雑音の相関性
は性能を低下させる。しかしながら、ビタビ検出器に雑
音の相関性の効果を含ませることはめったに行なわれな
い、というのもそうすれば非常に複雑になるためであ
る。磁気記録チャネルの周波数応答との整合性がより高
い部分応答チャネルを選択することにより、この雑音の
相関性による性能の低下を最小にすることができる。
クラス4(PR4ML)よりも性能のよい、磁気記録の
ためのサンプリングデータ検出技術への関心が高まって
いる。磁気記録チャネルにおける雑音は、信号を部分応
答信号に等化するのに用いられるフィルタにより着色さ
れるため、部分応答チャネルのサンプリングされた出力
を悪化させる雑音は、累積的で相関するガウス雑音とし
て説明するのがより正確である。典型的に、雑音の相関
性を考慮しないビタビ検出器を用いると、雑音の相関性
は性能を低下させる。しかしながら、ビタビ検出器に雑
音の相関性の効果を含ませることはめったに行なわれな
い、というのもそうすれば非常に複雑になるためであ
る。磁気記録チャネルの周波数応答との整合性がより高
い部分応答チャネルを選択することにより、この雑音の
相関性による性能の低下を最小にすることができる。
【0005】最大の半分でパルス幅につき2つのチャネ
ルシンボルを上回る、PW50/T>2.0という、正
規化された記録密度では、磁気記録チャネルの周波数応
答は、PR4チャネルよりもEPR4チャネルの周波数
応答に似ている。離散時間伝達関数(1+D−D2 −D
3 )である、拡張部分応答クラス4(EPR4)チャネ
ルは、PR4チャネルよりも低周波数部分が多く高周波
数部分が少ない。最大尤度検出を用いた拡張部分応答ク
ラス4(EPR4ML)により、記録密度がより高い場
合は高性能となるが、その理由は磁気記録チャネルをE
PR4チャネル応答に等化すると、高周波数の雑音の増
大が少ないからである。しかしながら、上記のPR4ビ
タビ検出器と異なり、EPR4ビタビ検出器を、チャネ
ルレートの2分の1で動作する2つの独立しインタリー
ブされる複雑性の低い検出器に分割することはできな
い。したがって、磁気記録システムにおいてEPR4M
Lを実現する際の主な欠点は、EPR4ビタビ検出器は
PR4ビタビ検出器よりも遙に複雑であり、実用化には
多大な費用がかかることであった。
ルシンボルを上回る、PW50/T>2.0という、正
規化された記録密度では、磁気記録チャネルの周波数応
答は、PR4チャネルよりもEPR4チャネルの周波数
応答に似ている。離散時間伝達関数(1+D−D2 −D
3 )である、拡張部分応答クラス4(EPR4)チャネ
ルは、PR4チャネルよりも低周波数部分が多く高周波
数部分が少ない。最大尤度検出を用いた拡張部分応答ク
ラス4(EPR4ML)により、記録密度がより高い場
合は高性能となるが、その理由は磁気記録チャネルをE
PR4チャネル応答に等化すると、高周波数の雑音の増
大が少ないからである。しかしながら、上記のPR4ビ
タビ検出器と異なり、EPR4ビタビ検出器を、チャネ
ルレートの2分の1で動作する2つの独立しインタリー
ブされる複雑性の低い検出器に分割することはできな
い。したがって、磁気記録システムにおいてEPR4M
Lを実現する際の主な欠点は、EPR4ビタビ検出器は
PR4ビタビ検出器よりも遙に複雑であり、実用化には
多大な費用がかかることであった。
【0006】時間nTに相当するサンプル時間nでは、
入力シンボルはx[n]であり、EPR4チャネルの雑
音のない出力は、yEPR4[n]=x[n]+x[n−
1]−x[n−2]−x[n−3]によって与えられ
る。入力シンボルは二進であるため、−2、−1、0、
1および2という5つのチャネル出力シンボルの可能性
がある。チャネル出力シンボルはまた、雑音のないEP
R4サンプルまたは理想的なEPR4サンプルと呼ばれ
る。EPR4チャネルは、最後の3つの二進入力シンボ
ル、s[n]={x[n−3],x[n−2],x[n
−1]}の8つの可能性のある値に相当する8つの状態
を有する。EPR4チャネルに対する状態遷移図は、二
進入力シンボルと状態との可能な組合せすべてに関連す
るチャネル出力シンボルおよび次の状態を示す。状態遷
移図に時間軸を加えることにより、トレリス図が得られ
る。トレリスの各深さは、1つのチャネルレートクロッ
ク周期を表わす。クロック周期nの初めの時点では、E
PR4チャネルを可能性のある8つの状態のいずれとす
ることもできる。特定的な状態が与えられると、二進入
力シンボルの値次第で可能な次の状態は2つある。トレ
リスを通した経路はすべての可能な二進入力シーケンス
を表わす。
入力シンボルはx[n]であり、EPR4チャネルの雑
音のない出力は、yEPR4[n]=x[n]+x[n−
1]−x[n−2]−x[n−3]によって与えられ
る。入力シンボルは二進であるため、−2、−1、0、
1および2という5つのチャネル出力シンボルの可能性
がある。チャネル出力シンボルはまた、雑音のないEP
R4サンプルまたは理想的なEPR4サンプルと呼ばれ
る。EPR4チャネルは、最後の3つの二進入力シンボ
ル、s[n]={x[n−3],x[n−2],x[n
−1]}の8つの可能性のある値に相当する8つの状態
を有する。EPR4チャネルに対する状態遷移図は、二
進入力シンボルと状態との可能な組合せすべてに関連す
るチャネル出力シンボルおよび次の状態を示す。状態遷
移図に時間軸を加えることにより、トレリス図が得られ
る。トレリスの各深さは、1つのチャネルレートクロッ
ク周期を表わす。クロック周期nの初めの時点では、E
PR4チャネルを可能性のある8つの状態のいずれとす
ることもできる。特定的な状態が与えられると、二進入
力シンボルの値次第で可能な次の状態は2つある。トレ
リスを通した経路はすべての可能な二進入力シーケンス
を表わす。
【0007】ビタビ検出器を実現する標準的な方策は、
ビタビアルゴリズムを用いて、雑音の多いサンプルのシ
ーケンスと雑音のないサンプルのすべての可能なシーケ
ンスとの間の2乗されたユークリッド距離を最小とする
ことである。ビタビアルゴリズムとは、トレリスを通る
最小距離の経路を求めるための反復アルゴリズムであ
り、この場合の距離とは2乗ユークリッド距離である。
各クロックサイクルの間、EPR4ビタビ検出器は8つ
の状態距離を更新し、8つの状態各々に対し1つの残存
経路を選択する。残存経路というのは、特定的な状態に
到る最小距離の経路を表わし、状態距離とはその残存経
路に関連する距離を表わす。8つの状態距離を更新する
ためには、検出器は残存経路を延長させて次のトレリス
の深さにおける各状態への2つの経路を得る。状態距離
を分岐距離に加算することにより経路距離が得られ、こ
の分岐距離とは、現在の雑音の多いサンプルと、分岐に
関連する雑音のないサンプルとの間の2乗ユークリッド
距離を表わす。各状態に入る2つの経路に関連する経路
距離は比較され、最小距離の経路が残存経路として選択
され、この経路に対する経路距離は新しい状態距離とし
て選択される。各クロックサイクルの間、16の経路距
離が計算され、8つの比較が行なわれる。
ビタビアルゴリズムを用いて、雑音の多いサンプルのシ
ーケンスと雑音のないサンプルのすべての可能なシーケ
ンスとの間の2乗されたユークリッド距離を最小とする
ことである。ビタビアルゴリズムとは、トレリスを通る
最小距離の経路を求めるための反復アルゴリズムであ
り、この場合の距離とは2乗ユークリッド距離である。
各クロックサイクルの間、EPR4ビタビ検出器は8つ
の状態距離を更新し、8つの状態各々に対し1つの残存
経路を選択する。残存経路というのは、特定的な状態に
到る最小距離の経路を表わし、状態距離とはその残存経
路に関連する距離を表わす。8つの状態距離を更新する
ためには、検出器は残存経路を延長させて次のトレリス
の深さにおける各状態への2つの経路を得る。状態距離
を分岐距離に加算することにより経路距離が得られ、こ
の分岐距離とは、現在の雑音の多いサンプルと、分岐に
関連する雑音のないサンプルとの間の2乗ユークリッド
距離を表わす。各状態に入る2つの経路に関連する経路
距離は比較され、最小距離の経路が残存経路として選択
され、この経路に対する経路距離は新しい状態距離とし
て選択される。各クロックサイクルの間、16の経路距
離が計算され、8つの比較が行なわれる。
【0008】現在のVLSI技術において所望のチャネ
ルレートで状態距離を更新するのに必要とされる直列操
作を行なうことが不可能であれば、各状態に入る4つの
分岐を備える8状態のトレリスを用いることにより、チ
ャネルレートの2分の1でビタビアルゴリズムを実現す
ることができる。この場合、各トレリスの深さは2つの
チャネルレートクロックサイクルを表わす。クロック周
期はこの方策では2倍となるが、操作の総数は2倍を上
回る。したがって、実現するにはチャネルレートを増大
させることに関連する費用が多大になる。
ルレートで状態距離を更新するのに必要とされる直列操
作を行なうことが不可能であれば、各状態に入る4つの
分岐を備える8状態のトレリスを用いることにより、チ
ャネルレートの2分の1でビタビアルゴリズムを実現す
ることができる。この場合、各トレリスの深さは2つの
チャネルレートクロックサイクルを表わす。クロック周
期はこの方策では2倍となるが、操作の総数は2倍を上
回る。したがって、実現するにはチャネルレートを増大
させることに関連する費用が多大になる。
【0009】EPR4ビタビ検出器を実現するための別
の方法は、たとえば、クナッドソン(Knudson )、ウル
フ(Wolf)、およびミルステイン(Milstein)による、
「EPR4チャネルのための最大尤度検出器のダイナミ
ックスレショルド実現(Dynamic Threshold Implementa
tion of the Maximum-Likelihood Detector for theEPR
4 Channel)」、IEEE GlobeCom '91 Conf. Record、 Vo
l.3、 GlobeCom 、アリゾナ州フェニックス、1991
年12月、頁60B.1.1−60B.1.5で述べら
れている。差分距離とは、特定的な状態に入る2つの経
路の距離間の相違として規定される。差分距離の符号
は、2つの経路距離の比較に等しい。この方策では、各
クロックサイクルの間8つの差分距離が更新される。不
運なことに、差分距離の実現は、EPR4ビタビ検出器
の標準的な状態距離の実現よりも複雑さはわずかに小さ
いだけである。
の方法は、たとえば、クナッドソン(Knudson )、ウル
フ(Wolf)、およびミルステイン(Milstein)による、
「EPR4チャネルのための最大尤度検出器のダイナミ
ックスレショルド実現(Dynamic Threshold Implementa
tion of the Maximum-Likelihood Detector for theEPR
4 Channel)」、IEEE GlobeCom '91 Conf. Record、 Vo
l.3、 GlobeCom 、アリゾナ州フェニックス、1991
年12月、頁60B.1.1−60B.1.5で述べら
れている。差分距離とは、特定的な状態に入る2つの経
路の距離間の相違として規定される。差分距離の符号
は、2つの経路距離の比較に等しい。この方策では、各
クロックサイクルの間8つの差分距離が更新される。不
運なことに、差分距離の実現は、EPR4ビタビ検出器
の標準的な状態距離の実現よりも複雑さはわずかに小さ
いだけである。
【0010】EPR4ビタビ検出器の複雑性を減じさせ
る1つの方法は、判断のフィードバックを利用して最後
についてくる干渉するシンボルを取去ることである。こ
の方策を用いれば、トレリスにおける状態の数は、残余
の2つの干渉するシンボルに相当する4つに減じられ
る。EPR4の等化されたサンプルは、最後の干渉シン
ボルを取除くローカルな判断フィードバックを備える4
状態のトレリスを用いて検出される。不運にも、最後の
干渉シンボルはチャネル応答におけるエネルギに多大に
寄与するため、EPR4のためのこの判断フィードバッ
ク方策の性能は劣ったものになる。その結果、この判断
フィードバック方策では、PR4ML検出チャネルから
得られるものよりも遙に優れた結果をもたらすことがで
きない。一般に、判断フィードバック方策は、フィード
バックされるついてくる干渉シンボルからのエネルギの
寄与がより少ない等化器のターゲットに適している。
る1つの方法は、判断のフィードバックを利用して最後
についてくる干渉するシンボルを取去ることである。こ
の方策を用いれば、トレリスにおける状態の数は、残余
の2つの干渉するシンボルに相当する4つに減じられ
る。EPR4の等化されたサンプルは、最後の干渉シン
ボルを取除くローカルな判断フィードバックを備える4
状態のトレリスを用いて検出される。不運にも、最後の
干渉シンボルはチャネル応答におけるエネルギに多大に
寄与するため、EPR4のためのこの判断フィードバッ
ク方策の性能は劣ったものになる。その結果、この判断
フィードバック方策では、PR4ML検出チャネルから
得られるものよりも遙に優れた結果をもたらすことがで
きない。一般に、判断フィードバック方策は、フィード
バックされるついてくる干渉シンボルからのエネルギの
寄与がより少ない等化器のターゲットに適している。
【0011】別の実現方策は、PR4ビタビ検出器、続
いてEPR4のためのポストプロセッサを用いることで
ある。最大尤度の性能にほぼ近いものを達成するEPR
4チャネルのためのポストプロセッサは、ウッド(Woo
d)による、「ターボPRML:妥協EPRML検出器
(Turbo PRML: A Compromise EPRML Detector )」、IE
EE Trans. on Magnetics、第6号29巻、1993年1
1月、頁4018−4020で述べられている。ターボ
PRMLポストプロセッサ技術では、PR4等化サンプ
ルは、二進入力シーケンスの予備的な推定を生み出すP
R4ビタビ検出器に送られる。次に、予備推定はポスト
プロセッサに送られて、二進入力シーケンスの推定の最
終的に改良されたものをもたらす。
いてEPR4のためのポストプロセッサを用いることで
ある。最大尤度の性能にほぼ近いものを達成するEPR
4チャネルのためのポストプロセッサは、ウッド(Woo
d)による、「ターボPRML:妥協EPRML検出器
(Turbo PRML: A Compromise EPRML Detector )」、IE
EE Trans. on Magnetics、第6号29巻、1993年1
1月、頁4018−4020で述べられている。ターボ
PRMLポストプロセッサ技術では、PR4等化サンプ
ルは、二進入力シーケンスの予備的な推定を生み出すP
R4ビタビ検出器に送られる。次に、予備推定はポスト
プロセッサに送られて、二進入力シーケンスの推定の最
終的に改良されたものをもたらす。
【0012】ポストプロセッサは、重複しない最小距離
のエラー事象を修正することにより、予備推定を向上さ
せる。ポストプロセッサはEPR4ビタビ検出器と同じ
距離を用いるため、最小距離のエラー事象を修正するの
に用いられる標準は、EPR4ビタビ検出器において残
存経路を選択するのに用いられる標準と同じである。ポ
ストプロセッサの方策では、PR4ビタビ検出器からの
予備推定を利用し、PR4経路と呼ばれることになる、
8状態EPR4トレリスを通る経路を示す。PR4経路
に沿う各状態で、ポストプロセッサは、その特定的な状
態で終端をなすすべての可能な最小距離エラー事象に対
しエラー事象距離を計算する。エラー事象距離は、PR
4経路に対する経路距離と、PR4経路から分岐してこ
の特定的な状態で初めて合流する競争経路との相違に関
連する。競争経路は、PR4経路および競争経路が最小
距離によって分割されるように設定される、すなわち2
つの経路における雑音のない信号間の2乗のユークリッ
ド距離は、EPR4トレリスにおける何らかの2つの経
路間の可能な最小の値である。PR4チャネルにおける
雑音は、PR4経路を選択する際にPR4ビタビ検出器
によるエラーを生じさせるかもしれない。EPR4チャ
ネルでは雑音の高まりが少ないため、ポストプロセッサ
は、PR4経路よりも競争経路を選択することによりこ
のエラーを修正することができる。最小距離のエラー事
象のみが発生し、少なくとも、最小距離エラー事象の最
も長いものの距離により分割されると仮定すると、EP
R4ポストプロセッサの出力はEPR4ビタビ検出器の
出力に等しい。
のエラー事象を修正することにより、予備推定を向上さ
せる。ポストプロセッサはEPR4ビタビ検出器と同じ
距離を用いるため、最小距離のエラー事象を修正するの
に用いられる標準は、EPR4ビタビ検出器において残
存経路を選択するのに用いられる標準と同じである。ポ
ストプロセッサの方策では、PR4ビタビ検出器からの
予備推定を利用し、PR4経路と呼ばれることになる、
8状態EPR4トレリスを通る経路を示す。PR4経路
に沿う各状態で、ポストプロセッサは、その特定的な状
態で終端をなすすべての可能な最小距離エラー事象に対
しエラー事象距離を計算する。エラー事象距離は、PR
4経路に対する経路距離と、PR4経路から分岐してこ
の特定的な状態で初めて合流する競争経路との相違に関
連する。競争経路は、PR4経路および競争経路が最小
距離によって分割されるように設定される、すなわち2
つの経路における雑音のない信号間の2乗のユークリッ
ド距離は、EPR4トレリスにおける何らかの2つの経
路間の可能な最小の値である。PR4チャネルにおける
雑音は、PR4経路を選択する際にPR4ビタビ検出器
によるエラーを生じさせるかもしれない。EPR4チャ
ネルでは雑音の高まりが少ないため、ポストプロセッサ
は、PR4経路よりも競争経路を選択することによりこ
のエラーを修正することができる。最小距離のエラー事
象のみが発生し、少なくとも、最小距離エラー事象の最
も長いものの距離により分割されると仮定すると、EP
R4ポストプロセッサの出力はEPR4ビタビ検出器の
出力に等しい。
【0013】EPR4ビタビ検出器はPR4経路ではな
く競争経路を選択しているため、特定的な競争経路に対
する経路距離が、PR4経路に対する経路距離よりも小
さければ、その競争経路は可能なエラー事象に適する。
すべてのエラー事象距離が計算され、比較され、適する
ようにされた後、現在の状態で終端をなす最も確からし
いエラー事象が選択される。重複するエラー事象を修正
することを避けるために、ポストプロセッサは、現在の
時間に先行する時間のウィンドウ内で何らかの状態で終
端をなす最も確からしいエラー事象を追跡する。ここで
ウィンドウの長さは最小距離のエラー事象の最大の長さ
に等しい。現在の状態で終端をなす最も確からしいエラ
ー事象が、ウィンドウにストアされた最高のエラー事象
よりも確からしければ、ウィンドウにおける最高のエラ
ー事象が更新され、現在の状態で終端をなすエラー事象
に相当するものとなる。ウィンドウにおける最高のエラ
ー事象は、ウィンドウにおける最も古い状態で終端をな
すエラー事象に相当するときのみ修正される。
く競争経路を選択しているため、特定的な競争経路に対
する経路距離が、PR4経路に対する経路距離よりも小
さければ、その競争経路は可能なエラー事象に適する。
すべてのエラー事象距離が計算され、比較され、適する
ようにされた後、現在の状態で終端をなす最も確からし
いエラー事象が選択される。重複するエラー事象を修正
することを避けるために、ポストプロセッサは、現在の
時間に先行する時間のウィンドウ内で何らかの状態で終
端をなす最も確からしいエラー事象を追跡する。ここで
ウィンドウの長さは最小距離のエラー事象の最大の長さ
に等しい。現在の状態で終端をなす最も確からしいエラ
ー事象が、ウィンドウにストアされた最高のエラー事象
よりも確からしければ、ウィンドウにおける最高のエラ
ー事象が更新され、現在の状態で終端をなすエラー事象
に相当するものとなる。ウィンドウにおける最高のエラ
ー事象は、ウィンドウにおける最も古い状態で終端をな
すエラー事象に相当するときのみ修正される。
【0014】EPR4トレリスでは最小距離エラー事象
には2つの明確なタイプがあり、ここでは「タイプA」
および「タイプB」と呼ぶ。レート8/9(d=0、G
=4/I=4)の変調コードに対し、特定的な状態で終
端をなす9つの可能な最小距離エラー事象があり、この
うち4つは「タイプA」であり5つは「タイプB」であ
る。このコードに対し、1/(1*D2 )プリコーダに
従う書込電流は、以下の条件を満たす。(注:上記*は
+記号を○記号で囲んだ記号とみなす。)プリコーダへ
の入力でのインタリーブ制約、I=4は偶数または奇数
のインタリーブされる書込電流シーケンスにおいて、最
高で5つの連続する1または0があることを示してお
り、すなわち、×がドントケアを示す部分列1×1×1
×1×1×1および0×0×0×0×0×0は書込電流
シーケンスにおいて許されていない。プリコーダへの入
力でのグローバル制約、G=4は、グローバルな書込電
流シーケンスにおいて、最高6つの、連続する1もしく
は0、または0および1の交番を示しており、すなわち
部分列1111111、0000000、101010
1、および0101010は許されない。このコードに
対し、4つの「タイプA」のエラー事象は、以下の書込
電流シーケンス、すなわち を間違えることに相当する。5つの「タイプB」のエラ
ー事象は、以下の書込電流シーケンス、すなわち 1 および 0 1×1 および 0×0 1×1×1 および 0×0×0 1×1×1×1 および 0×0×0×0 1×1×1×1×1 および 0×0×0×0×0 を間違えることに相当する。
には2つの明確なタイプがあり、ここでは「タイプA」
および「タイプB」と呼ぶ。レート8/9(d=0、G
=4/I=4)の変調コードに対し、特定的な状態で終
端をなす9つの可能な最小距離エラー事象があり、この
うち4つは「タイプA」であり5つは「タイプB」であ
る。このコードに対し、1/(1*D2 )プリコーダに
従う書込電流は、以下の条件を満たす。(注:上記*は
+記号を○記号で囲んだ記号とみなす。)プリコーダへ
の入力でのインタリーブ制約、I=4は偶数または奇数
のインタリーブされる書込電流シーケンスにおいて、最
高で5つの連続する1または0があることを示してお
り、すなわち、×がドントケアを示す部分列1×1×1
×1×1×1および0×0×0×0×0×0は書込電流
シーケンスにおいて許されていない。プリコーダへの入
力でのグローバル制約、G=4は、グローバルな書込電
流シーケンスにおいて、最高6つの、連続する1もしく
は0、または0および1の交番を示しており、すなわち
部分列1111111、0000000、101010
1、および0101010は許されない。このコードに
対し、4つの「タイプA」のエラー事象は、以下の書込
電流シーケンス、すなわち を間違えることに相当する。5つの「タイプB」のエラ
ー事象は、以下の書込電流シーケンス、すなわち 1 および 0 1×1 および 0×0 1×1×1 および 0×0×0 1×1×1×1 および 0×0×0×0 1×1×1×1×1 および 0×0×0×0×0 を間違えることに相当する。
【0015】レート8/9(0、4/4)変調コードに
対し、ターボPRMLポストプロセッサは、6つの加算
器および10個の比較器からなる。この回路は、4つの
加算器および4つの比較器から構成されるPR4ビタビ
検出器に加えられるものである。全体として必要な回路
は必然的に、10個の加算器および14個の比較器を含
む。比較として、EPR4ビタビ検出器は14個の加算
器および8つの比較器を必要とする。ウッドの文献にお
いて述べられているターボPRMLポストプロセッサ
は、従来のEPR4ビタビ検出器よりも複雑であるた
め、上記の文献において述べられているポストプロセッ
サを用いても費用の面では利点はあまりない。
対し、ターボPRMLポストプロセッサは、6つの加算
器および10個の比較器からなる。この回路は、4つの
加算器および4つの比較器から構成されるPR4ビタビ
検出器に加えられるものである。全体として必要な回路
は必然的に、10個の加算器および14個の比較器を含
む。比較として、EPR4ビタビ検出器は14個の加算
器および8つの比較器を必要とする。ウッドの文献にお
いて述べられているターボPRMLポストプロセッサ
は、従来のEPR4ビタビ検出器よりも複雑であるた
め、上記の文献において述べられているポストプロセッ
サを用いても費用の面では利点はあまりない。
【0016】しかしながら、ポストプロセス方策におい
ての主な利点は、ビタビ検出器における更新プロセスに
関連するフィードバック経路が排除され、さらなるパイ
プライン化およびより高いチャネルレートが可能になる
ことである。さらに、レートが2分の1のクロックを用
い、2分の1レートのクロック周期中に2つの連続する
状態で終端をなすすべての最小距離エラー事象を考慮す
ることにより、ターボPRMLポストプロセッサを修正
してさらに速いチャネルレートで動作させることができ
る。レート8/9(0、4/4)のコードに対し、ター
ボPRMLポストプロセッサは、2分の1のチャネルレ
ートで動作するときには10個の加算器および18個の
比較器を必要とする。PR4ビタビ検出器を含めると、
動作の総数は14の加算器および22の比較器となる。
ての主な利点は、ビタビ検出器における更新プロセスに
関連するフィードバック経路が排除され、さらなるパイ
プライン化およびより高いチャネルレートが可能になる
ことである。さらに、レートが2分の1のクロックを用
い、2分の1レートのクロック周期中に2つの連続する
状態で終端をなすすべての最小距離エラー事象を考慮す
ることにより、ターボPRMLポストプロセッサを修正
してさらに速いチャネルレートで動作させることができ
る。レート8/9(0、4/4)のコードに対し、ター
ボPRMLポストプロセッサは、2分の1のチャネルレ
ートで動作するときには10個の加算器および18個の
比較器を必要とする。PR4ビタビ検出器を含めると、
動作の総数は14の加算器および22の比較器となる。
【0017】ポストプロセス方策は、スピードと複雑性
とを交換して、高速データレート応用により適するもの
となる。データレートをさらに増大させるために、さら
に大きなグローバルおよびインタリーブ制約を伴う高速
レートの変調コードを用いることができる。しかしなが
ら、制約が緩い場合可能なエラー事象の数を増大させる
ことにつながる。ターボPRMLポストプロセッサは、
可能な最小距離エラー事象各々に対しエラー事象距離を
計算するのに用いられるハードウェアを有するため、タ
ーボPRMLポストプロセッサにおける動作の数をさら
に増大させることになる。
とを交換して、高速データレート応用により適するもの
となる。データレートをさらに増大させるために、さら
に大きなグローバルおよびインタリーブ制約を伴う高速
レートの変調コードを用いることができる。しかしなが
ら、制約が緩い場合可能なエラー事象の数を増大させる
ことにつながる。ターボPRMLポストプロセッサは、
可能な最小距離エラー事象各々に対しエラー事象距離を
計算するのに用いられるハードウェアを有するため、タ
ーボPRMLポストプロセッサにおける動作の数をさら
に増大させることになる。
【0018】簡素化された部分エラー応答検出(SPE
RD)と呼ばれる、複雑性が減じられたEPR4ポスト
プロセッサは、1994年6月のインターマグ(INTERM
AG)会議におけるポスターセッションにおいてヤマカワ
(Yamakawa)およびニシヤ(Nishiya )によって提示さ
れた。彼らは、PR4経路に沿う各状態で終端をなす2
つのタイプBのエラー事象のみを考慮することにより、
ターボPRMLポストプロセッサの複雑性を減少させ
た。短いエラー事象の方が長いエラー事象よりも起こり
やすいため、この方策では、1つまたは2つのシンボル
エラーを発生することに相当する2つの最も短い最小距
離エラー事象のみを考慮する。SPERD方策では、考
慮される2つのうちの1つではないエラー事象の可能性
が非常に低いときのみ、性能が向上する可能性がある。
この方策の1つの欠点は、レート8/9(0、4/4)
コードよりも制約の緩い変調コードが用いられるとき、
長いエラー事象の可能性が増大することである。したが
って、SPERD方策は、複雑性を大きく減じる際に、
本質的に性能を低下させるものである。
RD)と呼ばれる、複雑性が減じられたEPR4ポスト
プロセッサは、1994年6月のインターマグ(INTERM
AG)会議におけるポスターセッションにおいてヤマカワ
(Yamakawa)およびニシヤ(Nishiya )によって提示さ
れた。彼らは、PR4経路に沿う各状態で終端をなす2
つのタイプBのエラー事象のみを考慮することにより、
ターボPRMLポストプロセッサの複雑性を減少させ
た。短いエラー事象の方が長いエラー事象よりも起こり
やすいため、この方策では、1つまたは2つのシンボル
エラーを発生することに相当する2つの最も短い最小距
離エラー事象のみを考慮する。SPERD方策では、考
慮される2つのうちの1つではないエラー事象の可能性
が非常に低いときのみ、性能が向上する可能性がある。
この方策の1つの欠点は、レート8/9(0、4/4)
コードよりも制約の緩い変調コードが用いられるとき、
長いエラー事象の可能性が増大することである。したが
って、SPERD方策は、複雑性を大きく減じる際に、
本質的に性能を低下させるものである。
【0019】このように、EPR4ビタビ検出器と比較
して性能を大きく低下させない、複雑性が減じられたE
PR4ポストプロセッサというものが必要とされている
が今まではまだ実現されていない。
して性能を大きく低下させない、複雑性が減じられたE
PR4ポストプロセッサというものが必要とされている
が今まではまだ実現されていない。
【0020】
【発明の概要および目的】本発明の目的は、先行技術に
おける制限および欠点を克服する態様で、性能が劣化す
ることなく必要な計算が大幅に減少した、EPR4チャ
ネルのための複雑性が減じられたポストプロセッサを実
現することである。
おける制限および欠点を克服する態様で、性能が劣化す
ることなく必要な計算が大幅に減少した、EPR4チャ
ネルのための複雑性が減じられたポストプロセッサを実
現することである。
【0021】本発明の別の目的は、既にPR4ビタビ検
出器で行なわれた計算を利用して、ポストプロセッサに
おいて必要な計算の数を減少させ、先行技術による制限
および欠点を克服する、EPR4チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。
出器で行なわれた計算を利用して、ポストプロセッサに
おいて必要な計算の数を減少させ、先行技術による制限
および欠点を克服する、EPR4チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。
【0022】本発明のさらに別の目的は、変調コードの
制約から独立した、わずか7つの加算器および2つの比
較器しか必要としない、EPR4チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。PR4ビタビ検出器およびポストプロセッサを含む
EPR4検出器の実現全体では、わずか11個の加算器
および6個の比較器しか必要とせず、従来のEPR4ビ
タビ検出器の状態距離実現に対し複雑度については約2
3%減少することになる。
制約から独立した、わずか7つの加算器および2つの比
較器しか必要としない、EPR4チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。PR4ビタビ検出器およびポストプロセッサを含む
EPR4検出器の実現全体では、わずか11個の加算器
および6個の比較器しか必要とせず、従来のEPR4ビ
タビ検出器の状態距離実現に対し複雑度については約2
3%減少することになる。
【0023】本発明のさらなる目的は、12個の加算器
および4個の比較器を用いて2分の1のチャネルレート
で動作することができる、EPR4チャネルのための複
雑性が減じられたポストプロセッサを提供することであ
る。PR4ビタビ検出器およびポストプロセッサを含む
EPR4検出器の実現全体では、わずか16個の加算器
および8個の比較器しか必要とせず、これは最大レート
のEPR4ビタビ検出器の複雑性に匹敵する。しかしな
がら、本発明の速度は2倍である。
および4個の比較器を用いて2分の1のチャネルレート
で動作することができる、EPR4チャネルのための複
雑性が減じられたポストプロセッサを提供することであ
る。PR4ビタビ検出器およびポストプロセッサを含む
EPR4検出器の実現全体では、わずか16個の加算器
および8個の比較器しか必要とせず、これは最大レート
のEPR4ビタビ検出器の複雑性に匹敵する。しかしな
がら、本発明の速度は2倍である。
【0024】本発明は、サンプリングデータ検出チャネ
ルのための検出器において実現され、検出器は、2つの
インタリーブされる(1−D′)ビタビ検出器を用いて
実現されるPR4ビタビ検出器を含み、偶数の(1−
D′)ビタビ検出器への入力は、偶数のサンプリング時
間でのPR4等化チャネルのサンプリング出力であり、
奇数の(1−D′)ビタビ検出器への入力は、奇数のサ
ンプリング時間でのPR4等化チャネルのサンプリング
出力であり、偶数の(1−D′)ビタビ検出器の出力
は、偶数のインタリーブに関連する推定された二進入力
シーケンス、および偶数の(1−D′)ビタビ検出器に
おける分岐する残存経路を示す二進マージシンボルを含
み、奇数の(1−D′)ビタビ検出器の出力は、奇数の
インタリーブに関連する推定された二進入力シーケン
ス、および奇数の(1−D′)ビタビ検出器における分
岐する残存経路を示す二進マージシンボルを含み、検出
器はさらに、PR4ビタビ検出器およびPR4等化チャ
ネルのサンプリング出力に接続されるポストプロセッサ
を含み、PR4等化チャネルは、PR4ビタビ検出器の
出力により決定される「ベストタイプA」および「ベス
トタイプB」の特定的な状態で終端をなす最小距離エラ
ー事象に対しエラー事象距離を計算および比較するため
の回路と、最小距離エラー事象の最大のものの長さに等
しい、時間のウィンドウにわたって観測される「ベスト
(最良)の」最小距離エラー事象を修正するための回路
とで構成される。
ルのための検出器において実現され、検出器は、2つの
インタリーブされる(1−D′)ビタビ検出器を用いて
実現されるPR4ビタビ検出器を含み、偶数の(1−
D′)ビタビ検出器への入力は、偶数のサンプリング時
間でのPR4等化チャネルのサンプリング出力であり、
奇数の(1−D′)ビタビ検出器への入力は、奇数のサ
ンプリング時間でのPR4等化チャネルのサンプリング
出力であり、偶数の(1−D′)ビタビ検出器の出力
は、偶数のインタリーブに関連する推定された二進入力
シーケンス、および偶数の(1−D′)ビタビ検出器に
おける分岐する残存経路を示す二進マージシンボルを含
み、奇数の(1−D′)ビタビ検出器の出力は、奇数の
インタリーブに関連する推定された二進入力シーケン
ス、および奇数の(1−D′)ビタビ検出器における分
岐する残存経路を示す二進マージシンボルを含み、検出
器はさらに、PR4ビタビ検出器およびPR4等化チャ
ネルのサンプリング出力に接続されるポストプロセッサ
を含み、PR4等化チャネルは、PR4ビタビ検出器の
出力により決定される「ベストタイプA」および「ベス
トタイプB」の特定的な状態で終端をなす最小距離エラ
ー事象に対しエラー事象距離を計算および比較するため
の回路と、最小距離エラー事象の最大のものの長さに等
しい、時間のウィンドウにわたって観測される「ベスト
(最良)の」最小距離エラー事象を修正するための回路
とで構成される。
【0025】本発明のこれらおよびその他の目的、利
点、局面および特徴は、添付の図面と関連付けて提示さ
れる好ましい実施例の詳細な説明を考慮することによ
り、より十分に理解および認識されるであろう。
点、局面および特徴は、添付の図面と関連付けて提示さ
れる好ましい実施例の詳細な説明を考慮することによ
り、より十分に理解および認識されるであろう。
【0026】
【好ましい実施例の詳細な説明】EPR4チャネルは、
離散時間伝達整式(1+D−D2 −D3 )を有する。時
間jでは、チャネルへの二進入力はx[j]であり、E
PR4チャネルの状態は、s[j]={x[j−3],
x[j−2],x[j−1]}である。EPR4チャネ
ルの出力は、yEPR4[j]=x[j]+x[j−1]−
x[j−2]−x[j−3]で与えられる。図1は、E
PR4チャネルの離散時間モデルを示す。図2は、EP
R4チャネルに対する8状態の状態図を表わし、ここで
分岐におけるラベルは、二進入力シンボル続いてチャネ
ル出力シンボルを表わしている。
離散時間伝達整式(1+D−D2 −D3 )を有する。時
間jでは、チャネルへの二進入力はx[j]であり、E
PR4チャネルの状態は、s[j]={x[j−3],
x[j−2],x[j−1]}である。EPR4チャネ
ルの出力は、yEPR4[j]=x[j]+x[j−1]−
x[j−2]−x[j−3]で与えられる。図1は、E
PR4チャネルの離散時間モデルを示す。図2は、EP
R4チャネルに対する8状態の状態図を表わし、ここで
分岐におけるラベルは、二進入力シンボル続いてチャネ
ル出力シンボルを表わしている。
【0027】EPR4伝達整式(1+D−D2 −D3 )
は、(1−D)(1+D)2 と表わすことができ、この
式における(1−D)という因子は、このチャネルがD
Cでスペクトルの空を有することを示し、2つの(1+
D)因子は、このチャネルがナイキスト周波数、1/
(2T)で2次のスペクトルの空を有することを示して
いる。PR4伝達整式(1−D2 )=(1−D)(1+
D)は、PR4チャネルが、DCおよびナイキスト周波
数において1次のスペクトルの空を有することを示す。
図3に示されるように、EPR4チャネルでは、2次の
スペクトルの空の立下がりレートがより速いために、P
R4チャネルよりも高周波数応答が小さい。
は、(1−D)(1+D)2 と表わすことができ、この
式における(1−D)という因子は、このチャネルがD
Cでスペクトルの空を有することを示し、2つの(1+
D)因子は、このチャネルがナイキスト周波数、1/
(2T)で2次のスペクトルの空を有することを示して
いる。PR4伝達整式(1−D2 )=(1−D)(1+
D)は、PR4チャネルが、DCおよびナイキスト周波
数において1次のスペクトルの空を有することを示す。
図3に示されるように、EPR4チャネルでは、2次の
スペクトルの空の立下がりレートがより速いために、P
R4チャネルよりも高周波数応答が小さい。
【0028】図4では8状態のEPR4トレリスの2つ
の深さが示されている。このトレリス図は、図2の状態
図に時間軸を加えることによって得られる。典型的に
は、EPR4ビタビ検出器は、受取ったサンプルと経路
に沿う理想的なEPR4サンプルとの間の2乗ユークリ
ッド距離を最小とする、EPR4トレリスを通る経路を
発見するように設計される。EPR4ビタビ検出器の出
力は、ゼロ平均の、独立し同一的に分布するガウス雑音
により妨害される、EPR4チャネルのための最大尤度
シーケンス推定である。ビタビアルゴリズムは、トレリ
スにおいて各状態に到る、累積される距離が最小の経路
を追跡する反復プロセスである。特定的な状態に到るす
べての経路の距離の計算および比較が行なわれる。次
に、距離が最小である経路が残存経路として選択され
る。この態様で、トレリスを通る最小距離の一部となる
ことができないすべての経路がシステムで排除される。
各状態への残存経路は、経路メモリにストアされる。経
路メモリが十分に長ければ、残存経路すべては経路メモ
リの範囲内で単一の経路から分岐しているだろう。現在
の残存経路すべてが分岐するもとになる単一の経路が、
最小距離の経路である。この経路に関連する入力シーケ
ンスは、ビタビ検出器の出力で現れる。
の深さが示されている。このトレリス図は、図2の状態
図に時間軸を加えることによって得られる。典型的に
は、EPR4ビタビ検出器は、受取ったサンプルと経路
に沿う理想的なEPR4サンプルとの間の2乗ユークリ
ッド距離を最小とする、EPR4トレリスを通る経路を
発見するように設計される。EPR4ビタビ検出器の出
力は、ゼロ平均の、独立し同一的に分布するガウス雑音
により妨害される、EPR4チャネルのための最大尤度
シーケンス推定である。ビタビアルゴリズムは、トレリ
スにおいて各状態に到る、累積される距離が最小の経路
を追跡する反復プロセスである。特定的な状態に到るす
べての経路の距離の計算および比較が行なわれる。次
に、距離が最小である経路が残存経路として選択され
る。この態様で、トレリスを通る最小距離の一部となる
ことができないすべての経路がシステムで排除される。
各状態への残存経路は、経路メモリにストアされる。経
路メモリが十分に長ければ、残存経路すべては経路メモ
リの範囲内で単一の経路から分岐しているだろう。現在
の残存経路すべてが分岐するもとになる単一の経路が、
最小距離の経路である。この経路に関連する入力シーケ
ンスは、ビタビ検出器の出力で現れる。
【0029】2つの雑音のない経路間の2乗ユークリッ
ド距離は、2つの経路における理想的なサンプルの値間
の相違を2乗したものの総和に等しい。EPR4トレリ
スにおいて分岐し再び合流する2つの雑音のない経路間
の最小の2乗ユークリッド距離、dmin 2 は、4に等し
い。独立し同一的に分布するガウス雑音の場合、ビタビ
検出器において最も発生しやすいエラーは、最小距離に
より分離される2つのシーケンスを間違えることに相当
する。結果として、最小2乗ユークリッド距離を用い
て、ビタビ検出器の出力でのエラーの可能性を推定する
ことができる。
ド距離は、2つの経路における理想的なサンプルの値間
の相違を2乗したものの総和に等しい。EPR4トレリ
スにおいて分岐し再び合流する2つの雑音のない経路間
の最小の2乗ユークリッド距離、dmin 2 は、4に等し
い。独立し同一的に分布するガウス雑音の場合、ビタビ
検出器において最も発生しやすいエラーは、最小距離に
より分離される2つのシーケンスを間違えることに相当
する。結果として、最小2乗ユークリッド距離を用い
て、ビタビ検出器の出力でのエラーの可能性を推定する
ことができる。
【0030】図5を参照して、部分応答、サンプリング
データ検出磁気記録および再生チャネル10は、たとえ
ばモータ13により回転させられる回転磁気データ記憶
ディスク12および、ディスク12において規定される
同心のデータトラック内での選択されたデータ位置に書
込むためのおよびディスク12から情報を読出すための
スライダおよびトランスデューサを有する閉ループサー
ボ(図示せず)内で動作する回転ボイスコイルアクチュ
エータ15によりたとえば位置決めされるヘッド14を
含む。書込まれる情報(v)は、予め定められた変調コ
ードに従いプリコーダ回路18内でプリコードされて符
号化されたシーケンス(x)が生成され、これは書込ド
ライバ回路16に与えられる。書込ドライバ回路16
は、符号化情報に相当する書込電流をヘッド14に与え
る。デジタル情報は、周知の磁気飽和記録技術およびヘ
ッドポジショニング技術に従い、ディスク12の記憶表
面に規定された選択された同心のデータトラックに記録
される。
データ検出磁気記録および再生チャネル10は、たとえ
ばモータ13により回転させられる回転磁気データ記憶
ディスク12および、ディスク12において規定される
同心のデータトラック内での選択されたデータ位置に書
込むためのおよびディスク12から情報を読出すための
スライダおよびトランスデューサを有する閉ループサー
ボ(図示せず)内で動作する回転ボイスコイルアクチュ
エータ15によりたとえば位置決めされるヘッド14を
含む。書込まれる情報(v)は、予め定められた変調コ
ードに従いプリコーダ回路18内でプリコードされて符
号化されたシーケンス(x)が生成され、これは書込ド
ライバ回路16に与えられる。書込ドライバ回路16
は、符号化情報に相当する書込電流をヘッド14に与え
る。デジタル情報は、周知の磁気飽和記録技術およびヘ
ッドポジショニング技術に従い、ディスク12の記憶表
面に規定された選択された同心のデータトラックに記録
される。
【0031】再生においては、磁束の遷移はヘッド14
の読出素子において誘起され、経路20を通して読出プ
リアンプ22に与えられる。電圧が制御された利得増幅
器(VGA)24は、再生信号を制御して増幅し、また
アナログ等化器26を含み入れて何らかの(またはすべ
ての)等化を利得が正規化された再生信号にもたらして
もよい。次にアナログ/デジタル(A/D)コンバータ
28はチャネルレートで再生信号をサンプリングし、再
生信号の離散時間サンプルを与える。離散時間有限イン
パルス応答(FIR)フィルタ30は、サンプルを受取
ってこのサンプルをさらに予め定められたスペクトルに
等化するだろう。この例のチャネル10では、FIRフ
ィルタ30は、サンプルをPR4スペクトルに等化す
る。PR4等化スペクトルは次に、A/Dコンバータ2
8内におけるサンプリングのレートおよび位相を設定す
るタイミング制御ループ32を制御するのに与えられ、
かつVGA24を制御して正規化された利得を与える利
得制御ループに与えられる。PR4等化サンプルはま
た、本発明の原理に従い実現および使用される検出器3
6に与えられる。従来のPR4サンプリングデータ検出
チャネルの一例が、この明細書に引用により援用する、
同一譲受人に譲渡される、「デジタル適用等化を伴うP
RMLサンプリングデータ検出を用いるディスクドライ
ブ(Disk Drive Using PRML Sampling Data Detection
With Digital Adaptive Equalization)」と題される、
米国特許第5,341,249 号に述べられている。
の読出素子において誘起され、経路20を通して読出プ
リアンプ22に与えられる。電圧が制御された利得増幅
器(VGA)24は、再生信号を制御して増幅し、また
アナログ等化器26を含み入れて何らかの(またはすべ
ての)等化を利得が正規化された再生信号にもたらして
もよい。次にアナログ/デジタル(A/D)コンバータ
28はチャネルレートで再生信号をサンプリングし、再
生信号の離散時間サンプルを与える。離散時間有限イン
パルス応答(FIR)フィルタ30は、サンプルを受取
ってこのサンプルをさらに予め定められたスペクトルに
等化するだろう。この例のチャネル10では、FIRフ
ィルタ30は、サンプルをPR4スペクトルに等化す
る。PR4等化スペクトルは次に、A/Dコンバータ2
8内におけるサンプリングのレートおよび位相を設定す
るタイミング制御ループ32を制御するのに与えられ、
かつVGA24を制御して正規化された利得を与える利
得制御ループに与えられる。PR4等化サンプルはま
た、本発明の原理に従い実現および使用される検出器3
6に与えられる。従来のPR4サンプリングデータ検出
チャネルの一例が、この明細書に引用により援用する、
同一譲受人に譲渡される、「デジタル適用等化を伴うP
RMLサンプリングデータ検出を用いるディスクドライ
ブ(Disk Drive Using PRML Sampling Data Detection
With Digital Adaptive Equalization)」と題される、
米国特許第5,341,249 号に述べられている。
【0032】図5に示すように、EPR4検出器36
は、PR4ビタビ検出器38およびポストプロセッサ4
0を含む。連続時間磁気記録チャネルは、PR4信号に
等化され、チャネルレートでサンプリングされる。磁気
記録チャネル10における雑音が付加的なものであると
仮定すると、rPR4 [j]で示される、時間jで受取る
サンプルは、理想的な雑音のないサンプルyPR4 [j]
=x[j]−x[j−2]および雑音サンプルn
PR4 [j]の総和である。受取ったサンプルのシーケン
スが与えられると、ビタビ検出器を用いて入力シンボル
の記録されたシーケンス{x[0],x[1],…,x
[j],…}を推定する。PR4ビタビ検出器は、2乗
ユークリッド距離という点で、サンプルPR4チャネル
の出力で受取るシーケンスに最も近い理想的な出力シー
ケンスを発見するために、反復アルゴリズムを用いる。
{y^PR4 [0],y^PR4 [1],…,y^
PR4 [j],…}で示される、2乗ユークリッド距離を
最小にする推定された出力シーケンスは、{x^
[0],x^[1],…,x^[j],…}で示される
推定された入力シーケンスを特定する。(注:以下明細
書中で文字の右上に示される^記号は文字の直上に示さ
れているものとみなす。)ポストプロセッサは、PR4
ビタビ検出器の出力およびPR4チャネルのサンプリン
グされた出力を与えられると、EPR4ビタビ検出器を
エミュレートするように設計されている。rPR4 [j]
=rPR 4 [j]+rPR4 [j+1]であるため、ポスト
プロセッサは、PR4等化サンプルからEPR4等化サ
ンプルを決定することができる。ポストプロセッサ40
は、PR4ビタビ検出器の出力での推定された二進入力
シーケンスを用いて、EPR4トレリスを通るPR4経
路を確立する。EPR4ポストプロセッサの目的は、E
PR4等化サンプルと雑音のないEPR4サンプルとの
間の2乗ユークリッド距離を最小にする、EPR4レト
リスを通る経路を、この経路が重複しない最小距離エラ
ー事象によりPR4経路から分岐する1組の経路に制限
されるとすれば、その経路を発見することである。ポス
トプロセッサがこの目的を達成すると、{x^^
[0],x^^[1],…,x^^[j],…}で示さ
れる、ポストプロセッサの出力での推定される入力シー
ケンスは、最小距離エラー事象のみが発生しこれらのエ
ラー事象は十分に離れているという条件では、EPR4
ビタビ検出器の出力に等しい。ポストプロセッサ40
は、ゼロ平均の独立し同一的に分布するガウス雑音によ
って悪化させられるEPR4チャネルに対する「ほぼ」
最大尤度のシーケンス推定である、シーケンス推定(図
5におけるx^^44を生み出す。
は、PR4ビタビ検出器38およびポストプロセッサ4
0を含む。連続時間磁気記録チャネルは、PR4信号に
等化され、チャネルレートでサンプリングされる。磁気
記録チャネル10における雑音が付加的なものであると
仮定すると、rPR4 [j]で示される、時間jで受取る
サンプルは、理想的な雑音のないサンプルyPR4 [j]
=x[j]−x[j−2]および雑音サンプルn
PR4 [j]の総和である。受取ったサンプルのシーケン
スが与えられると、ビタビ検出器を用いて入力シンボル
の記録されたシーケンス{x[0],x[1],…,x
[j],…}を推定する。PR4ビタビ検出器は、2乗
ユークリッド距離という点で、サンプルPR4チャネル
の出力で受取るシーケンスに最も近い理想的な出力シー
ケンスを発見するために、反復アルゴリズムを用いる。
{y^PR4 [0],y^PR4 [1],…,y^
PR4 [j],…}で示される、2乗ユークリッド距離を
最小にする推定された出力シーケンスは、{x^
[0],x^[1],…,x^[j],…}で示される
推定された入力シーケンスを特定する。(注:以下明細
書中で文字の右上に示される^記号は文字の直上に示さ
れているものとみなす。)ポストプロセッサは、PR4
ビタビ検出器の出力およびPR4チャネルのサンプリン
グされた出力を与えられると、EPR4ビタビ検出器を
エミュレートするように設計されている。rPR4 [j]
=rPR 4 [j]+rPR4 [j+1]であるため、ポスト
プロセッサは、PR4等化サンプルからEPR4等化サ
ンプルを決定することができる。ポストプロセッサ40
は、PR4ビタビ検出器の出力での推定された二進入力
シーケンスを用いて、EPR4トレリスを通るPR4経
路を確立する。EPR4ポストプロセッサの目的は、E
PR4等化サンプルと雑音のないEPR4サンプルとの
間の2乗ユークリッド距離を最小にする、EPR4レト
リスを通る経路を、この経路が重複しない最小距離エラ
ー事象によりPR4経路から分岐する1組の経路に制限
されるとすれば、その経路を発見することである。ポス
トプロセッサがこの目的を達成すると、{x^^
[0],x^^[1],…,x^^[j],…}で示さ
れる、ポストプロセッサの出力での推定される入力シー
ケンスは、最小距離エラー事象のみが発生しこれらのエ
ラー事象は十分に離れているという条件では、EPR4
ビタビ検出器の出力に等しい。ポストプロセッサ40
は、ゼロ平均の独立し同一的に分布するガウス雑音によ
って悪化させられるEPR4チャネルに対する「ほぼ」
最大尤度のシーケンス推定である、シーケンス推定(図
5におけるx^^44を生み出す。
【0033】図6に示すように、PR4ビタビ検出器3
8は、本明細書に引用により援用する、同一譲受人に譲
渡される、「ディスクドライブにおけるPRMLクラス
4チャネルのためのビタビ検出器」と題される、米国特
許第5,341,387 号に従うものでもよい、2つのインタリ
ーブされる(1−D′)ビタビ検出器38Eおよび38
Oを用いて実現することができる。信号の流れおよびタ
イミングの一例として、偶数の(1−D′)ビタビ検出
器への入力、FIR_EVENを、時間k+20でのP
R4等化サンプル、rPR4 [k+20]に相当するもの
とし、奇数の(1−D′)ビタビ検出器への入力、FI
R_ODDを、時間k+21でのPR4等化サンプル、
rPR4 [k+21]に相当するものとする。(1−
D′)ビタビ検出器の各々は、経路メモリを有し、ここ
から(1−D′)トレリスを通る最良の経路と関連する
推定された入力シンボルが得られる。図6の例では、経
路メモリブロック39Eおよび39Oの出力は、それぞ
れX_EVEN=x^[k+4]およびX_ODD=x
^[k+5]に対応する。これらの信号は遅延素子41
Eおよび41Oにおいて遅延され、X_EVEN_D=
x^[k+2]およびX_ODD_D=x^[k+3]
が得られる。信号X_EVEN,X_ODD,X_EV
EN_DおよびX_ODD_Dは次にPR4ビタビ検出
器38からポストプロセッサ40へと送られる。さら
に、(1−D′)ビタビ検出器は修正され、(1−
D′)ビタビ検出器において分岐する残存経路が存在す
るかどうかを示す二進マージシンボルを出力する。m
[i]が、時間iでのPR4チャネルのサンプリングさ
れた出力と関連するマージシンボルを表わすとする。そ
うすれば、PR4ビタビ検出器37Eおよび37Oの出
力でのマージシンボルは、それぞれ、M_EVEN=m
[k+20]およびM_ODD=m[k+21]に相当
する。
8は、本明細書に引用により援用する、同一譲受人に譲
渡される、「ディスクドライブにおけるPRMLクラス
4チャネルのためのビタビ検出器」と題される、米国特
許第5,341,387 号に従うものでもよい、2つのインタリ
ーブされる(1−D′)ビタビ検出器38Eおよび38
Oを用いて実現することができる。信号の流れおよびタ
イミングの一例として、偶数の(1−D′)ビタビ検出
器への入力、FIR_EVENを、時間k+20でのP
R4等化サンプル、rPR4 [k+20]に相当するもの
とし、奇数の(1−D′)ビタビ検出器への入力、FI
R_ODDを、時間k+21でのPR4等化サンプル、
rPR4 [k+21]に相当するものとする。(1−
D′)ビタビ検出器の各々は、経路メモリを有し、ここ
から(1−D′)トレリスを通る最良の経路と関連する
推定された入力シンボルが得られる。図6の例では、経
路メモリブロック39Eおよび39Oの出力は、それぞ
れX_EVEN=x^[k+4]およびX_ODD=x
^[k+5]に対応する。これらの信号は遅延素子41
Eおよび41Oにおいて遅延され、X_EVEN_D=
x^[k+2]およびX_ODD_D=x^[k+3]
が得られる。信号X_EVEN,X_ODD,X_EV
EN_DおよびX_ODD_Dは次にPR4ビタビ検出
器38からポストプロセッサ40へと送られる。さら
に、(1−D′)ビタビ検出器は修正され、(1−
D′)ビタビ検出器において分岐する残存経路が存在す
るかどうかを示す二進マージシンボルを出力する。m
[i]が、時間iでのPR4チャネルのサンプリングさ
れた出力と関連するマージシンボルを表わすとする。そ
うすれば、PR4ビタビ検出器37Eおよび37Oの出
力でのマージシンボルは、それぞれ、M_EVEN=m
[k+20]およびM_ODD=m[k+21]に相当
する。
【0034】2分の1レートのクロックサイクルの間、
インタリーブされる各々の(1−D′)ビタビ検出器
は、ポストプロセッサ40に推定された二進入力シンボ
ルおよびマージビットを与える。(1−D′)ビタビ検
出器内では、2状態のトレリスの1つの深さに対し3つ
の可能な残存経路が延びる。これら3つとは、状態0か
ら状態1および0への分岐、状態1から状態1および0
への分岐、ならびに状態1から状態1および状態0から
状態0への並列する経路である。最初の2つの場合につ
いては、(1−D′)ビタビ検出器の出力でのマージビ
ットは、分岐の存在を示す1に等しい。最後の場合は、
マージビットは、分岐がないことを示す0に等しい。
インタリーブされる各々の(1−D′)ビタビ検出器
は、ポストプロセッサ40に推定された二進入力シンボ
ルおよびマージビットを与える。(1−D′)ビタビ検
出器内では、2状態のトレリスの1つの深さに対し3つ
の可能な残存経路が延びる。これら3つとは、状態0か
ら状態1および0への分岐、状態1から状態1および0
への分岐、ならびに状態1から状態1および状態0から
状態0への並列する経路である。最初の2つの場合につ
いては、(1−D′)ビタビ検出器の出力でのマージビ
ットは、分岐の存在を示す1に等しい。最後の場合は、
マージビットは、分岐がないことを示す0に等しい。
【0035】PR4ビタビ検出器からのマージビットが
ポストプロセッサ40において用いられて、性能を劣化
させることなく計算の数を減少させる。(1−D′)ビ
タビ検出器は、以前の時間において2つの状態に到達す
る残存経路を延ばすことにより、現在の時間において各
々の状態に到達する2つの最良の経路に対する経路距離
を比較する。(1−D′)ビタビ検出器における2つの
残存経路は交差することができないため、特定的な状態
への第2の最良の経路は、最良の経路に関連する入力シ
ンボルおよび第2の最良の経路が最良の経路から分岐す
る位置がわかれば特定される。したがって、2つの残存
経路が分岐する位置は、(1−D′)トレリスにおける
エラー事象の最も起こり得る開始位置を示す。
ポストプロセッサ40において用いられて、性能を劣化
させることなく計算の数を減少させる。(1−D′)ビ
タビ検出器は、以前の時間において2つの状態に到達す
る残存経路を延ばすことにより、現在の時間において各
々の状態に到達する2つの最良の経路に対する経路距離
を比較する。(1−D′)ビタビ検出器における2つの
残存経路は交差することができないため、特定的な状態
への第2の最良の経路は、最良の経路に関連する入力シ
ンボルおよび第2の最良の経路が最良の経路から分岐す
る位置がわかれば特定される。したがって、2つの残存
経路が分岐する位置は、(1−D′)トレリスにおける
エラー事象の最も起こり得る開始位置を示す。
【0036】本発明の原理に従うポストプロセッサ40
の簡潔性を認識するためには、図4のEPR4トレリス
における2つのタイプの最小距離のエラー事象の特性に
ついて論じることが適切である。本発明の文脈では、
「タイプA」の最小距離エラー事象は、推定された書込
電流における3つ以上のシンボルエラーの連続したバー
ストを生じさせる。「タイプA」のエラー事象は、交番
するシーケンスを、位相が逆の交番シーケンスと間違え
る、すなわち0101…パターンと1010…パターン
とを間違えることに相当する。「タイプB」エラー事象
は、推定された書込電流の1つのインタリーブにおける
1つ以上のシンボルエラーの連続したバーストを引起こ
す。「タイプB」エラー事象は、インタリーブにおける
1の連続を、0の連続と間違えることまたはその逆、す
なわち1×1×1…パターンと0×0×0…パターンと
を間違えることに相当し、ここで×はドントケアを示
す。図4のEPR4トレリスにおける最小距離エラー事
象は有限の長さである可能性があるため、変調コードを
用いて、プリコーダへの入力でのグローバルおよびイン
タリーブシーケンスにおける0のランレングスを制限す
ることにより、最小距離エラー事象の長さを制限する。
の簡潔性を認識するためには、図4のEPR4トレリス
における2つのタイプの最小距離のエラー事象の特性に
ついて論じることが適切である。本発明の文脈では、
「タイプA」の最小距離エラー事象は、推定された書込
電流における3つ以上のシンボルエラーの連続したバー
ストを生じさせる。「タイプA」のエラー事象は、交番
するシーケンスを、位相が逆の交番シーケンスと間違え
る、すなわち0101…パターンと1010…パターン
とを間違えることに相当する。「タイプB」エラー事象
は、推定された書込電流の1つのインタリーブにおける
1つ以上のシンボルエラーの連続したバーストを引起こ
す。「タイプB」エラー事象は、インタリーブにおける
1の連続を、0の連続と間違えることまたはその逆、す
なわち1×1×1…パターンと0×0×0…パターンと
を間違えることに相当し、ここで×はドントケアを示
す。図4のEPR4トレリスにおける最小距離エラー事
象は有限の長さである可能性があるため、変調コードを
用いて、プリコーダへの入力でのグローバルおよびイン
タリーブシーケンスにおける0のランレングスを制限す
ることにより、最小距離エラー事象の長さを制限する。
【0037】図5に示されるチャネル15は、本明細書
に引用により援用する、同時係属中の、「磁気記録チャ
ネルのためのレート16/17(d=0,G=6/I=
7)変調コード(A Rate 16/17(d=0,G=6/I=7 )Modula
tion Code for a Magnetic Recording Channel)」と題
される、米国特許出願(代理人の書類番号Q95−10
08−US1)の教示に従うレート16/17(d=
0,G=6/I=7)変調コードを利用する。レート1
6/17(0,6/7)変調コードに対しては、プリコ
ーダ18に従う書込電流は以下の条件を満たす。偶数ま
たは奇数のインタリーブにおいて多くても8つの連続す
る1または0がある、すなわち1×1×1×1×1×1
×1×1×1および0×0×0×0×0×0×0×0×
0のパターンは不可である。多くても8つの連続する1
および0、またはグローバルシーケンスにおける交番す
る0および1がある、すなわち111111111、0
00000000、101010101、および010
101010というパターンは不可である。レート16
/17(0,6/7)変調コードを用いると、その結果
は、トレリスに沿い所与の状態で終端をなす14個の可
能な最小距離エラー事象があることになる。この変調コ
ードを用いると、6つの「タイプA」および8つの「タ
イプB」の最小距離エラー事象がある。
に引用により援用する、同時係属中の、「磁気記録チャ
ネルのためのレート16/17(d=0,G=6/I=
7)変調コード(A Rate 16/17(d=0,G=6/I=7 )Modula
tion Code for a Magnetic Recording Channel)」と題
される、米国特許出願(代理人の書類番号Q95−10
08−US1)の教示に従うレート16/17(d=
0,G=6/I=7)変調コードを利用する。レート1
6/17(0,6/7)変調コードに対しては、プリコ
ーダ18に従う書込電流は以下の条件を満たす。偶数ま
たは奇数のインタリーブにおいて多くても8つの連続す
る1または0がある、すなわち1×1×1×1×1×1
×1×1×1および0×0×0×0×0×0×0×0×
0のパターンは不可である。多くても8つの連続する1
および0、またはグローバルシーケンスにおける交番す
る0および1がある、すなわち111111111、0
00000000、101010101、および010
101010というパターンは不可である。レート16
/17(0,6/7)変調コードを用いると、その結果
は、トレリスに沿い所与の状態で終端をなす14個の可
能な最小距離エラー事象があることになる。この変調コ
ードを用いると、6つの「タイプA」および8つの「タ
イプB」の最小距離エラー事象がある。
【0038】8状態のEPR4トレリスにおける「タイ
プB」のエラー事象は、2つのインタリーブされる(1
−D′)トレリスのうち1つにおける最小距離エラー事
象に相当するが、その理由は(1−D′)チャネルにお
ける最小距離エラー事象は、1の連続と0の連続とを間
違えることに相当するからである。たとえば、0×0を
1×1と間違える「タイプB」のエラー事象は、インタ
リーブされる(1−D′)チャネルのうち1つにおいて
00を11と間違えるエラー事象に相当する。(1−
D′)トレリスにおける最も起こり得るエラー事象は、
第2の最良の経路が正しい経路である場合、特定的な状
態に入る第2の最良の経路よりも最良の経路を選択する
ことに対応する。言い換えれば、(1−D′)ビタビ検
出器において特定的な状態への最良の経路が間違った経
路であれば、第2の最良の経路が正しい経路である可能
性がある。マージビットは、第2の最良の経路が最良の
経路から分岐する位置を示し、終端をなす状態は第2の
最良の経路が最良の経路に再び合流する位置を示す。
(1−D′)チャネルにおいては状態は2つしかないた
め、最良の経路に沿う二進推定およびエラー事象の初め
と終わりの位置は、第2の最良の経路を十分に特定す
る。インタリーブされる(1−D′)トレリスのうち1
つにおいて第2の最良の経路よりも最良の経路を選択す
ることに対応する、EPR4トレリスにおけるタイプB
のエラー事象は、「ベストタイプB」のエラー事象と呼
ばれる。
プB」のエラー事象は、2つのインタリーブされる(1
−D′)トレリスのうち1つにおける最小距離エラー事
象に相当するが、その理由は(1−D′)チャネルにお
ける最小距離エラー事象は、1の連続と0の連続とを間
違えることに相当するからである。たとえば、0×0を
1×1と間違える「タイプB」のエラー事象は、インタ
リーブされる(1−D′)チャネルのうち1つにおいて
00を11と間違えるエラー事象に相当する。(1−
D′)トレリスにおける最も起こり得るエラー事象は、
第2の最良の経路が正しい経路である場合、特定的な状
態に入る第2の最良の経路よりも最良の経路を選択する
ことに対応する。言い換えれば、(1−D′)ビタビ検
出器において特定的な状態への最良の経路が間違った経
路であれば、第2の最良の経路が正しい経路である可能
性がある。マージビットは、第2の最良の経路が最良の
経路から分岐する位置を示し、終端をなす状態は第2の
最良の経路が最良の経路に再び合流する位置を示す。
(1−D′)チャネルにおいては状態は2つしかないた
め、最良の経路に沿う二進推定およびエラー事象の初め
と終わりの位置は、第2の最良の経路を十分に特定す
る。インタリーブされる(1−D′)トレリスのうち1
つにおいて第2の最良の経路よりも最良の経路を選択す
ることに対応する、EPR4トレリスにおけるタイプB
のエラー事象は、「ベストタイプB」のエラー事象と呼
ばれる。
【0039】8状態のEPR4トレリスにおける「タイ
プA」エラー事象は、双方のインタリーブされる(1−
D′)トレリスにおいて同時に発生する2つの最小距離
エラー事象に相当する。2つのエラー事象は互いの1つ
のチャネルクロックサイクル内で開始し、互いの1つの
チャネルクロックサイクル内で終了する。さらに、各々
のインタリーブに対する最良の経路についての二進推定
は、エラー事象の範囲にわたる互いの補数である。たと
えば、01010を10101と間違える「タイプA」
のエラー事象は、一方のインタリーブにおいて000を
111と間違え、他方のインタリーブにおいて11を0
0と間違えることに相当する。双方のインタリーブされ
る(1−D′)トレリスにおける第2の最良の経路でな
く最良の経路を選択することに相当する、EPR4トレ
リスにおけるエラー事象は、「ベストタイプA」エラー
事象と呼ばれる。「ベストタイプA」エラー事象が有効
な「タイプA」エラー事象に相当するには、第2の最良
の経路は、互いの1つのクロックサイクル内で、それぞ
れの(1−D′)トレリスにおいて最良の経路から分岐
せねばならず、合併しない領域にわたる2つの最良経路
についての二進入力推定は、互いの補数でなければなら
ない。
プA」エラー事象は、双方のインタリーブされる(1−
D′)トレリスにおいて同時に発生する2つの最小距離
エラー事象に相当する。2つのエラー事象は互いの1つ
のチャネルクロックサイクル内で開始し、互いの1つの
チャネルクロックサイクル内で終了する。さらに、各々
のインタリーブに対する最良の経路についての二進推定
は、エラー事象の範囲にわたる互いの補数である。たと
えば、01010を10101と間違える「タイプA」
のエラー事象は、一方のインタリーブにおいて000を
111と間違え、他方のインタリーブにおいて11を0
0と間違えることに相当する。双方のインタリーブされ
る(1−D′)トレリスにおける第2の最良の経路でな
く最良の経路を選択することに相当する、EPR4トレ
リスにおけるエラー事象は、「ベストタイプA」エラー
事象と呼ばれる。「ベストタイプA」エラー事象が有効
な「タイプA」エラー事象に相当するには、第2の最良
の経路は、互いの1つのクロックサイクル内で、それぞ
れの(1−D′)トレリスにおいて最良の経路から分岐
せねばならず、合併しない領域にわたる2つの最良経路
についての二進入力推定は、互いの補数でなければなら
ない。
【0040】特定的な状態で終端をなす「タイプA」の
エラー事象の組は、最小距離ではない1つのエラー事象
を含む。各インタリーブにおける1つのシンボルエラー
を伴う2つの連続するシンボルエラーに相当する「タイ
プA」エラー事象は、6という2乗ユークリッド距離を
有する。本発明の好ましい実施例では、このエラー事象
は考慮に入れない。しかしながら、実施例には僅かな変
更しか行なわずにこのエラー事象を簡単に含み入れるこ
とができる。このエラー事象を含めないことにより、タ
イプAのエラー事象は最小の長さの要求を満たす必要が
ある。したがって、「ベストタイプA」エラー事象は、
最小距離エラー事象に相当するものになるためには、3
つ以上の連続するシンボルエラーに相当せねばならな
い。
エラー事象の組は、最小距離ではない1つのエラー事象
を含む。各インタリーブにおける1つのシンボルエラー
を伴う2つの連続するシンボルエラーに相当する「タイ
プA」エラー事象は、6という2乗ユークリッド距離を
有する。本発明の好ましい実施例では、このエラー事象
は考慮に入れない。しかしながら、実施例には僅かな変
更しか行なわずにこのエラー事象を簡単に含み入れるこ
とができる。このエラー事象を含めないことにより、タ
イプAのエラー事象は最小の長さの要求を満たす必要が
ある。したがって、「ベストタイプA」エラー事象は、
最小距離エラー事象に相当するものになるためには、3
つ以上の連続するシンボルエラーに相当せねばならな
い。
【0041】先行技術において概要が説明されているタ
ーボPRML方策を用いると、ポストプロセッサは、レ
ート16/17(0,6/7)変調コードを用いるとき
には14のエラー事象距離を計算および比較しなければ
ならないだろう。本発明において説明する複雑性が減じ
られたポストプロセッサでは、このポストプロセッサは
変調コードとは関係なく、2つのエラー事象距離を計算
および比較する。このポストプロセッサは、PR4ビタ
ビ検出器からのマージビットを利用して、特定的な状態
で終わる「ベストタイプA」エラー事象および「ベスト
タイプB」エラー事象を決定する。この態様で、ポスト
プロセッサは、PR4ビタビ検出器で決定されるよう
に、各々のタイプの最も起こり得るエラー事象を考慮す
るのみである。
ーボPRML方策を用いると、ポストプロセッサは、レ
ート16/17(0,6/7)変調コードを用いるとき
には14のエラー事象距離を計算および比較しなければ
ならないだろう。本発明において説明する複雑性が減じ
られたポストプロセッサでは、このポストプロセッサは
変調コードとは関係なく、2つのエラー事象距離を計算
および比較する。このポストプロセッサは、PR4ビタ
ビ検出器からのマージビットを利用して、特定的な状態
で終わる「ベストタイプA」エラー事象および「ベスト
タイプB」エラー事象を決定する。この態様で、ポスト
プロセッサは、PR4ビタビ検出器で決定されるよう
に、各々のタイプの最も起こり得るエラー事象を考慮す
るのみである。
【0042】先行技術において述べられているターボP
RML方策は、2分の1のレートで動作するように修正
されるときには、トレリスにおいて2つの連続する状態
で終端をなす最小距離エラー事象すべての組を考慮す
る。したがって、ターボPRMLポストプロセッサは、
レート16/17(0,6/7)コードを採用するとき
には、28のエラー事象距離を計算および比較する必要
がある。対照的に、本発明において説明する複雑性が減
じられたポストプロセッサ40は、変調コードとは関係
なく、4つのエラー事象距離を計算および比較する必要
があるのみである。4つのエラー事象距離は、2つの連
続する状態で終端をなす「ベストタイプA」および「ベ
ストタイプB」最小距離エラー事象に相当する。
RML方策は、2分の1のレートで動作するように修正
されるときには、トレリスにおいて2つの連続する状態
で終端をなす最小距離エラー事象すべての組を考慮す
る。したがって、ターボPRMLポストプロセッサは、
レート16/17(0,6/7)コードを採用するとき
には、28のエラー事象距離を計算および比較する必要
がある。対照的に、本発明において説明する複雑性が減
じられたポストプロセッサ40は、変調コードとは関係
なく、4つのエラー事象距離を計算および比較する必要
があるのみである。4つのエラー事象距離は、2つの連
続する状態で終端をなす「ベストタイプA」および「ベ
ストタイプB」最小距離エラー事象に相当する。
【0043】ポストプロセッサ40は、PR4ビタビ検
出器38の出力でのシーケンス推定を利用して、PR4
経路と呼ばれる8状態EPR4トレリスを通る経路を特
定する。図7の例では、PR4経路は、トレリスを通る
実線で示され、分岐は二進入力シンボルでラベル付けら
れている。図7の点線は、この例において示される特定
的なPR4経路を与えらた場合の、時間iで終端をなす
可能な最小距離エラー事象すべてを表わす。この例にお
けるPR4経路には、時間iで終端をなす僅か4つの可
能な最小距離エラー事象しかないが、変調コードにより
可能にされる最小距離エラー事象の最大数までなら、任
意のPR4経路ではいくつの最小距離エラー事象でも可
能である。時間kで終端をなす可能な最小距離エラー事
象すべてに対しエラー事象距離を計算する代わりに、ポ
ストプロセッサは、マージビットを用いて、時間kで終
端をなす「ベストタイプA」および「ベストタイプB」
最小距離エラー事象を決定する。
出器38の出力でのシーケンス推定を利用して、PR4
経路と呼ばれる8状態EPR4トレリスを通る経路を特
定する。図7の例では、PR4経路は、トレリスを通る
実線で示され、分岐は二進入力シンボルでラベル付けら
れている。図7の点線は、この例において示される特定
的なPR4経路を与えらた場合の、時間iで終端をなす
可能な最小距離エラー事象すべてを表わす。この例にお
けるPR4経路には、時間iで終端をなす僅か4つの可
能な最小距離エラー事象しかないが、変調コードにより
可能にされる最小距離エラー事象の最大数までなら、任
意のPR4経路ではいくつの最小距離エラー事象でも可
能である。時間kで終端をなす可能な最小距離エラー事
象すべてに対しエラー事象距離を計算する代わりに、ポ
ストプロセッサは、マージビットを用いて、時間kで終
端をなす「ベストタイプA」および「ベストタイプB」
最小距離エラー事象を決定する。
【0044】ポストプロセスアルゴリズムについて説明
するために、表記について規定する。L[i]はシンボ
ルiが占めるインタリーブすなわち偶数のインタリーブ
において時間iに先行する第1の非ゼロマージビットの
位置を表わす。一般性を失うことなく、時間kは偶数を
表わすものとする。そうすれば、L[k]は、時間kに
先行する偶数のインタリーブにおける第1の非ゼロマー
ジビットの位置を表わし、L[k]は、すべての1≦n
≦(k−2−L[k])/2に対し、条件m[L
[k]]=1およびm[L[k]+2n]=0を満たす
kよりも小さな偶数である。同様に、L[k+1]は、
時間k+1に先行する奇数のインタリーブにおける第1
の非ゼロマージビットの位置を表わし、L[k+1]
は、すべての1≦p≦(k−1−L[k+1])/2に
対し、条件m[L[k+1]]=1およびm[L[k+
1]+2p]=0を満たすk+1よりも小さな奇数であ
る。
するために、表記について規定する。L[i]はシンボ
ルiが占めるインタリーブすなわち偶数のインタリーブ
において時間iに先行する第1の非ゼロマージビットの
位置を表わす。一般性を失うことなく、時間kは偶数を
表わすものとする。そうすれば、L[k]は、時間kに
先行する偶数のインタリーブにおける第1の非ゼロマー
ジビットの位置を表わし、L[k]は、すべての1≦n
≦(k−2−L[k])/2に対し、条件m[L
[k]]=1およびm[L[k]+2n]=0を満たす
kよりも小さな偶数である。同様に、L[k+1]は、
時間k+1に先行する奇数のインタリーブにおける第1
の非ゼロマージビットの位置を表わし、L[k+1]
は、すべての1≦p≦(k−1−L[k+1])/2に
対し、条件m[L[k+1]]=1およびm[L[k+
1]+2p]=0を満たすk+1よりも小さな奇数であ
る。
【0045】(1−D′)トレリスには2つの状態しか
なく、(1−D′)ビタビ検出器における残存経路は交
差することができないため、時間L[k]から時間k−
2までの偶数のインタリーブにおける二進入力推定はす
べて互いに等しくなり、0≦n≦(k−2−L[k])
/2に対し、x^[L[k]+2n]=x^[k−2]
となる。同様に、時間L[k+1]から時間k−1まで
の奇数のインタリーブにおける二進入力推定はすべて互
いに等しく、0≦p≦(k−1−L[k+1])/2に
対しx^[L[k+1]+2p]=x^[k−1]とな
る。
なく、(1−D′)ビタビ検出器における残存経路は交
差することができないため、時間L[k]から時間k−
2までの偶数のインタリーブにおける二進入力推定はす
べて互いに等しくなり、0≦n≦(k−2−L[k])
/2に対し、x^[L[k]+2n]=x^[k−2]
となる。同様に、時間L[k+1]から時間k−1まで
の奇数のインタリーブにおける二進入力推定はすべて互
いに等しく、0≦p≦(k−1−L[k+1])/2に
対しx^[L[k+1]+2p]=x^[k−1]とな
る。
【0046】時間kで終わる「ベストタイプB」エラー
事象の開始位置はL[k−1]で与えられ、k+1で終
わる「ベストタイプB」エラー事象の開始位置はL
[k]で与えられる。時間kで終わる「ベストタイプ
A」エラー事象の開始位置はmin{L[k−2],L
[k−1]}で与えられ、時間k+1で終わる「ベスト
タイプA」エラー事象の開始位置はmin{L[k−
1],L[k]}で与えられる。時間kで終わる「ベス
トタイプA」エラー事象が有効なタイプAの最小距離エ
ラー事象を表わすためには、以下の条件すなわちL[k
−1]<k−3,L[k−2]=L[k−1]±1,x
^[L[k−2]]≠x^[L[k−1]]が満たされ
ねばならない。k+1で終わる「ベストタイプA」エラ
ー事象が有効なタイプAの最小距離エラー事象を表わす
ためには、以下の条件すなわちL[k]<k−2,L
[k−1]=L[k]±1,x^[L[k−1]]≠x
^[L[k]]が満たされねばならない。
事象の開始位置はL[k−1]で与えられ、k+1で終
わる「ベストタイプB」エラー事象の開始位置はL
[k]で与えられる。時間kで終わる「ベストタイプ
A」エラー事象の開始位置はmin{L[k−2],L
[k−1]}で与えられ、時間k+1で終わる「ベスト
タイプA」エラー事象の開始位置はmin{L[k−
1],L[k]}で与えられる。時間kで終わる「ベス
トタイプA」エラー事象が有効なタイプAの最小距離エ
ラー事象を表わすためには、以下の条件すなわちL[k
−1]<k−3,L[k−2]=L[k−1]±1,x
^[L[k−2]]≠x^[L[k−1]]が満たされ
ねばならない。k+1で終わる「ベストタイプA」エラ
ー事象が有効なタイプAの最小距離エラー事象を表わす
ためには、以下の条件すなわちL[k]<k−2,L
[k−1]=L[k]±1,x^[L[k−1]]≠x
^[L[k]]が満たされねばならない。
【0047】時間jでのEPR4エラー信号、e[j]
は、EPR4等化サンプルrEPR4[j]と、理想的なE
PR4サンプルy^EPR4[j]=x^[j]+x^[j
−1]−x^[j−2]−x^[j−3]との相違とし
て規定されるため、e[j]=rEPR4[j]−y^EPR4
[j]となる。距離は、受取ったサンプルと理想的なE
PR4サンプルとの間の2乗ユークリッド距離の2分の
1として規定されると仮定すると、EPR4トレリスを
通るPR4経路に対する時間jでの経路距離は次式で与
えられる。
は、EPR4等化サンプルrEPR4[j]と、理想的なE
PR4サンプルy^EPR4[j]=x^[j]+x^[j
−1]−x^[j−2]−x^[j−3]との相違とし
て規定されるため、e[j]=rEPR4[j]−y^EPR4
[j]となる。距離は、受取ったサンプルと理想的なE
PR4サンプルとの間の2乗ユークリッド距離の2分の
1として規定されると仮定すると、EPR4トレリスを
通るPR4経路に対する時間jでの経路距離は次式で与
えられる。
【0048】
【数1】
【0049】シーケンス{X[0],X[1],…,X
[j]}および{YEPR4[0],YEP R4[1],…,Y
EPR4[j]}が、二進入力シンボル、およびPR4経路
から分岐し時間jで初めて再合流する競争経路と関連す
る理想的なEPR4サンプルを示すと仮定する。そうす
れば、差分距離と呼ばれる、2つの経路に対する経路距
離間の相違は次式のようになる。
[j]}および{YEPR4[0],YEP R4[1],…,Y
EPR4[j]}が、二進入力シンボル、およびPR4経路
から分岐し時間jで初めて再合流する競争経路と関連す
る理想的なEPR4サンプルを示すと仮定する。そうす
れば、差分距離と呼ばれる、2つの経路に対する経路距
離間の相違は次式のようになる。
【0050】
【数2】
【0051】競争経路は最小距離分だけPR4経路と異
なると仮定すると、上記の等式における最初の項は、2
つの雑音のないEPR4経路間の2乗ユークリッド距離
の2分の1、dmin 2 /2に等しい。第2の項は、エラ
ー事象距離と呼ばれる、EPR4エラー信号の線形的な
組合せである。
なると仮定すると、上記の等式における最初の項は、2
つの雑音のないEPR4経路間の2乗ユークリッド距離
の2分の1、dmin 2 /2に等しい。第2の項は、エラ
ー事象距離と呼ばれる、EPR4エラー信号の線形的な
組合せである。
【0052】emB[j]およびdmB[j]が、それ
ぞれ、時間jで終わる「ベストタイプB」エラー事象に
対するエラー事象距離および差分距離を表わすとすれ
ば、dmB[j]=dmin 2 /2−emB[j]とな
る。同様に、emA[j]およびdmA[j]がそれぞ
れ、時間jで終わる「ベストタイプA」最小距離エラー
事象に対するエラー事象距離および差分距離を表わすと
すれば、dmA[j]=d min 2 /2−emA[j]と
なる。2乗ユークリッド距離6のタイプAのエラー事象
が含まれるとすれば、差分距離の等式における定数はd
2 /2となり、このd2 はエラー事象が2つのエラーを
生じさせるとすれば6に等しく、さもなければ4に等し
い。ポストプロセッサ40の好ましい実施例では、「ベ
ストタイプA」エラー事象は、1組の最小距離エラー事
象に制限されるため、d2 は常にdmi n 2 に等しい。
ぞれ、時間jで終わる「ベストタイプB」エラー事象に
対するエラー事象距離および差分距離を表わすとすれ
ば、dmB[j]=dmin 2 /2−emB[j]とな
る。同様に、emA[j]およびdmA[j]がそれぞ
れ、時間jで終わる「ベストタイプA」最小距離エラー
事象に対するエラー事象距離および差分距離を表わすと
すれば、dmA[j]=d min 2 /2−emA[j]と
なる。2乗ユークリッド距離6のタイプAのエラー事象
が含まれるとすれば、差分距離の等式における定数はd
2 /2となり、このd2 はエラー事象が2つのエラーを
生じさせるとすれば6に等しく、さもなければ4に等し
い。ポストプロセッサ40の好ましい実施例では、「ベ
ストタイプA」エラー事象は、1組の最小距離エラー事
象に制限されるため、d2 は常にdmi n 2 に等しい。
【0053】差分距離dmB[j]が0未満であれば、
EPR4ビタビ検出器は、時間jではPR4経路よりも
競争経路を選択している。したがって、時間jで終わる
「ベストタイプB」エラー事象は、修正のために考慮に
入れねばならない可能なエラー事象に適するものとな
る。時間jで終わる「ベストタイプA」エラー事象が有
効であり、差分距離dmA[j]が0未満であると仮定
すれば、時間jで終わる「ベストタイプA」エラー事象
は、修正のために考慮に入れねばならない可能なエラー
事象として適する。
EPR4ビタビ検出器は、時間jではPR4経路よりも
競争経路を選択している。したがって、時間jで終わる
「ベストタイプB」エラー事象は、修正のために考慮に
入れねばならない可能なエラー事象に適するものとな
る。時間jで終わる「ベストタイプA」エラー事象が有
効であり、差分距離dmA[j]が0未満であると仮定
すれば、時間jで終わる「ベストタイプA」エラー事象
は、修正のために考慮に入れねばならない可能なエラー
事象として適する。
【0054】時間jで終わる「ベストタイプB」エラー
事象に対し、時間L[j−1]より前で2つの経路にお
ける二進入力シンボルは同じであるため、すべてのi<
L[j−1]に対しX[i]=x^[i]となる。時間
L[j−1]では、2つの経路の分岐はX[L[j−
1]]≠x^[L[j−1]]に対応する。0≦q≦
(j−3−L[j−1])/2に対し、x^[L[j−
1]+2q]=x^[j−3],X[L[j−1]+2
q]=X[j−3]であるため、時間jで終わる「ベス
トタイプB」エラー事象に対するエラー事象距離は次式
のように表わすことができる。
事象に対し、時間L[j−1]より前で2つの経路にお
ける二進入力シンボルは同じであるため、すべてのi<
L[j−1]に対しX[i]=x^[i]となる。時間
L[j−1]では、2つの経路の分岐はX[L[j−
1]]≠x^[L[j−1]]に対応する。0≦q≦
(j−3−L[j−1])/2に対し、x^[L[j−
1]+2q]=x^[j−3],X[L[j−1]+2
q]=X[j−3]であるため、時間jで終わる「ベス
トタイプB」エラー事象に対するエラー事象距離は次式
のように表わすことができる。
【0055】
【数3】
【0056】同じ態様で、時間jで終わる「ベストタイ
プA」エラー事象に対するエラー事象距離を次式のよう
に表わすことができる。
プA」エラー事象に対するエラー事象距離を次式のよう
に表わすことができる。
【0057】
【数4】
【0058】「ベストタイプB」エラー事象に対するエ
ラー事象距離、emB[j]は常に、有効なタイプBの
エラー事象に相当する。しかしながら、エラー事象距離
emA[j]は、「ベストタイプA」エラー事象が有効
である場合のみ有効となる。
ラー事象距離、emB[j]は常に、有効なタイプBの
エラー事象に相当する。しかしながら、エラー事象距離
emA[j]は、「ベストタイプA」エラー事象が有効
である場合のみ有効となる。
【0059】エラー事象距離を計算する1つの方法は、
EPR4エラー信号e[j]を(1+D)および(1−
D2 )フィルタに通し、(e[j]+e[j−1])お
よび(e[j]−e[j−2])の項を得ることであ
る。フィルタの出力は、項(e[L[j−1]+1]+
e[L[j−1]])および(e[L[j−1]+2]
−e[L[j−1]])を含む、フィードバックを伴う
マルチプレクサ入力で制御された遅延素子に送られる。
エラー事象距離は、フィルタの出力に遅延要素の出力を
加算またはフィルタ出力から減算することにより、符号
変更の範囲内で、獲得される。エラー事象距離を計算す
る代替の方法は、クナッドソンによる、「部分応答チャ
ネルに対する検出およびエラー修正(Detection and Er
ror-Correction for Partial Response Channels)」、
1994年4月、サンディエゴ、カリフォルニア大学、
博士論文、頁122−141において述べられている。
この開示を本明細書に引用により援用する。
EPR4エラー信号e[j]を(1+D)および(1−
D2 )フィルタに通し、(e[j]+e[j−1])お
よび(e[j]−e[j−2])の項を得ることであ
る。フィルタの出力は、項(e[L[j−1]+1]+
e[L[j−1]])および(e[L[j−1]+2]
−e[L[j−1]])を含む、フィードバックを伴う
マルチプレクサ入力で制御された遅延素子に送られる。
エラー事象距離は、フィルタの出力に遅延要素の出力を
加算またはフィルタ出力から減算することにより、符号
変更の範囲内で、獲得される。エラー事象距離を計算す
る代替の方法は、クナッドソンによる、「部分応答チャ
ネルに対する検出およびエラー修正(Detection and Er
ror-Correction for Partial Response Channels)」、
1994年4月、サンディエゴ、カリフォルニア大学、
博士論文、頁122−141において述べられている。
この開示を本明細書に引用により援用する。
【0060】ポストプロセッサ40の好ましい実施例で
は、時間kおよびk+1で終わる、「ベストタイプA」
および「ベストタイプB」エラー事象に対するエラー事
象距離は、以下のように2分の1レートのクロックサイ
クルの間に計算される。
は、時間kおよびk+1で終わる、「ベストタイプA」
および「ベストタイプB」エラー事象に対するエラー事
象距離は、以下のように2分の1レートのクロックサイ
クルの間に計算される。
【0061】
【数5】
【0062】(時間k+1で終わるタイプAのエラー事
象に対し、次式のとおりであるため。)
象に対し、次式のとおりであるため。)
【0063】
【数6】
【0064】好ましい実施例は、チャネルレートの2分
の1で動作する単一のクロックを用いて動作し、拡張さ
れたパイプライン化を通して非常に高速であるデータレ
ートを達成するように設計されている。FIRフィルタ
の出力は、単一の2分の1レートのクロックでクロック
されるため、サンプルrPR4 [k]およびrPR4 [k+
1]は、同時に出力される。この実施例では、2分の1
レートのクロックサイクルにつき、僅か1つの加算また
は比較動作が必要である。適切なパイプ段を取除くこと
により、この実施例を容易に修正して、2分の1レート
のクロックサイクルにつきいくつでも動作を行ない、か
つ費用面でも効率を上げることができる。
の1で動作する単一のクロックを用いて動作し、拡張さ
れたパイプライン化を通して非常に高速であるデータレ
ートを達成するように設計されている。FIRフィルタ
の出力は、単一の2分の1レートのクロックでクロック
されるため、サンプルrPR4 [k]およびrPR4 [k+
1]は、同時に出力される。この実施例では、2分の1
レートのクロックサイクルにつき、僅か1つの加算また
は比較動作が必要である。適切なパイプ段を取除くこと
により、この実施例を容易に修正して、2分の1レート
のクロックサイクルにつきいくつでも動作を行ない、か
つ費用面でも効率を上げることができる。
【0065】図6および8に示されるように、本発明の
原理に従うポストプロセッサ40の好ましい実施例は、
主として以下の7つのブロックから構成される。
原理に従うポストプロセッサ40の好ましい実施例は、
主として以下の7つのブロックから構成される。
【0066】エラー信号発生器ブロック50 マージメモリブロック52 PR4判断メモリブロック54 エラー事象距離発生ブロック56 エラー事象有効化ブロック58 エラー事象比較ブロック60 更新最良エラー事象ブロック62 最良エラー事象訂正ブロック64 エラー信号発生器ブロック50は、PR4ビタビ検出器
の出力でPR4等化サンプルおよび推定された入力信号
を与えられ、EPR4エラー信号を計算するのに用いら
れる。図6に示すように、エラー信号発生器50は、2
つのサンプル遅延ライン48Eおよび48O、(1+
D)フィルタ46、および理想サンプル発生器42を含
む。サンプル遅延ライン48Eおよび48Oは、PR4
ビタビ検出器の出力でPR4等化サンプルを推定された
書込電流と整列させるのに用いられる。(1+D)フィ
ルタ46の目的は、入来サンプルのPR4スペクトルか
らEPR4スペクトルへの等化を完了させることであ
る。FIRフィルタ30からのサンプルは、タイミング
制御ループ32、利得制御ループ34およびPR4ビタ
ビ検出器38の利益となるように、PR4スペクトルに
等化されている。このように、(1+D)フィルタ46
は、EPR4ポストプロセッサ36のために等化を完了
させておく必要がある。理想サンプル発生器50では、
PR4ビタビ検出器の出力での推定された入力シーケン
スは、(1+D−D2 −D3 )フィルタを通され、ID
EAL_EVEN=y^EPR4[k+2]およびIDEA
L_ODD=y^EPR4[k+3]に相当する、EPR4
チャネル出力シンボルを計算する。図6では、PR4等
化サンプルFIR_EVENおよびFIR_ODDは、
値が−32から31へと変化する6ビットで表わされ
る。理想的なPR4サンプルが−16、0および16で
あり、理想的なEPR4サンプルが−32、−16、
0、16および32であると仮定すると、集合{−2,
−1,0,1,2}におけるEPR4チャネル出力シン
ボルは16で乗算され、これは左に4シフトすることに
相当し、理想的なEPR4サンプルの値が得られる。5
1で示すように、理想的なEPR4サンプルをEPR4
等化サンプルから減算することにより、EPR4エラー
信号が計算される。ERROR_EVEN=e[k]お
よびERROR_ODD=e[k+1]に対応するEP
R4エラー信号は、エラー事象距離発生ブロック56へ
と送られる。
の出力でPR4等化サンプルおよび推定された入力信号
を与えられ、EPR4エラー信号を計算するのに用いら
れる。図6に示すように、エラー信号発生器50は、2
つのサンプル遅延ライン48Eおよび48O、(1+
D)フィルタ46、および理想サンプル発生器42を含
む。サンプル遅延ライン48Eおよび48Oは、PR4
ビタビ検出器の出力でPR4等化サンプルを推定された
書込電流と整列させるのに用いられる。(1+D)フィ
ルタ46の目的は、入来サンプルのPR4スペクトルか
らEPR4スペクトルへの等化を完了させることであ
る。FIRフィルタ30からのサンプルは、タイミング
制御ループ32、利得制御ループ34およびPR4ビタ
ビ検出器38の利益となるように、PR4スペクトルに
等化されている。このように、(1+D)フィルタ46
は、EPR4ポストプロセッサ36のために等化を完了
させておく必要がある。理想サンプル発生器50では、
PR4ビタビ検出器の出力での推定された入力シーケン
スは、(1+D−D2 −D3 )フィルタを通され、ID
EAL_EVEN=y^EPR4[k+2]およびIDEA
L_ODD=y^EPR4[k+3]に相当する、EPR4
チャネル出力シンボルを計算する。図6では、PR4等
化サンプルFIR_EVENおよびFIR_ODDは、
値が−32から31へと変化する6ビットで表わされ
る。理想的なPR4サンプルが−16、0および16で
あり、理想的なEPR4サンプルが−32、−16、
0、16および32であると仮定すると、集合{−2,
−1,0,1,2}におけるEPR4チャネル出力シン
ボルは16で乗算され、これは左に4シフトすることに
相当し、理想的なEPR4サンプルの値が得られる。5
1で示すように、理想的なEPR4サンプルをEPR4
等化サンプルから減算することにより、EPR4エラー
信号が計算される。ERROR_EVEN=e[k]お
よびERROR_ODD=e[k+1]に対応するEP
R4エラー信号は、エラー事象距離発生ブロック56へ
と送られる。
【0067】EPR4エラー信号を計算する代替方法
は、初めに理想的なPR4サンプルをPR4等化サンプ
ルから減算することにより、PR4エラー信号を計算す
ることを含む。次に、PR4エラー信号は(1+D)フ
ィルタを通されEPR4エラー信号が得られる。
は、初めに理想的なPR4サンプルをPR4等化サンプ
ルから減算することにより、PR4エラー信号を計算す
ることを含む。次に、PR4エラー信号は(1+D)フ
ィルタを通されEPR4エラー信号が得られる。
【0068】図9はマージメモリブロック52を示す。
M_EVEN=m[k+20]およびM_ODD=m
[k+21]に対応する、2つの(1−D′)ビタビ検
出器の出力でのマージビットは、10の2分の1レート
のクロックサイクル分速く利用できるため、マージビッ
トはマージメモリ内の2つの遅延ライン43Eおよび4
3Oにおいて遅延される。遅延ライン43Eおよび43
Oの出力、m[k]およびm[k+1]は、2つのタッ
プされる遅延ラインに送られる。タップは、ポストプロ
セッサにおけるその他のブロックにアクセス可能な各遅
延ラインにおける種々の位置にマージビットを設ける。
図8および9では、すべてのiの値に対し、信号MEV
EN[i]はm[k−2i]に対応し、信号MODD
[i]はm[k+1−2i]に対応する。
M_EVEN=m[k+20]およびM_ODD=m
[k+21]に対応する、2つの(1−D′)ビタビ検
出器の出力でのマージビットは、10の2分の1レート
のクロックサイクル分速く利用できるため、マージビッ
トはマージメモリ内の2つの遅延ライン43Eおよび4
3Oにおいて遅延される。遅延ライン43Eおよび43
Oの出力、m[k]およびm[k+1]は、2つのタッ
プされる遅延ラインに送られる。タップは、ポストプロ
セッサにおけるその他のブロックにアクセス可能な各遅
延ラインにおける種々の位置にマージビットを設ける。
図8および9では、すべてのiの値に対し、信号MEV
EN[i]はm[k−2i]に対応し、信号MODD
[i]はm[k+1−2i]に対応する。
【0069】次に、図10を参照して、PR4判断メモ
リブロック54は、2つの(1−D′)ビタビ検出器か
らの推定された入力シンボルを、2つのタップされた遅
延ライン54Eおよび54Oにストアする。遅延ライン
への入力はx^[k+2]およびx^[k+3]に対応
し、遅延ラインの出力はx^[k−46]およびx^
[k−47]に対応する。タップは、ポストプロセッサ
におけるその他のブロックにアクセス可能な各遅延ライ
ンにおける種々の位置でPR4判断を行なう。図8およ
び10では、信号XEVEN[i]はx^[k−2i]
に対応し、信号XODD[i]はx^[k+1−2i]
に対応する。推定された入力シーケンス(x^)におけ
るエラー事象は、遅延ラインの出力を最良のエラー事象
訂正ブロック64を通して送ることにより修正されて、
向上した推定入力シーケンス(x^^)を得る。
リブロック54は、2つの(1−D′)ビタビ検出器か
らの推定された入力シンボルを、2つのタップされた遅
延ライン54Eおよび54Oにストアする。遅延ライン
への入力はx^[k+2]およびx^[k+3]に対応
し、遅延ラインの出力はx^[k−46]およびx^
[k−47]に対応する。タップは、ポストプロセッサ
におけるその他のブロックにアクセス可能な各遅延ライ
ンにおける種々の位置でPR4判断を行なう。図8およ
び10では、信号XEVEN[i]はx^[k−2i]
に対応し、信号XODD[i]はx^[k+1−2i]
に対応する。推定された入力シーケンス(x^)におけ
るエラー事象は、遅延ラインの出力を最良のエラー事象
訂正ブロック64を通して送ることにより修正されて、
向上した推定入力シーケンス(x^^)を得る。
【0070】次に図11を参照して、エラー事象距離発
生ブロック56は、ERROR_EVEN=e[k]お
よびERROR_ODD=e[k+1]である、エラー
信号発生器50からの奇数および偶数のEPR4エラー
信号を受取る。EPR4エラー信号は(1+D)フィル
タを通して送られ、遅延され、BEVEN_REG=e
[k−2]+e[k−3]およびBODD_REG=e
[k−1]+e[k−2]が得られる。同時に、EPR
4エラー信号は(1−D2 )フィルタを通して送られ、
遅延され、AEVEN_REG=e[k−2]−e[k
−4]およびAODD_REG=(e[k−1]−e
[k−3])が得られる。エラー事象有効化ブロック5
8で発生されるTRIGGERA_EREG0およびG
ATEA信号は、タイプAエラー事象の始まりに関連す
るAEVEN_REGまたはAODD_REGの最後の
値であるAOLD_REGを含むレジスタへの入力を制
御するのに用いられる。GATEA信号は、タイプAエ
ラー事象が時間k−3またはk−4いずれかで開始する
ことを示している。TRIGGERA_EREG信号
は、タイプAエラー事象が時間k−4で偶数のインタリ
ーブで開始することを示している。レジスタBEVEN
_OLD_REGは、奇数のインタリーブにおけるタイ
プBのエラー事象の開始と関連するBEVEN_REG
の最後の値である。同様に、レジスタBODD_OLD
_REGは、偶数のインタリーブにおけるタイプBエラ
ー事象の開始と関連するBODD_REGの最後の値で
ある。本明細書において信号の名前において用いる奇数
および偶数という引用は、通常はエラー事象の開始の位
置というよりも終わりの位置に関する。マージビットM
EVEN[1]=m[k−2]およびMODD[2]=
m[k−3]はそれぞれ、時間k−2での偶数のインタ
リーブ、および時間k−3での奇数のインタリーブにお
けるタイプBのエラー事象の開始を示すのに用いられ
る。レジスタされた値は次に加算または減算されて次式
を得る。
生ブロック56は、ERROR_EVEN=e[k]お
よびERROR_ODD=e[k+1]である、エラー
信号発生器50からの奇数および偶数のEPR4エラー
信号を受取る。EPR4エラー信号は(1+D)フィル
タを通して送られ、遅延され、BEVEN_REG=e
[k−2]+e[k−3]およびBODD_REG=e
[k−1]+e[k−2]が得られる。同時に、EPR
4エラー信号は(1−D2 )フィルタを通して送られ、
遅延され、AEVEN_REG=e[k−2]−e[k
−4]およびAODD_REG=(e[k−1]−e
[k−3])が得られる。エラー事象有効化ブロック5
8で発生されるTRIGGERA_EREG0およびG
ATEA信号は、タイプAエラー事象の始まりに関連す
るAEVEN_REGまたはAODD_REGの最後の
値であるAOLD_REGを含むレジスタへの入力を制
御するのに用いられる。GATEA信号は、タイプAエ
ラー事象が時間k−3またはk−4いずれかで開始する
ことを示している。TRIGGERA_EREG信号
は、タイプAエラー事象が時間k−4で偶数のインタリ
ーブで開始することを示している。レジスタBEVEN
_OLD_REGは、奇数のインタリーブにおけるタイ
プBのエラー事象の開始と関連するBEVEN_REG
の最後の値である。同様に、レジスタBODD_OLD
_REGは、偶数のインタリーブにおけるタイプBエラ
ー事象の開始と関連するBODD_REGの最後の値で
ある。本明細書において信号の名前において用いる奇数
および偶数という引用は、通常はエラー事象の開始の位
置というよりも終わりの位置に関する。マージビットM
EVEN[1]=m[k−2]およびMODD[2]=
m[k−3]はそれぞれ、時間k−2での偶数のインタ
リーブ、および時間k−3での奇数のインタリーブにお
けるタイプBのエラー事象の開始を示すのに用いられ
る。レジスタされた値は次に加算または減算されて次式
を得る。
【0071】
【数7】
【0072】これらの信号はレジスタされて、時間k−
4およびk−3で終わる「ベストタイプA」エラー事
象、および時間k−4およびk−3で終わる「ベストタ
イプB」エラー事象に対するエラー事象距離が得られ、
次式のとおりとなる。
4およびk−3で終わる「ベストタイプA」エラー事
象、および時間k−4およびk−3で終わる「ベストタ
イプB」エラー事象に対するエラー事象距離が得られ、
次式のとおりとなる。
【0073】
【数8】
【0074】次に図12を参照して、エラー事象有効化
ブロック58は、時間k−5およびk−4で終わる「ベ
ストタイプA」エラー事象が有効であるかどうかを決定
する。時間k−4で終わる「ベストタイプA」エラー事
象は、L[k−5]<k−7,L[k−6]=L[k−
5]±1,およびx^[k−8]≠x^[k−7]であ
れば有効である。同様に、時間k−3で終わる「ベスト
タイプA」エラー事象は、L[k−4]<k−6,L
[k−5]=L[k−4]±1,およびx^[k−8]
≠x^[k−7]であれば有効である。以前のチャネル
クロックサイクルにおいて「ベストタイプA」エラー事
象が有効であり、特定的なマージビットの値が0であれ
ば、エラー事象距離は有効なままである。信号VALI
DA_EREGおよびVALIDA_OREGは、それ
ぞれ、時間k−4およびk−3で終わる「ベストタイプ
A」エラー事象が有効かどうかを示す。
ブロック58は、時間k−5およびk−4で終わる「ベ
ストタイプA」エラー事象が有効であるかどうかを決定
する。時間k−4で終わる「ベストタイプA」エラー事
象は、L[k−5]<k−7,L[k−6]=L[k−
5]±1,およびx^[k−8]≠x^[k−7]であ
れば有効である。同様に、時間k−3で終わる「ベスト
タイプA」エラー事象は、L[k−4]<k−6,L
[k−5]=L[k−4]±1,およびx^[k−8]
≠x^[k−7]であれば有効である。以前のチャネル
クロックサイクルにおいて「ベストタイプA」エラー事
象が有効であり、特定的なマージビットの値が0であれ
ば、エラー事象距離は有効なままである。信号VALI
DA_EREGおよびVALIDA_OREGは、それ
ぞれ、時間k−4およびk−3で終わる「ベストタイプ
A」エラー事象が有効かどうかを示す。
【0075】最高チャネルレートの実現では、エラー事
象比較ブロックを用いて、訂正の対象となる可能性のあ
る、時間jで終わる「ベストタイプAまたはB」の最小
距離エラー事象を決定する。エラー事象比較ブロック
は、2つのエラー事象距離または2つの差分距離を比較
して以下を決定する。
象比較ブロックを用いて、訂正の対象となる可能性のあ
る、時間jで終わる「ベストタイプAまたはB」の最小
距離エラー事象を決定する。エラー事象比較ブロック
は、2つのエラー事象距離または2つの差分距離を比較
して以下を決定する。
【0076】em[j]=max{emA[j],em
B[j]} dm[j]=min{emA[j],emB[j]}=
dmin 2 /2−em[j] 「ベストタイプA」エラー事象が有効であり、dmA
[j]またはdmB[j]が0未満であれば、ポストプ
ロセッサは2つのエラー事象のうち1つを訂正を考慮す
るエラー事象として選択する。このエラー事象はフラグ
がつけられ、その差分距離はdm[j]=min{dm
A[j],dmB[j]}で与えられる。ポストプロセ
ッサは、dmB[j]<0であり、「ベストタイプA」
エラー事象が無効であるかまたはdmB[j]<dmA
[j]であれば、時間jで終わる「ベストタイプB」エ
ラー事象を選択する。この場合、差分距離dm[j]は
dmB[j]と等しくなるように設定される。ポストプ
ロセッサは、dmA[j]<0、dmA[j]<dmB
[j]、かつ「ベストタイプA」エラー事象が有効であ
れば、時間jで終わる「ベストタイプA」エラー事象を
選択する。この場合、時間jで終わる「ベストタイプA
またはB」エラー事象に対する差分距離、dm[j]
は、dmA[j]に等しくなるように設定される。
B[j]} dm[j]=min{emA[j],emB[j]}=
dmin 2 /2−em[j] 「ベストタイプA」エラー事象が有効であり、dmA
[j]またはdmB[j]が0未満であれば、ポストプ
ロセッサは2つのエラー事象のうち1つを訂正を考慮す
るエラー事象として選択する。このエラー事象はフラグ
がつけられ、その差分距離はdm[j]=min{dm
A[j],dmB[j]}で与えられる。ポストプロセ
ッサは、dmB[j]<0であり、「ベストタイプA」
エラー事象が無効であるかまたはdmB[j]<dmA
[j]であれば、時間jで終わる「ベストタイプB」エ
ラー事象を選択する。この場合、差分距離dm[j]は
dmB[j]と等しくなるように設定される。ポストプ
ロセッサは、dmA[j]<0、dmA[j]<dmB
[j]、かつ「ベストタイプA」エラー事象が有効であ
れば、時間jで終わる「ベストタイプA」エラー事象を
選択する。この場合、時間jで終わる「ベストタイプA
またはB」エラー事象に対する差分距離、dm[j]
は、dmA[j]に等しくなるように設定される。
【0077】最高チャネルレートの実現では、更新最良
エラー事象ブロックは、時間jで終わる「ベストタイプ
AまたはB」エラー事象の差分距離、dm[j]を、時
間のウィンドウにわたる最良のエラー事象の差分距離と
比較し、ここでウィンドウの長さは、最長のエラー事象
の長さに等しい。レート16/17(0,6/7)変調
コードに対し、ウィンドウの長さは18である。bm
[j−18,j−1]が、時間j−18から時間j−1
までのウィンドウにおける最良のエラー事象の差分距離
を表わすものとする。時間jで終わる適切なエラー事象
があり、時間j−17ないしj−1のウィンドウにおけ
る適切なエラー事象がないかまたはdm[j]<bm
[j−18,j−1]であれば、ウィンドウにおける最
良のエラー事象が更新され、bm[j−17,j]は、
dm[j]に等しくなるように設定される。そうでなけ
れば、ウィンドウにおける最良のエラー事象は更新され
ず、bm[j−17,j]は、bm[j−18,j−
1]に等しくなるように設定される。ウィンドウにおけ
る最良のエラー事象が時間j−18で終われば、ウィン
ドウにおける最良のエラー事象は最良エラー事象訂正ブ
ロックにおいて訂正される。
エラー事象ブロックは、時間jで終わる「ベストタイプ
AまたはB」エラー事象の差分距離、dm[j]を、時
間のウィンドウにわたる最良のエラー事象の差分距離と
比較し、ここでウィンドウの長さは、最長のエラー事象
の長さに等しい。レート16/17(0,6/7)変調
コードに対し、ウィンドウの長さは18である。bm
[j−18,j−1]が、時間j−18から時間j−1
までのウィンドウにおける最良のエラー事象の差分距離
を表わすものとする。時間jで終わる適切なエラー事象
があり、時間j−17ないしj−1のウィンドウにおけ
る適切なエラー事象がないかまたはdm[j]<bm
[j−18,j−1]であれば、ウィンドウにおける最
良のエラー事象が更新され、bm[j−17,j]は、
dm[j]に等しくなるように設定される。そうでなけ
れば、ウィンドウにおける最良のエラー事象は更新され
ず、bm[j−17,j]は、bm[j−18,j−
1]に等しくなるように設定される。ウィンドウにおけ
る最良のエラー事象が時間j−18で終われば、ウィン
ドウにおける最良のエラー事象は最良エラー事象訂正ブ
ロックにおいて訂正される。
【0078】好ましい実施例である2分の1レートの実
現では、エラー事象比較ブロック60は、訂正の可能性
のあるエラー事象として適する、時間kまたはk+1で
終わる「ベストタイプAまたはB」エラー事象を決定す
る。最高レートの実現と同じ態様で、時間kおよびk+
1で終わる4つのエラー事象が比較されて適格化され
る。エラー事象のうち1つが適していれば、最良のエラ
ー事象にフラグがつけられ、時間kまたは時間k+1で
終わる「ベストタイプAまたはB」エラー事象に対する
差分距離、min{dm[k],dm[k+1]}は、
そのエラー事象に対応する差分距離と等しくなるように
設定される。時間kまたはk+1いずれかで終わるエラ
ー事象にフラグがつけられたなら、更新ベストエラーブ
ロック62は、時間kまたは時間k+1いずれかで終わ
る「ベストタイプAまたはB」エラー事象の差分距離、
min{dm[k],dm[k+1]}を、時間のウィ
ンドウにわたる最良のエラー事象の差分距離と比較し、
ここでウィンドウの長さは、2つの可能な連続する位置
のうち1つで開始する最長のエラー事象の長さに等し
い。レート16/17(0,6/7)変調コードに対し
ては、ウィンドウの長さは19である。論理を簡潔化す
るために、ウィンドウの長さを20に拡大する。bm
[k−20,k−1]が、ウィンドウにおける最良のエ
ラー事象の差分距離を表わすものとする。kまたはk+
1という時間で終わる適切なエラー事象があり、時間k
−20ないしk−1でウィンドウにおいて適切なエラー
事象がないかまたはmin{dm[k],dm[k+
1]}<bm[k−20,k−1]であれば、ウィンド
ウにおける最良のエラー事象は更新され、bm[k−1
8,k+1]は、min{dm[k],dm[k+
1]}と等しくなるように設定される。そうでなけれ
ば、ウィンドウにおける最良のエラー事象は更新され
ず、bm[k−18,k+1]は、bm[k−20,k
−1]に等しくなるように設定される。ウィンドウにお
ける最良のエラー事象が時間k−20またはk−19で
終われば、ウィンドウにおける最良のエラー事象は最良
エラー事象訂正ブロック64において訂正される。
現では、エラー事象比較ブロック60は、訂正の可能性
のあるエラー事象として適する、時間kまたはk+1で
終わる「ベストタイプAまたはB」エラー事象を決定す
る。最高レートの実現と同じ態様で、時間kおよびk+
1で終わる4つのエラー事象が比較されて適格化され
る。エラー事象のうち1つが適していれば、最良のエラ
ー事象にフラグがつけられ、時間kまたは時間k+1で
終わる「ベストタイプAまたはB」エラー事象に対する
差分距離、min{dm[k],dm[k+1]}は、
そのエラー事象に対応する差分距離と等しくなるように
設定される。時間kまたはk+1いずれかで終わるエラ
ー事象にフラグがつけられたなら、更新ベストエラーブ
ロック62は、時間kまたは時間k+1いずれかで終わ
る「ベストタイプAまたはB」エラー事象の差分距離、
min{dm[k],dm[k+1]}を、時間のウィ
ンドウにわたる最良のエラー事象の差分距離と比較し、
ここでウィンドウの長さは、2つの可能な連続する位置
のうち1つで開始する最長のエラー事象の長さに等し
い。レート16/17(0,6/7)変調コードに対し
ては、ウィンドウの長さは19である。論理を簡潔化す
るために、ウィンドウの長さを20に拡大する。bm
[k−20,k−1]が、ウィンドウにおける最良のエ
ラー事象の差分距離を表わすものとする。kまたはk+
1という時間で終わる適切なエラー事象があり、時間k
−20ないしk−1でウィンドウにおいて適切なエラー
事象がないかまたはmin{dm[k],dm[k+
1]}<bm[k−20,k−1]であれば、ウィンド
ウにおける最良のエラー事象は更新され、bm[k−1
8,k+1]は、min{dm[k],dm[k+
1]}と等しくなるように設定される。そうでなけれ
ば、ウィンドウにおける最良のエラー事象は更新され
ず、bm[k−18,k+1]は、bm[k−20,k
−1]に等しくなるように設定される。ウィンドウにお
ける最良のエラー事象が時間k−20またはk−19で
終われば、ウィンドウにおける最良のエラー事象は最良
エラー事象訂正ブロック64において訂正される。
【0079】次に図13を参照して、エラー事象比較ブ
ロック60は、4つのエラー事象距離を比較する。エラ
ー事象距離emA[k−4]およびemB[k−4]
は、比較されて、em[k−4]と呼ばれる、時間k−
4で終わる「ベストタイプAまたはB」エラー事象距離
を決定する。emB[k−4]がemA[k−4]より
も大きいかまたは、タイプAのエラー事象が無効であれ
ば、タイプBエラー事象が選択され、em[k−4]=
emB[k−4]となる。そうでなければ、タイプAの
エラー事象が選択されてem[k−4]=emA[k−
4]となる。同様に、エラー事象距離emA[k−3]
およびemB[k−3]が比較され、em[k−3]と
呼ばれる、時間k−3で終わる「ベストタイプAまたは
B」エラー事象を決定する。emB[k−3]がemA
[k−3]よりも大きいかまたはタイプAエラー事象が
無効であれば、タイプBエラー事象が選択され、em
[k−3]=emB[k−3]となる。そうでなけれ
ば、タイプAエラー事象が選択されem[k−3]=e
mA[k−3]となる。さらに、エラー事象比較ブロッ
クはem[k−6]およびem[k−5]を比較して、
時間k−6またはk−5で終わる「ベストタイプAまた
はB」エラー事象を決定する。em[k−6]がem
[k−5]よりも大きければ、時間k−6で終わる「ベ
ストタイプAまたはB」エラー事象が選択される。そう
でなければ、時間k−5で終わる「ベストタイプAまた
はB」エラー事象が選択される。レジスタERRMET
_REGは、時間k−8またはk−7で終わる、「ベス
トタイプAまたはB」エラー事象と関連するエラー事象
距離を、符号変更内で表わす。
ロック60は、4つのエラー事象距離を比較する。エラ
ー事象距離emA[k−4]およびemB[k−4]
は、比較されて、em[k−4]と呼ばれる、時間k−
4で終わる「ベストタイプAまたはB」エラー事象距離
を決定する。emB[k−4]がemA[k−4]より
も大きいかまたは、タイプAのエラー事象が無効であれ
ば、タイプBエラー事象が選択され、em[k−4]=
emB[k−4]となる。そうでなければ、タイプAの
エラー事象が選択されてem[k−4]=emA[k−
4]となる。同様に、エラー事象距離emA[k−3]
およびemB[k−3]が比較され、em[k−3]と
呼ばれる、時間k−3で終わる「ベストタイプAまたは
B」エラー事象を決定する。emB[k−3]がemA
[k−3]よりも大きいかまたはタイプAエラー事象が
無効であれば、タイプBエラー事象が選択され、em
[k−3]=emB[k−3]となる。そうでなけれ
ば、タイプAエラー事象が選択されem[k−3]=e
mA[k−3]となる。さらに、エラー事象比較ブロッ
クはem[k−6]およびem[k−5]を比較して、
時間k−6またはk−5で終わる「ベストタイプAまた
はB」エラー事象を決定する。em[k−6]がem
[k−5]よりも大きければ、時間k−6で終わる「ベ
ストタイプAまたはB」エラー事象が選択される。そう
でなければ、時間k−5で終わる「ベストタイプAまた
はB」エラー事象が選択される。レジスタERRMET
_REGは、時間k−8またはk−7で終わる、「ベス
トタイプAまたはB」エラー事象と関連するエラー事象
距離を、符号変更内で表わす。
【0080】次に図14を参照して、更新最良エラー事
象ブロック62は、時間k−10または時間k−9で終
わる「ベストタイプAまたはB」エラー事象と関連する
差分距離であるDIFMET_REGを計算し、信号B
ESTDISTに対応する、k−30ないしk−11の
時間のウィンドウにわたる最良の差分距離と比較する。
もしBESTDISTよりもDIFMET_REGが選
択されれば、NEWBEST信号はハイになり、最良の
差分距離に対する新しい値があることを示す。NEWM
ASK_EREG,NEWMASK1_EREG,およ
びNEWMASK_OREG信号を用いて、最良エラー
事象訂正ブロック64内のMASK_EVENおよびM
ASK_ODD遅延ラインにおける新しい最良のエラー
事象と関連するシンボルエラーを設ける。最良エラー事
象訂正ブロック64において発生されるNEWCORR
ECT信号が用いられ、最良のエラー事象がウィンドウ
の最後に到達したことを示すため、最良のエラー事象は
訂正の準備ができており、ウィンドウは空である。
象ブロック62は、時間k−10または時間k−9で終
わる「ベストタイプAまたはB」エラー事象と関連する
差分距離であるDIFMET_REGを計算し、信号B
ESTDISTに対応する、k−30ないしk−11の
時間のウィンドウにわたる最良の差分距離と比較する。
もしBESTDISTよりもDIFMET_REGが選
択されれば、NEWBEST信号はハイになり、最良の
差分距離に対する新しい値があることを示す。NEWM
ASK_EREG,NEWMASK1_EREG,およ
びNEWMASK_OREG信号を用いて、最良エラー
事象訂正ブロック64内のMASK_EVENおよびM
ASK_ODD遅延ラインにおける新しい最良のエラー
事象と関連するシンボルエラーを設ける。最良エラー事
象訂正ブロック64において発生されるNEWCORR
ECT信号が用いられ、最良のエラー事象がウィンドウ
の最後に到達したことを示すため、最良のエラー事象は
訂正の準備ができており、ウィンドウは空である。
【0081】図15および16を参照して、最良エラー
事象訂正ブロック64は6つの遅延ラインからなる。図
15および16におけるMASK_EVENおよびMA
SK_ODD遅延ラインは、時間k−30ないしk−1
3のウィンドウにおける最良のエラー事象に対するシン
ボルエラーロケーションを含む。図15におけるMBI
TS_EVENおよびMBITS_ODD遅延ライン
は、MASK_EVENおよびMASK_ODDをそれ
ぞれ与える、マージビットから得られる、シンボルエラ
ーロケーションを含む。ウィンドウにおける最良のエラ
ー事象が時間k−30または時間k−29で終われば、
シンボルエラーロケーションを、図16のCOR_EV
ENおよびCOR_ODD遅延ラインに設けることによ
り、そのエラー事象は訂正される。COR_EVENお
よびCOR_ODD遅延ラインの出力が用いられて、P
R4判断メモリブロック54の出力でのエラーの多いビ
ットをフリップし、二進入力シンボルの向上した推定を
得るが、この場合X_EPR4_EVEN=x^^[k
−48]およびX_EPR4_ODD=x^^[k−4
7]となる。
事象訂正ブロック64は6つの遅延ラインからなる。図
15および16におけるMASK_EVENおよびMA
SK_ODD遅延ラインは、時間k−30ないしk−1
3のウィンドウにおける最良のエラー事象に対するシン
ボルエラーロケーションを含む。図15におけるMBI
TS_EVENおよびMBITS_ODD遅延ライン
は、MASK_EVENおよびMASK_ODDをそれ
ぞれ与える、マージビットから得られる、シンボルエラ
ーロケーションを含む。ウィンドウにおける最良のエラ
ー事象が時間k−30または時間k−29で終われば、
シンボルエラーロケーションを、図16のCOR_EV
ENおよびCOR_ODD遅延ラインに設けることによ
り、そのエラー事象は訂正される。COR_EVENお
よびCOR_ODD遅延ラインの出力が用いられて、P
R4判断メモリブロック54の出力でのエラーの多いビ
ットをフリップし、二進入力シンボルの向上した推定を
得るが、この場合X_EPR4_EVEN=x^^[k
−48]およびX_EPR4_ODD=x^^[k−4
7]となる。
【0082】EPR4ポストプロセッサのこの実施例に
対する変調コードの制約に、依存する唯一のものは、
(1−D′)ビタビ検出器に対する経路メモリの長さお
よびポストプロセッサにおける遅延ラインの長さであ
る。
対する変調コードの制約に、依存する唯一のものは、
(1−D′)ビタビ検出器に対する経路メモリの長さお
よびポストプロセッサにおける遅延ラインの長さであ
る。
【0083】上記のように本発明の実施例について説明
してきたが、本発明の目的は十分に達成され、当業者に
は、本発明では構成における多くの変更および広範囲に
わたる実施例および応用例が、本発明の精神および範疇
から逸脱することなく自ずから明らかになることが認識
されるであろう。本明細書の開示および説明は全く例示
的なものであり、いかなる意味においても制限を意図す
るものではない。
してきたが、本発明の目的は十分に達成され、当業者に
は、本発明では構成における多くの変更および広範囲に
わたる実施例および応用例が、本発明の精神および範疇
から逸脱することなく自ずから明らかになることが認識
されるであろう。本明細書の開示および説明は全く例示
的なものであり、いかなる意味においても制限を意図す
るものではない。
【図1】EPR4チャネルの離散時間モデルを表わす図
である。
である。
【図2】8状態EPR4チャネルの状態図である。
【図3】EPR4チャネルおよびPR4チャネルに対す
る周波数応答の大きさを比較する図である。
る周波数応答の大きさを比較する図である。
【図4】8状態EPR4チャネルのトレリス図である。
【図5】本発明の原理および局面を採用する、EPR4
検出器を備える磁気記録チャネルのシステム全体のブロ
ック図である。
検出器を備える磁気記録チャネルのシステム全体のブロ
ック図である。
【図6】PR4ビタビ検出器および、エラー信号発生器
を含むポストプロセッサの前部を含む、図5のEPR4
検出器のより詳細なブロック図である。
を含むポストプロセッサの前部を含む、図5のEPR4
検出器のより詳細なブロック図である。
【図7】EPR4トレリスを通るPR4経路、およびこ
の特定的なPR4経路に沿う時間jで終わるすべての可
能な最小距離エラー事象を示す図である。
の特定的なPR4経路に沿う時間jで終わるすべての可
能な最小距離エラー事象を示す図である。
【図8】EPR4ポストプロセッサの後部を含む、図5
におけるEPR4検出器のより詳細なブロック図であ
り、図6で示されるエラー信号発生器以外すべてを表わ
している。図8は図6との関連で考察されるべきであ
り、そうすればポストプロセッサの完全なブロック図が
与えられる。
におけるEPR4検出器のより詳細なブロック図であ
り、図6で示されるエラー信号発生器以外すべてを表わ
している。図8は図6との関連で考察されるべきであ
り、そうすればポストプロセッサの完全なブロック図が
与えられる。
【図9】図8に含まれるマージメモリブロックの概略図
である。
である。
【図10】図8に含まれるPR4判断メモリブロックの
概略図である。
概略図である。
【図11】図8に含まれるエラー事象距離発生ブロック
の概略図である。
の概略図である。
【図12】図8に含まれるエラー事象有効化ブロックの
概略図である。
概略図である。
【図13】図8に含まれるエラー事象比較ブロックの概
略図である。
略図である。
【図14】図8に含まれる更新最良エラー事象ブロック
の概略図である。
の概略図である。
【図15】図8に含まれる最良エラー事象訂正ブロック
の概略図の第1の部分の図である。図15は図16と関
連付けて考察されるべきものである。
の概略図の第1の部分の図である。図15は図16と関
連付けて考察されるべきものである。
【図16】図8に含まれる図15の最良エラー事象訂正
ブロックの概略図の第2の部分の図である。
ブロックの概略図の第2の部分の図である。
36 EPR4検出器 38 PR4ビタビ検出器 40 ポストプロセッサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G11B 20/18 572 9558−5D G11B 20/18 572F
Claims (26)
- 【請求項1】 PR4等化サンプリングデータ検出チャ
ネルにおけるEPR4検出器であって、 PR4トレリスを通る決定された経路に対応するコード
化されたデジタル情報の値の推定されたシーケンスを発
生するため、およびPR4トレリスを通るその他の経路
に関連するその他の経路情報を発生するための、PR4
等化サンプリングデータ検出チャネルからデジタルサン
プルを受取るために接続されるPR4ビタビ検出器と、 PR4ビタビ検出器およびPR4等化サンプリングデー
タ検出チャネルに接続されるポストプロセッサとを含
み、ポストプロセッサは、 EPR4トレリスを通る状態のシーケンスを含むPR4
経路を特定するコード化されたデジタル情報の値の推定
されたシーケンスを受取りストアするためのPR4経路
記憶回路と、 1組のエラー事象からの重複しないエラー事象を選択す
るためにPR4ビタビ検出器からその他の経路情報を受
取るためのエラー事象選択回路と、 EPR4トレリスを通るPR4経路から分岐する重複し
ないエラー事象を訂正するため、およびコード化された
デジタル情報の値の推定されたシーケンスの訂正された
ものを出力するための、PR4経路記憶回路およびエラ
ー事象選択回路に接続される経路訂正回路とを備える、
EPR4検出器。 - 【請求項2】 PR4ビタビ検出器は、PR4等化サン
プリングデータ検出チャネルからの奇数および偶数のデ
ジタルサンプルを受取るために接続され、ビットによる
2つのインタリーブされる(1−D′)ビタビ検出器を
含み、前記インタリーブされるビタビ検出器の各々は、
(1−D′)トレリスを通る経路に対応する推定された
入力シーケンス、および(1−D′)トレリスを通るそ
の他の経路に関連するその他の経路情報を出力する、請
求項1に記載のEPR4検出器。 - 【請求項3】 インタリーブされる(1−D′)ビタビ
検出器の各々は、前記各々のインタリーブされる(1−
D′)ビタビ検出器内で分岐する残存経路の存在および
不在のうち一方を、(1−D′)トレリスを通るその他
の経路に関連する前記その他の経路情報として示す二進
マージシンボルを出力する、請求項2に記載のEPR4
検出器。 - 【請求項4】 ポストプロセッサ内におけるエラー事象
回路は、 EPR4トレリスを通るPR4経路から分岐した複数の
エラー事象に対し距離を計算および比較するための距離
計算および比較回路と、 重複しないエラー事象を識別し、1組のエラー事象内の
エラー事象に対する前記距離と、時間のウィンドウにわ
たり観測される最良のエラー事象に対応するエラー事象
に対する距離とを比較することにより訂正するための、
重複しないエラー事象識別回路とを含む、請求項3に記
載のEPR4検出器。 - 【請求項5】 距離計算および比較回路により距離が計
算される1組のエラー事象は、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスの各状態で終わる、最良のタイプBの最小距離エラ
ー事象と、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスの各状態で終わる、最良のタイプBの最小距離エラ
ー事象および最良のタイプAの最小距離エラー事象と、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスの各状態で終わる、最良のタイプBの最小距離エラ
ー事象および最良のタイプAのエラー事象とのうち1つ
を含み、ここで最良のタイプAのエラー事象は必ずしも
最小距離エラー事象ではない、請求項4に記載のEPR
4検出器。 - 【請求項6】 コード化されたデジタル情報の値のシー
ケンスは、レート16/17(d=0,G=6/I=
7)変調コードに従い、タイプBのエラー事象は以下の
入力シーケンス、 1 および 0 1×1 および 0×0 1×1×1 および 0×0×0 1×1×1×1 および 0×0×0×0 1×1×1×1×1 および 0×0×0×0×0 1×1×1×1×1×1 および 0×0×0×0×0×0 1×1×1×1×1×1×1 および 0×0×0×0×0×0×0 1×1×1×1×1×1×1×1 および 0×0×0×0×0×0×0×0 を間違えることに相当し、上記において×は「ドントケ
ア」状態を示し、 タイプAのエラー事象は以下の入力シーケンス、 101 および 010 1010 および 0101 10101 および 01010 101010 および 010101 1010101 および 0101010 10101010 および 01010101 を間違えることに相当する、請求項5に記載のEPR4
検出器。 - 【請求項7】 PR4経路記憶回路は、 奇数および偶数のインタリーブPR4ビタビデコーダか
らマージビットを受取り遅延させるために接続されるマ
ージビットメモリと、 奇数および偶数のインタリーブPR4ビタビデコーダか
ら推定された入力シンボルを受取り遅延させるために接
続されるPR4判断メモリとを含み、 エラー事象選択回路は、 マージメモリおよびPR4判断メモリに接続され、エラ
ー事象を有効化させるためのエラー事象有効化回路と、 マージメモリ、PR4判断メモリおよびエラー事象有効
化回路に接続され、奇数および偶数のインタリーブエラ
ー距離信号を計算するためのエラー事象距離発生回路
と、 奇数および偶数のインタリーブエラー距離信号を比較す
るため、および最大のエラー事象距離により識別される
ものとして現在の最良のエラー事象を決定するためのエ
ラー事象比較回路と、 現在の最良のエラー事象からの現在の差分距離を計算す
るため、現在の差分距離をタイミングウィンドウ内の最
良の差分距離と比較するため、および更新された最良の
エラー事象の差分距離を選択し保存するための、更新最
良エラー事象回路と、 更新された最良のエラー事象の差分距離により識別され
たエラー事象内で発生するすべてのシンボルエラーを訂
正するため、および訂正されたシンボルをコード化され
たデジタル情報の値の推定されたシーケンスが訂正され
たものとして出力するための、マージビットメモリ、P
R4判断メモリ、および更新最良エラー事象回路に接続
される、最良エラー事象訂正回路とを含む、請求項3に
記載のEPR4検出器。 - 【請求項8】 サンプリングデータ検出チャネルは、レ
ート16/17(d=0,G=6/I=7)変調コード
に従い、入来するデジタル情報の値をコード化されたデ
ジタル情報の値のシーケンスにコード化するためのエン
コーダおよびプリコーダを含む、請求項1に記載のEP
R4検出器。 - 【請求項9】 デジタル情報記憶および検索チャネルで
あって、予め定められた変調コードに従い情報の値をコ
ード化されたデジタル情報の値のシーケンスにコード化
するためのエンコーダおよびプリコーダと、コード化さ
れたデジタル情報の値を磁気データ記憶媒体に書込むた
めのデータ書込チャネルと、磁気データ記憶媒体からの
信号の流れを受取るための、信号の流れをPR4スペク
トルに等化するPR4等化器回路を含むPR4等化サン
プリングデータ検出チャネルと、等化された信号の流れ
からの同期のデジタルサンプルを与えるためのデジタル
サンプラとを含み、さらに、 コード化されたデジタル情報の値の推定されたシーケン
スを発生するため、およびPR4トレリスを通るその他
の経路に関連するその他の経路情報を発生するための、
同期デジタルサンプルを受取るために接続されるPR4
ビタビ検出器と、 PR4ビタビ検出器およびPR4等化サンプリングデー
タ検出チャネルに接続されるポストプロセッサとを含
み、ポストプロセッサは、 EPR4トレリスを通る状態のシーケンスを含むPR4
経路に対応するコード化されたデジタル情報の値の推定
されたシーケンスを受取りストアするためのPR4経路
記憶回路と、 PR4経路記憶回路にストアされたEPR4トレリスを
通るPR4経路から分岐する1組のエラー事象からの重
複しないエラー事象を発生するためのPR4ビタビ検出
器からのその他の経路情報を受取るためのエラー事象選
択回路と、 EPR4トレリスを通るPR4経路から分岐する重複し
ないエラー事象を訂正するため、およびコード化された
デジタル情報の値の推定されたシーケンスの訂正された
ものを出力するための、PR4経路記憶回路およびエラ
ー事象選択回路に接続される経路訂正回路とを備える、
デジタル情報記憶および検索チャネル。 - 【請求項10】 PR4等化サンプリングデータ検出チ
ャネルはさらに、デジタルサンプラとPR4ビタビ検出
器との間に接続されるデジタル有限インパルス応答フィ
ルタを含み、ポストプロセッサはデジタル有限インパル
ス応答フィルタの出力に接続される、請求項9に記載の
デジタル情報記憶および検索チャネル。 - 【請求項11】 予め定められた変調コードはレート1
6/17(d=0,G=6/I=7)変調コードを含
む、請求項9に記載のデジタル情報記憶および検索チャ
ネル。 - 【請求項12】 レート16/17(d=0,G=6/
I=7)変調コードの逆に従ってコード化されたデジタ
ル情報の値の推定されたシーケンスの訂正されたものを
デコードするためのポストコーダおよびデコーダをさら
に含む、請求項9に記載のデジタル情報記憶および検索
チャネル。 - 【請求項13】 PR4ビタビ検出器は、PR4等化サ
ンプリングデータ検出チャネルからの奇数および偶数の
デジタルサンプルを受取るために接続され、ビットによ
る2つのインタリーブされる(1−D′)ビタビ検出器
を含み、前記インタリーブされる(1−D′)ビタビ検
出器の各々は、(1−D′)トレリスを通る経路に対応
する推定された入力シーケンス、および(1−D′)ト
レリスを通るその他の経路に関連するその他の経路情報
を出力する、請求項9に記載のデジタル情報記憶および
検索チャネル。 - 【請求項14】 インタリーブされる(1−D′)ビタ
ビ検出器の各々は、前記インタリーブされる(1−
D′)ビタビ検出器の各々内における分岐する残存経路
の存在および不在のうち一方を、(1−D′)トレリス
を通るその他の経路に関連する前記その他の経路情報と
して示す二進マージシンボルを出力する、請求項13に
記載のデジタル情報記憶および検索チャネル。 - 【請求項15】 ポストプロセッサ内のエラー事象選択
回路は、 EPR4トレリスを通るPR4経路から分岐する複数の
エラー事象に対し距離を計算し比較するための距離計算
および比較回路と、 重複しないエラー事象を識別して、1組のエラー事象内
のエラー事象に対する前記距離を、時間のウィンドウに
わたり観測された最良のエラー事象に対応するエラー事
象に対する距離と比較することにより訂正するための、
重複しないエラー事象識別回路とを含む請求項14に記
載のデジタル情報記憶および検索チャネル。 - 【請求項16】 距離計算および比較回路により距離が
計算される1組のエラー事象は、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプBの最小距離
エラー事象と、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスにおける各状態で終わる、最良のタイプBの最小距
離エラー事象および最良のタイプAの最小距離エラー事
象と、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスにおける各状態で終わる、最良のタイプBの最小距
離エラー事象および最良のタイプAのエラー事象とのう
ち1つを含み、ここで最良のタイプAのエラー事象は最
小距離エラー事象ではない、請求項15に記載のデジタ
ル情報記憶および検索チャネル。 - 【請求項17】 コード化されたデジタル情報の値のシ
ーケンスはレート16/17(d=0,G=6/I=
7)変調コードに従い、タイプBのエラー事象は以下の
入力シーケンス、 1 および 0 1×1 および 0×0 1×1×1 および 0×0×0 1×1×1×1 および 0×0×0×0 1×1×1×1×1 および 0×0×0×0×0 1×1×1×1×1×1 および 0×0×0×0×0×0 1×1×1×1×1×1×1 および 0×0×0×0×0×0×0 1×1×1×1×1×1×1×1 および 0×0×0×0×0×0×0×0 を間違えることに相当し、上記において×は「ドントケ
ア」状態を示し、タイプAのエラー事象は以下の入力シ
ーケンス、 101 および 010 1010 および 0101 10101 および 01010 101010 および 010101 1010101 および 0101010 10101010 および 01010101 を間違えることに相当する、請求項16に記載のデジタ
ル情報記憶および検索チャネル。 - 【請求項18】 PR4経路記憶回路は、 奇数および偶数のインタリーブPR4ビタビデコーダか
らのマージビットを受取り遅延させるために接続される
マージビットメモリと、 奇数および偶数のインタリーブPR4ビタビ検出器から
の書込電流サンプルを受取り遅延させるために接続され
るPR4判断メモリとを含み、エラー事象選択回路は、 エラー事象を有効化するためにマージメモリおよびPR
4判断メモリに接続されるエラー事象有効化回路と、 奇数および偶数のインタリーブエラー距離信号を計算す
るためにマージメモリ、PR4判断メモリおよびエラー
事象有効化回路に接続されるエラー事象距離発生回路
と、 奇数および偶数のインタリーブエラー距離信号を比較す
るため、および最大のエラー事象距離により識別される
ものとして現在の最良のエラー事象を決定するためのエ
ラー事象比較回路とを備え、経路訂正回路は、 現在の差分距離を現在の最良のエラー事象から計算する
ため、現在の差分距離をタイミングウィンドウ内での最
良の差分距離と比較するため、および更新された最良の
差分距離を選択し保存するための更新最良エラー事象回
路と、 更新された最良のエラー事象の差分距離により識別され
るエラー事象内で発生するすべてのシンボルエラーを訂
正するため、および訂正されたシンボルをコード化され
たデジタル情報の値の推定されたシーケンスの訂正され
たものとして出力するための、マージビットメモリ、P
R4判断メモリおよび更新最良エラー事象回路に接続さ
れる最良エラー事象訂正回路とを有する、請求項14に
記載のデジタル情報記憶および検索チャネル。 - 【請求項19】 PR4等化サンプリングデータ検出チ
ャネルにおけるEPR4検出方法であって、 PR4等化サンプリングデータ検出チャネルからPR4
ビタビ検出器へのデジタルサンプルを受取り、PR4ト
レリスを通る決定された経路およびPR4トレリスを通
るその他の経路に関連するその他の経路情報に対応す
る、コード化されたデジタル情報の値の推定されたシー
ケンスをPR4ビタビ検出器内で発生するステップと、 以下のさらなるステップに従い、PR4ビタビ検出器お
よびPR4等化サンプリングデータ検出チャネルに接続
されたポストプロセッサ内で、コード化されたデジタル
情報の値の推定されたシーケンスおよびその他の経路情
報をポストプロセス処理するステップとを含み、さらな
るステップとは、 PR4経路記憶回路内のEPR4トレリスを通る状態の
シーケンスを含むPR4経路に対応するコード化された
デジタル情報の値の推定されたシーケンスを受取りスト
アするステップと、 PR4ビタビ検出器からのその他の経路情報を受取り、
エラー事象選択回路内のPR4経路記憶回路にストアさ
れたEPR4トレリスを通るPR4経路から分岐する1
組のエラー事象から重複しないエラー事象を発生するス
テップと、 PR4経路記憶回路およびエラー事象選択回路に接続さ
れる経路訂正回路内でEPR4トレリスを通るPR4経
路から分岐する重複しないエラー事象を訂正し、コード
化されたデジタル情報の値の推定されたシーケンスの訂
正されたものを出力するステップとである、EPR4検
出方法。 - 【請求項20】 PR4等化サンプリングデータ検出チ
ャネルからビットによる2つのインタリーブされる(1
−D′)ビタビ検出器への奇数および偶数のデジタルサ
ンプルを受取り、ビットによるインタリーブされる(1
−D′)ビタビ検出器各々からの、(1−D′)トレリ
スを通る経路に対応する推定された入力シーケンスおよ
び(1−D′)トレリスを通るその他の経路に関連する
その他の経路情報を出力するステップをさらに含む、請
求項19に記載のEPR4検出方法。 - 【請求項21】 分岐する残存経路の存在および不在の
うち一方を、(1−D′)トレリスを通るその他の経路
に関連する前記その他の経路情報として示す二進マージ
シンボルをビットによるインタリーブされる(1−
D′)ビタビ検出器各々から出力するステップをさらに
含む、請求項20に記載のEPR4検出方法。 - 【請求項22】 ポストプロセッサ内のエラー事象選択
回路内のEPR4トレリスを通るPR4経路から分岐す
る複数のエラー事象に対する距離を計算および比較する
ステップと、 重複しないエラー事象を識別して、1組のエラー事象内
のエラー事象に対する前記距離を、ポストプロセッサ内
の重複しないエラー事象識別回路内の時間のウィンドウ
にわたり観察された最良のエラー事象に対応するエラー
事象に対する距離と比較することにより訂正するステッ
プとをさらに含む、請求項21に記載のEPR4検出方
法。 - 【請求項23】 距離計算および比較ステップにより距
離が計算される1組のエラー事象は、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプBの最小距離
エラー事象と、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプBの最小距離
エラー事象および最良のタイプAの最小距離エラー事象
と、 EPR4トレリスを通るPR4経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプBの最小距離
エラー事象および最良のタイプAのエラー事象とのうち
1つを決定するステップを含み、ここで最良のタイプA
のエラー事象は必ずしも最小距離エラー事象ではない、
請求項22に記載のEPR4検出方法。 - 【請求項24】 コード化されたデジタル情報の値のシ
ーケンスはレート16/17(d=0,G=6/I=
7)変調コードに従い、タイプBエラー事象を決定する
ステップは以下の入力シーケンス、 1 および 0 1×1 および 0×0 1×1×1 および 0×0×0 1×1×1×1 および 0×0×0×0 1×1×1×1×1 および 0×0×0×0×0 1×1×1×1×1×1 および 0×0×0×0×0×0 1×1×1×1×1×1×1 および 0×0×0×0×0×0×0 1×1×1×1×1×1×1×1 および 0×0×0×0×0×0×0×0 の間違いを決定するステップを含み、上記において×は
「ドントケア」状態を示し、タイプAのエラー事象を決
定するステップは以下の入力シーケンス、 101 および 010 1010 および 0101 10101 および 01010 101010 および 010101 1010101 および 0101010 10101010 および 01010101 の間違いを決定するステップを含む、請求項23に記載
のEPR4検出方法。 - 【請求項25】 PR4等化サンプリングデータ検出チ
ャネルに入来するデジタル情報の値を、レート16/1
7(d=0,G=6/I=7)変調コードに従い、コー
ド化されたデジタル情報の値のシーケンスにコード化す
るステップをさらに含む、請求項19に記載のEPR4
検出方法。 - 【請求項26】 レート16/17(d=0,G=6/
I=7)変調コードの逆に従い、コード化されたデジタ
ル情報の値の推定されたシーケンスの訂正されたものを
デコードするステップをさらに含む、請求項25に記載
のEPR4検出方法。
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