JPH06343039A

JPH06343039A - 位相検出回路およびデジタルｐｌｌ回路

Info

Publication number: JPH06343039A
Application number: JP5146990A
Authority: JP
Inventors: Atsushi Hayamizu; 淳速水; Yasushi Nakagawa; 裕史中川; Maki Sato; 真樹佐藤
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1993-05-26
Filing date: 1993-05-26
Publication date: 1994-12-13

Abstract

(57)【要約】【目的】情報記録再生系においてゼロクロスの機会が
少ない例えば拡張パーシャルレスポンスクラス４におい
ても位相を良好に検出する。【構成】波形等化回路により波形が等化された信号が
ビットレートの略２倍のサンプリングクロックＳＣＬＫ
でＡ／Ｄコンバータ１によりサンプリングされてディジ
タル変換され、シフトレジスタ２に入力される。ゼロク
ロス検出回路３では、サンプリングされた信号系列から
ビット位置およびビット位置以外でゼロクロスポイント
が検出され、位相計算器４では、ゼロクロスする位相が
計算される。位相計算器４により計算された位相が位相
修正回路７により１サンプル前に出力したデータ位相を
基に位相が修正され、データ送出回路６によりサンプル
データと共に補間回路８に送出される。補間回路８では
位相データの位相におけるデータ値が推定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーシャルレスポンス
等化されたデジタル再生信号の位相を検出する位相検出
回路およびデジタルＰＬＬ（Phase Locked Loop ）回路
に関し、特に磁気テープやディスクを用いたデジタル記
録再生装置のＰＬＬ回路や、光ディスク装置のＰＬＬ回
路として好適な位相検出回路に関する。

【０００２】

【従来の技術】デジタル変調信号を復調する従来のビッ
トクロック抽出回路としては、例えば特開昭５９−９２
４１０号公報に示されるデータ検出装置や、「電子通信
情報通信学会論文誌 C-11 Vol. J75-C-II No. 11 pp.64
3-652 1992年11月」に示されるデジタル信号処理による
ＰＲＭＬ(Partial-Response Maximum-Likelihood) 用ビ
ット同期回路がある。

【０００３】特開昭５９−９２４１０号公報に示される
データ検出装置では、再生波形をサンプリングし、この
サンプリング値から再生波形と基準レベルが交差する点
を求め、この点から所定期間離れた位置をデータ検出点
とする２値によりデータを検出しており、マルチトラッ
クシステムのデジタル記録再生信号における再生回路の
構成を簡略化し、ＩＣ化を容易にすることが図られてい
る。

【０００４】本出願人は本発明に先立って位相検出回路
を開発している。本出願人が先に出願した位相検出回路
（特願平４−２８５５８５号）は未だ公知ではないが、
再生信号のチャネルビットレートのｍ（ｍは１以上の整
数）倍の周波数でサンプリングを行い、サンプリング値
系列におけるチャネルビット期間をＮ等分して表すと共
に、連続した２つのサンプリング値に基づいて所定のレ
ベルを交差する点を演算し、この交差点の値をもとに順
次Ｎ／２を加えた点を演算すると共に、次に特定のレベ
ルを交差する点が現われたときに誤差を演算し、この誤
差をもとにしてチャネルビットレートと等しい周波数
で、位相が互いに異なる複数のクロック信号の中から１
つのクロック信号を選択し、再生信号のビット周期の略
中央にデータ再生クロックを再生するようにしている。

【０００５】上記学会誌に示されるＰＲＭＬ用ビット同
期回路では、判定帰還型デジタルＰＬＬ回路と補間器か
らなり、判定帰還型デジタルＰＬＬ回路は、サンプリン
グレート２Sample/bitの固定クロックに従って標本化さ
れた、データ非同期の信号サンプル系列を入力としてク
ロックを再生する。また、補間器は判定帰還型デジタル
ＰＬＬ回路の出力位相が指示するデータ存在点の信号値
を計算し、ビタビ復号器に出力する。

【０００６】

【発明が解決しようとする課題】しかしながら、特開昭
５９−９２４１０号公報に示されるデータ検出装置は、
積分方式のＰＬＬ回路で構成されているので、パーシャ
ルレスポンス等化されたデジタル再生信号の位相を検出
することができないという問題点がある。また、データ
位相点におけるデータ値を、直線補間した数値を基にし
てデジタル値として出力しているので、パーシャルレス
ポンスを検出するためにビタビ復号のような最尤復号を
行う場合には不適である。

【０００７】また、本出願人が先に出願した位相検出回
路は、上記問題点を解決することができるが、３値の入
力信号系列のビットクロックは抽出することができるも
のの、３値のパーシャルレスポンス以外には不適であ
る。また、出力されたビットクロックで入力信号を再度
Ａ／Ｄ変換するので、動作クロックが複雑になる。

【０００８】また、上記学会誌に示されるＰＲＭＬ用ビ
ット同期回路では、パーシャルレスポンスの入力波形の
ゼロクロスからデータ位相の推定とデータ値の推定を行
うことができるが、例えば拡張パーシャルレスポンスク
ラス４ではゼロクロスの機会が少ないので、データ点ゼ
ロクロスでの位相修正では良好な位相同期を実現するこ
とができない。なお、データ点ゼロクロスを探す方法
は、パーシャルレスポンスクラス４のみに有効であるの
で、他の方式には不適である。

【０００９】本発明は上記従来の問題点に鑑み、ゼロク
ロスの機会が少ない例えば拡張パーシャルレスポンスク
ラス４においても位相を良好に検出することができる位
相検出回路およびデジタルＰＬＬ回路を提供することを
目的とする。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するために、ビット位置で「０」以外に「１」、「−
１」でもゼロクロスする拡張パーシャルレスポンスクラ
ス４（以下、ＥＰＲ４という。）に対応するように、ビ
ット位置以外のゼロクロス点もＰＬＬの位相修正に用い
るようにしている。すなわち、本発明によれば、パーシ
ャルレスポンス等化された信号波形を信号ビットレート
の周波数の２倍以上のサンプリングクロックでデジタル
信号に変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路
により変換されたデジタル信号のサンプリングデータ系
列に基づいて入力信号波形がビット位置およびビット位
置以外でゼロクロスする点を検出するゼロクロス検出回
路と、前記ゼロクロス検出回路により検出されたゼロク
ロス点の前後のサンプリングデータに基づいてゼロクロ
ス点の位相を計算する位相計算回路と、前記位相計算回
路により計算された位相を１サンプル前の位相に基づい
て修正する位相修正回路と、データ存在点の１つ前に位
置するサンプリング点に同期したデータ送出クロックに
同期して、前記Ａ／Ｄ変換回路により変換されたサンプ
リングデータと前記位相修正回路により修正された位相
データを出力する出力回路とを有する位相検出回路が提
供される。また、本発明によれば、位相検出回路から出
力されたサンプリングデータに対して補間応答波形を畳
み込み、前記位相データの位相におけるデータ値を推定
するデータ補間回路を有するデジタルＰＬＬ回路が提供
される。また、本発明によれば、位相検出回路から出力
された隣接するサンプリングデータ間を伝送系の理想再
生波形の一部の近似曲線により補間し、前記位相データ
に基づいてデータ存在点におけるデータ値を推定するデ
ータ補間回路を有するデジタルＰＬＬ回路が提供され
る。

【００１１】

【作用】本発明では、上述のようにビット位置以外のゼ
ロクロス点もＰＬＬの位相修正に用いるようにしている
ので、ビット位置で「０」以外に「１」、「−１」でも
ゼロクロスするＥＰＲ４においても位相を良好に検出す
ることができる。

【００１２】

【実施例】以下、図面を参照して本発明の第１実施例に
ついて説明する。図１は本発明に係る位相検出回路の一
実施例を示すブロック図であり、図２は図１の位相検出
回路を備えたデジタルＰＬＬ回路を示すブロック図であ
る。図３は図１のゼロクロス検出回路と位相計算器の動
作を説明するためのブロック図、図４は図１および図３
のゼロクロス検出回路の検出原理を示す説明図、図５は
ＰＬＬの同期信号パターンを示す説明図である。さらに
図６は図１のＰＬＬの同期信号検出回路を詳細に示すブ
ロック図、図７はＰＬＬがπ〔rad〕ずれて動作してい
る例を示す説明図、図８はゼロクロス点にデータがある
場合を示す説明図、図９はゼロクロス点にデータがない
場合を示す説明図、図１０は周波数変動の影響を示す説
明図である。図１１は図１の位相修正回路を詳細に示す
ブロック図、図１２は本発明による位相データの出力形
式を示す説明図、図１３は図１および図１７のデータ送
出回路のバッファを示す説明図、図１４はデータ周波数
が高い場合のタイミングスリップを示す説明図、図１５
はデータ周波数が低い場合のタイミングスリップを示す
説明図である。図１６は図１および図１７のデータ送出
回路のデータ送出クロックを示す説明図、図１７は図１
のデータ送出回路を詳細に示すブロック図、図１８は図
２のデータ補間回路の動作を示す説明図、図１９は図２
のデータ補間回路を詳細に示すブロック図、図２０は図
１９のデータ補間回路の主要信号を示すタイミングチャ
ートである。

【００１３】先ず、本実施例の構成を説明する前に、図
２６および図２７を参照して拡張パーシャルレスポンス
クラス４（以下、ＥＰＲ４という。）について説明す
る。パーシャルレスポンスは伝送路における帯域による
信号の歪みを積極的に利用し、また、Ｓ／Ｎ比が十分と
れない系において良好な符号伝送を行うための波形伝送
方式であり、ＥＰＲ４による情報記録再生系を例にする
と、図２６に示すようなＥＰＲ４プリコーダを通すこと
により記録波系列を生成し、記憶媒体に記録する。

【００１４】再生波はＥＰＲ４波形に波形等化される
が、この場合、記録波の「１」に対して再生波がデータ
ビットの間隔で「１」、「１」、「−１」、「−１」
（正規化出力）の値になるように等化される。このと
き、ランダム入力に対する等化信号のアイパターンは図
２７に示すようになり、これをビット位置において
「２」、「−２」、「０」を「０」に、また、「１」、
「−１」を「１」にレベル検波すると元の情報信号に再
生することができるが、パーシャルレスポンスは元々畳
み込み符号であるのでビタビ復号等により最尤復号して
再生することが多い。

【００１５】このためにはビット位置におけるデータ値
を正確に知ることが必要であり、まず、図２７に示すア
イパターンからも明らかなように、ＥＰＲ４ではビット
位置において「０」以外に「１」、「−１」でもクロス
するので、ビット位置のみで位相を検出すると検出機会
が少なくなり、したがって、良好な位相出力を得ること
ができなくなる。そこで、本発明ではビット位置以外の
ゼロクロスも同様にＰＬＬの位相を修正するようにして
いる。ここで、ビット位置の位相を０〔rad〕とし、ビ
ット間隔を２π〔rad〕とすると、ＰＲ４およびＥＰＲ
４とも０〔rad〕以外にゼロクロスする位相は略π〔ra
d〕である。

【００１６】図１を参照して本実施例の位相検出回路を
説明する。図示省略の波形等化回路により波形が等化さ
れた信号は、Ａ／Ｄコンバータ１によりサンプリングさ
れてデジタル変換され、シフトレジスタ２に入力され
る。ここで、Ａ／Ｄコンバータ１とシフトレジスタ２に
印加されるサンプリングクロックＳＣＬＫは、ビットレ
ートの２倍以上であればよいが、一例として略２倍とし
て説明する。

【００１７】シフトレジスタ２により必要な回数だけシ
フトされた信号は、ゼロクロス検出回路３と、位相計算
器４と、ＰＬＬ同期信号検出回路５とデータ送出回路６
に印加される。ゼロクロス検出回路３では、サンプリン
グされた信号系列からビット位置およびビット位置以外
の位置のゼロクロスポイントが検出されて位相修正回路
７に印加され、また、位相計算器４では、ゼロクロスす
る点の位相が計算される。ここでは常時計算が行われて
いるが、ゼロクロスポイント以外の計算結果は意味を持
っていない。

【００１８】位相計算器４により計算された位相は位相
修正回路７に印加され、１サンプル前に出力したデータ
位相を基に位相が修正される。一方、検出回路５により
ＰＬＬの同期信号が検出された場合、位相はある値にプ
リセットされる。位相修正回路７において位相が修正さ
れるときはゼロクロスが検出されたときだけであり、ゼ
ロクロスが検出されなかったときには１つ前の位相デー
タを基にしてある規則の基でフリーラン動作する。

【００１９】位相修正回路７の出力はデータ送出回路６
に印加され、サンプルデータと共に後述するようにデー
タ値を推定する補間回路８（図２）に送出される。ま
た、データ送出回路６ではデータ送出クロックの制御も
同時に行う。

【００２０】つぎに、図３〜図２０を参照して各ブロッ
ク３〜８を詳細に説明する。なお、ここでは、サンプリ
ング周期（データビット間隔の絶対位相を２π〔rad〕
と定義したので、サンプリング周期は略π〔rad〕とな
る１６個の位相単位に分割して処理するものとして説明
する。

【００２１】ゼロクロス検出回路３は図３および図４に
示すように、１サンプル前の信号サンプル値Ｓkと現在
のサンプル値Ｓk+1に基づいて、ゼロを横切ったときに
ゼロ検出信号を出力する。なお、Ａ／Ｄコンバータ１が
２の補数で出力すれば、ＭＳＢを見て排他的論理和など
のゼロクロスを検出することができるが、あるレベルの
ヒステリシスを持たせ、ゼロ付近のデータのあばれを除
去するようにしてもよい。また、このときの位相は、例
えばサンプリングのｋ時点とｋ＋１時点の間にゼロクロ
スが検出されたものとすると、ｋ時点からゼロクロスま
での位相φkは、位相計算器４により次式のように直線
補間により求められる。

【００２２】

【数１】φk＝１６・Ｓk／（Ｓk−Ｓk+1）

【００２３】つぎに、図５および図６を参照してＰＬＬ
の同期信号検出回路５について説明する。先ず、ゼロク
ロスポイントは０〔rad〕に存在する場合とπ〔rad〕に
存在する場合の２通りであり、したがって、ＰＬＬの初
期同期をとる手段が必要になる。同期信号のパターン
は、０〔rad〕でゼロクロスポイントを有し、データ中
に存在するパターンを検出して、もしπ〔rad〕ずれて
同期していることが検出できた場合に正常に戻す。この
パターンはデータパターン中から検出してもよいし、ま
た、いわゆるプリアンブルのような記録信号形式でデー
タのブロック間に予め形成してこれを検出するようにし
てもよい。ＥＰＲ４の例では図５に示すように、記録波
系列が「００１１００１１・・・」、等化波形が「２，
０，−２，０，２・・・」となるパターンが該当する。

【００２４】図６に示す検出回路５では、このパターン
を検出するためにサンプリングクロックＳＣＬＫ毎のサ
ンプリング区間Ｓk〜Ｓk-1、Ｓk-2〜Ｓk-3、Ｓk-4〜Ｓk
-5中に存在するデータ値を推定し、同期信号パターンに
当てはまる位相をプリセットする。例えばサンプリング
値Ｓk-1から次のデータまでの位相がＰk-1とすると、位
相Ｐk-1の１６の剰余をとり、（ＭＯＤ π）Ｓkとの間
にデータがあるものとしてデータ値を推定する。また、
区間Ｓk-2〜Ｓk-3、Ｓk-4〜Ｓk-5中においても同様なデ
ータ値を推定し、「２，０，−２」または「−２，０，
２」を検出すると時点ｋにおける位相の推定値Ｐk＾を

【００２５】

【数２】Ｐk＾＝｛Ｐk-1 ＭＯＤ１６）＋１６｝ＭＯＤ３２

【００２６】とプリセットする。また、ＰＬＬが正常に
動作していればこのプリセットは何ら影響を与えること
はないが、１６ずれて動作している場合には正常動作に
強制的に修正する。図７はＰＬＬがπ〔rad〕ずれて動
作している例を示し、図から明らかなように上記プリセ
ットを行うことにより正常動作に戻る。つぎに、位相修
正回路７について詳細に説明する。ここで、時点ｋ−１
における位相出力をＰk-1とすると、時点ｋにおけるデ
ータの位相の推定値Ｐk＾は

【００２７】

【数３】Ｐk＾＝（Ｐk-1＋１６）ＭＯＤ３２

【００２８】で与えられる。そして、ゼロクロスを検出
しなかったときにはこの値がＰk＾として出力され、ま
た、これはフリーランの状態である。ゼロクロスには前
述したように２通り、すなわち略データ点でゼロクロス
する場合と略π〔rad〕でゼロクロスする、データ点で
ない場合が考えられるので、位相修正をゼロクロス毎に
行うためにはこれらの場合を識別し、それぞれの位相修
正を行う必要がある。以下、その方法（１）〜（３）を
図８〜図１１を参照して説明する。

【００２９】（１）データ点のとき時点ｋと時点ｋ＋１にデータ点のゼロクロスがあったと
仮定すると、時点ｋからゼロクロスまでの位相φkは、
ＰＬＬが正常にロックしている限り位相Ｐk-1から推定
した位相Ｐk＾と大きな差はないはずである。そこで、
推定値と位相計算器４の出力との差がある値以下（例え
ばπ／４＝８以下）の場合にはデータ点でゼロクロスし
たものとする。また、このときの位相修正は、次式（数
４）に基づいて図８に示すように行う。ここにａは修正
ゲインである。

【００３０】

【数４】Ｐk＝〔Ｐk＾＋ａ・｛φk−Ｐk＾｝〕ＭＯＤ３２

【００３１】（２）データ点でないとき同様に時点ｋと時点ｋ＋１にデータ点のゼロクロスがあ
ったと仮定すると、この場合、ＰＬＬが正常にロックし
ていれば位相φkと推定値Ｐk＾には図９に示すように１
６近い差があるはずである。そこで、この値が１６を中
心に、ある範囲内（例えばπ／４＝８より大きく、７・
π／４＝２４より小さい）のときに下記の修正を行えば
データ点でないときの位相修正を行うことができる。

【００３２】

【数５】φk−Ｐk＾＜０のときＰk＝〔Ｐk＾＋ａ・｛（φk−Ｐk＾）＋１６｝〕ＭＯＤ３２それ以外Ｐk＝〔Ｐk＾＋ａ・｛（φk−Ｐk＾）−１６｝〕ＭＯＤ３２

【００３３】（３）周波数が変動したときの影響上記（１）（２）以外に、信号周波数の変動によって位
相φkと推定値Ｐk＾には図１０に示すように３２近い差
があることがある。これは上記の条件以外の場合（例え
ば７・π／４＝２４以上の場合）に該当するので、下記
の式による修正を行えば位相修正を行うことができる。

【００３４】

【数６】φk−Ｐk＾＜０のときＰk＝〔Ｐk＾＋ａ・｛（φk−Ｐk＾）ＭＯＤ 16＋16｝〕ＭＯＤ 32 それ以外Ｐk＝〔Ｐk＾＋ａ・｛（φk−Ｐk＾）ＭＯＤ 16−16｝〕ＭＯＤ 32

【００３５】図１１に示す位相修正回路７では上記修正
式による演算を時点ｋ毎に行い、この演算結果を位相φ
kと推定値Ｐk＾による条件判定結果に基づいて切り換
え、修正ゲインａを乗じて出力している。また、図１１
に示されるようにこの修正を有効にするのはゼロクロス
が検出されたときである。

【００３６】つぎに、図１２〜図１７を参照してデータ
送出回路６について詳細に説明する。このデータ送出回
路６は図１７に示すようにデータバッファＡ〜Ｄと、デ
ータを送出するためのデータクロックを生成する回路６
１〜６４で構成され、データバッファにはデータサンプ
ル値とそのサンプル点から次のデータサンプル点までの
位相PHASEが格納される。図１２は本発明による位相デ
ータの出力形式を示し、例えばデータＤlの存在位相は
時点ｋ−１からの位相Ｐk-1と、時点ｋからの位相Ｐkに
より指し示される。

【００３７】このデータバッファはまた、サンプリング
クロックＳＣＬＫの１／２のクロックでシフトされ、デ
ータＤlを推定するためのデータを送出するためにはサ
ンプル値Ｓk-1、Ｓk、Ｓk+1と位相Ｐkを出力すると仮定
した場合に４系統で構成することができる。ここでは４
系統のバッファを用いてデータを伝送する方法を説明す
る。

【００３８】図１３は図１７に示す４系統のバッファＡ
〜Ｄの内容を示し、図ではサンプルＳと位相Ｐが同一に
扱われているが、実際には異なるレジスタで同一のタイ
ミングで動作する。ここで、バッファＡ、Ｃは例えば偶
数サンプルのデータを有し、バッファＢ、Ｄは奇数サン
プルのデータを有する。また、バッファＡ、Ｃ、Ｂ、Ｄ
の内容には２サンプル分（２サンプリングクロックＳＣ
ＬＫ分）の時間遅延がある。

【００３９】ここで、図２に示すデータ補間回路８で
は、このデータ送出回路６により送出されたサンプルデ
ータ系列と位相を用いてデータ値を補間処理するが、サ
ンプル値ＳkとＳk+1の間にデータが存在することがわか
っていれば補間処理が容易である。そこで、バッファ
Ｂ、Ｃ内の位相を比較し、小さい位相を有するバッファ
の内容をサンプル値Ｓkとしてサンプル値Ｓk-1、Ｓk、
Ｓk+1と位相Ｐkよりなるデータを送り出す。したがっ
て、このように小さい位相を挟んで送出すると時点ｋか
ら時点ｋ＋１の間にデータが存在することになり、ま
た、例えばバッファＢの位相がバッファＣのそれより大
きい場合にはバッファＡ、Ｂ、Ｃの内容を送ればよい。

【００４０】ここで、通常は上記データ送出方法では問
題は発生しないが、周波数変動により送り出しクロック
を前または後にずらす必要がある場合がある。例えば図
１４は信号の周波数が高い場合について位相（時間）を
横軸にとり、データと奇数および偶数サンプル系列の存
在点を示している。ここで、サンプル値Ｓ２、Ｓ３、Ｓ
４と位相Ｐ３を送る場合を（２，３，４）として示す
と、位相Ｐ３、Ｐ４を比べて（２，３，４）が送られ、
同様に（４，５，６）、（６，７，８）が送られる。

【００４１】そして、ここまでは問題はないが、次に送
るデータは位相Ｐ９、Ｐ１０を比較した結果（９，１
０，１１）ではなく、（７，８，９）でなければならな
い。さもないと、８、９間に存在するデータが抜けるか
らであり、このような場合にはデータクロックを前にず
らす必要がある。また、図１５は信号の周波数が低い場
合を示し、（３，４，５）の次には（６，７，８）を送
らなければ、５、６間に存在するデータが重複するの
で、このような場合にはデータクロックを後にずらす必
要がある。

【００４２】そこで、これらの問題を解決するために、
図１６（ａ）に示すように、前にずらすのは次に送ろう
とうするデータの位相が１６（π〔rad〕）近く増加し
ているときであり、図１６（ｂ）に示すように、後にず
らすのは−１６（−π〔rad〕）近く減少しているとき
になるように、図１７に示すクロックコントローラ６４
によりデータ送出クロックＤＣＬＫをサンプリングクロ
ックＳＣＬＫの間隔前または後にずらしている。なお、
これはこの条件を監視して検出した場合にデータ送出ク
ロックＤＣＬＫを反転等する処理を行えばよい。

【００４３】つぎに、図１８〜図２０を参照してデータ
補間回路８について説明する。データ補間回路８はサン
プリングクロックＳＣＬＫと位相検出回路１〜７から転
送されるデータ位相Ｐkを用い、位相検出回路１〜７か
ら転送されるサンプリングデータ系列に対して補間応答
波形を畳み込み、データ位相におけるデータ値を推定す
る。この場合、図１８に示すようにサンプリングデータ
Ｓkの位置よりデータ位相Ｐkの位置にあるデータＤlの
値を推定する場合、例えば時間軸上のデータＤlの位置
の後方に１個、前方にＮ＋１個（Ｎ：０以上の整数）の
サンプリングデータ系列（Ｓk-N、Ｓk-N+1、・・・、Ｓ
k-1、Ｓk、Ｓk+1）に対して補間応答波形ｇ(x)を畳み込
むことにより求めることができる。例えば補間応答波形
ｇ(x)を

【００４４】

【数７】

【００４５】というナイキストの第１基準を満たす関数
を用いる。また、データ位相Ｐkがサンプリングポイン
ト間をπとしてＬ等分した０からＬ−１（Ｌ：自然数）
で表現されている場合、Ｄlの値は次式で求められる。

【００４６】

【数８】

【００４７】図１９および図２０を参照してこの補間処
理を説明すると、位相検出回路１〜７のデータ送出回路
６内のバッファＡ〜Ｄからのデータ位相ＰkはＤフリッ
プフロップ（ＤＦＦ）８１のＤ端子に入力され、また、
同じくバッファＡ〜Ｄからの補間処理に必要とされるサ
ンプリングデータ系列（Ｓk-N、Ｓk-N+1、・・・、Ｓk-
1、Ｓk、Ｓk+1）がそれぞれＤＦＦ８６〜８２に入力さ
れ、それぞれＤＦＦ８１〜８６によりサンプリングクロ
ックＳＣＬＫでラッチされる。このＤＦＦ８１〜８６の
各出力（Ａ）〜（Ｆ）のタイミングは図２０に示すよう
になる。

【００４８】次に、図１９中に破線で示す演算回路８Ｂ
〜８Ｆに対して、ＤＦＦ８１によりラッチされたデータ
位相Ｐkを共通に送って補間応答を算出し、この結果を
演算回路８Ｂ〜８Ｆ内の各乗算器によりそれぞれＤＦＦ
８２〜８６の各出力（Ｂ）〜（Ｆ）と乗算した後、各乗
算結果を加算器８７により加算することにより畳み込み
を行う。そして、加算器８７の出力（Ｇ）がＤＦＦ８８
のＤ端子に入力されてサンプリングクロックＳＣＬＫで
ラッチされ、ＤＦＦ８８の出力（Ｈ）としてデータ位相
Ｐkにおける推定データ値Ｄlが出力される。

【００４９】ここで、図１９に示すデータ補間回路８の
ハード構成は、破線内の演算回路８Ｂ〜８ＦをＲＯＭに
置き換えて、予め計算した補間応答をこのＲＯＭに記憶
し、サンプリングデータ系列（Ｓk-N、Ｓk-N+1、・・
・、Ｓk-1、Ｓk、Ｓk+1）とデータ位相Ｐkをアドレスと
して読み出すことにより、回路を簡略化するとともに処
理速度を向上させることができる。なお、データ位相Ｐ
kがサンプリングポイント間をＬ等分し、各サンプリン
グデータの分解能をＭビット、推定データ値Ｄlの分解
能をＫビットとすると、ＲＯＭ１系統当たりの容量はＫ
×２^M×２^Kとなる。

【００５０】つぎに、図２１〜図２５を参照して本発明
の第２実施例を説明する。図２１は第２の実施例のデジ
タルＰＬＬ回路を示すブロック図、図２２はサンプルデ
ータと近似曲線の関係を示す説明図、図２３は理想再生
波形を示す説明図、図２４は図２１のデータ補間回路を
詳細に示すブロック図、図２５は近似曲線テーブルを示
す説明図である。

【００５１】この第２実施例は、位相検出回路部分１〜
７が上記第１実施例と同一であり、データ補間回路８０
のみが異なっている。このデータ補間回路８０は、複数
の入力サンプル系列と、あるサンプル点からのデータ存
在点位相からデータ存在点位相におけるデータ値を曲線
近似により計算し、推定データ値を出力するように構成
されている。以下、説明を簡略化するために３点のサン
プルデータから１点の推定データを計算する場合につい
て説明する。

【００５２】具体的には図２２に示すように、サンプル
データＳk-1、Ｓk、Ｓk+1の３点間を近似曲線Ａ(Ｐ)で
結び、サンプルデータＳkに対するデータ存在点位相を
Ｐkとし、Ａ(Ｐk)を補間量として推定データＤlを計算
し、出力する。曲線Ａ(Ｐ)はＳk+1−Ｓk（＝ｄ2）、Ｓk
−Ｓk-1（＝ｄ1）のサンプルデータ間の差分量をパラメ
ータとし、後述する手法により求められた近似曲線テー
ブルから選択される。Ａ(Ｐ)の値はサンプルデータＳk
の位置の値｛＝Ａ(０)｝に対する差分量で表され、した
がって、推定データＤlは次式で求められる。

【００５３】

【数９】Ｄl＝Ｓk＋Ａ(Ｐk)

【００５４】近似曲線としては、直線、二次曲線などが
一般的であるが、本実施例ではサンプルデータがある伝
送系による再生波形であることを利用して理想再生波形
を用いる。以下、ＥＰＲ４においてビットクロックの２
倍の周波数でサンプリングする場合の近似曲線を求める
方法を説明する。

【００５５】先ず、Ｍ系列のようなランダム信号を記録
信号（チャネル周期Ｔ）として、対象として得られる、
ノイズやジッタがないＥＰＲ４再生波形をＹ(ｔ)とし、
さらにデータ存在点位相Ｐkの分解能をＰresとしてＴ／
Ｐres周期でＥＰＲ４再生波形Ｙ(ｔ)をサンプリングす
ることにより得られるデータ列をｙjとする。ここで、
ａq，ａq+1・・・をｍ次のＭ系列、ｂnをＥＰＲ４に準
じて以下のように定義する。

【００５６】

【数１０】

【００５７】また、対象とする伝送系のインパルス応答
をナイキストの第１基準を満たす以下の式のように定義
する。但し、有限幅−Ｎ≦ｉ≦Ｎで打ち切る。

【００５８】

【数１１】ｈi＝(sinｘ／ｘ)・[cos (roff・ｘ)／｛１−(2roff・ｘ／π)²｝] …(1) 但し、ｘ＝πｉ／Ｐres roff：ロールオフ定数

【００５９】したがって、次の式（２）で示すようにデ
ータ列ｙjはｂnとｈiの畳み込みにより表すことがで
き、また、図２３のように示すことができる。

【００６０】

【数１２】

【００６１】つぎに、３点間の差分量であるｄ1、ｄ2に
対するデータ列ｙjとの誤差Ｅd1、d2を以下のように定義
する。

【００６２】

【数１３】

【００６３】そして、この誤差Ｅd1d2が最小となるデー
タ列ｙjを求め、そのときの曲線Ａd1d2(Ｐ)を差分量ｄ
1、ｄ2に対する近似曲線とする。

【００６４】

【数１４】

【００６５】以上の計算を全ての差分量ｄ1、ｄ2の組み
合わせについて行い、その結果を近似曲線テーブルとす
る。ここで、チャネル周期ＴのＥＲＲ４のスペクトラム
成分の大半は１／２Ｔ（周波数）までに集中しているの
で、周期Ｔ以下でサンプリングすれば近似曲線はほぼ一
義的に決定することができる。また、近似曲線が有する
誤差は補間に係わるサンプルデータ数によらず、式
（２）（＝数１２）と実際の再生波形との差に起因する
ので、対象とする伝送系の特性に応じてｈiの式（１）
を変形すれば最適な近似曲線テーブルを作成することが
できる。また、このテーブルをＲＯＭに書き込む場合に
は、図２５に示すように差分量ｄ1、ｄ2とデータ存在点
位相Ｐをアドレスとし、Δｙd1d2P を書き込みデータと
するマップで表すことができる。

【００６６】図２４はこのようなＲＯＭ８０１を備えた
データ補間回路８０を示す。位相検出部１〜７から送ら
れてきたデータ列Ｓk+1、Ｓk、Ｓk-1は、加算器８０
２、８０３によりそれぞれ差分量ｄ1、ｄ2に変換され、
この差分量ｄ1、ｄ2とデータ存在点位相Ｐkがアドレス
としてＲＯＭ８０１に印加される。ＲＯＭ８０１から読
み出された補間量Δｙは、加算器８０３によりデータ列
Ｓkと加算されて推定データＤlが得られ、この推定デー
タＤlはデータの有効位置を示すクロックＤＣＬＫによ
りＤＦＦ８０４によりラッチされて出力される。

【００６７】

【発明の効果】以上説明したように本発明によれば、ビ
ット位置以外のゼロクロス点もＰＬＬの位相修正に用い
るようにしているので、ビット位置で「０」以外に
「１」、「−１」でもゼロクロスするＥＰＲ４において
も位相を良好に検出することができる。

【図面の簡単な説明】

【図１】本発明に係る位相検出回路の第１実施例を示す
ブロック図である。

【図２】図１の位相検出回路を備えたデジタルＰＬＬ回
路を示すブロック図である。

【図３】図１のゼロクロス検出回路と位相計算器の動作
を説明するためのブロック図である。

【図４】図１および図３のゼロクロス検出回路の検出原
理を示す説明図である。

【図５】ＰＬＬの同期信号パターンを示す説明図であ
る。

【図６】図１のＰＬＬの同期信号検出回路を詳細に示す
ブロック図である。

【図７】ＰＬＬがπ〔rad〕ずれて動作している例を示
す説明図である。

【図８】ゼロクロス点にデータがある場合を示す説明図
である。

【図９】ゼロクロス点にデータがない場合を示す説明図
である。

【図１０】周波数変動の影響を示す説明図である。

【図１１】図１の位相修正回路を詳細に示すブロック図
である。

【図１２】本発明による位相データの出力形式を示す説
明図である。

【図１３】図１および図１７のデータ送出回路のバッフ
ァを示す説明図である。

【図１４】データ周波数が高い場合のタイミングスリッ
プを示す説明図である。

【図１５】データ周波数が低い場合のタイミングスリッ
プを示す説明図である。

【図１６】図１および図１７のデータ送出回路のデータ
送出クロックを示す説明図である。

【図１７】図１のデータ送出回路を詳細に示すブロック
図である。

【図１８】図２のデータ補間回路の動作を示す説明図で
ある。

【図１９】図２のデータ補間回路を詳細に示すブロック
図である。

【図２０】図１９のデータ補間回路の主要信号を示すタ
イミングチャートである。

【図２１】本発明の第２実施例のデジタルＰＬＬ回路を
示すブロック図である。

【図２２】サンプルデータと近似曲線の関係を示す説明
図である。

【図２３】理想再生波形を示す説明図である。

【図２４】図２１のデータ補間回路を詳細に示すブロッ
ク図である。

【図２５】近似曲線テーブルを示す説明図である。

【図２６】ＥＰＲ４プリコーダを示すブロック図であ
る。

【図２７】ＥＰＲ４のアイパターンを示す説明図であ
る。

【符号の説明】

１Ａ／Ｄコンバータ２シフトレジスタ３ゼロクロス検出回路４位相計算器５ＰＬＬの同期検出回路６データ送出回路７位相修正回路８，８０データ補間回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年８月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の詳細な説明

【補正方法】変更

【補正内容】

【発明の詳細な説明】

【０００１】

【０００２】

【０００６】

【０００８】また、上記学会誌に示されるＰＲＭＬ用ビ
ット同期回路では、パーシャルレスポンスの入力波形の
ゼロクロスからデータ位相の推定とデータ値の推定を行
うことができるが、例えば拡張パーシャルレスポンスク
ラス４ではゼロクロスの機会が少ないので、データ点ゼ
ロクロスでの位相修正では良好な位相同期を実現するこ
とができない。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するために、ビット位置で「０」以外に「１」、「−
１」でもクロスする拡張パーシャルレスポンスクラス４
（以下、ＥＰＲ４という。）に対応するように、ビット
位置以外のゼロクロス点もＰＬＬの位相修正に用いるよ
うにしている。すなわち、本発明によれば、パーシャル
レスポンス等化された信号波形を信号ビットレートの周
波数の２倍以上のサンプリングクロックでデジタル信号
に変換するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路によ
り変換されたデジタル信号のサンプリングデータ系列に
基づいて入力信号波形がビット位置およびビット位置以
外でゼロクロスする点を検出するゼロクロス検出回路
と、前記ゼロクロス検出回路により検出されたゼロクロ
ス点の前後のサンプリングデータに基づいてゼロクロス
点の位相を計算する位相計算回路と、前記位相計算回路
により計算された位相を１サンプル前の位相に基づいて
修正する位相修正回路と、データ存在点の１つ前に位置
するサンプリング点に同期したデータ送出クロックに同
期して、前記Ａ／Ｄ変換回路により変換されたサンプリ
ングデータと前記位相修正回路により修正された位相デ
ータを出力する出力回路とを有する位相検出回路が提供
される。また、本発明によれば、位相検出回路から出力
されたサンプリングデータに対して補間応答波形を畳み
込み、前記位相データの位相におけるデータ値を推定す
るデータ補間回路を有するデジタルＰＬＬ回路が提供さ
れる。また、本発明によれば、位相検出回路から出力さ
れた隣接するサンプリングデータ間を伝送系の理想再生
波形の一部の近似曲線により補間し、前記位相データに
基づいてデータ存在点におけるデータ値を推定するデー
タ補間回路を有するデジタルＰＬＬ回路が提供される。

【００１１】

【作用】本発明では、上述のようにビット位置以外のゼ
ロクロス点もＰＬＬの位相修正に用いるようにしている
ので、ビット位置で「０」以外に「１」、「−１」でも
クロスするＥＰＲ４においても位相を良好に検出するこ
とができる。

【００１２】

【００２０】つぎに、図３〜図２０を参照して各ブロッ
ク３〜８を詳細に説明する。なお、ここでは、サンプリ
ング周期（データビット間隔の絶対位相を２π〔rad〕
と定義したので、サンプリング周期は略π〔rad〕とな
る。）を１６個の位相単位に分割して処理するものとし
て説明する。

【００２２】

【数１】φk＝１６・｜Ｓk／（Ｓk−Ｓk+1）｜

【００２３】つぎに、図５および図６を参照してＰＬＬ
の同期信号検出回路５について説明する。先ず、ゼロク
ロスポイントは０〔rad〕に存在する場合とπ〔rad〕に
存在する場合の２通りであり、したがって、ＰＬＬの初
期同期をとる手段が必要になる。同期信号のパターン
は、０〔rad〕でゼロクロスポイントを有し、データ中
に存在するパターンを検出して、もしπ〔rad〕ずれて
同期していることが検出できた場合に正常に戻す。この
パターンはデータパターン中から検出してもよいし、ま
た、いわゆるプリアンブルのような記録信号形式でデー
タのブロック間に予め形成してこれを検出するようにし
てもよい。ＥＰＲ４の例では一例として図５に示すよう
に、記録波系列が「００１１００１１・・・」、等化波
形が「２，０，−２，０，２・・・」となるパターンが
該当する。

【００２５】

【数２】Ｐk＾＝｛Ｐk-1 ＭＯＤ１６）＋１６｝ＭＯＤ３２

【００２７】

【数３】Ｐk＾＝（Ｐk-1＋１６）ＭＯＤ３２

【００３０】

【数４】Ｐk＝〔Ｐk＾＋ａ・｛φk−Ｐk＾｝〕ＭＯＤ３２

【００３２】

【００３４】

【００４４】

【数７】

【００４６】

【数８】

【００４９】ここで、図１９に示すデータ補間回路８の
ハード構成は、破線内の演算回路８Ｂ〜８ＦをＲＯＭに
置き換えて、予め計算した補間応答をこのＲＯＭに記憶
し、サンプリングデータ系列（Ｓk-N、Ｓk-N+1、・・
・、Ｓk-1、Ｓk、Ｓk+1）とデータ位相Ｐkをアドレスと
して読み出すことにより、回路を簡略化するとともに処
理速度を向上させることができる。なお、データ位相Ｐ
kがサンプリングポイント間をＬ等分し、各サンプリン
グデータの分解能をＭビット、推定データ値Ｄlの分解
能をＫビットとすると、ＲＯＭ１系統当たりの容量はＫ
×２^M×２ ^Kビットとなる。

【００５３】

【数９】Ｄl＝Ｓk＋Ａ(Ｐk)

【００５５】先ず、Ｍ系列のようなランダム信号を記録
信号（チャネル周期Ｔ）として、対象とする伝送系より
得られる、ノイズやジッタがないＥＰＲ４再生波形をＹ
(ｔ)とし、さらにデータ存在点位相Ｐkの分解能をＰres
としてＴ／Ｐres周期でＥＰＲ４再生波形Ｙ(ｔ)をサン
プリングすることにより得られるデータ列をｙjとす
る。ここで、ａq，ａq+1・・・をｍ次のＭ系列、ｂnを
ＥＰＲ４に準じて以下のように定義する。

【００５６】

【数１０】

【００５８】

【００６０】

【数１２】

【００６２】

【数１３】

【００６４】

【数１４】

【００６７】

【発明の効果】以上説明したように本発明によれば、ビ
ット位置以外のゼロクロス点もＰＬＬの位相修正に用い
るようにしているので、ビット位置で「０」以外に
「１」、「−１」でもクロスするＥＰＲ４においても位
相を良好に検出することができる。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図２１

【補正方法】変更

【補正内容】

【図２１】

Claims

【特許請求の範囲】

【請求項１】パーシャルレスポンス等化された信号波
形を信号ビットレートの周波数の２倍以上のサンプリン
グクロックでデジタル信号に変換するＡ／Ｄ変換回路
と、前記Ａ／Ｄ変換回路により変換されたデジタル信号のサ
ンプリングデータ系列に基づいて入力信号波形がビット
位置およびビット位置以外でゼロクロスする位相を検出
するゼロクロス検出回路と、前記ゼロクロス検出回路により検出されたゼロクロス点
の前後のサンプリングデータに基づいてゼロクロス点の
位相を計算する位相計算回路と、前記位相計算回路により計算された位相を１サンプル前
の位相に基づいて修正する位相修正回路と、データ存在点の１つ前に位置するサンプリング点に同期
したデータ送出クロックに同期して、前記Ａ／Ｄ変換回
路により変換されたサンプリングデータと前記位相修正
回路により修正された位相データを出力する出力回路と
を有する位相検出回路。
【請求項２】請求項１記載の位相検出回路から出力さ
れたサンプリングデータに対して補間応答波形を畳み込
み、前記位相データの位相におけるデータ値を推定する
データ補間回路を有するデジタルＰＬＬ回路。
【請求項３】請求項１記載の位相検出回路から出力さ
れた隣接するサンプリングデータ間を伝送系の理想再生
波形の一部の近似曲線により補間し、前記位相データに
基づいてデータ存在点におけるデータ値を推定するデー
タ補間回路を有するデジタルＰＬＬ回路。