JPH06343039A - 位相検出回路およびデジタルpll回路 - Google Patents
位相検出回路およびデジタルpll回路Info
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- JPH06343039A JPH06343039A JP5146990A JP14699093A JPH06343039A JP H06343039 A JPH06343039 A JP H06343039A JP 5146990 A JP5146990 A JP 5146990A JP 14699093 A JP14699093 A JP 14699093A JP H06343039 A JPH06343039 A JP H06343039A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 情報記録再生系においてゼロクロスの機会が
少ない例えば拡張パーシャルレスポンスクラス4におい
ても位相を良好に検出する。 【構成】 波形等化回路により波形が等化された信号が
ビットレートの略2倍のサンプリングクロックSCLK
でA/Dコンバータ1によりサンプリングされてディジ
タル変換され、シフトレジスタ2に入力される。ゼロク
ロス検出回路3では、サンプリングされた信号系列から
ビット位置およびビット位置以外でゼロクロスポイント
が検出され、位相計算器4では、ゼロクロスする位相が
計算される。位相計算器4により計算された位相が位相
修正回路7により1サンプル前に出力したデータ位相を
基に位相が修正され、データ送出回路6によりサンプル
データと共に補間回路8に送出される。補間回路8では
位相データの位相におけるデータ値が推定される。
少ない例えば拡張パーシャルレスポンスクラス4におい
ても位相を良好に検出する。 【構成】 波形等化回路により波形が等化された信号が
ビットレートの略2倍のサンプリングクロックSCLK
でA/Dコンバータ1によりサンプリングされてディジ
タル変換され、シフトレジスタ2に入力される。ゼロク
ロス検出回路3では、サンプリングされた信号系列から
ビット位置およびビット位置以外でゼロクロスポイント
が検出され、位相計算器4では、ゼロクロスする位相が
計算される。位相計算器4により計算された位相が位相
修正回路7により1サンプル前に出力したデータ位相を
基に位相が修正され、データ送出回路6によりサンプル
データと共に補間回路8に送出される。補間回路8では
位相データの位相におけるデータ値が推定される。
Description
【0001】
【産業上の利用分野】本発明は、パーシャルレスポンス
等化されたデジタル再生信号の位相を検出する位相検出
回路およびデジタルPLL(Phase Locked Loop )回路
に関し、特に磁気テープやディスクを用いたデジタル記
録再生装置のPLL回路や、光ディスク装置のPLL回
路として好適な位相検出回路に関する。
等化されたデジタル再生信号の位相を検出する位相検出
回路およびデジタルPLL(Phase Locked Loop )回路
に関し、特に磁気テープやディスクを用いたデジタル記
録再生装置のPLL回路や、光ディスク装置のPLL回
路として好適な位相検出回路に関する。
【0002】
【従来の技術】デジタル変調信号を復調する従来のビッ
トクロック抽出回路としては、例えば特開昭59−92
410号公報に示されるデータ検出装置や、「電子通信
情報通信学会論文誌 C-11 Vol. J75-C-II No. 11 pp.64
3-652 1992年11月」に示されるデジタル信号処理による
PRML(Partial-Response Maximum-Likelihood) 用ビ
ット同期回路がある。
トクロック抽出回路としては、例えば特開昭59−92
410号公報に示されるデータ検出装置や、「電子通信
情報通信学会論文誌 C-11 Vol. J75-C-II No. 11 pp.64
3-652 1992年11月」に示されるデジタル信号処理による
PRML(Partial-Response Maximum-Likelihood) 用ビ
ット同期回路がある。
【0003】特開昭59−92410号公報に示される
データ検出装置では、再生波形をサンプリングし、この
サンプリング値から再生波形と基準レベルが交差する点
を求め、この点から所定期間離れた位置をデータ検出点
とする2値によりデータを検出しており、マルチトラッ
クシステムのデジタル記録再生信号における再生回路の
構成を簡略化し、IC化を容易にすることが図られてい
る。
データ検出装置では、再生波形をサンプリングし、この
サンプリング値から再生波形と基準レベルが交差する点
を求め、この点から所定期間離れた位置をデータ検出点
とする2値によりデータを検出しており、マルチトラッ
クシステムのデジタル記録再生信号における再生回路の
構成を簡略化し、IC化を容易にすることが図られてい
る。
【0004】本出願人は本発明に先立って位相検出回路
を開発している。本出願人が先に出願した位相検出回路
(特願平4−285585号)は未だ公知ではないが、
再生信号のチャネルビットレートのm(mは1以上の整
数)倍の周波数でサンプリングを行い、サンプリング値
系列におけるチャネルビット期間をN等分して表すと共
に、連続した2つのサンプリング値に基づいて所定のレ
ベルを交差する点を演算し、この交差点の値をもとに順
次N/2を加えた点を演算すると共に、次に特定のレベ
ルを交差する点が現われたときに誤差を演算し、この誤
差をもとにしてチャネルビットレートと等しい周波数
で、位相が互いに異なる複数のクロック信号の中から1
つのクロック信号を選択し、再生信号のビット周期の略
中央にデータ再生クロックを再生するようにしている。
を開発している。本出願人が先に出願した位相検出回路
(特願平4−285585号)は未だ公知ではないが、
再生信号のチャネルビットレートのm(mは1以上の整
数)倍の周波数でサンプリングを行い、サンプリング値
系列におけるチャネルビット期間をN等分して表すと共
に、連続した2つのサンプリング値に基づいて所定のレ
ベルを交差する点を演算し、この交差点の値をもとに順
次N/2を加えた点を演算すると共に、次に特定のレベ
ルを交差する点が現われたときに誤差を演算し、この誤
差をもとにしてチャネルビットレートと等しい周波数
で、位相が互いに異なる複数のクロック信号の中から1
つのクロック信号を選択し、再生信号のビット周期の略
中央にデータ再生クロックを再生するようにしている。
【0005】上記学会誌に示されるPRML用ビット同
期回路では、判定帰還型デジタルPLL回路と補間器か
らなり、判定帰還型デジタルPLL回路は、サンプリン
グレート2Sample/bitの固定クロックに従って標本化さ
れた、データ非同期の信号サンプル系列を入力としてク
ロックを再生する。また、補間器は判定帰還型デジタル
PLL回路の出力位相が指示するデータ存在点の信号値
を計算し、ビタビ復号器に出力する。
期回路では、判定帰還型デジタルPLL回路と補間器か
らなり、判定帰還型デジタルPLL回路は、サンプリン
グレート2Sample/bitの固定クロックに従って標本化さ
れた、データ非同期の信号サンプル系列を入力としてク
ロックを再生する。また、補間器は判定帰還型デジタル
PLL回路の出力位相が指示するデータ存在点の信号値
を計算し、ビタビ復号器に出力する。
【0006】
【発明が解決しようとする課題】しかしながら、特開昭
59−92410号公報に示されるデータ検出装置は、
積分方式のPLL回路で構成されているので、パーシャ
ルレスポンス等化されたデジタル再生信号の位相を検出
することができないという問題点がある。また、データ
位相点におけるデータ値を、直線補間した数値を基にし
てデジタル値として出力しているので、パーシャルレス
ポンスを検出するためにビタビ復号のような最尤復号を
行う場合には不適である。
59−92410号公報に示されるデータ検出装置は、
積分方式のPLL回路で構成されているので、パーシャ
ルレスポンス等化されたデジタル再生信号の位相を検出
することができないという問題点がある。また、データ
位相点におけるデータ値を、直線補間した数値を基にし
てデジタル値として出力しているので、パーシャルレス
ポンスを検出するためにビタビ復号のような最尤復号を
行う場合には不適である。
【0007】また、本出願人が先に出願した位相検出回
路は、上記問題点を解決することができるが、3値の入
力信号系列のビットクロックは抽出することができるも
のの、3値のパーシャルレスポンス以外には不適であ
る。また、出力されたビットクロックで入力信号を再度
A/D変換するので、動作クロックが複雑になる。
路は、上記問題点を解決することができるが、3値の入
力信号系列のビットクロックは抽出することができるも
のの、3値のパーシャルレスポンス以外には不適であ
る。また、出力されたビットクロックで入力信号を再度
A/D変換するので、動作クロックが複雑になる。
【0008】また、上記学会誌に示されるPRML用ビ
ット同期回路では、パーシャルレスポンスの入力波形の
ゼロクロスからデータ位相の推定とデータ値の推定を行
うことができるが、例えば拡張パーシャルレスポンスク
ラス4ではゼロクロスの機会が少ないので、データ点ゼ
ロクロスでの位相修正では良好な位相同期を実現するこ
とができない。なお、データ点ゼロクロスを探す方法
は、パーシャルレスポンスクラス4のみに有効であるの
で、他の方式には不適である。
ット同期回路では、パーシャルレスポンスの入力波形の
ゼロクロスからデータ位相の推定とデータ値の推定を行
うことができるが、例えば拡張パーシャルレスポンスク
ラス4ではゼロクロスの機会が少ないので、データ点ゼ
ロクロスでの位相修正では良好な位相同期を実現するこ
とができない。なお、データ点ゼロクロスを探す方法
は、パーシャルレスポンスクラス4のみに有効であるの
で、他の方式には不適である。
【0009】本発明は上記従来の問題点に鑑み、ゼロク
ロスの機会が少ない例えば拡張パーシャルレスポンスク
ラス4においても位相を良好に検出することができる位
相検出回路およびデジタルPLL回路を提供することを
目的とする。
ロスの機会が少ない例えば拡張パーシャルレスポンスク
ラス4においても位相を良好に検出することができる位
相検出回路およびデジタルPLL回路を提供することを
目的とする。
【0010】
【課題を解決するための手段】本発明は上記目的を達成
するために、ビット位置で「0」以外に「1」、「−
1」でもゼロクロスする拡張パーシャルレスポンスクラ
ス4(以下、EPR4という。)に対応するように、ビ
ット位置以外のゼロクロス点もPLLの位相修正に用い
るようにしている。すなわち、本発明によれば、パーシ
ャルレスポンス等化された信号波形を信号ビットレート
の周波数の2倍以上のサンプリングクロックでデジタル
信号に変換するA/D変換回路と、前記A/D変換回路
により変換されたデジタル信号のサンプリングデータ系
列に基づいて入力信号波形がビット位置およびビット位
置以外でゼロクロスする点を検出するゼロクロス検出回
路と、前記ゼロクロス検出回路により検出されたゼロク
ロス点の前後のサンプリングデータに基づいてゼロクロ
ス点の位相を計算する位相計算回路と、前記位相計算回
路により計算された位相を1サンプル前の位相に基づい
て修正する位相修正回路と、データ存在点の1つ前に位
置するサンプリング点に同期したデータ送出クロックに
同期して、前記A/D変換回路により変換されたサンプ
リングデータと前記位相修正回路により修正された位相
データを出力する出力回路とを有する位相検出回路が提
供される。また、本発明によれば、位相検出回路から出
力されたサンプリングデータに対して補間応答波形を畳
み込み、前記位相データの位相におけるデータ値を推定
するデータ補間回路を有するデジタルPLL回路が提供
される。また、本発明によれば、位相検出回路から出力
された隣接するサンプリングデータ間を伝送系の理想再
生波形の一部の近似曲線により補間し、前記位相データ
に基づいてデータ存在点におけるデータ値を推定するデ
ータ補間回路を有するデジタルPLL回路が提供され
る。
するために、ビット位置で「0」以外に「1」、「−
1」でもゼロクロスする拡張パーシャルレスポンスクラ
ス4(以下、EPR4という。)に対応するように、ビ
ット位置以外のゼロクロス点もPLLの位相修正に用い
るようにしている。すなわち、本発明によれば、パーシ
ャルレスポンス等化された信号波形を信号ビットレート
の周波数の2倍以上のサンプリングクロックでデジタル
信号に変換するA/D変換回路と、前記A/D変換回路
により変換されたデジタル信号のサンプリングデータ系
列に基づいて入力信号波形がビット位置およびビット位
置以外でゼロクロスする点を検出するゼロクロス検出回
路と、前記ゼロクロス検出回路により検出されたゼロク
ロス点の前後のサンプリングデータに基づいてゼロクロ
ス点の位相を計算する位相計算回路と、前記位相計算回
路により計算された位相を1サンプル前の位相に基づい
て修正する位相修正回路と、データ存在点の1つ前に位
置するサンプリング点に同期したデータ送出クロックに
同期して、前記A/D変換回路により変換されたサンプ
リングデータと前記位相修正回路により修正された位相
データを出力する出力回路とを有する位相検出回路が提
供される。また、本発明によれば、位相検出回路から出
力されたサンプリングデータに対して補間応答波形を畳
み込み、前記位相データの位相におけるデータ値を推定
するデータ補間回路を有するデジタルPLL回路が提供
される。また、本発明によれば、位相検出回路から出力
された隣接するサンプリングデータ間を伝送系の理想再
生波形の一部の近似曲線により補間し、前記位相データ
に基づいてデータ存在点におけるデータ値を推定するデ
ータ補間回路を有するデジタルPLL回路が提供され
る。
【0011】
【作用】本発明では、上述のようにビット位置以外のゼ
ロクロス点もPLLの位相修正に用いるようにしている
ので、ビット位置で「0」以外に「1」、「−1」でも
ゼロクロスするEPR4においても位相を良好に検出す
ることができる。
ロクロス点もPLLの位相修正に用いるようにしている
ので、ビット位置で「0」以外に「1」、「−1」でも
ゼロクロスするEPR4においても位相を良好に検出す
ることができる。
【0012】
【実施例】以下、図面を参照して本発明の第1実施例に
ついて説明する。図1は本発明に係る位相検出回路の一
実施例を示すブロック図であり、図2は図1の位相検出
回路を備えたデジタルPLL回路を示すブロック図であ
る。図3は図1のゼロクロス検出回路と位相計算器の動
作を説明するためのブロック図、図4は図1および図3
のゼロクロス検出回路の検出原理を示す説明図、図5は
PLLの同期信号パターンを示す説明図である。さらに
図6は図1のPLLの同期信号検出回路を詳細に示すブ
ロック図、図7はPLLがπ〔rad〕ずれて動作してい
る例を示す説明図、図8はゼロクロス点にデータがある
場合を示す説明図、図9はゼロクロス点にデータがない
場合を示す説明図、図10は周波数変動の影響を示す説
明図である。図11は図1の位相修正回路を詳細に示す
ブロック図、図12は本発明による位相データの出力形
式を示す説明図、図13は図1および図17のデータ送
出回路のバッファを示す説明図、図14はデータ周波数
が高い場合のタイミングスリップを示す説明図、図15
はデータ周波数が低い場合のタイミングスリップを示す
説明図である。図16は図1および図17のデータ送出
回路のデータ送出クロックを示す説明図、図17は図1
のデータ送出回路を詳細に示すブロック図、図18は図
2のデータ補間回路の動作を示す説明図、図19は図2
のデータ補間回路を詳細に示すブロック図、図20は図
19のデータ補間回路の主要信号を示すタイミングチャ
ートである。
ついて説明する。図1は本発明に係る位相検出回路の一
実施例を示すブロック図であり、図2は図1の位相検出
回路を備えたデジタルPLL回路を示すブロック図であ
る。図3は図1のゼロクロス検出回路と位相計算器の動
作を説明するためのブロック図、図4は図1および図3
のゼロクロス検出回路の検出原理を示す説明図、図5は
PLLの同期信号パターンを示す説明図である。さらに
図6は図1のPLLの同期信号検出回路を詳細に示すブ
ロック図、図7はPLLがπ〔rad〕ずれて動作してい
る例を示す説明図、図8はゼロクロス点にデータがある
場合を示す説明図、図9はゼロクロス点にデータがない
場合を示す説明図、図10は周波数変動の影響を示す説
明図である。図11は図1の位相修正回路を詳細に示す
ブロック図、図12は本発明による位相データの出力形
式を示す説明図、図13は図1および図17のデータ送
出回路のバッファを示す説明図、図14はデータ周波数
が高い場合のタイミングスリップを示す説明図、図15
はデータ周波数が低い場合のタイミングスリップを示す
説明図である。図16は図1および図17のデータ送出
回路のデータ送出クロックを示す説明図、図17は図1
のデータ送出回路を詳細に示すブロック図、図18は図
2のデータ補間回路の動作を示す説明図、図19は図2
のデータ補間回路を詳細に示すブロック図、図20は図
19のデータ補間回路の主要信号を示すタイミングチャ
ートである。
【0013】先ず、本実施例の構成を説明する前に、図
26および図27を参照して拡張パーシャルレスポンス
クラス4(以下、EPR4という。)について説明す
る。パーシャルレスポンスは伝送路における帯域による
信号の歪みを積極的に利用し、また、S/N比が十分と
れない系において良好な符号伝送を行うための波形伝送
方式であり、EPR4による情報記録再生系を例にする
と、図26に示すようなEPR4プリコーダを通すこと
により記録波系列を生成し、記憶媒体に記録する。
26および図27を参照して拡張パーシャルレスポンス
クラス4(以下、EPR4という。)について説明す
る。パーシャルレスポンスは伝送路における帯域による
信号の歪みを積極的に利用し、また、S/N比が十分と
れない系において良好な符号伝送を行うための波形伝送
方式であり、EPR4による情報記録再生系を例にする
と、図26に示すようなEPR4プリコーダを通すこと
により記録波系列を生成し、記憶媒体に記録する。
【0014】再生波はEPR4波形に波形等化される
が、この場合、記録波の「1」に対して再生波がデータ
ビットの間隔で「1」、「1」、「−1」、「−1」
(正規化出力)の値になるように等化される。このと
き、ランダム入力に対する等化信号のアイパターンは図
27に示すようになり、これをビット位置において
「2」、「−2」、「0」を「0」に、また、「1」、
「−1」を「1」にレベル検波すると元の情報信号に再
生することができるが、パーシャルレスポンスは元々畳
み込み符号であるのでビタビ復号等により最尤復号して
再生することが多い。
が、この場合、記録波の「1」に対して再生波がデータ
ビットの間隔で「1」、「1」、「−1」、「−1」
(正規化出力)の値になるように等化される。このと
き、ランダム入力に対する等化信号のアイパターンは図
27に示すようになり、これをビット位置において
「2」、「−2」、「0」を「0」に、また、「1」、
「−1」を「1」にレベル検波すると元の情報信号に再
生することができるが、パーシャルレスポンスは元々畳
み込み符号であるのでビタビ復号等により最尤復号して
再生することが多い。
【0015】このためにはビット位置におけるデータ値
を正確に知ることが必要であり、まず、図27に示すア
イパターンからも明らかなように、EPR4ではビット
位置において「0」以外に「1」、「−1」でもクロス
するので、ビット位置のみで位相を検出すると検出機会
が少なくなり、したがって、良好な位相出力を得ること
ができなくなる。そこで、本発明ではビット位置以外の
ゼロクロスも同様にPLLの位相を修正するようにして
いる。ここで、ビット位置の位相を0〔rad〕とし、ビ
ット間隔を2π〔rad〕とすると、PR4およびEPR
4とも0〔rad〕以外にゼロクロスする位相は略π〔ra
d〕である。
を正確に知ることが必要であり、まず、図27に示すア
イパターンからも明らかなように、EPR4ではビット
位置において「0」以外に「1」、「−1」でもクロス
するので、ビット位置のみで位相を検出すると検出機会
が少なくなり、したがって、良好な位相出力を得ること
ができなくなる。そこで、本発明ではビット位置以外の
ゼロクロスも同様にPLLの位相を修正するようにして
いる。ここで、ビット位置の位相を0〔rad〕とし、ビ
ット間隔を2π〔rad〕とすると、PR4およびEPR
4とも0〔rad〕以外にゼロクロスする位相は略π〔ra
d〕である。
【0016】図1を参照して本実施例の位相検出回路を
説明する。図示省略の波形等化回路により波形が等化さ
れた信号は、A/Dコンバータ1によりサンプリングさ
れてデジタル変換され、シフトレジスタ2に入力され
る。ここで、A/Dコンバータ1とシフトレジスタ2に
印加されるサンプリングクロックSCLKは、ビットレ
ートの2倍以上であればよいが、一例として略2倍とし
て説明する。
説明する。図示省略の波形等化回路により波形が等化さ
れた信号は、A/Dコンバータ1によりサンプリングさ
れてデジタル変換され、シフトレジスタ2に入力され
る。ここで、A/Dコンバータ1とシフトレジスタ2に
印加されるサンプリングクロックSCLKは、ビットレ
ートの2倍以上であればよいが、一例として略2倍とし
て説明する。
【0017】シフトレジスタ2により必要な回数だけシ
フトされた信号は、ゼロクロス検出回路3と、位相計算
器4と、PLL同期信号検出回路5とデータ送出回路6
に印加される。ゼロクロス検出回路3では、サンプリン
グされた信号系列からビット位置およびビット位置以外
の位置のゼロクロスポイントが検出されて位相修正回路
7に印加され、また、位相計算器4では、ゼロクロスす
る点の位相が計算される。ここでは常時計算が行われて
いるが、ゼロクロスポイント以外の計算結果は意味を持
っていない。
フトされた信号は、ゼロクロス検出回路3と、位相計算
器4と、PLL同期信号検出回路5とデータ送出回路6
に印加される。ゼロクロス検出回路3では、サンプリン
グされた信号系列からビット位置およびビット位置以外
の位置のゼロクロスポイントが検出されて位相修正回路
7に印加され、また、位相計算器4では、ゼロクロスす
る点の位相が計算される。ここでは常時計算が行われて
いるが、ゼロクロスポイント以外の計算結果は意味を持
っていない。
【0018】位相計算器4により計算された位相は位相
修正回路7に印加され、1サンプル前に出力したデータ
位相を基に位相が修正される。一方、検出回路5により
PLLの同期信号が検出された場合、位相はある値にプ
リセットされる。位相修正回路7において位相が修正さ
れるときはゼロクロスが検出されたときだけであり、ゼ
ロクロスが検出されなかったときには1つ前の位相デー
タを基にしてある規則の基でフリーラン動作する。
修正回路7に印加され、1サンプル前に出力したデータ
位相を基に位相が修正される。一方、検出回路5により
PLLの同期信号が検出された場合、位相はある値にプ
リセットされる。位相修正回路7において位相が修正さ
れるときはゼロクロスが検出されたときだけであり、ゼ
ロクロスが検出されなかったときには1つ前の位相デー
タを基にしてある規則の基でフリーラン動作する。
【0019】位相修正回路7の出力はデータ送出回路6
に印加され、サンプルデータと共に後述するようにデー
タ値を推定する補間回路8(図2)に送出される。ま
た、データ送出回路6ではデータ送出クロックの制御も
同時に行う。
に印加され、サンプルデータと共に後述するようにデー
タ値を推定する補間回路8(図2)に送出される。ま
た、データ送出回路6ではデータ送出クロックの制御も
同時に行う。
【0020】つぎに、図3〜図20を参照して各ブロッ
ク3〜8を詳細に説明する。なお、ここでは、サンプリ
ング周期(データビット間隔の絶対位相を2π〔rad〕
と定義したので、サンプリング周期は略π〔rad〕とな
る16個の位相単位に分割して処理するものとして説明
する。
ク3〜8を詳細に説明する。なお、ここでは、サンプリ
ング周期(データビット間隔の絶対位相を2π〔rad〕
と定義したので、サンプリング周期は略π〔rad〕とな
る16個の位相単位に分割して処理するものとして説明
する。
【0021】ゼロクロス検出回路3は図3および図4に
示すように、1サンプル前の信号サンプル値Skと現在
のサンプル値Sk+1に基づいて、ゼロを横切ったときに
ゼロ検出信号を出力する。なお、A/Dコンバータ1が
2の補数で出力すれば、MSBを見て排他的論理和など
のゼロクロスを検出することができるが、あるレベルの
ヒステリシスを持たせ、ゼロ付近のデータのあばれを除
去するようにしてもよい。また、このときの位相は、例
えばサンプリングのk時点とk+1時点の間にゼロクロ
スが検出されたものとすると、k時点からゼロクロスま
での位相φkは、位相計算器4により次式のように直線
補間により求められる。
示すように、1サンプル前の信号サンプル値Skと現在
のサンプル値Sk+1に基づいて、ゼロを横切ったときに
ゼロ検出信号を出力する。なお、A/Dコンバータ1が
2の補数で出力すれば、MSBを見て排他的論理和など
のゼロクロスを検出することができるが、あるレベルの
ヒステリシスを持たせ、ゼロ付近のデータのあばれを除
去するようにしてもよい。また、このときの位相は、例
えばサンプリングのk時点とk+1時点の間にゼロクロ
スが検出されたものとすると、k時点からゼロクロスま
での位相φkは、位相計算器4により次式のように直線
補間により求められる。
【0022】
【数1】φk=16・Sk/(Sk−Sk+1)
【0023】つぎに、図5および図6を参照してPLL
の同期信号検出回路5について説明する。先ず、ゼロク
ロスポイントは0〔rad〕に存在する場合とπ〔rad〕に
存在する場合の2通りであり、したがって、PLLの初
期同期をとる手段が必要になる。同期信号のパターン
は、0〔rad〕でゼロクロスポイントを有し、データ中
に存在するパターンを検出して、もしπ〔rad〕ずれて
同期していることが検出できた場合に正常に戻す。この
パターンはデータパターン中から検出してもよいし、ま
た、いわゆるプリアンブルのような記録信号形式でデー
タのブロック間に予め形成してこれを検出するようにし
てもよい。EPR4の例では図5に示すように、記録波
系列が「00110011・・・」、等化波形が「2,
0,−2,0,2・・・」となるパターンが該当する。
の同期信号検出回路5について説明する。先ず、ゼロク
ロスポイントは0〔rad〕に存在する場合とπ〔rad〕に
存在する場合の2通りであり、したがって、PLLの初
期同期をとる手段が必要になる。同期信号のパターン
は、0〔rad〕でゼロクロスポイントを有し、データ中
に存在するパターンを検出して、もしπ〔rad〕ずれて
同期していることが検出できた場合に正常に戻す。この
パターンはデータパターン中から検出してもよいし、ま
た、いわゆるプリアンブルのような記録信号形式でデー
タのブロック間に予め形成してこれを検出するようにし
てもよい。EPR4の例では図5に示すように、記録波
系列が「00110011・・・」、等化波形が「2,
0,−2,0,2・・・」となるパターンが該当する。
【0024】図6に示す検出回路5では、このパターン
を検出するためにサンプリングクロックSCLK毎のサ
ンプリング区間Sk〜Sk-1、Sk-2〜Sk-3、Sk-4〜Sk
-5中に存在するデータ値を推定し、同期信号パターンに
当てはまる位相をプリセットする。例えばサンプリング
値Sk-1から次のデータまでの位相がPk-1とすると、位
相Pk-1の16の剰余をとり、(MOD π)Skとの間
にデータがあるものとしてデータ値を推定する。また、
区間Sk-2〜Sk-3、Sk-4〜Sk-5中においても同様なデ
ータ値を推定し、「2,0,−2」または「−2,0,
2」を検出すると時点kにおける位相の推定値Pk^を
を検出するためにサンプリングクロックSCLK毎のサ
ンプリング区間Sk〜Sk-1、Sk-2〜Sk-3、Sk-4〜Sk
-5中に存在するデータ値を推定し、同期信号パターンに
当てはまる位相をプリセットする。例えばサンプリング
値Sk-1から次のデータまでの位相がPk-1とすると、位
相Pk-1の16の剰余をとり、(MOD π)Skとの間
にデータがあるものとしてデータ値を推定する。また、
区間Sk-2〜Sk-3、Sk-4〜Sk-5中においても同様なデ
ータ値を推定し、「2,0,−2」または「−2,0,
2」を検出すると時点kにおける位相の推定値Pk^を
【0025】
【数2】 Pk^={Pk-1 MOD 16)+16} MOD 32
【0026】とプリセットする。また、PLLが正常に
動作していればこのプリセットは何ら影響を与えること
はないが、16ずれて動作している場合には正常動作に
強制的に修正する。図7はPLLがπ〔rad〕ずれて動
作している例を示し、図から明らかなように上記プリセ
ットを行うことにより正常動作に戻る。つぎに、位相修
正回路7について詳細に説明する。ここで、時点k−1
における位相出力をPk-1とすると、時点kにおけるデ
ータの位相の推定値Pk^は
動作していればこのプリセットは何ら影響を与えること
はないが、16ずれて動作している場合には正常動作に
強制的に修正する。図7はPLLがπ〔rad〕ずれて動
作している例を示し、図から明らかなように上記プリセ
ットを行うことにより正常動作に戻る。つぎに、位相修
正回路7について詳細に説明する。ここで、時点k−1
における位相出力をPk-1とすると、時点kにおけるデ
ータの位相の推定値Pk^は
【0027】
【数3】Pk^=(Pk-1+16) MOD 32
【0028】で与えられる。そして、ゼロクロスを検出
しなかったときにはこの値がPk^として出力され、ま
た、これはフリーランの状態である。ゼロクロスには前
述したように2通り、すなわち略データ点でゼロクロス
する場合と略π〔rad〕でゼロクロスする、データ点で
ない場合が考えられるので、位相修正をゼロクロス毎に
行うためにはこれらの場合を識別し、それぞれの位相修
正を行う必要がある。以下、その方法(1)〜(3)を
図8〜図11を参照して説明する。
しなかったときにはこの値がPk^として出力され、ま
た、これはフリーランの状態である。ゼロクロスには前
述したように2通り、すなわち略データ点でゼロクロス
する場合と略π〔rad〕でゼロクロスする、データ点で
ない場合が考えられるので、位相修正をゼロクロス毎に
行うためにはこれらの場合を識別し、それぞれの位相修
正を行う必要がある。以下、その方法(1)〜(3)を
図8〜図11を参照して説明する。
【0029】(1)データ点のとき 時点kと時点k+1にデータ点のゼロクロスがあったと
仮定すると、時点kからゼロクロスまでの位相φkは、
PLLが正常にロックしている限り位相Pk-1から推定
した位相Pk^と大きな差はないはずである。そこで、
推定値と位相計算器4の出力との差がある値以下(例え
ばπ/4=8以下)の場合にはデータ点でゼロクロスし
たものとする。また、このときの位相修正は、次式(数
4)に基づいて図8に示すように行う。ここにaは修正
ゲインである。
仮定すると、時点kからゼロクロスまでの位相φkは、
PLLが正常にロックしている限り位相Pk-1から推定
した位相Pk^と大きな差はないはずである。そこで、
推定値と位相計算器4の出力との差がある値以下(例え
ばπ/4=8以下)の場合にはデータ点でゼロクロスし
たものとする。また、このときの位相修正は、次式(数
4)に基づいて図8に示すように行う。ここにaは修正
ゲインである。
【0030】
【数4】 Pk=〔Pk^+a・{φk−Pk^}〕MOD 32
【0031】(2)データ点でないとき 同様に時点kと時点k+1にデータ点のゼロクロスがあ
ったと仮定すると、この場合、PLLが正常にロックし
ていれば位相φkと推定値Pk^には図9に示すように1
6近い差があるはずである。そこで、この値が16を中
心に、ある範囲内(例えばπ/4=8より大きく、7・
π/4=24より小さい)のときに下記の修正を行えば
データ点でないときの位相修正を行うことができる。
ったと仮定すると、この場合、PLLが正常にロックし
ていれば位相φkと推定値Pk^には図9に示すように1
6近い差があるはずである。そこで、この値が16を中
心に、ある範囲内(例えばπ/4=8より大きく、7・
π/4=24より小さい)のときに下記の修正を行えば
データ点でないときの位相修正を行うことができる。
【0032】
【数5】φk−Pk^<0のとき Pk=〔Pk^+a・{(φk−Pk^)+16}〕MOD 32 それ以外 Pk=〔Pk^+a・{(φk−Pk^)−16}〕MOD 32
【0033】(3)周波数が変動したときの影響 上記(1)(2)以外に、信号周波数の変動によって位
相φkと推定値Pk^には図10に示すように32近い差
があることがある。これは上記の条件以外の場合(例え
ば7・π/4=24以上の場合)に該当するので、下記
の式による修正を行えば位相修正を行うことができる。
相φkと推定値Pk^には図10に示すように32近い差
があることがある。これは上記の条件以外の場合(例え
ば7・π/4=24以上の場合)に該当するので、下記
の式による修正を行えば位相修正を行うことができる。
【0034】
【数6】φk−Pk^<0のとき Pk=〔Pk^+a・{(φk−Pk^)MOD 16+16}〕MOD 32 それ以外 Pk=〔Pk^+a・{(φk−Pk^)MOD 16−16}〕MOD 32
【0035】図11に示す位相修正回路7では上記修正
式による演算を時点k毎に行い、この演算結果を位相φ
kと推定値Pk^による条件判定結果に基づいて切り換
え、修正ゲインaを乗じて出力している。また、図11
に示されるようにこの修正を有効にするのはゼロクロス
が検出されたときである。
式による演算を時点k毎に行い、この演算結果を位相φ
kと推定値Pk^による条件判定結果に基づいて切り換
え、修正ゲインaを乗じて出力している。また、図11
に示されるようにこの修正を有効にするのはゼロクロス
が検出されたときである。
【0036】つぎに、図12〜図17を参照してデータ
送出回路6について詳細に説明する。このデータ送出回
路6は図17に示すようにデータバッファA〜Dと、デ
ータを送出するためのデータクロックを生成する回路6
1〜64で構成され、データバッファにはデータサンプ
ル値とそのサンプル点から次のデータサンプル点までの
位相PHASEが格納される。図12は本発明による位相デ
ータの出力形式を示し、例えばデータDlの存在位相は
時点k−1からの位相Pk-1と、時点kからの位相Pkに
より指し示される。
送出回路6について詳細に説明する。このデータ送出回
路6は図17に示すようにデータバッファA〜Dと、デ
ータを送出するためのデータクロックを生成する回路6
1〜64で構成され、データバッファにはデータサンプ
ル値とそのサンプル点から次のデータサンプル点までの
位相PHASEが格納される。図12は本発明による位相デ
ータの出力形式を示し、例えばデータDlの存在位相は
時点k−1からの位相Pk-1と、時点kからの位相Pkに
より指し示される。
【0037】このデータバッファはまた、サンプリング
クロックSCLKの1/2のクロックでシフトされ、デ
ータDlを推定するためのデータを送出するためにはサ
ンプル値Sk-1、Sk、Sk+1と位相Pkを出力すると仮定
した場合に4系統で構成することができる。ここでは4
系統のバッファを用いてデータを伝送する方法を説明す
る。
クロックSCLKの1/2のクロックでシフトされ、デ
ータDlを推定するためのデータを送出するためにはサ
ンプル値Sk-1、Sk、Sk+1と位相Pkを出力すると仮定
した場合に4系統で構成することができる。ここでは4
系統のバッファを用いてデータを伝送する方法を説明す
る。
【0038】図13は図17に示す4系統のバッファA
〜Dの内容を示し、図ではサンプルSと位相Pが同一に
扱われているが、実際には異なるレジスタで同一のタイ
ミングで動作する。ここで、バッファA、Cは例えば偶
数サンプルのデータを有し、バッファB、Dは奇数サン
プルのデータを有する。また、バッファA、C、B、D
の内容には2サンプル分(2サンプリングクロックSC
LK分)の時間遅延がある。
〜Dの内容を示し、図ではサンプルSと位相Pが同一に
扱われているが、実際には異なるレジスタで同一のタイ
ミングで動作する。ここで、バッファA、Cは例えば偶
数サンプルのデータを有し、バッファB、Dは奇数サン
プルのデータを有する。また、バッファA、C、B、D
の内容には2サンプル分(2サンプリングクロックSC
LK分)の時間遅延がある。
【0039】ここで、図2に示すデータ補間回路8で
は、このデータ送出回路6により送出されたサンプルデ
ータ系列と位相を用いてデータ値を補間処理するが、サ
ンプル値SkとSk+1の間にデータが存在することがわか
っていれば補間処理が容易である。そこで、バッファ
B、C内の位相を比較し、小さい位相を有するバッファ
の内容をサンプル値Skとしてサンプル値Sk-1、Sk、
Sk+1と位相Pkよりなるデータを送り出す。したがっ
て、このように小さい位相を挟んで送出すると時点kか
ら時点k+1の間にデータが存在することになり、ま
た、例えばバッファBの位相がバッファCのそれより大
きい場合にはバッファA、B、Cの内容を送ればよい。
は、このデータ送出回路6により送出されたサンプルデ
ータ系列と位相を用いてデータ値を補間処理するが、サ
ンプル値SkとSk+1の間にデータが存在することがわか
っていれば補間処理が容易である。そこで、バッファ
B、C内の位相を比較し、小さい位相を有するバッファ
の内容をサンプル値Skとしてサンプル値Sk-1、Sk、
Sk+1と位相Pkよりなるデータを送り出す。したがっ
て、このように小さい位相を挟んで送出すると時点kか
ら時点k+1の間にデータが存在することになり、ま
た、例えばバッファBの位相がバッファCのそれより大
きい場合にはバッファA、B、Cの内容を送ればよい。
【0040】ここで、通常は上記データ送出方法では問
題は発生しないが、周波数変動により送り出しクロック
を前または後にずらす必要がある場合がある。例えば図
14は信号の周波数が高い場合について位相(時間)を
横軸にとり、データと奇数および偶数サンプル系列の存
在点を示している。ここで、サンプル値S2、S3、S
4と位相P3を送る場合を(2,3,4)として示す
と、位相P3、P4を比べて(2,3,4)が送られ、
同様に(4,5,6)、(6,7,8)が送られる。
題は発生しないが、周波数変動により送り出しクロック
を前または後にずらす必要がある場合がある。例えば図
14は信号の周波数が高い場合について位相(時間)を
横軸にとり、データと奇数および偶数サンプル系列の存
在点を示している。ここで、サンプル値S2、S3、S
4と位相P3を送る場合を(2,3,4)として示す
と、位相P3、P4を比べて(2,3,4)が送られ、
同様に(4,5,6)、(6,7,8)が送られる。
【0041】そして、ここまでは問題はないが、次に送
るデータは位相P9、P10を比較した結果(9,1
0,11)ではなく、(7,8,9)でなければならな
い。さもないと、8、9間に存在するデータが抜けるか
らであり、このような場合にはデータクロックを前にず
らす必要がある。また、図15は信号の周波数が低い場
合を示し、(3,4,5)の次には(6,7,8)を送
らなければ、5、6間に存在するデータが重複するの
で、このような場合にはデータクロックを後にずらす必
要がある。
るデータは位相P9、P10を比較した結果(9,1
0,11)ではなく、(7,8,9)でなければならな
い。さもないと、8、9間に存在するデータが抜けるか
らであり、このような場合にはデータクロックを前にず
らす必要がある。また、図15は信号の周波数が低い場
合を示し、(3,4,5)の次には(6,7,8)を送
らなければ、5、6間に存在するデータが重複するの
で、このような場合にはデータクロックを後にずらす必
要がある。
【0042】そこで、これらの問題を解決するために、
図16(a)に示すように、前にずらすのは次に送ろう
とうするデータの位相が16(π〔rad〕)近く増加し
ているときであり、図16(b)に示すように、後にず
らすのは−16(−π〔rad〕)近く減少しているとき
になるように、図17に示すクロックコントローラ64
によりデータ送出クロックDCLKをサンプリングクロ
ックSCLKの間隔前または後にずらしている。なお、
これはこの条件を監視して検出した場合にデータ送出ク
ロックDCLKを反転等する処理を行えばよい。
図16(a)に示すように、前にずらすのは次に送ろう
とうするデータの位相が16(π〔rad〕)近く増加し
ているときであり、図16(b)に示すように、後にず
らすのは−16(−π〔rad〕)近く減少しているとき
になるように、図17に示すクロックコントローラ64
によりデータ送出クロックDCLKをサンプリングクロ
ックSCLKの間隔前または後にずらしている。なお、
これはこの条件を監視して検出した場合にデータ送出ク
ロックDCLKを反転等する処理を行えばよい。
【0043】つぎに、図18〜図20を参照してデータ
補間回路8について説明する。データ補間回路8はサン
プリングクロックSCLKと位相検出回路1〜7から転
送されるデータ位相Pkを用い、位相検出回路1〜7か
ら転送されるサンプリングデータ系列に対して補間応答
波形を畳み込み、データ位相におけるデータ値を推定す
る。この場合、図18に示すようにサンプリングデータ
Skの位置よりデータ位相Pkの位置にあるデータDlの
値を推定する場合、例えば時間軸上のデータDlの位置
の後方に1個、前方にN+1個(N:0以上の整数)の
サンプリングデータ系列(Sk-N、Sk-N+1、・・・、S
k-1、Sk、Sk+1)に対して補間応答波形g(x)を畳み込
むことにより求めることができる。例えば補間応答波形
g(x)を
補間回路8について説明する。データ補間回路8はサン
プリングクロックSCLKと位相検出回路1〜7から転
送されるデータ位相Pkを用い、位相検出回路1〜7か
ら転送されるサンプリングデータ系列に対して補間応答
波形を畳み込み、データ位相におけるデータ値を推定す
る。この場合、図18に示すようにサンプリングデータ
Skの位置よりデータ位相Pkの位置にあるデータDlの
値を推定する場合、例えば時間軸上のデータDlの位置
の後方に1個、前方にN+1個(N:0以上の整数)の
サンプリングデータ系列(Sk-N、Sk-N+1、・・・、S
k-1、Sk、Sk+1)に対して補間応答波形g(x)を畳み込
むことにより求めることができる。例えば補間応答波形
g(x)を
【0044】
【数7】
【0045】というナイキストの第1基準を満たす関数
を用いる。また、データ位相Pkがサンプリングポイン
ト間をπとしてL等分した0からL−1(L:自然数)
で表現されている場合、Dlの値は次式で求められる。
を用いる。また、データ位相Pkがサンプリングポイン
ト間をπとしてL等分した0からL−1(L:自然数)
で表現されている場合、Dlの値は次式で求められる。
【0046】
【数8】
【0047】図19および図20を参照してこの補間処
理を説明すると、位相検出回路1〜7のデータ送出回路
6内のバッファA〜Dからのデータ位相PkはDフリッ
プフロップ(DFF)81のD端子に入力され、また、
同じくバッファA〜Dからの補間処理に必要とされるサ
ンプリングデータ系列(Sk-N、Sk-N+1、・・・、Sk-
1、Sk、Sk+1)がそれぞれDFF86〜82に入力さ
れ、それぞれDFF81〜86によりサンプリングクロ
ックSCLKでラッチされる。このDFF81〜86の
各出力(A)〜(F)のタイミングは図20に示すよう
になる。
理を説明すると、位相検出回路1〜7のデータ送出回路
6内のバッファA〜Dからのデータ位相PkはDフリッ
プフロップ(DFF)81のD端子に入力され、また、
同じくバッファA〜Dからの補間処理に必要とされるサ
ンプリングデータ系列(Sk-N、Sk-N+1、・・・、Sk-
1、Sk、Sk+1)がそれぞれDFF86〜82に入力さ
れ、それぞれDFF81〜86によりサンプリングクロ
ックSCLKでラッチされる。このDFF81〜86の
各出力(A)〜(F)のタイミングは図20に示すよう
になる。
【0048】次に、図19中に破線で示す演算回路8B
〜8Fに対して、DFF81によりラッチされたデータ
位相Pkを共通に送って補間応答を算出し、この結果を
演算回路8B〜8F内の各乗算器によりそれぞれDFF
82〜86の各出力(B)〜(F)と乗算した後、各乗
算結果を加算器87により加算することにより畳み込み
を行う。そして、加算器87の出力(G)がDFF88
のD端子に入力されてサンプリングクロックSCLKで
ラッチされ、DFF88の出力(H)としてデータ位相
Pkにおける推定データ値Dlが出力される。
〜8Fに対して、DFF81によりラッチされたデータ
位相Pkを共通に送って補間応答を算出し、この結果を
演算回路8B〜8F内の各乗算器によりそれぞれDFF
82〜86の各出力(B)〜(F)と乗算した後、各乗
算結果を加算器87により加算することにより畳み込み
を行う。そして、加算器87の出力(G)がDFF88
のD端子に入力されてサンプリングクロックSCLKで
ラッチされ、DFF88の出力(H)としてデータ位相
Pkにおける推定データ値Dlが出力される。
【0049】ここで、図19に示すデータ補間回路8の
ハード構成は、破線内の演算回路8B〜8FをROMに
置き換えて、予め計算した補間応答をこのROMに記憶
し、サンプリングデータ系列(Sk-N、Sk-N+1、・・
・、Sk-1、Sk、Sk+1)とデータ位相Pkをアドレスと
して読み出すことにより、回路を簡略化するとともに処
理速度を向上させることができる。なお、データ位相P
kがサンプリングポイント間をL等分し、各サンプリン
グデータの分解能をMビット、推定データ値Dlの分解
能をKビットとすると、ROM1系統当たりの容量はK
×2M×2Kとなる。
ハード構成は、破線内の演算回路8B〜8FをROMに
置き換えて、予め計算した補間応答をこのROMに記憶
し、サンプリングデータ系列(Sk-N、Sk-N+1、・・
・、Sk-1、Sk、Sk+1)とデータ位相Pkをアドレスと
して読み出すことにより、回路を簡略化するとともに処
理速度を向上させることができる。なお、データ位相P
kがサンプリングポイント間をL等分し、各サンプリン
グデータの分解能をMビット、推定データ値Dlの分解
能をKビットとすると、ROM1系統当たりの容量はK
×2M×2Kとなる。
【0050】つぎに、図21〜図25を参照して本発明
の第2実施例を説明する。図21は第2の実施例のデジ
タルPLL回路を示すブロック図、図22はサンプルデ
ータと近似曲線の関係を示す説明図、図23は理想再生
波形を示す説明図、図24は図21のデータ補間回路を
詳細に示すブロック図、図25は近似曲線テーブルを示
す説明図である。
の第2実施例を説明する。図21は第2の実施例のデジ
タルPLL回路を示すブロック図、図22はサンプルデ
ータと近似曲線の関係を示す説明図、図23は理想再生
波形を示す説明図、図24は図21のデータ補間回路を
詳細に示すブロック図、図25は近似曲線テーブルを示
す説明図である。
【0051】この第2実施例は、位相検出回路部分1〜
7が上記第1実施例と同一であり、データ補間回路80
のみが異なっている。このデータ補間回路80は、複数
の入力サンプル系列と、あるサンプル点からのデータ存
在点位相からデータ存在点位相におけるデータ値を曲線
近似により計算し、推定データ値を出力するように構成
されている。以下、説明を簡略化するために3点のサン
プルデータから1点の推定データを計算する場合につい
て説明する。
7が上記第1実施例と同一であり、データ補間回路80
のみが異なっている。このデータ補間回路80は、複数
の入力サンプル系列と、あるサンプル点からのデータ存
在点位相からデータ存在点位相におけるデータ値を曲線
近似により計算し、推定データ値を出力するように構成
されている。以下、説明を簡略化するために3点のサン
プルデータから1点の推定データを計算する場合につい
て説明する。
【0052】具体的には図22に示すように、サンプル
データSk-1、Sk、Sk+1の3点間を近似曲線A(P)で
結び、サンプルデータSkに対するデータ存在点位相を
Pkとし、A(Pk)を補間量として推定データDlを計算
し、出力する。曲線A(P)はSk+1−Sk(=d2)、Sk
−Sk-1(=d1)のサンプルデータ間の差分量をパラメ
ータとし、後述する手法により求められた近似曲線テー
ブルから選択される。A(P)の値はサンプルデータSk
の位置の値{=A(0)}に対する差分量で表され、した
がって、推定データDlは次式で求められる。
データSk-1、Sk、Sk+1の3点間を近似曲線A(P)で
結び、サンプルデータSkに対するデータ存在点位相を
Pkとし、A(Pk)を補間量として推定データDlを計算
し、出力する。曲線A(P)はSk+1−Sk(=d2)、Sk
−Sk-1(=d1)のサンプルデータ間の差分量をパラメ
ータとし、後述する手法により求められた近似曲線テー
ブルから選択される。A(P)の値はサンプルデータSk
の位置の値{=A(0)}に対する差分量で表され、した
がって、推定データDlは次式で求められる。
【0053】
【数9】Dl=Sk+A(Pk)
【0054】近似曲線としては、直線、二次曲線などが
一般的であるが、本実施例ではサンプルデータがある伝
送系による再生波形であることを利用して理想再生波形
を用いる。以下、EPR4においてビットクロックの2
倍の周波数でサンプリングする場合の近似曲線を求める
方法を説明する。
一般的であるが、本実施例ではサンプルデータがある伝
送系による再生波形であることを利用して理想再生波形
を用いる。以下、EPR4においてビットクロックの2
倍の周波数でサンプリングする場合の近似曲線を求める
方法を説明する。
【0055】先ず、M系列のようなランダム信号を記録
信号(チャネル周期T)として、対象として得られる、
ノイズやジッタがないEPR4再生波形をY(t)とし、
さらにデータ存在点位相Pkの分解能をPresとしてT/
Pres周期でEPR4再生波形Y(t)をサンプリングす
ることにより得られるデータ列をyjとする。ここで、
aq,aq+1・・・をm次のM系列、bnをEPR4に準
じて以下のように定義する。
信号(チャネル周期T)として、対象として得られる、
ノイズやジッタがないEPR4再生波形をY(t)とし、
さらにデータ存在点位相Pkの分解能をPresとしてT/
Pres周期でEPR4再生波形Y(t)をサンプリングす
ることにより得られるデータ列をyjとする。ここで、
aq,aq+1・・・をm次のM系列、bnをEPR4に準
じて以下のように定義する。
【0056】
【数10】
【0057】また、対象とする伝送系のインパルス応答
をナイキストの第1基準を満たす以下の式のように定義
する。但し、有限幅−N≦i≦Nで打ち切る。
をナイキストの第1基準を満たす以下の式のように定義
する。但し、有限幅−N≦i≦Nで打ち切る。
【0058】
【数11】 hi=(sinx/x)・[cos (roff・x)/{1−(2roff・x/π)2}] …(1) 但し、x=πi/Pres roff:ロールオフ定数
【0059】したがって、次の式(2)で示すようにデ
ータ列yjはbnとhiの畳み込みにより表すことがで
き、また、図23のように示すことができる。
ータ列yjはbnとhiの畳み込みにより表すことがで
き、また、図23のように示すことができる。
【0060】
【数12】
【0061】つぎに、3点間の差分量であるd1、d2に
対するデータ列yjとの誤差Ed1、d2を以下のように定義
する。
対するデータ列yjとの誤差Ed1、d2を以下のように定義
する。
【0062】
【数13】
【0063】そして、この誤差Ed1d2が最小となるデー
タ列yjを求め、そのときの曲線Ad1d2(P)を差分量d
1、d2に対する近似曲線とする。
タ列yjを求め、そのときの曲線Ad1d2(P)を差分量d
1、d2に対する近似曲線とする。
【0064】
【数14】
【0065】以上の計算を全ての差分量d1、d2の組み
合わせについて行い、その結果を近似曲線テーブルとす
る。ここで、チャネル周期TのERR4のスペクトラム
成分の大半は1/2T(周波数)までに集中しているの
で、周期T以下でサンプリングすれば近似曲線はほぼ一
義的に決定することができる。また、近似曲線が有する
誤差は補間に係わるサンプルデータ数によらず、式
(2)(=数12)と実際の再生波形との差に起因する
ので、対象とする伝送系の特性に応じてhiの式(1)
を変形すれば最適な近似曲線テーブルを作成することが
できる。また、このテーブルをROMに書き込む場合に
は、図25に示すように差分量d1、d2とデータ存在点
位相Pをアドレスとし、Δyd1d2P を書き込みデータと
するマップで表すことができる。
合わせについて行い、その結果を近似曲線テーブルとす
る。ここで、チャネル周期TのERR4のスペクトラム
成分の大半は1/2T(周波数)までに集中しているの
で、周期T以下でサンプリングすれば近似曲線はほぼ一
義的に決定することができる。また、近似曲線が有する
誤差は補間に係わるサンプルデータ数によらず、式
(2)(=数12)と実際の再生波形との差に起因する
ので、対象とする伝送系の特性に応じてhiの式(1)
を変形すれば最適な近似曲線テーブルを作成することが
できる。また、このテーブルをROMに書き込む場合に
は、図25に示すように差分量d1、d2とデータ存在点
位相Pをアドレスとし、Δyd1d2P を書き込みデータと
するマップで表すことができる。
【0066】図24はこのようなROM801を備えた
データ補間回路80を示す。位相検出部1〜7から送ら
れてきたデータ列Sk+1、Sk、Sk-1は、加算器80
2、803によりそれぞれ差分量d1、d2に変換され、
この差分量d1、d2とデータ存在点位相Pkがアドレス
としてROM801に印加される。ROM801から読
み出された補間量Δyは、加算器803によりデータ列
Skと加算されて推定データDlが得られ、この推定デー
タDlはデータの有効位置を示すクロックDCLKによ
りDFF804によりラッチされて出力される。
データ補間回路80を示す。位相検出部1〜7から送ら
れてきたデータ列Sk+1、Sk、Sk-1は、加算器80
2、803によりそれぞれ差分量d1、d2に変換され、
この差分量d1、d2とデータ存在点位相Pkがアドレス
としてROM801に印加される。ROM801から読
み出された補間量Δyは、加算器803によりデータ列
Skと加算されて推定データDlが得られ、この推定デー
タDlはデータの有効位置を示すクロックDCLKによ
りDFF804によりラッチされて出力される。
【0067】
【発明の効果】以上説明したように本発明によれば、ビ
ット位置以外のゼロクロス点もPLLの位相修正に用い
るようにしているので、ビット位置で「0」以外に
「1」、「−1」でもゼロクロスするEPR4において
も位相を良好に検出することができる。
ット位置以外のゼロクロス点もPLLの位相修正に用い
るようにしているので、ビット位置で「0」以外に
「1」、「−1」でもゼロクロスするEPR4において
も位相を良好に検出することができる。
【図1】本発明に係る位相検出回路の第1実施例を示す
ブロック図である。
ブロック図である。
【図2】図1の位相検出回路を備えたデジタルPLL回
路を示すブロック図である。
路を示すブロック図である。
【図3】図1のゼロクロス検出回路と位相計算器の動作
を説明するためのブロック図である。
を説明するためのブロック図である。
【図4】図1および図3のゼロクロス検出回路の検出原
理を示す説明図である。
理を示す説明図である。
【図5】PLLの同期信号パターンを示す説明図であ
る。
る。
【図6】図1のPLLの同期信号検出回路を詳細に示す
ブロック図である。
ブロック図である。
【図7】PLLがπ〔rad〕ずれて動作している例を示
す説明図である。
す説明図である。
【図8】ゼロクロス点にデータがある場合を示す説明図
である。
である。
【図9】ゼロクロス点にデータがない場合を示す説明図
である。
である。
【図10】周波数変動の影響を示す説明図である。
【図11】図1の位相修正回路を詳細に示すブロック図
である。
である。
【図12】本発明による位相データの出力形式を示す説
明図である。
明図である。
【図13】図1および図17のデータ送出回路のバッフ
ァを示す説明図である。
ァを示す説明図である。
【図14】データ周波数が高い場合のタイミングスリッ
プを示す説明図である。
プを示す説明図である。
【図15】データ周波数が低い場合のタイミングスリッ
プを示す説明図である。
プを示す説明図である。
【図16】図1および図17のデータ送出回路のデータ
送出クロックを示す説明図である。
送出クロックを示す説明図である。
【図17】図1のデータ送出回路を詳細に示すブロック
図である。
図である。
【図18】図2のデータ補間回路の動作を示す説明図で
ある。
ある。
【図19】図2のデータ補間回路を詳細に示すブロック
図である。
図である。
【図20】図19のデータ補間回路の主要信号を示すタ
イミングチャートである。
イミングチャートである。
【図21】本発明の第2実施例のデジタルPLL回路を
示すブロック図である。
示すブロック図である。
【図22】サンプルデータと近似曲線の関係を示す説明
図である。
図である。
【図23】理想再生波形を示す説明図である。
【図24】図21のデータ補間回路を詳細に示すブロッ
ク図である。
ク図である。
【図25】近似曲線テーブルを示す説明図である。
【図26】EPR4プリコーダを示すブロック図であ
る。
る。
【図27】EPR4のアイパターンを示す説明図であ
る。
る。
1 A/Dコンバータ 2 シフトレジスタ 3 ゼロクロス検出回路 4 位相計算器 5 PLLの同期検出回路 6 データ送出回路 7 位相修正回路 8,80 データ補間回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年8月24日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パーシャルレスポンス
等化されたデジタル再生信号の位相を検出する位相検出
回路およびデジタルPLL(Phase Locked Loop )回路
に関し、特に磁気テープやディスクを用いたデジタル記
録再生装置のPLL回路や、光ディスク装置のPLL回
路として好適な位相検出回路に関する。
等化されたデジタル再生信号の位相を検出する位相検出
回路およびデジタルPLL(Phase Locked Loop )回路
に関し、特に磁気テープやディスクを用いたデジタル記
録再生装置のPLL回路や、光ディスク装置のPLL回
路として好適な位相検出回路に関する。
【0002】
【従来の技術】デジタル変調信号を復調する従来のビッ
トクロック抽出回路としては、例えば特開昭59−92
410号公報に示されるデータ検出装置や、「電子通信
情報通信学会論文誌 C-11 Vol. J75-C-II No. 11 pp.64
3-652 1992年11月」に示されるデジタル信号処理による
PRML(Partial-Response Maximum-Likelihood) 用ビ
ット同期回路がある。
トクロック抽出回路としては、例えば特開昭59−92
410号公報に示されるデータ検出装置や、「電子通信
情報通信学会論文誌 C-11 Vol. J75-C-II No. 11 pp.64
3-652 1992年11月」に示されるデジタル信号処理による
PRML(Partial-Response Maximum-Likelihood) 用ビ
ット同期回路がある。
【0003】特開昭59−92410号公報に示される
データ検出装置では、再生波形をサンプリングし、この
サンプリング値から再生波形と基準レベルが交差する点
を求め、この点から所定期間離れた位置をデータ検出点
とする2値によりデータを検出しており、マルチトラッ
クシステムのデジタル記録再生信号における再生回路の
構成を簡略化し、IC化を容易にすることが図られてい
る。
データ検出装置では、再生波形をサンプリングし、この
サンプリング値から再生波形と基準レベルが交差する点
を求め、この点から所定期間離れた位置をデータ検出点
とする2値によりデータを検出しており、マルチトラッ
クシステムのデジタル記録再生信号における再生回路の
構成を簡略化し、IC化を容易にすることが図られてい
る。
【0004】本出願人は本発明に先立って位相検出回路
を開発している。本出願人が先に出願した位相検出回路
(特願平4−285585号)は未だ公知ではないが、
再生信号のチャネルビットレートのm(mは1以上の整
数)倍の周波数でサンプリングを行い、サンプリング値
系列におけるチャネルビット期間をN等分して表すと共
に、連続した2つのサンプリング値に基づいて所定のレ
ベルを交差する点を演算し、この交差点の値をもとに順
次N/2を加えた点を演算すると共に、次に特定のレベ
ルを交差する点が現われたときに誤差を演算し、この誤
差をもとにしてチャネルビットレートと等しい周波数
で、位相が互いに異なる複数のクロック信号の中から1
つのクロック信号を選択し、再生信号のビット周期の略
中央にデータ再生クロックを再生するようにしている。
を開発している。本出願人が先に出願した位相検出回路
(特願平4−285585号)は未だ公知ではないが、
再生信号のチャネルビットレートのm(mは1以上の整
数)倍の周波数でサンプリングを行い、サンプリング値
系列におけるチャネルビット期間をN等分して表すと共
に、連続した2つのサンプリング値に基づいて所定のレ
ベルを交差する点を演算し、この交差点の値をもとに順
次N/2を加えた点を演算すると共に、次に特定のレベ
ルを交差する点が現われたときに誤差を演算し、この誤
差をもとにしてチャネルビットレートと等しい周波数
で、位相が互いに異なる複数のクロック信号の中から1
つのクロック信号を選択し、再生信号のビット周期の略
中央にデータ再生クロックを再生するようにしている。
【0005】上記学会誌に示されるPRML用ビット同
期回路では、判定帰還型デジタルPLL回路と補間器か
らなり、判定帰還型デジタルPLL回路は、サンプリン
グレート2Sample/bitの固定クロックに従って標本化さ
れた、データ非同期の信号サンプル系列を入力としてク
ロックを再生する。また、補間器は判定帰還型デジタル
PLL回路の出力位相が指示するデータ存在点の信号値
を計算し、ビタビ復号器に出力する。
期回路では、判定帰還型デジタルPLL回路と補間器か
らなり、判定帰還型デジタルPLL回路は、サンプリン
グレート2Sample/bitの固定クロックに従って標本化さ
れた、データ非同期の信号サンプル系列を入力としてク
ロックを再生する。また、補間器は判定帰還型デジタル
PLL回路の出力位相が指示するデータ存在点の信号値
を計算し、ビタビ復号器に出力する。
【0006】
【発明が解決しようとする課題】しかしながら、特開昭
59−92410号公報に示されるデータ検出装置は、
積分方式のPLL回路で構成されているので、パーシャ
ルレスポンス等化されたデジタル再生信号の位相を検出
することができないという問題点がある。また、データ
位相点におけるデータ値を、直線補間した数値を基にし
てデジタル値として出力しているので、パーシャルレス
ポンスを検出するためにビタビ復号のような最尤復号を
行う場合には不適である。
59−92410号公報に示されるデータ検出装置は、
積分方式のPLL回路で構成されているので、パーシャ
ルレスポンス等化されたデジタル再生信号の位相を検出
することができないという問題点がある。また、データ
位相点におけるデータ値を、直線補間した数値を基にし
てデジタル値として出力しているので、パーシャルレス
ポンスを検出するためにビタビ復号のような最尤復号を
行う場合には不適である。
【0007】また、本出願人が先に出願した位相検出回
路は、上記問題点を解決することができるが、3値の入
力信号系列のビットクロックは抽出することができるも
のの、3値のパーシャルレスポンス以外には不適であ
る。また、出力されたビットクロックで入力信号を再度
A/D変換するので、動作クロックが複雑になる。
路は、上記問題点を解決することができるが、3値の入
力信号系列のビットクロックは抽出することができるも
のの、3値のパーシャルレスポンス以外には不適であ
る。また、出力されたビットクロックで入力信号を再度
A/D変換するので、動作クロックが複雑になる。
【0008】また、上記学会誌に示されるPRML用ビ
ット同期回路では、パーシャルレスポンスの入力波形の
ゼロクロスからデータ位相の推定とデータ値の推定を行
うことができるが、例えば拡張パーシャルレスポンスク
ラス4ではゼロクロスの機会が少ないので、データ点ゼ
ロクロスでの位相修正では良好な位相同期を実現するこ
とができない。
ット同期回路では、パーシャルレスポンスの入力波形の
ゼロクロスからデータ位相の推定とデータ値の推定を行
うことができるが、例えば拡張パーシャルレスポンスク
ラス4ではゼロクロスの機会が少ないので、データ点ゼ
ロクロスでの位相修正では良好な位相同期を実現するこ
とができない。
【0009】本発明は上記従来の問題点に鑑み、ゼロク
ロスの機会が少ない例えば拡張パーシャルレスポンスク
ラス4においても位相を良好に検出することができる位
相検出回路およびデジタルPLL回路を提供することを
目的とする。
ロスの機会が少ない例えば拡張パーシャルレスポンスク
ラス4においても位相を良好に検出することができる位
相検出回路およびデジタルPLL回路を提供することを
目的とする。
【0010】
【課題を解決するための手段】本発明は上記目的を達成
するために、ビット位置で「0」以外に「1」、「−
1」でもクロスする拡張パーシャルレスポンスクラス4
(以下、EPR4という。)に対応するように、ビット
位置以外のゼロクロス点もPLLの位相修正に用いるよ
うにしている。すなわち、本発明によれば、パーシャル
レスポンス等化された信号波形を信号ビットレートの周
波数の2倍以上のサンプリングクロックでデジタル信号
に変換するA/D変換回路と、前記A/D変換回路によ
り変換されたデジタル信号のサンプリングデータ系列に
基づいて入力信号波形がビット位置およびビット位置以
外でゼロクロスする点を検出するゼロクロス検出回路
と、前記ゼロクロス検出回路により検出されたゼロクロ
ス点の前後のサンプリングデータに基づいてゼロクロス
点の位相を計算する位相計算回路と、前記位相計算回路
により計算された位相を1サンプル前の位相に基づいて
修正する位相修正回路と、データ存在点の1つ前に位置
するサンプリング点に同期したデータ送出クロックに同
期して、前記A/D変換回路により変換されたサンプリ
ングデータと前記位相修正回路により修正された位相デ
ータを出力する出力回路とを有する位相検出回路が提供
される。また、本発明によれば、位相検出回路から出力
されたサンプリングデータに対して補間応答波形を畳み
込み、前記位相データの位相におけるデータ値を推定す
るデータ補間回路を有するデジタルPLL回路が提供さ
れる。また、本発明によれば、位相検出回路から出力さ
れた隣接するサンプリングデータ間を伝送系の理想再生
波形の一部の近似曲線により補間し、前記位相データに
基づいてデータ存在点におけるデータ値を推定するデー
タ補間回路を有するデジタルPLL回路が提供される。
するために、ビット位置で「0」以外に「1」、「−
1」でもクロスする拡張パーシャルレスポンスクラス4
(以下、EPR4という。)に対応するように、ビット
位置以外のゼロクロス点もPLLの位相修正に用いるよ
うにしている。すなわち、本発明によれば、パーシャル
レスポンス等化された信号波形を信号ビットレートの周
波数の2倍以上のサンプリングクロックでデジタル信号
に変換するA/D変換回路と、前記A/D変換回路によ
り変換されたデジタル信号のサンプリングデータ系列に
基づいて入力信号波形がビット位置およびビット位置以
外でゼロクロスする点を検出するゼロクロス検出回路
と、前記ゼロクロス検出回路により検出されたゼロクロ
ス点の前後のサンプリングデータに基づいてゼロクロス
点の位相を計算する位相計算回路と、前記位相計算回路
により計算された位相を1サンプル前の位相に基づいて
修正する位相修正回路と、データ存在点の1つ前に位置
するサンプリング点に同期したデータ送出クロックに同
期して、前記A/D変換回路により変換されたサンプリ
ングデータと前記位相修正回路により修正された位相デ
ータを出力する出力回路とを有する位相検出回路が提供
される。また、本発明によれば、位相検出回路から出力
されたサンプリングデータに対して補間応答波形を畳み
込み、前記位相データの位相におけるデータ値を推定す
るデータ補間回路を有するデジタルPLL回路が提供さ
れる。また、本発明によれば、位相検出回路から出力さ
れた隣接するサンプリングデータ間を伝送系の理想再生
波形の一部の近似曲線により補間し、前記位相データに
基づいてデータ存在点におけるデータ値を推定するデー
タ補間回路を有するデジタルPLL回路が提供される。
【0011】
【作用】本発明では、上述のようにビット位置以外のゼ
ロクロス点もPLLの位相修正に用いるようにしている
ので、ビット位置で「0」以外に「1」、「−1」でも
クロスするEPR4においても位相を良好に検出するこ
とができる。
ロクロス点もPLLの位相修正に用いるようにしている
ので、ビット位置で「0」以外に「1」、「−1」でも
クロスするEPR4においても位相を良好に検出するこ
とができる。
【0012】
【実施例】以下、図面を参照して本発明の第1実施例に
ついて説明する。図1は本発明に係る位相検出回路の一
実施例を示すブロック図であり、図2は図1の位相検出
回路を備えたデジタルPLL回路を示すブロック図であ
る。図3は図1のゼロクロス検出回路と位相計算器の動
作を説明するためのブロック図、図4は図1および図3
のゼロクロス検出回路の検出原理を示す説明図、図5は
PLLの同期信号パターンを示す説明図である。さらに
図6は図1のPLLの同期信号検出回路を詳細に示すブ
ロック図、図7はPLLがπ〔rad〕ずれて動作してい
る例を示す説明図、図8はゼロクロス点にデータがある
場合を示す説明図、図9はゼロクロス点にデータがない
場合を示す説明図、図10は周波数変動の影響を示す説
明図である。図11は図1の位相修正回路を詳細に示す
ブロック図、図12は本発明による位相データの出力形
式を示す説明図、図13は図1および図17のデータ送
出回路のバッファを示す説明図、図14はデータ周波数
が高い場合のタイミングスリップを示す説明図、図15
はデータ周波数が低い場合のタイミングスリップを示す
説明図である。図16は図1および図17のデータ送出
回路のデータ送出クロックを示す説明図、図17は図1
のデータ送出回路を詳細に示すブロック図、図18は図
2のデータ補間回路の動作を示す説明図、図19は図2
のデータ補間回路を詳細に示すブロック図、図20は図
19のデータ補間回路の主要信号を示すタイミングチャ
ートである。
ついて説明する。図1は本発明に係る位相検出回路の一
実施例を示すブロック図であり、図2は図1の位相検出
回路を備えたデジタルPLL回路を示すブロック図であ
る。図3は図1のゼロクロス検出回路と位相計算器の動
作を説明するためのブロック図、図4は図1および図3
のゼロクロス検出回路の検出原理を示す説明図、図5は
PLLの同期信号パターンを示す説明図である。さらに
図6は図1のPLLの同期信号検出回路を詳細に示すブ
ロック図、図7はPLLがπ〔rad〕ずれて動作してい
る例を示す説明図、図8はゼロクロス点にデータがある
場合を示す説明図、図9はゼロクロス点にデータがない
場合を示す説明図、図10は周波数変動の影響を示す説
明図である。図11は図1の位相修正回路を詳細に示す
ブロック図、図12は本発明による位相データの出力形
式を示す説明図、図13は図1および図17のデータ送
出回路のバッファを示す説明図、図14はデータ周波数
が高い場合のタイミングスリップを示す説明図、図15
はデータ周波数が低い場合のタイミングスリップを示す
説明図である。図16は図1および図17のデータ送出
回路のデータ送出クロックを示す説明図、図17は図1
のデータ送出回路を詳細に示すブロック図、図18は図
2のデータ補間回路の動作を示す説明図、図19は図2
のデータ補間回路を詳細に示すブロック図、図20は図
19のデータ補間回路の主要信号を示すタイミングチャ
ートである。
【0013】先ず、本実施例の構成を説明する前に、図
26および図27を参照して拡張パーシャルレスポンス
クラス4(以下、EPR4という。)について説明す
る。パーシャルレスポンスは伝送路における帯域による
信号の歪みを積極的に利用し、また、S/N比が十分と
れない系において良好な符号伝送を行うための波形伝送
方式であり、EPR4による情報記録再生系を例にする
と、図26に示すようなEPR4プリコーダを通すこと
により記録波系列を生成し、記憶媒体に記録する。
26および図27を参照して拡張パーシャルレスポンス
クラス4(以下、EPR4という。)について説明す
る。パーシャルレスポンスは伝送路における帯域による
信号の歪みを積極的に利用し、また、S/N比が十分と
れない系において良好な符号伝送を行うための波形伝送
方式であり、EPR4による情報記録再生系を例にする
と、図26に示すようなEPR4プリコーダを通すこと
により記録波系列を生成し、記憶媒体に記録する。
【0014】再生波はEPR4波形に波形等化される
が、この場合、記録波の「1」に対して再生波がデータ
ビットの間隔で「1」、「1」、「−1」、「−1」
(正規化出力)の値になるように等化される。このと
き、ランダム入力に対する等化信号のアイパターンは図
27に示すようになり、これをビット位置において
「2」、「−2」、「0」を「0」に、また、「1」、
「−1」を「1」にレベル検波すると元の情報信号に再
生することができるが、パーシャルレスポンスは元々畳
み込み符号であるのでビタビ復号等により最尤復号して
再生することが多い。
が、この場合、記録波の「1」に対して再生波がデータ
ビットの間隔で「1」、「1」、「−1」、「−1」
(正規化出力)の値になるように等化される。このと
き、ランダム入力に対する等化信号のアイパターンは図
27に示すようになり、これをビット位置において
「2」、「−2」、「0」を「0」に、また、「1」、
「−1」を「1」にレベル検波すると元の情報信号に再
生することができるが、パーシャルレスポンスは元々畳
み込み符号であるのでビタビ復号等により最尤復号して
再生することが多い。
【0015】このためにはビット位置におけるデータ値
を正確に知ることが必要であり、まず、図27に示すア
イパターンからも明らかなように、EPR4ではビット
位置において「0」以外に「1」、「−1」でもクロス
するので、ビット位置のみで位相を検出すると検出機会
が少なくなり、したがって、良好な位相出力を得ること
ができなくなる。そこで、本発明ではビット位置以外の
ゼロクロスも同様にPLLの位相を修正するようにして
いる。ここで、ビット位置の位相を0〔rad〕とし、ビ
ット間隔を2π〔rad〕とすると、PR4およびEPR
4とも0〔rad〕以外にゼロクロスする位相は略π〔ra
d〕である。
を正確に知ることが必要であり、まず、図27に示すア
イパターンからも明らかなように、EPR4ではビット
位置において「0」以外に「1」、「−1」でもクロス
するので、ビット位置のみで位相を検出すると検出機会
が少なくなり、したがって、良好な位相出力を得ること
ができなくなる。そこで、本発明ではビット位置以外の
ゼロクロスも同様にPLLの位相を修正するようにして
いる。ここで、ビット位置の位相を0〔rad〕とし、ビ
ット間隔を2π〔rad〕とすると、PR4およびEPR
4とも0〔rad〕以外にゼロクロスする位相は略π〔ra
d〕である。
【0016】図1を参照して本実施例の位相検出回路を
説明する。図示省略の波形等化回路により波形が等化さ
れた信号は、A/Dコンバータ1によりサンプリングさ
れてデジタル変換され、シフトレジスタ2に入力され
る。ここで、A/Dコンバータ1とシフトレジスタ2に
印加されるサンプリングクロックSCLKは、ビットレ
ートの2倍以上であればよいが、一例として略2倍とし
て説明する。
説明する。図示省略の波形等化回路により波形が等化さ
れた信号は、A/Dコンバータ1によりサンプリングさ
れてデジタル変換され、シフトレジスタ2に入力され
る。ここで、A/Dコンバータ1とシフトレジスタ2に
印加されるサンプリングクロックSCLKは、ビットレ
ートの2倍以上であればよいが、一例として略2倍とし
て説明する。
【0017】シフトレジスタ2により必要な回数だけシ
フトされた信号は、ゼロクロス検出回路3と、位相計算
器4と、PLL同期信号検出回路5とデータ送出回路6
に印加される。ゼロクロス検出回路3では、サンプリン
グされた信号系列からビット位置およびビット位置以外
の位置のゼロクロスポイントが検出されて位相修正回路
7に印加され、また、位相計算器4では、ゼロクロスす
る点の位相が計算される。ここでは常時計算が行われて
いるが、ゼロクロスポイント以外の計算結果は意味を持
っていない。
フトされた信号は、ゼロクロス検出回路3と、位相計算
器4と、PLL同期信号検出回路5とデータ送出回路6
に印加される。ゼロクロス検出回路3では、サンプリン
グされた信号系列からビット位置およびビット位置以外
の位置のゼロクロスポイントが検出されて位相修正回路
7に印加され、また、位相計算器4では、ゼロクロスす
る点の位相が計算される。ここでは常時計算が行われて
いるが、ゼロクロスポイント以外の計算結果は意味を持
っていない。
【0018】位相計算器4により計算された位相は位相
修正回路7に印加され、1サンプル前に出力したデータ
位相を基に位相が修正される。一方、検出回路5により
PLLの同期信号が検出された場合、位相はある値にプ
リセットされる。位相修正回路7において位相が修正さ
れるときはゼロクロスが検出されたときだけであり、ゼ
ロクロスが検出されなかったときには1つ前の位相デー
タを基にしてある規則の基でフリーラン動作する。
修正回路7に印加され、1サンプル前に出力したデータ
位相を基に位相が修正される。一方、検出回路5により
PLLの同期信号が検出された場合、位相はある値にプ
リセットされる。位相修正回路7において位相が修正さ
れるときはゼロクロスが検出されたときだけであり、ゼ
ロクロスが検出されなかったときには1つ前の位相デー
タを基にしてある規則の基でフリーラン動作する。
【0019】位相修正回路7の出力はデータ送出回路6
に印加され、サンプルデータと共に後述するようにデー
タ値を推定する補間回路8(図2)に送出される。ま
た、データ送出回路6ではデータ送出クロックの制御も
同時に行う。
に印加され、サンプルデータと共に後述するようにデー
タ値を推定する補間回路8(図2)に送出される。ま
た、データ送出回路6ではデータ送出クロックの制御も
同時に行う。
【0020】つぎに、図3〜図20を参照して各ブロッ
ク3〜8を詳細に説明する。なお、ここでは、サンプリ
ング周期(データビット間隔の絶対位相を2π〔rad〕
と定義したので、サンプリング周期は略π〔rad〕とな
る。)を16個の位相単位に分割して処理するものとし
て説明する。
ク3〜8を詳細に説明する。なお、ここでは、サンプリ
ング周期(データビット間隔の絶対位相を2π〔rad〕
と定義したので、サンプリング周期は略π〔rad〕とな
る。)を16個の位相単位に分割して処理するものとし
て説明する。
【0021】ゼロクロス検出回路3は図3および図4に
示すように、1サンプル前の信号サンプル値Skと現在
のサンプル値Sk+1に基づいて、ゼロを横切ったときに
ゼロ検出信号を出力する。なお、A/Dコンバータ1が
2の補数で出力すれば、MSBを見て排他的論理和など
のゼロクロスを検出することができるが、あるレベルの
ヒステリシスを持たせ、ゼロ付近のデータのあばれを除
去するようにしてもよい。また、このときの位相は、例
えばサンプリングのk時点とk+1時点の間にゼロクロ
スが検出されたものとすると、k時点からゼロクロスま
での位相φkは、位相計算器4により次式のように直線
補間により求められる。
示すように、1サンプル前の信号サンプル値Skと現在
のサンプル値Sk+1に基づいて、ゼロを横切ったときに
ゼロ検出信号を出力する。なお、A/Dコンバータ1が
2の補数で出力すれば、MSBを見て排他的論理和など
のゼロクロスを検出することができるが、あるレベルの
ヒステリシスを持たせ、ゼロ付近のデータのあばれを除
去するようにしてもよい。また、このときの位相は、例
えばサンプリングのk時点とk+1時点の間にゼロクロ
スが検出されたものとすると、k時点からゼロクロスま
での位相φkは、位相計算器4により次式のように直線
補間により求められる。
【0022】
【数1】φk=16・|Sk/(Sk−Sk+1)|
【0023】つぎに、図5および図6を参照してPLL
の同期信号検出回路5について説明する。先ず、ゼロク
ロスポイントは0〔rad〕に存在する場合とπ〔rad〕に
存在する場合の2通りであり、したがって、PLLの初
期同期をとる手段が必要になる。同期信号のパターン
は、0〔rad〕でゼロクロスポイントを有し、データ中
に存在するパターンを検出して、もしπ〔rad〕ずれて
同期していることが検出できた場合に正常に戻す。この
パターンはデータパターン中から検出してもよいし、ま
た、いわゆるプリアンブルのような記録信号形式でデー
タのブロック間に予め形成してこれを検出するようにし
てもよい。EPR4の例では一例として図5に示すよう
に、記録波系列が「00110011・・・」、等化波
形が「2,0,−2,0,2・・・」となるパターンが
該当する。
の同期信号検出回路5について説明する。先ず、ゼロク
ロスポイントは0〔rad〕に存在する場合とπ〔rad〕に
存在する場合の2通りであり、したがって、PLLの初
期同期をとる手段が必要になる。同期信号のパターン
は、0〔rad〕でゼロクロスポイントを有し、データ中
に存在するパターンを検出して、もしπ〔rad〕ずれて
同期していることが検出できた場合に正常に戻す。この
パターンはデータパターン中から検出してもよいし、ま
た、いわゆるプリアンブルのような記録信号形式でデー
タのブロック間に予め形成してこれを検出するようにし
てもよい。EPR4の例では一例として図5に示すよう
に、記録波系列が「00110011・・・」、等化波
形が「2,0,−2,0,2・・・」となるパターンが
該当する。
【0024】図6に示す検出回路5では、このパターン
を検出するためにサンプリングクロックSCLK毎のサ
ンプリング区間Sk〜Sk-1、Sk-2〜Sk-3、Sk-4〜Sk
-5中に存在するデータ値を推定し、同期信号パターンに
当てはまる位相をプリセットする。例えばサンプリング
値Sk-1から次のデータまでの位相がPk-1とすると、位
相Pk-1の16の剰余をとり、(MOD π)Skとの間
にデータがあるものとしてデータ値を推定する。また、
区間Sk-2〜Sk-3、Sk-4〜Sk-5中においても同様なデ
ータ値を推定し、「2,0,−2」または「−2,0,
2」を検出すると時点kにおける位相の推定値Pk^を
を検出するためにサンプリングクロックSCLK毎のサ
ンプリング区間Sk〜Sk-1、Sk-2〜Sk-3、Sk-4〜Sk
-5中に存在するデータ値を推定し、同期信号パターンに
当てはまる位相をプリセットする。例えばサンプリング
値Sk-1から次のデータまでの位相がPk-1とすると、位
相Pk-1の16の剰余をとり、(MOD π)Skとの間
にデータがあるものとしてデータ値を推定する。また、
区間Sk-2〜Sk-3、Sk-4〜Sk-5中においても同様なデ
ータ値を推定し、「2,0,−2」または「−2,0,
2」を検出すると時点kにおける位相の推定値Pk^を
【0025】
【数2】 Pk^={Pk-1 MOD 16)+16} MOD 32
【0026】とプリセットする。また、PLLが正常に
動作していればこのプリセットは何ら影響を与えること
はないが、16ずれて動作している場合には正常動作に
強制的に修正する。図7はPLLがπ〔rad〕ずれて動
作している例を示し、図から明らかなように上記プリセ
ットを行うことにより正常動作に戻る。つぎに、位相修
正回路7について詳細に説明する。ここで、時点k−1
における位相出力をPk-1とすると、時点kにおけるデ
ータの位相の推定値Pk^は
動作していればこのプリセットは何ら影響を与えること
はないが、16ずれて動作している場合には正常動作に
強制的に修正する。図7はPLLがπ〔rad〕ずれて動
作している例を示し、図から明らかなように上記プリセ
ットを行うことにより正常動作に戻る。つぎに、位相修
正回路7について詳細に説明する。ここで、時点k−1
における位相出力をPk-1とすると、時点kにおけるデ
ータの位相の推定値Pk^は
【0027】
【数3】Pk^=(Pk-1+16) MOD 32
【0028】で与えられる。そして、ゼロクロスを検出
しなかったときにはこの値がPk^として出力され、ま
た、これはフリーランの状態である。ゼロクロスには前
述したように2通り、すなわち略データ点でゼロクロス
する場合と略π〔rad〕でゼロクロスする、データ点で
ない場合が考えられるので、位相修正をゼロクロス毎に
行うためにはこれらの場合を識別し、それぞれの位相修
正を行う必要がある。以下、その方法(1)〜(3)を
図8〜図11を参照して説明する。
しなかったときにはこの値がPk^として出力され、ま
た、これはフリーランの状態である。ゼロクロスには前
述したように2通り、すなわち略データ点でゼロクロス
する場合と略π〔rad〕でゼロクロスする、データ点で
ない場合が考えられるので、位相修正をゼロクロス毎に
行うためにはこれらの場合を識別し、それぞれの位相修
正を行う必要がある。以下、その方法(1)〜(3)を
図8〜図11を参照して説明する。
【0029】(1)データ点のとき 時点kと時点k+1にデータ点のゼロクロスがあったと
仮定すると、時点kからゼロクロスまでの位相φkは、
PLLが正常にロックしている限り位相Pk-1から推定
した位相Pk^と大きな差はないはずである。そこで、
推定値と位相計算器4の出力との差がある値以下(例え
ばπ/4=8以下)の場合にはデータ点でゼロクロスし
たものとする。また、このときの位相修正は、次式(数
4)に基づいて図8に示すように行う。ここにaは修正
ゲインである。
仮定すると、時点kからゼロクロスまでの位相φkは、
PLLが正常にロックしている限り位相Pk-1から推定
した位相Pk^と大きな差はないはずである。そこで、
推定値と位相計算器4の出力との差がある値以下(例え
ばπ/4=8以下)の場合にはデータ点でゼロクロスし
たものとする。また、このときの位相修正は、次式(数
4)に基づいて図8に示すように行う。ここにaは修正
ゲインである。
【0030】
【数4】 Pk=〔Pk^+a・{φk−Pk^}〕MOD 32
【0031】(2)データ点でないとき 同様に時点kと時点k+1にデータ点のゼロクロスがあ
ったと仮定すると、この場合、PLLが正常にロックし
ていれば位相φkと推定値Pk^には図9に示すように1
6近い差があるはずである。そこで、この値が16を中
心に、ある範囲内(例えばπ/4=8より大きく、7・
π/4=24より小さい)のときに下記の修正を行えば
データ点でないときの位相修正を行うことができる。
ったと仮定すると、この場合、PLLが正常にロックし
ていれば位相φkと推定値Pk^には図9に示すように1
6近い差があるはずである。そこで、この値が16を中
心に、ある範囲内(例えばπ/4=8より大きく、7・
π/4=24より小さい)のときに下記の修正を行えば
データ点でないときの位相修正を行うことができる。
【0032】
【数5】φk−Pk^<0のとき Pk=〔Pk^+a・{(φk−Pk^)+16}〕MOD 32 それ以外 Pk=〔Pk^+a・{(φk−Pk^)−16}〕MOD 32
【0033】(3)周波数が変動したときの影響 上記(1)(2)以外に、信号周波数の変動によって位
相φkと推定値Pk^には図10に示すように32近い差
があることがある。これは上記の条件以外の場合(例え
ば7・π/4=24以上の場合)に該当するので、下記
の式による修正を行えば位相修正を行うことができる。
相φkと推定値Pk^には図10に示すように32近い差
があることがある。これは上記の条件以外の場合(例え
ば7・π/4=24以上の場合)に該当するので、下記
の式による修正を行えば位相修正を行うことができる。
【0034】
【数6】φk−Pk^<0のとき Pk=〔Pk^+a・{(φk−Pk^)MOD 16+16}〕MOD 32 それ以外 Pk=〔Pk^+a・{(φk−Pk^)MOD 16−16}〕MOD 32
【0035】図11に示す位相修正回路7では上記修正
式による演算を時点k毎に行い、この演算結果を位相φ
kと推定値Pk^による条件判定結果に基づいて切り換
え、修正ゲインaを乗じて出力している。また、図11
に示されるようにこの修正を有効にするのはゼロクロス
が検出されたときである。
式による演算を時点k毎に行い、この演算結果を位相φ
kと推定値Pk^による条件判定結果に基づいて切り換
え、修正ゲインaを乗じて出力している。また、図11
に示されるようにこの修正を有効にするのはゼロクロス
が検出されたときである。
【0036】つぎに、図12〜図17を参照してデータ
送出回路6について詳細に説明する。このデータ送出回
路6は図17に示すようにデータバッファA〜Dと、デ
ータを送出するためのデータクロックを生成する回路6
1〜64で構成され、データバッファにはデータサンプ
ル値とそのサンプル点から次のデータサンプル点までの
位相PHASEが格納される。図12は本発明による位相デ
ータの出力形式を示し、例えばデータDlの存在位相は
時点k−1からの位相Pk-1と、時点kからの位相Pkに
より指し示される。
送出回路6について詳細に説明する。このデータ送出回
路6は図17に示すようにデータバッファA〜Dと、デ
ータを送出するためのデータクロックを生成する回路6
1〜64で構成され、データバッファにはデータサンプ
ル値とそのサンプル点から次のデータサンプル点までの
位相PHASEが格納される。図12は本発明による位相デ
ータの出力形式を示し、例えばデータDlの存在位相は
時点k−1からの位相Pk-1と、時点kからの位相Pkに
より指し示される。
【0037】このデータバッファはまた、サンプリング
クロックSCLKの1/2のクロックでシフトされ、デ
ータDlを推定するためのデータを送出するためにはサ
ンプル値Sk-1、Sk、Sk+1と位相Pkを出力すると仮定
した場合に4系統で構成することができる。ここでは4
系統のバッファを用いてデータを伝送する方法を説明す
る。
クロックSCLKの1/2のクロックでシフトされ、デ
ータDlを推定するためのデータを送出するためにはサ
ンプル値Sk-1、Sk、Sk+1と位相Pkを出力すると仮定
した場合に4系統で構成することができる。ここでは4
系統のバッファを用いてデータを伝送する方法を説明す
る。
【0038】図13は図17に示す4系統のバッファA
〜Dの内容を示し、図ではサンプルSと位相Pが同一に
扱われているが、実際には異なるレジスタで同一のタイ
ミングで動作する。ここで、バッファA、Cは例えば偶
数サンプルのデータを有し、バッファB、Dは奇数サン
プルのデータを有する。また、バッファA、C、B、D
の内容には2サンプル分(2サンプリングクロックSC
LK分)の時間遅延がある。
〜Dの内容を示し、図ではサンプルSと位相Pが同一に
扱われているが、実際には異なるレジスタで同一のタイ
ミングで動作する。ここで、バッファA、Cは例えば偶
数サンプルのデータを有し、バッファB、Dは奇数サン
プルのデータを有する。また、バッファA、C、B、D
の内容には2サンプル分(2サンプリングクロックSC
LK分)の時間遅延がある。
【0039】ここで、図2に示すデータ補間回路8で
は、このデータ送出回路6により送出されたサンプルデ
ータ系列と位相を用いてデータ値を補間処理するが、サ
ンプル値SkとSk+1の間にデータが存在することがわか
っていれば補間処理が容易である。そこで、バッファ
B、C内の位相を比較し、小さい位相を有するバッファ
の内容をサンプル値Skとしてサンプル値Sk-1、Sk、
Sk+1と位相Pkよりなるデータを送り出す。したがっ
て、このように小さい位相を挟んで送出すると時点kか
ら時点k+1の間にデータが存在することになり、ま
た、例えばバッファBの位相がバッファCのそれより大
きい場合にはバッファA、B、Cの内容を送ればよい。
は、このデータ送出回路6により送出されたサンプルデ
ータ系列と位相を用いてデータ値を補間処理するが、サ
ンプル値SkとSk+1の間にデータが存在することがわか
っていれば補間処理が容易である。そこで、バッファ
B、C内の位相を比較し、小さい位相を有するバッファ
の内容をサンプル値Skとしてサンプル値Sk-1、Sk、
Sk+1と位相Pkよりなるデータを送り出す。したがっ
て、このように小さい位相を挟んで送出すると時点kか
ら時点k+1の間にデータが存在することになり、ま
た、例えばバッファBの位相がバッファCのそれより大
きい場合にはバッファA、B、Cの内容を送ればよい。
【0040】ここで、通常は上記データ送出方法では問
題は発生しないが、周波数変動により送り出しクロック
を前または後にずらす必要がある場合がある。例えば図
14は信号の周波数が高い場合について位相(時間)を
横軸にとり、データと奇数および偶数サンプル系列の存
在点を示している。ここで、サンプル値S2、S3、S
4と位相P3を送る場合を(2,3,4)として示す
と、位相P3、P4を比べて(2,3,4)が送られ、
同様に(4,5,6)、(6,7,8)が送られる。
題は発生しないが、周波数変動により送り出しクロック
を前または後にずらす必要がある場合がある。例えば図
14は信号の周波数が高い場合について位相(時間)を
横軸にとり、データと奇数および偶数サンプル系列の存
在点を示している。ここで、サンプル値S2、S3、S
4と位相P3を送る場合を(2,3,4)として示す
と、位相P3、P4を比べて(2,3,4)が送られ、
同様に(4,5,6)、(6,7,8)が送られる。
【0041】そして、ここまでは問題はないが、次に送
るデータは位相P9、P10を比較した結果(9,1
0,11)ではなく、(7,8,9)でなければならな
い。さもないと、8、9間に存在するデータが抜けるか
らであり、このような場合にはデータクロックを前にず
らす必要がある。また、図15は信号の周波数が低い場
合を示し、(3,4,5)の次には(6,7,8)を送
らなければ、5、6間に存在するデータが重複するの
で、このような場合にはデータクロックを後にずらす必
要がある。
るデータは位相P9、P10を比較した結果(9,1
0,11)ではなく、(7,8,9)でなければならな
い。さもないと、8、9間に存在するデータが抜けるか
らであり、このような場合にはデータクロックを前にず
らす必要がある。また、図15は信号の周波数が低い場
合を示し、(3,4,5)の次には(6,7,8)を送
らなければ、5、6間に存在するデータが重複するの
で、このような場合にはデータクロックを後にずらす必
要がある。
【0042】そこで、これらの問題を解決するために、
図16(a)に示すように、前にずらすのは次に送ろう
とうするデータの位相が16(π〔rad〕)近く増加し
ているときであり、図16(b)に示すように、後にず
らすのは−16(−π〔rad〕)近く減少しているとき
になるように、図17に示すクロックコントローラ64
によりデータ送出クロックDCLKをサンプリングクロ
ックSCLKの間隔前または後にずらしている。なお、
これはこの条件を監視して検出した場合にデータ送出ク
ロックDCLKを反転等する処理を行えばよい。
図16(a)に示すように、前にずらすのは次に送ろう
とうするデータの位相が16(π〔rad〕)近く増加し
ているときであり、図16(b)に示すように、後にず
らすのは−16(−π〔rad〕)近く減少しているとき
になるように、図17に示すクロックコントローラ64
によりデータ送出クロックDCLKをサンプリングクロ
ックSCLKの間隔前または後にずらしている。なお、
これはこの条件を監視して検出した場合にデータ送出ク
ロックDCLKを反転等する処理を行えばよい。
【0043】つぎに、図18〜図20を参照してデータ
補間回路8について説明する。データ補間回路8はサン
プリングクロックSCLKと位相検出回路1〜7から転
送されるデータ位相Pkを用い、位相検出回路1〜7か
ら転送されるサンプリングデータ系列に対して補間応答
波形を畳み込み、データ位相におけるデータ値を推定す
る。この場合、図18に示すようにサンプリングデータ
Skの位置よりデータ位相Pkの位置にあるデータDlの
値を推定する場合、例えば時間軸上のデータDlの位置
の後方に1個、前方にN+1個(N:0以上の整数)の
サンプリングデータ系列(Sk-N、Sk-N+1、・・・、S
k-1、Sk、Sk+1)に対して補間応答波形g(x)を畳み込
むことにより求めることができる。例えば補間応答波形
g(x)を
補間回路8について説明する。データ補間回路8はサン
プリングクロックSCLKと位相検出回路1〜7から転
送されるデータ位相Pkを用い、位相検出回路1〜7か
ら転送されるサンプリングデータ系列に対して補間応答
波形を畳み込み、データ位相におけるデータ値を推定す
る。この場合、図18に示すようにサンプリングデータ
Skの位置よりデータ位相Pkの位置にあるデータDlの
値を推定する場合、例えば時間軸上のデータDlの位置
の後方に1個、前方にN+1個(N:0以上の整数)の
サンプリングデータ系列(Sk-N、Sk-N+1、・・・、S
k-1、Sk、Sk+1)に対して補間応答波形g(x)を畳み込
むことにより求めることができる。例えば補間応答波形
g(x)を
【0044】
【数7】
【0045】というナイキストの第1基準を満たす関数
を用いる。また、データ位相Pkがサンプリングポイン
ト間をπとしてL等分した0からL−1(L:自然数)
で表現されている場合、Dlの値は次式で求められる。
を用いる。また、データ位相Pkがサンプリングポイン
ト間をπとしてL等分した0からL−1(L:自然数)
で表現されている場合、Dlの値は次式で求められる。
【0046】
【数8】
【0047】図19および図20を参照してこの補間処
理を説明すると、位相検出回路1〜7のデータ送出回路
6内のバッファA〜Dからのデータ位相PkはDフリッ
プフロップ(DFF)81のD端子に入力され、また、
同じくバッファA〜Dからの補間処理に必要とされるサ
ンプリングデータ系列(Sk-N、Sk-N+1、・・・、Sk-
1、Sk、Sk+1)がそれぞれDFF86〜82に入力さ
れ、それぞれDFF81〜86によりサンプリングクロ
ックSCLKでラッチされる。このDFF81〜86の
各出力(A)〜(F)のタイミングは図20に示すよう
になる。
理を説明すると、位相検出回路1〜7のデータ送出回路
6内のバッファA〜Dからのデータ位相PkはDフリッ
プフロップ(DFF)81のD端子に入力され、また、
同じくバッファA〜Dからの補間処理に必要とされるサ
ンプリングデータ系列(Sk-N、Sk-N+1、・・・、Sk-
1、Sk、Sk+1)がそれぞれDFF86〜82に入力さ
れ、それぞれDFF81〜86によりサンプリングクロ
ックSCLKでラッチされる。このDFF81〜86の
各出力(A)〜(F)のタイミングは図20に示すよう
になる。
【0048】次に、図19中に破線で示す演算回路8B
〜8Fに対して、DFF81によりラッチされたデータ
位相Pkを共通に送って補間応答を算出し、この結果を
演算回路8B〜8F内の各乗算器によりそれぞれDFF
82〜86の各出力(B)〜(F)と乗算した後、各乗
算結果を加算器87により加算することにより畳み込み
を行う。そして、加算器87の出力(G)がDFF88
のD端子に入力されてサンプリングクロックSCLKで
ラッチされ、DFF88の出力(H)としてデータ位相
Pkにおける推定データ値Dlが出力される。
〜8Fに対して、DFF81によりラッチされたデータ
位相Pkを共通に送って補間応答を算出し、この結果を
演算回路8B〜8F内の各乗算器によりそれぞれDFF
82〜86の各出力(B)〜(F)と乗算した後、各乗
算結果を加算器87により加算することにより畳み込み
を行う。そして、加算器87の出力(G)がDFF88
のD端子に入力されてサンプリングクロックSCLKで
ラッチされ、DFF88の出力(H)としてデータ位相
Pkにおける推定データ値Dlが出力される。
【0049】ここで、図19に示すデータ補間回路8の
ハード構成は、破線内の演算回路8B〜8FをROMに
置き換えて、予め計算した補間応答をこのROMに記憶
し、サンプリングデータ系列(Sk-N、Sk-N+1、・・
・、Sk-1、Sk、Sk+1)とデータ位相Pkをアドレスと
して読み出すことにより、回路を簡略化するとともに処
理速度を向上させることができる。なお、データ位相P
kがサンプリングポイント間をL等分し、各サンプリン
グデータの分解能をMビット、推定データ値Dlの分解
能をKビットとすると、ROM1系統当たりの容量はK
×2M×2 Kビットとなる。
ハード構成は、破線内の演算回路8B〜8FをROMに
置き換えて、予め計算した補間応答をこのROMに記憶
し、サンプリングデータ系列(Sk-N、Sk-N+1、・・
・、Sk-1、Sk、Sk+1)とデータ位相Pkをアドレスと
して読み出すことにより、回路を簡略化するとともに処
理速度を向上させることができる。なお、データ位相P
kがサンプリングポイント間をL等分し、各サンプリン
グデータの分解能をMビット、推定データ値Dlの分解
能をKビットとすると、ROM1系統当たりの容量はK
×2M×2 Kビットとなる。
【0050】つぎに、図21〜図25を参照して本発明
の第2実施例を説明する。図21は第2の実施例のデジ
タルPLL回路を示すブロック図、図22はサンプルデ
ータと近似曲線の関係を示す説明図、図23は理想再生
波形を示す説明図、図24は図21のデータ補間回路を
詳細に示すブロック図、図25は近似曲線テーブルを示
す説明図である。
の第2実施例を説明する。図21は第2の実施例のデジ
タルPLL回路を示すブロック図、図22はサンプルデ
ータと近似曲線の関係を示す説明図、図23は理想再生
波形を示す説明図、図24は図21のデータ補間回路を
詳細に示すブロック図、図25は近似曲線テーブルを示
す説明図である。
【0051】この第2実施例は、位相検出回路部分1〜
7が上記第1実施例と同一であり、データ補間回路80
のみが異なっている。このデータ補間回路80は、複数
の入力サンプル系列と、あるサンプル点からのデータ存
在点位相からデータ存在点位相におけるデータ値を曲線
近似により計算し、推定データ値を出力するように構成
されている。以下、説明を簡略化するために3点のサン
プルデータから1点の推定データを計算する場合につい
て説明する。
7が上記第1実施例と同一であり、データ補間回路80
のみが異なっている。このデータ補間回路80は、複数
の入力サンプル系列と、あるサンプル点からのデータ存
在点位相からデータ存在点位相におけるデータ値を曲線
近似により計算し、推定データ値を出力するように構成
されている。以下、説明を簡略化するために3点のサン
プルデータから1点の推定データを計算する場合につい
て説明する。
【0052】具体的には図22に示すように、サンプル
データSk-1、Sk、Sk+1の3点間を近似曲線A(P)で
結び、サンプルデータSkに対するデータ存在点位相を
Pkとし、A(Pk)を補間量として推定データDlを計算
し、出力する。曲線A(P)はSk+1−Sk(=d2)、Sk
−Sk-1(=d1)のサンプルデータ間の差分量をパラメ
ータとし、後述する手法により求められた近似曲線テー
ブルから選択される。A(P)の値はサンプルデータSk
の位置の値{=A(0)}に対する差分量で表され、した
がって、推定データDlは次式で求められる。
データSk-1、Sk、Sk+1の3点間を近似曲線A(P)で
結び、サンプルデータSkに対するデータ存在点位相を
Pkとし、A(Pk)を補間量として推定データDlを計算
し、出力する。曲線A(P)はSk+1−Sk(=d2)、Sk
−Sk-1(=d1)のサンプルデータ間の差分量をパラメ
ータとし、後述する手法により求められた近似曲線テー
ブルから選択される。A(P)の値はサンプルデータSk
の位置の値{=A(0)}に対する差分量で表され、した
がって、推定データDlは次式で求められる。
【0053】
【数9】Dl=Sk+A(Pk)
【0054】近似曲線としては、直線、二次曲線などが
一般的であるが、本実施例ではサンプルデータがある伝
送系による再生波形であることを利用して理想再生波形
を用いる。以下、EPR4においてビットクロックの2
倍の周波数でサンプリングする場合の近似曲線を求める
方法を説明する。
一般的であるが、本実施例ではサンプルデータがある伝
送系による再生波形であることを利用して理想再生波形
を用いる。以下、EPR4においてビットクロックの2
倍の周波数でサンプリングする場合の近似曲線を求める
方法を説明する。
【0055】先ず、M系列のようなランダム信号を記録
信号(チャネル周期T)として、対象とする伝送系より
得られる、ノイズやジッタがないEPR4再生波形をY
(t)とし、さらにデータ存在点位相Pkの分解能をPres
としてT/Pres周期でEPR4再生波形Y(t)をサン
プリングすることにより得られるデータ列をyjとす
る。ここで、aq,aq+1・・・をm次のM系列、bnを
EPR4に準じて以下のように定義する。
信号(チャネル周期T)として、対象とする伝送系より
得られる、ノイズやジッタがないEPR4再生波形をY
(t)とし、さらにデータ存在点位相Pkの分解能をPres
としてT/Pres周期でEPR4再生波形Y(t)をサン
プリングすることにより得られるデータ列をyjとす
る。ここで、aq,aq+1・・・をm次のM系列、bnを
EPR4に準じて以下のように定義する。
【0056】
【数10】
【0057】また、対象とする伝送系のインパルス応答
をナイキストの第1基準を満たす以下の式のように定義
する。但し、有限幅−N≦i≦Nで打ち切る。
をナイキストの第1基準を満たす以下の式のように定義
する。但し、有限幅−N≦i≦Nで打ち切る。
【0058】
【数11】 hi=(sinx/x)・[cos (roff・x)/{1−(2roff・x/π)2}] …(1) 但し、x=πi/Pres roff:ロールオフ定数
【0059】したがって、次の式(2)で示すようにデ
ータ列yjはbnとhiの畳み込みにより表すことがで
き、また、図23のように示すことができる。
ータ列yjはbnとhiの畳み込みにより表すことがで
き、また、図23のように示すことができる。
【0060】
【数12】
【0061】つぎに、3点間の差分量であるd1、d2に
対するデータ列yjとの誤差Ed1、d2を以下のように定義
する。
対するデータ列yjとの誤差Ed1、d2を以下のように定義
する。
【0062】
【数13】
【0063】そして、この誤差Ed1d2が最小となるデー
タ列yjを求め、そのときの曲線Ad1d2(P)を差分量d
1、d2に対する近似曲線とする。
タ列yjを求め、そのときの曲線Ad1d2(P)を差分量d
1、d2に対する近似曲線とする。
【0064】
【数14】
【0065】以上の計算を全ての差分量d1、d2の組み
合わせについて行い、その結果を近似曲線テーブルとす
る。ここで、チャネル周期TのERR4のスペクトラム
成分の大半は1/2T(周波数)までに集中しているの
で、周期T以下でサンプリングすれば近似曲線はほぼ一
義的に決定することができる。また、近似曲線が有する
誤差は補間に係わるサンプルデータ数によらず、式
(2)(=数12)と実際の再生波形との差に起因する
ので、対象とする伝送系の特性に応じてhiの式(1)
を変形すれば最適な近似曲線テーブルを作成することが
できる。また、このテーブルをROMに書き込む場合に
は、図25に示すように差分量d1、d2とデータ存在点
位相Pをアドレスとし、Δyd1d2P を書き込みデータと
するマップで表すことができる。
合わせについて行い、その結果を近似曲線テーブルとす
る。ここで、チャネル周期TのERR4のスペクトラム
成分の大半は1/2T(周波数)までに集中しているの
で、周期T以下でサンプリングすれば近似曲線はほぼ一
義的に決定することができる。また、近似曲線が有する
誤差は補間に係わるサンプルデータ数によらず、式
(2)(=数12)と実際の再生波形との差に起因する
ので、対象とする伝送系の特性に応じてhiの式(1)
を変形すれば最適な近似曲線テーブルを作成することが
できる。また、このテーブルをROMに書き込む場合に
は、図25に示すように差分量d1、d2とデータ存在点
位相Pをアドレスとし、Δyd1d2P を書き込みデータと
するマップで表すことができる。
【0066】図24はこのようなROM801を備えた
データ補間回路80を示す。位相検出部1〜7から送ら
れてきたデータ列Sk+1、Sk、Sk-1は、加算器80
2、803によりそれぞれ差分量d1、d2に変換され、
この差分量d1、d2とデータ存在点位相Pkがアドレス
としてROM801に印加される。ROM801から読
み出された補間量Δyは、加算器803によりデータ列
Skと加算されて推定データDlが得られ、この推定デー
タDlはデータの有効位置を示すクロックDCLKによ
りDFF804によりラッチされて出力される。
データ補間回路80を示す。位相検出部1〜7から送ら
れてきたデータ列Sk+1、Sk、Sk-1は、加算器80
2、803によりそれぞれ差分量d1、d2に変換され、
この差分量d1、d2とデータ存在点位相Pkがアドレス
としてROM801に印加される。ROM801から読
み出された補間量Δyは、加算器803によりデータ列
Skと加算されて推定データDlが得られ、この推定デー
タDlはデータの有効位置を示すクロックDCLKによ
りDFF804によりラッチされて出力される。
【0067】
【発明の効果】以上説明したように本発明によれば、ビ
ット位置以外のゼロクロス点もPLLの位相修正に用い
るようにしているので、ビット位置で「0」以外に
「1」、「−1」でもクロスするEPR4においても位
相を良好に検出することができる。
ット位置以外のゼロクロス点もPLLの位相修正に用い
るようにしているので、ビット位置で「0」以外に
「1」、「−1」でもクロスするEPR4においても位
相を良好に検出することができる。
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】
【手続補正4】
【補正対象書類名】図面
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】
【手続補正5】
【補正対象書類名】図面
【補正対象項目名】図6
【補正方法】変更
【補正内容】
【図6】
【手続補正6】
【補正対象書類名】図面
【補正対象項目名】図21
【補正方法】変更
【補正内容】
【図21】
Claims (3)
- 【請求項1】 パーシャルレスポンス等化された信号波
形を信号ビットレートの周波数の2倍以上のサンプリン
グクロックでデジタル信号に変換するA/D変換回路
と、 前記A/D変換回路により変換されたデジタル信号のサ
ンプリングデータ系列に基づいて入力信号波形がビット
位置およびビット位置以外でゼロクロスする位相を検出
するゼロクロス検出回路と、 前記ゼロクロス検出回路により検出されたゼロクロス点
の前後のサンプリングデータに基づいてゼロクロス点の
位相を計算する位相計算回路と、 前記位相計算回路により計算された位相を1サンプル前
の位相に基づいて修正する位相修正回路と、 データ存在点の1つ前に位置するサンプリング点に同期
したデータ送出クロックに同期して、前記A/D変換回
路により変換されたサンプリングデータと前記位相修正
回路により修正された位相データを出力する出力回路と
を有する位相検出回路。 - 【請求項2】 請求項1記載の位相検出回路から出力さ
れたサンプリングデータに対して補間応答波形を畳み込
み、前記位相データの位相におけるデータ値を推定する
データ補間回路を有するデジタルPLL回路。 - 【請求項3】 請求項1記載の位相検出回路から出力さ
れた隣接するサンプリングデータ間を伝送系の理想再生
波形の一部の近似曲線により補間し、前記位相データに
基づいてデータ存在点におけるデータ値を推定するデー
タ補間回路を有するデジタルPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5146990A JPH06343039A (ja) | 1993-05-26 | 1993-05-26 | 位相検出回路およびデジタルpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5146990A JPH06343039A (ja) | 1993-05-26 | 1993-05-26 | 位相検出回路およびデジタルpll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06343039A true JPH06343039A (ja) | 1994-12-13 |
Family
ID=15420122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5146990A Withdrawn JPH06343039A (ja) | 1993-05-26 | 1993-05-26 | 位相検出回路およびデジタルpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06343039A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1058244A2 (en) * | 1999-05-31 | 2000-12-06 | Deutsche Thomson-Brandt Gmbh | Apparatus for reading from or writing to optical recording media |
US6654413B2 (en) | 1998-09-02 | 2003-11-25 | Fujitsu Limited | Phase synchronization method for extended partial response, and phase synchronization circuit and read channel circuit using this method |
JP2010130366A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Ltd | データ復元回路、データ復元方法、及びデータ受信装置 |
JP2015005812A (ja) * | 2013-06-19 | 2015-01-08 | 富士通株式会社 | 受信回路および受信方法 |
JP2017027639A (ja) * | 2015-07-21 | 2017-02-02 | 日本放送協会 | 磁気テープ再生装置 |
-
1993
- 1993-05-26 JP JP5146990A patent/JPH06343039A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6654413B2 (en) | 1998-09-02 | 2003-11-25 | Fujitsu Limited | Phase synchronization method for extended partial response, and phase synchronization circuit and read channel circuit using this method |
EP1058244A2 (en) * | 1999-05-31 | 2000-12-06 | Deutsche Thomson-Brandt Gmbh | Apparatus for reading from or writing to optical recording media |
EP1058244A3 (en) * | 1999-05-31 | 2002-01-23 | Deutsche Thomson-Brandt Gmbh | Apparatus for reading from or writing to optical recording media |
US7184375B1 (en) | 1999-05-31 | 2007-02-27 | Thomson Licensing | Apparatus for scanning optical recording media using a differential phase detection method |
JP2010130366A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Ltd | データ復元回路、データ復元方法、及びデータ受信装置 |
JP2015005812A (ja) * | 2013-06-19 | 2015-01-08 | 富士通株式会社 | 受信回路および受信方法 |
JP2017027639A (ja) * | 2015-07-21 | 2017-02-02 | 日本放送協会 | 磁気テープ再生装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |