JPH09181325A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH09181325A JPH09181325A JP27582396A JP27582396A JPH09181325A JP H09181325 A JPH09181325 A JP H09181325A JP 27582396 A JP27582396 A JP 27582396A JP 27582396 A JP27582396 A JP 27582396A JP H09181325 A JPH09181325 A JP H09181325A
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Abstract
(57)【要約】
【課題】電気的特性にすぐれた薄膜半導体装置の製造方
法を提供することにある。 【解決手段】歪温度約640℃のガラス基板上に、57
0℃以下の温度で減圧CVD法により多結晶シリコン膜
を堆積させ、640℃以下の熱処理を行うことにより{1
11}面を主体とした配向を持つ多結晶シリコン膜を形成
する。 【効果】キャリア移動度が大きい薄膜半導体装置が得ら
れる。
法を提供することにある。 【解決手段】歪温度約640℃のガラス基板上に、57
0℃以下の温度で減圧CVD法により多結晶シリコン膜
を堆積させ、640℃以下の熱処理を行うことにより{1
11}面を主体とした配向を持つ多結晶シリコン膜を形成
する。 【効果】キャリア移動度が大きい薄膜半導体装置が得ら
れる。
Description
【0001】
【発明の属する技術分野】本発明は薄膜半導体装置の製
造方法に係り、特にアクティブマトリクス方式のディス
プレイに好適な薄膜半導体装置の製造方法に関する。
造方法に係り、特にアクティブマトリクス方式のディス
プレイに好適な薄膜半導体装置の製造方法に関する。
【0002】
【従来の技術】近年、アクティブマトリクス用の薄膜半
導体装置である薄膜トランジスタ(Thin Film Transist
or、略してTFT)材料としては、高画質化の点ですぐ
れている多結晶シリコンが用いられている。従来、この
多結晶シリコン(Polycrystalline Silicon略してPoly
−Si)は減圧CVD(略してLPCVD)法により作成
されている絶縁基板としては石英ガラス又は通常ガラス
板を用いる。通常のガラス板を用いる際には最高プロセ
ス温度か約640℃という大きな制約がある。このよう
な低温プロセスで結晶性のよいPoly−Si膜を得るため
に種々の方法が試みられている。たとえば、第一には、
可能な最高プロセス温度に近い温度(630℃)まで堆積
温度を上げ、堆積圧力を0.3Torr としてLPCVD膜
の堆積速度を減らし、堆積膜の結晶性(単位体積中に含
まれる結晶成分の総体積)を上げるものである(Japan Di
splay '86 Tech.Digest 3.5 参照)。第二にはLPCV
D膜を600℃で堆積させ、続く約600℃の熱処理で
結晶性を向上させる(日本学術振興会第147委員会第
7回研究資料(60.3.19)p24参照)。第三には
LPCVD膜を610℃で堆積させ、イオン打込みによ
り膜をアモルファス化し、続く600℃の熱処理で結晶
性を向上させる(第33回応物学会予稿集(1986年
春)p544参照)などがある。
導体装置である薄膜トランジスタ(Thin Film Transist
or、略してTFT)材料としては、高画質化の点ですぐ
れている多結晶シリコンが用いられている。従来、この
多結晶シリコン(Polycrystalline Silicon略してPoly
−Si)は減圧CVD(略してLPCVD)法により作成
されている絶縁基板としては石英ガラス又は通常ガラス
板を用いる。通常のガラス板を用いる際には最高プロセ
ス温度か約640℃という大きな制約がある。このよう
な低温プロセスで結晶性のよいPoly−Si膜を得るため
に種々の方法が試みられている。たとえば、第一には、
可能な最高プロセス温度に近い温度(630℃)まで堆積
温度を上げ、堆積圧力を0.3Torr としてLPCVD膜
の堆積速度を減らし、堆積膜の結晶性(単位体積中に含
まれる結晶成分の総体積)を上げるものである(Japan Di
splay '86 Tech.Digest 3.5 参照)。第二にはLPCV
D膜を600℃で堆積させ、続く約600℃の熱処理で
結晶性を向上させる(日本学術振興会第147委員会第
7回研究資料(60.3.19)p24参照)。第三には
LPCVD膜を610℃で堆積させ、イオン打込みによ
り膜をアモルファス化し、続く600℃の熱処理で結晶
性を向上させる(第33回応物学会予稿集(1986年
春)p544参照)などがある。
【0003】
【発明が解決しようとする課題】上述した従来技術によ
るPoly−Si膜は{110}配向を持った膜となる。こ
れらはいずれも結晶性向上にある程度効果はあるが、T
FTを作成したときのキャリア移動度は、まだ十分では
ない。
るPoly−Si膜は{110}配向を持った膜となる。こ
れらはいずれも結晶性向上にある程度効果はあるが、T
FTを作成したときのキャリア移動度は、まだ十分では
ない。
【0004】本発明の目的は、約640℃以下のプロセ
ス温度で電気的特性にすぐれた薄膜半導体装置の製造方
法を提供することにある。
ス温度で電気的特性にすぐれた薄膜半導体装置の製造方
法を提供することにある。
【0005】
【課題を解決するための手段】本発明によれば、歪温度
約640℃のガラス基板上に570℃以下の温度で減圧
CVD法により多結晶シリコン膜を堆積させ、続いて6
40℃以下の熱処理を行うことにより、{111}面を
主体とした配向を持つ多結晶シリコン膜を形成する。こ
の膜を薄膜半導体装置の能動層として用いる。
約640℃のガラス基板上に570℃以下の温度で減圧
CVD法により多結晶シリコン膜を堆積させ、続いて6
40℃以下の熱処理を行うことにより、{111}面を
主体とした配向を持つ多結晶シリコン膜を形成する。こ
の膜を薄膜半導体装置の能動層として用いる。
【0006】図1は絶縁基板1上に形成したPoly−Si
層を模式的に表わしたものである。図1aは{111}
配向のPoly−Siを表わし、図1bは{110}あるい
は{100}配向のPoly−Siを表わす。シリコン単結
晶の各結晶面とSiO2 との界面電荷密度は〈10
0〉,〈110〉,〈111〉の順で増加することが知
られている。Poly−Siの結晶粒界の界面にも同様の関
係が成立し、{111}配向のPoly−Si膜(図1a)
では{100}あるいは{100}配向のPoly−Si膜
(図1b)に比べ、膜と垂直方向のトラップ密度が大と
なる。反対に膜と平行方向では、図1aに示す{11
1}配向のPoly−Si膜aが{110}あるいは{10
0}配向のPoly−Si膜bに比べ相対的に低いトラップ
密度を示すことになる。トラップ密度が低いと粒界に生
じる空乏層幅はせまくなり、ここでのポテンシャル障壁
は低くなる。Poly−Siのキャリアの移動度は主として
粒界におけるポテンシャル障害の高さで決まる。TFT
のキャリアはPoly−Si膜と平行方向に流れるため、
{111}配向のPoly−Siでは{110}や{10
0}配向のPoly−Siに比べ相対的にキャリアの移動度
が大きくなる。
層を模式的に表わしたものである。図1aは{111}
配向のPoly−Siを表わし、図1bは{110}あるい
は{100}配向のPoly−Siを表わす。シリコン単結
晶の各結晶面とSiO2 との界面電荷密度は〈10
0〉,〈110〉,〈111〉の順で増加することが知
られている。Poly−Siの結晶粒界の界面にも同様の関
係が成立し、{111}配向のPoly−Si膜(図1a)
では{100}あるいは{100}配向のPoly−Si膜
(図1b)に比べ、膜と垂直方向のトラップ密度が大と
なる。反対に膜と平行方向では、図1aに示す{11
1}配向のPoly−Si膜aが{110}あるいは{10
0}配向のPoly−Si膜bに比べ相対的に低いトラップ
密度を示すことになる。トラップ密度が低いと粒界に生
じる空乏層幅はせまくなり、ここでのポテンシャル障壁
は低くなる。Poly−Siのキャリアの移動度は主として
粒界におけるポテンシャル障害の高さで決まる。TFT
のキャリアはPoly−Si膜と平行方向に流れるため、
{111}配向のPoly−Siでは{110}や{10
0}配向のPoly−Siに比べ相対的にキャリアの移動度
が大きくなる。
【0007】
【発明の実施の形態】以下、本発明の一実施例を説明す
る。
る。
【0008】図3は本発明を用いたTFT全体の断面構
造を示す。基板1は歪温度約640℃のガラス板であ
る。基板1を550℃に保ち、ヘリウムで20%に希釈
したモノシランガスを原料として、圧力1Torrの条件で
LPCVD膜2を堆積させる。堆積時間は85分間で1
500Åの膜を堆積させる。次にN2 中、600℃の条
件で24時間の熱処理を行う。こうして得られたPoly−
Si膜の主たる配向は{111}配向であり、平均粒径
は約200Åである。この膜をアイランドホト,エッチ
ングの工程を通した後、通常CVD法によりゲート絶縁
膜用のSiO2膜を1000Å堆積させる。次にゲート
電極用のPoly−Si膜9を550℃,1Torrの条件で3
500Å堆積させる。ゲート膜9をホト,エッチした
後、ソース,ドレイン領域6,7のインプラを行う。条
件はリン(P)を用い、5×1015cm~2のドース量、3
0KeVの電圧である。リンガラス(Phospho silicate
glass 、略してPSG)からなるパシベーション膜11
を480℃で5000Å堆積させる。さらに、N2 中、
600℃の条件で20時間熱処理を行い、インプラ領域
を活性化させる。コンタクト用のホト,エッチ行程の
後、Al電極10を6000Åスパッタする。本実施例
のTFTのチャネル幅,チャネル長さはそれぞれ30μ
m,10μmである。
造を示す。基板1は歪温度約640℃のガラス板であ
る。基板1を550℃に保ち、ヘリウムで20%に希釈
したモノシランガスを原料として、圧力1Torrの条件で
LPCVD膜2を堆積させる。堆積時間は85分間で1
500Åの膜を堆積させる。次にN2 中、600℃の条
件で24時間の熱処理を行う。こうして得られたPoly−
Si膜の主たる配向は{111}配向であり、平均粒径
は約200Åである。この膜をアイランドホト,エッチ
ングの工程を通した後、通常CVD法によりゲート絶縁
膜用のSiO2膜を1000Å堆積させる。次にゲート
電極用のPoly−Si膜9を550℃,1Torrの条件で3
500Å堆積させる。ゲート膜9をホト,エッチした
後、ソース,ドレイン領域6,7のインプラを行う。条
件はリン(P)を用い、5×1015cm~2のドース量、3
0KeVの電圧である。リンガラス(Phospho silicate
glass 、略してPSG)からなるパシベーション膜11
を480℃で5000Å堆積させる。さらに、N2 中、
600℃の条件で20時間熱処理を行い、インプラ領域
を活性化させる。コンタクト用のホト,エッチ行程の
後、Al電極10を6000Åスパッタする。本実施例
のTFTのチャネル幅,チャネル長さはそれぞれ30μ
m,10μmである。
【0009】図2はPoly−Siを減圧CVD(LPCV
D)法で堆積する際の堆積温度と、堆積した膜を600
℃で熱処理した後の{111}面からX線回折強度I
111 を示す。同様に、堆積膜中において比較的量の多い
{110}面及び{311}面からのX線回折強度も調
べた。ある配向面からX線回折強度は、その配向面の結
晶成分の量に比例する。熱処理後、{111}配向面,
{110}配向面,{311}配向面の示すX線回折強
度の比は、LPCVDによる堆積温度がほぼ570℃で
約4.5対4.5対1であり、{111}配向面及び{1
10}配向面の結晶成分が最も多かった。この時、図2
より{111}配向面からのX線回折強度は約1.1Kc
psである。570℃より堆積温度が低下するにつれて、
{111}配向面の示すX線回折強度が増加した。従って、
570℃未満の堆積温度では{111}配向面の結晶成
分が他の配向面の結晶成分に比べて多くなり、主配向と
なる。堆積温度がほぼ540℃では、{111}配向
面,{110}配向面,{311}配向面の示すX線回
折強度の比は、約7対2対1となった。
D)法で堆積する際の堆積温度と、堆積した膜を600
℃で熱処理した後の{111}面からX線回折強度I
111 を示す。同様に、堆積膜中において比較的量の多い
{110}面及び{311}面からのX線回折強度も調
べた。ある配向面からX線回折強度は、その配向面の結
晶成分の量に比例する。熱処理後、{111}配向面,
{110}配向面,{311}配向面の示すX線回折強
度の比は、LPCVDによる堆積温度がほぼ570℃で
約4.5対4.5対1であり、{111}配向面及び{1
10}配向面の結晶成分が最も多かった。この時、図2
より{111}配向面からのX線回折強度は約1.1Kc
psである。570℃より堆積温度が低下するにつれて、
{111}配向面の示すX線回折強度が増加した。従って、
570℃未満の堆積温度では{111}配向面の結晶成
分が他の配向面の結晶成分に比べて多くなり、主配向と
なる。堆積温度がほぼ540℃では、{111}配向
面,{110}配向面,{311}配向面の示すX線回
折強度の比は、約7対2対1となった。
【0010】上述のように、{111}配向面からのX
線回折強度が約1.1Kcps以上で{111}配向面が主
配向であるとすれば、図2より、熱処理後{111}配
向面が主配向となる下限の堆積温度は約505℃とな
る。従って、実験結果に基づいてブロックされた点のう
ち、520℃の点が{111}配向面が主配向となる下
限の堆積温度である。
線回折強度が約1.1Kcps以上で{111}配向面が主
配向であるとすれば、図2より、熱処理後{111}配
向面が主配向となる下限の堆積温度は約505℃とな
る。従って、実験結果に基づいてブロックされた点のう
ち、520℃の点が{111}配向面が主配向となる下
限の堆積温度である。
【0011】以上のように、Poly−Siを520℃以上
570℃未満の温度で堆積すれば、熱処理後には主配向
が{111}配向となり結晶性もよくなることがわか
る。これはこのような温度で堆積したPoly−Si膜中に
はわずかに{111}面の結晶成分が含まれているのみ
で、大部分はアモルファス成分である。続く熱処理中
に、{111}方位の結晶成分が核として固相成長が起
こり、アモリファス成分は{111}面の結晶成分に変
換する。従って、520℃以上750℃未満の温度で堆
積し、その後600℃で熱処理した場合、配向成分とし
ては、{110}および{311}より{111}が優
勢となり、すなわち主たる配向(主配向)となる。
570℃未満の温度で堆積すれば、熱処理後には主配向
が{111}配向となり結晶性もよくなることがわか
る。これはこのような温度で堆積したPoly−Si膜中に
はわずかに{111}面の結晶成分が含まれているのみ
で、大部分はアモルファス成分である。続く熱処理中
に、{111}方位の結晶成分が核として固相成長が起
こり、アモリファス成分は{111}面の結晶成分に変
換する。従って、520℃以上750℃未満の温度で堆
積し、その後600℃で熱処理した場合、配向成分とし
ては、{110}および{311}より{111}が優
勢となり、すなわち主たる配向(主配向)となる。
【0012】図2からわかるように、電界効果移動度
は、{111}が主配向となる堆積温度550℃では、
ほぼ30cm2/VS であり、従来の{110}が主配向
となる堆積温度600℃の場合に比して著しく大であ
る。
は、{111}が主配向となる堆積温度550℃では、
ほぼ30cm2/VS であり、従来の{110}が主配向
となる堆積温度600℃の場合に比して著しく大であ
る。
【0013】本実施例で述べた{111}を主配向とす
るPoly−Si膜は、移動度が大きく、これをTFTの能
動領域に用いることですぐれた電気特性を得ることがで
きる。
るPoly−Si膜は、移動度が大きく、これをTFTの能
動領域に用いることですぐれた電気特性を得ることがで
きる。
【0014】
【発明の効果】本発明によれば、比較的低いプロセス温
度で、キャリアの移動度が大きい薄膜半導体装置を得る
ことができる。
度で、キャリアの移動度が大きい薄膜半導体装置を得る
ことができる。
【図1】絶縁基板上の多結晶シリコンの模式図。
【図2】熱処理後の多結晶シリコン膜,結晶性の堆積温
度依存性を示す図。
度依存性を示す図。
【図3】本発明のTFTの断面構造の模式図。
1…絶縁性基板、2…結晶粒、3…結晶粒界、4…空乏
層領域、5…多結晶シリコン層、6…ソース領域、7…
ドレイン領域、8…ゲート絶縁膜、9…ゲート電極、1
0…Al電極、11…パシベーション膜。
層領域、5…多結晶シリコン層、6…ソース領域、7…
ドレイン領域、8…ゲート絶縁膜、9…ゲート電極、1
0…Al電極、11…パシベーション膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/20 H01L 21/205 21/205 21/324 Z 21/324 27/12 R 27/12 29/78 620 (72)発明者 小西 信武 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 河内 玄士朗 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 安達 英美 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 鈴木 誉也 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 宮田 健治 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (1)
- 【請求項1】下記工程を含むことを特徴とする薄膜半導
体装置の製造方法。 (1)歪温度約640℃のガラス基板上に、570℃以
下の温度で、減圧CVD法により多結晶シリコン膜を形
成する工程。 (2)上記多結晶シリコン膜が形成されたガラス基板を
640℃以下の温度でアニールし、{111}面を主体
とした配向を持つ多結晶シリコン膜を形成する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27582396A JP2716036B2 (ja) | 1996-10-18 | 1996-10-18 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27582396A JP2716036B2 (ja) | 1996-10-18 | 1996-10-18 | 薄膜半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62143131A Division JPS63307776A (ja) | 1987-06-10 | 1987-06-10 | 薄膜半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09181325A true JPH09181325A (ja) | 1997-07-11 |
JP2716036B2 JP2716036B2 (ja) | 1998-02-18 |
Family
ID=17560928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27582396A Expired - Fee Related JP2716036B2 (ja) | 1996-10-18 | 1996-10-18 | 薄膜半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2716036B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11219133A (ja) * | 1998-02-02 | 1999-08-10 | Tdk Corp | 画像表示装置 |
US6670638B2 (en) | 2000-09-25 | 2003-12-30 | Hitachi, Ltd. | Liquid crystal display element and method of manufacturing the same |
US6756614B2 (en) * | 2001-01-29 | 2004-06-29 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
-
1996
- 1996-10-18 JP JP27582396A patent/JP2716036B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11219133A (ja) * | 1998-02-02 | 1999-08-10 | Tdk Corp | 画像表示装置 |
US6670638B2 (en) | 2000-09-25 | 2003-12-30 | Hitachi, Ltd. | Liquid crystal display element and method of manufacturing the same |
US6756614B2 (en) * | 2001-01-29 | 2004-06-29 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
US7115454B2 (en) | 2001-01-29 | 2006-10-03 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production and process and production apparatus |
US7172932B2 (en) | 2001-01-29 | 2007-02-06 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
US7556993B2 (en) | 2001-01-29 | 2009-07-07 | Hitachi, Ltd | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
US7859016B2 (en) | 2001-01-29 | 2010-12-28 | Hitachi, Ltd. | Thin film semiconductor device, polycrystalline semiconductor thin film production process and production apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2716036B2 (ja) | 1998-02-18 |
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