JPH02256248A - 薄膜半導体素子の製造方法 - Google Patents
薄膜半導体素子の製造方法Info
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- JPH02256248A JPH02256248A JP7743889A JP7743889A JPH02256248A JP H02256248 A JPH02256248 A JP H02256248A JP 7743889 A JP7743889 A JP 7743889A JP 7743889 A JP7743889 A JP 7743889A JP H02256248 A JPH02256248 A JP H02256248A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、絶縁性基板上に形成される半導体素子に関す
るものであり、特に、不純物の拡散をセルファラインで
行なうことができる半導体素子の製造方法に関する。
るものであり、特に、不純物の拡散をセルファラインで
行なうことができる半導体素子の製造方法に関する。
［従来の技術およびその課題］
半導体層に不純物拡散を行なう方法には、不純物を高濃
度にドープした多結晶シリコン（Ｄｏｐｅｄ−ｐｏｌｙ
−５ｉ ： Ｄ ＯＰ ＯＳ ）を拡散源に用いる方
法がある。この方法は第２図に示すごとく、半導体薄膜
４０１表面にゲート絶縁膜を形成し、ゲート絶縁膜４０
２（この膜は拡散マスクともなる）を残して拡散窓４０
３を開孔したのち、全面にＤＯＰＯ５を堆積させ、ゲー
ト電１４０４およびソース・ドレインの拡散源４０５を
バターニング形成したのち、拡散窓４０３より不純物を
半導体層に拡散させる方法である。しかし、この方法で
は拡散窓４０３とゲート電極４０４のアライメントマー
ジンを充分とる必要があり、ゲート長もゲート電極４０
４とソース・ドレインの拡散源４０５のバターニング精
度により決定されるため、微細に形成することが難しく
また形成スピードに劣る。
度にドープした多結晶シリコン（Ｄｏｐｅｄ−ｐｏｌｙ
−５ｉ ： Ｄ ＯＰ ＯＳ ）を拡散源に用いる方
法がある。この方法は第２図に示すごとく、半導体薄膜
４０１表面にゲート絶縁膜を形成し、ゲート絶縁膜４０
２（この膜は拡散マスクともなる）を残して拡散窓４０
３を開孔したのち、全面にＤＯＰＯ５を堆積させ、ゲー
ト電１４０４およびソース・ドレインの拡散源４０５を
バターニング形成したのち、拡散窓４０３より不純物を
半導体層に拡散させる方法である。しかし、この方法で
は拡散窓４０３とゲート電極４０４のアライメントマー
ジンを充分とる必要があり、ゲート長もゲート電極４０
４とソース・ドレインの拡散源４０５のバターニング精
度により決定されるため、微細に形成することが難しく
また形成スピードに劣る。
また、絶縁性基板上に半導体素子を形成する場合に不純
物を拡散する方法としてイオン打ち込みによる方法があ
る（第３図）。この方法では、例えばゲート電極３０２
をマスクとして全面にイオン打込む、その方法では、半
導体Ｎ３０１に、不純物拡散領域３０３をゲート電極３
０２とセルファラインに形成できる。
物を拡散する方法としてイオン打ち込みによる方法があ
る（第３図）。この方法では、例えばゲート電極３０２
をマスクとして全面にイオン打込む、その方法では、半
導体Ｎ３０１に、不純物拡散領域３０３をゲート電極３
０２とセルファラインに形成できる。
しかし、この方法ではイオン打込み装置が高価であり、
またウェハ以外の任意の形状の基板を用いることはサセ
プタ等の改良が必要であり、装置がさらに高価になる。
またウェハ以外の任意の形状の基板を用いることはサセ
プタ等の改良が必要であり、装置がさらに高価になる。
以上のように、従来は、ゲートとソース・ドレインをセ
ルファラインで、精度よくかつ、低コストで不純物を拡
散に形成する方法がなかった。
ルファラインで、精度よくかつ、低コストで不純物を拡
散に形成する方法がなかった。
本発明によれば、バターニングすることなく全面に堆積
された不純物拡散源を用いて拡散を行なうことによりイ
オン打込みを用いなくてもゲートとセルファラインにソ
ース・ドレインを形成できる。
された不純物拡散源を用いて拡散を行なうことによりイ
オン打込みを用いなくてもゲートとセルファラインにソ
ース・ドレインを形成できる。
また、本発明によれば、レジストバターニングを行なわ
ずに、ソース・ドレインの拡散窓をゲート電極とセルフ
ァラインに形成できる。
ずに、ソース・ドレインの拡散窓をゲート電極とセルフ
ァラインに形成できる。
［課題を解決するための手段］
本発明の要旨は、絶縁性基体上に形成した第１の導電型
の半導体層の所定の領域に第２の導電型の半導体領域を
形成する半導体素子の製造方法において、 第１の導電型の半導体層の表面に絶縁層を形成する工程
、 該絶縁層上にゲート電極を形成する工程、該ゲート電極
をマスクとしてリアクティブイオンエツチングを行ない
、ソース・ドレインの拡散窓を開孔する工程、 該第２の導電型の半導体領域であり不純物をドープした
半導体拡散源を全面に形成する工程、 該第２の導電型の半導体拡散源中の不純物を該第１の導
電型の半導体層中に拡散し、ソース・ドレイン領域を形
成する工程 とを有することを特徴とする半導体素子の製造方法に存
在する。
の半導体層の所定の領域に第２の導電型の半導体領域を
形成する半導体素子の製造方法において、 第１の導電型の半導体層の表面に絶縁層を形成する工程
、 該絶縁層上にゲート電極を形成する工程、該ゲート電極
をマスクとしてリアクティブイオンエツチングを行ない
、ソース・ドレインの拡散窓を開孔する工程、 該第２の導電型の半導体領域であり不純物をドープした
半導体拡散源を全面に形成する工程、 該第２の導電型の半導体拡散源中の不純物を該第１の導
電型の半導体層中に拡散し、ソース・ドレイン領域を形
成する工程 とを有することを特徴とする半導体素子の製造方法に存
在する。
［作用］
本発明は、以上の構成をとるため、バターニングするこ
となく全面に堆積された不純物拡散源を用いて拡散を行
なうことによりイオン打込みを用いなくてもゲートとセ
ルファラインにソース・ドレインを形成できる。
となく全面に堆積された不純物拡散源を用いて拡散を行
なうことによりイオン打込みを用いなくてもゲートとセ
ルファラインにソース・ドレインを形成できる。
また、本発明によれば、レジストバターニングを行なわ
ずに、ソース・ドレインの拡散窓をデート電極とセルフ
ァラインに形成できる。
ずに、ソース・ドレインの拡散窓をデート電極とセルフ
ァラインに形成できる。
（実施態様例）
以下、本発明の実施態様例を図面を用いて詳述する。
絶縁性基板１上に第１の導電型の半導体薄膜２を形成す
る。半導体薄膜２としては単結晶あるいは多結晶Ｓｔ膜
を用いる。単結晶シリコンとしては、多結晶シリコンを
レーザーアニールで再結晶したものや、５ｉｎ２上の微
小Ｓｉ、Ｎ４パターンを５ｅｅｄとした単結晶成長方法
で成長させた単結晶を平坦化したものを用いることがで
きる。
る。半導体薄膜２としては単結晶あるいは多結晶Ｓｔ膜
を用いる。単結晶シリコンとしては、多結晶シリコンを
レーザーアニールで再結晶したものや、５ｉｎ２上の微
小Ｓｉ、Ｎ４パターンを５ｅｅｄとした単結晶成長方法
で成長させた単結晶を平坦化したものを用いることがで
きる。
多結晶Ｓｔとしては、通常のシランガスを用いたＬＰ−
ＣＶＤで堆積した粒径〜５００人のｐａｉｌｙ−３ｔや
、ＬＰ−ＣＶＤやブラダｖｃＶＤで堆積したａ−３ｔを
熱処理して多結晶化したものや、上述のＰＯＪ！３／−
ＳｔにＳｔ“をイオン注入して、熱処理して多結晶化し
たものや、本出願人が特開昭６２−８１７１１で示した
選択堆積法を用いた大粒径のポリシコン層を用いること
ができる。
ＣＶＤで堆積した粒径〜５００人のｐａｉｌｙ−３ｔや
、ＬＰ−ＣＶＤやブラダｖｃＶＤで堆積したａ−３ｔを
熱処理して多結晶化したものや、上述のＰＯＪ！３／−
ＳｔにＳｔ“をイオン注入して、熱処理して多結晶化し
たものや、本出願人が特開昭６２−８１７１１で示した
選択堆積法を用いた大粒径のポリシコン層を用いること
ができる。
かかる大粒径のポリシリコン層の形成はたとえば次のよ
うに行えばよい。
うに行えばよい。
基体上にＳｉ、Ｎ、の連続膜を形成し、パターニングに
より数十μｍ乃至数百μｍ角の核形成面３を互いに分離
して形成する。この核形成面としては、たとえばＣＶＤ
法による窒化シリコン層（例えばＳｉ３Ｎ４層）または
Ｓｉ“を注入した５ｉ０２をリソグラフィ、Ｒｅａｃｔ
ｉｖｅ ｔｏｎ Ｅｔｃｈ−ｉｎｇ、イオン注入で形成
すればよい。
より数十μｍ乃至数百μｍ角の核形成面３を互いに分離
して形成する。この核形成面としては、たとえばＣＶＤ
法による窒化シリコン層（例えばＳｉ３Ｎ４層）または
Ｓｉ“を注入した５ｉ０２をリソグラフィ、Ｒｅａｃｔ
ｉｖｅ ｔｏｎ Ｅｔｃｈ−ｉｎｇ、イオン注入で形成
すればよい。
たとえば、Ｓｉ３Ｎ４層は、ＳｉＨ２Ｃｌ１２ ＋ＮＨ
３ガスを使用して、０．３Ｔｏｒｒ、加熱温度８００℃
の条件で０．１μｍ厚に堆積させればよい。
３ガスを使用して、０．３Ｔｏｒｒ、加熱温度８００℃
の条件で０．１μｍ厚に堆積させればよい。
また、たとえば、５ｉ０２基体表面へのＳｔ“イオンの
注入は、５ｉ０２基体表面をレジストで覆い、窓をパタ
ーニングして全面にＳｉ＋を、２０ｋｅＶ、１ｘｌＯ１
６ｃｍ−’以上のドープ量でイオン注入すればよい。も
ちろん、マスクレジストを用いずに収束イオンビームな
用いても良い。
注入は、５ｉ０２基体表面をレジストで覆い、窓をパタ
ーニングして全面にＳｉ＋を、２０ｋｅＶ、１ｘｌＯ１
６ｃｍ−’以上のドープ量でイオン注入すればよい。も
ちろん、マスクレジストを用いずに収束イオンビームな
用いても良い。
続いて、上記核形成面よりＳｔ多結晶を選択的に成長さ
せるが、多結晶粒の粒径は温度によって制御が可能であ
るので、温度によって制御すればよい。
せるが、多結晶粒の粒径は温度によって制御が可能であ
るので、温度によって制御すればよい。
なお、ソースガスとともに核形成密度コントロールガス
（たとえばＨＣλガス）を添加することによフても粒径
制御が可能である。すなわち、完全な選択性をもたせる
ためＨＣｆＬ量を１．０（ｊ２／ｍ１ｎ）以上にするこ
とが望ましい。
（たとえばＨＣλガス）を添加することによフても粒径
制御が可能である。すなわち、完全な選択性をもたせる
ためＨＣｆＬ量を１．０（ｊ２／ｍ１ｎ）以上にするこ
とが望ましい。
さて、このようにして設けた第１の型の半導体薄膜２表
面に熱酸化あるいはＣＶＤにより堆積したＳｉ０２層３
を形成する。次にゲート電極４として例えばｎ型ｐｏＩ
Ｌｙ−３ｉを堆積し、パターニングする（第１図Ｂ）。
面に熱酸化あるいはＣＶＤにより堆積したＳｉ０２層３
を形成する。次にゲート電極４として例えばｎ型ｐｏＩ
Ｌｙ−３ｉを堆積し、パターニングする（第１図Ｂ）。
次にリアクティブイオンエツチングにより異方性のエツ
チングを行なう。このときゲートおよび半導体薄膜２側
面のＳｉＯ２を残してエツチングされ、半導体薄膜上面
のＳｉＯ２のみを除去できる（第１図Ｃ）。この時、ゲ
ート電極下のＳｉｎ、も除去されず、このＳｉＯ２はゲ
ート絶縁膜となる。
チングを行なう。このときゲートおよび半導体薄膜２側
面のＳｉＯ２を残してエツチングされ、半導体薄膜上面
のＳｉＯ２のみを除去できる（第１図Ｃ）。この時、ゲ
ート電極下のＳｉｎ、も除去されず、このＳｉＯ２はゲ
ート絶縁膜となる。
次に全面に第２の導電型の不純物を高濃度に含んだ多結
晶Ｓｉ層あるいはアモルファスＳｔ層５を堆積させる（
第１図Ｄ）。多結晶Ｓｉ層は通常のＬＰ−ＣＶＤによる
ものを用いることができる。また、アモルファスＳｉと
してはＬＰ−ＣＶＤまたはＰｕａｓｍａＣＶＤによるも
のを用いることができる。
晶Ｓｉ層あるいはアモルファスＳｔ層５を堆積させる（
第１図Ｄ）。多結晶Ｓｉ層は通常のＬＰ−ＣＶＤによる
ものを用いることができる。また、アモルファスＳｉと
してはＬＰ−ＣＶＤまたはＰｕａｓｍａＣＶＤによるも
のを用いることができる。
次に酸化性雰囲気の中で上記第２の導電型の不純物を拡
散させ、ソース６およびドレイン７領域を形成するとと
もに、上記多結晶ＳｔあるいはアモルファスＳｉを全て
酸化し酸化層８とする（第１図Ｅ）。ソース６・ドレイ
ン７領域への拡散のときはゲート電極およびゲート絶縁
膜、半導体薄膜２の側面の５ｉｎ２が拡散マスクとなり
その結果、ゲートとソース・ドレインは、セルファライ
ンに形成できる。
散させ、ソース６およびドレイン７領域を形成するとと
もに、上記多結晶ＳｔあるいはアモルファスＳｉを全て
酸化し酸化層８とする（第１図Ｅ）。ソース６・ドレイ
ン７領域への拡散のときはゲート電極およびゲート絶縁
膜、半導体薄膜２の側面の５ｉｎ２が拡散マスクとなり
その結果、ゲートとソース・ドレインは、セルファライ
ンに形成できる。
また、不純物拡散源をすべて酸化することにより、ソー
ス・ドレイン電極とゲート電極の電気的絶縁もできる。
ス・ドレイン電極とゲート電極の電気的絶縁もできる。
［実施例］
以下、本発明の実施例を図面を用いて、詳細に説明する
。
。
石英基板１上に、ｐｕａｓｍａ−ＣＶＤ法によりＳｔ、
Ｎ、膜１０００人を全面に堆積させた。
Ｎ、膜１０００人を全面に堆積させた。
堆積条件としては、平行平板型ｐｆｌａｓｍａ−ＣＶＤ
装置を用い、ＳｉＨ４（１０％Ｈ２希釈）流量ｔ５ｓｅ
ｃｍ、ＮＨ３１０ｓｃｃｒｒｔ、圧力０．１６Ｔｏｒｒ
、放電出力３．５Ｗ、基板温度４００℃の条件で、２０
分間堆積を行なった。
装置を用い、ＳｉＨ４（１０％Ｈ２希釈）流量ｔ５ｓｅ
ｃｍ、ＮＨ３１０ｓｃｃｒｒｔ、圧力０．１６Ｔｏｒｒ
、放電出力３．５Ｗ、基板温度４００℃の条件で、２０
分間堆積を行なった。
次に、通常のフォトリソパターニングを行ない、後にＳ
ｆを選択的に堆積する領域を形成した。この選択的に堆
積したＳｆ層が、後にデバイス形成領域となる。
ｆを選択的に堆積する領域を形成した。この選択的に堆
積したＳｆ層が、後にデバイス形成領域となる。
次に、ＣＶＤ法により、多結晶Ｓｉ２を上述のパターニ
ング領域上に堆積した。堆積条件としては、ソースガス
としてＳ ｉ Ｃ４！４エツチングガスとしてＨＣｌ２
．キャリヤガスとしてＨ２、ドーピングガスとして８２
Ｈ８を用い、圧力１５０ＴｏｒｒＳ温度１０００℃の条
件で行なった。この条件により、上述のパターニング領
域上にのみ粒径が約１μｍ１不純物濃度がｆＥｆ５ｃｍ
−’の多結晶Ｓｔが堆積した。
ング領域上に堆積した。堆積条件としては、ソースガス
としてＳ ｉ Ｃ４！４エツチングガスとしてＨＣｌ２
．キャリヤガスとしてＨ２、ドーピングガスとして８２
Ｈ８を用い、圧力１５０ＴｏｒｒＳ温度１０００℃の条
件で行なった。この条件により、上述のパターニング領
域上にのみ粒径が約１μｍ１不純物濃度がｆＥｆ５ｃｍ
−’の多結晶Ｓｔが堆積した。
次に、通常の熱酸化法により、多結晶Ｓｉ２に５００人
のＳｉｎ、膜を形成した。
のＳｉｎ、膜を形成した。
次に、減圧ＣＶＤ法により、ゲート電極材料として、ｎ
型ｐｏＪｌｙ−３ｉを４０００人堆積し、パターニング
によりゲート電極を形成した。
型ｐｏＪｌｙ−３ｉを４０００人堆積し、パターニング
によりゲート電極を形成した。
次に、ＣＦ ４ ／ Ｈ２ガス系を用い、ゲート電極を
マスクとして周知の技術であるリアクティブイオンエツ
チングを行なった。このエツチングにより、ソース・ド
レイン拡散領域上の酸化膜のみエツチング除去された。
マスクとして周知の技術であるリアクティブイオンエツ
チングを行なった。このエツチングにより、ソース・ド
レイン拡散領域上の酸化膜のみエツチング除去された。
次に、減圧ＣＶ［）法により、ｎ型ｐｏｌｙ−３ｉ５を
２０００人堆積させた。堆積条件としては、ＳｉＨ４１
５０ｓｅｃｍ、ＰＨ，（０，５％Ｎ２希釈）１５ｓｅｃ
ｍ、圧力０．２Ｔｏｒｒ。
２０００人堆積させた。堆積条件としては、ＳｉＨ４１
５０ｓｅｃｍ、ＰＨ，（０，５％Ｎ２希釈）１５ｓｅｃ
ｍ、圧力０．２Ｔｏｒｒ。
温度６００℃で５５分間堆積を行なった。
次に、熱拡散炉を用いて、ｏ２雰囲気で熱処理を行なっ
た。この熱処理中に、ｎ型ｐｏｆＬｙ−３ｉＳ中から、
Ｐが多結晶Ｓｉ２中へ拡散し、ソース・ドレイン領域を
形成するのと同時に、ｎ型ｐｏｎｙ−３ｉ５は、すべて
酸化することができた。
た。この熱処理中に、ｎ型ｐｏｆＬｙ−３ｉＳ中から、
Ｐが多結晶Ｓｉ２中へ拡散し、ソース・ドレイン領域を
形成するのと同時に、ｎ型ｐｏｎｙ−３ｉ５は、すべて
酸化することができた。
また、この熱処理によっても、ゲート電極直下には、Ｐ
は全く拡散していなかった。
は全く拡散していなかった。
したがって、ゲートとソース・ドレインは、この熱処理
によってセルファラインに形成でき、かつ、不純物拡散
源であるｎ型ｐｏＩｌｙ−Ｓｉ５はすべて酸化されてい
るので、ソース・ドレイン電極とゲート電極の電気的絶
縁も問題なかった。
によってセルファラインに形成でき、かつ、不純物拡散
源であるｎ型ｐｏＩｌｙ−Ｓｉ５はすべて酸化されてい
るので、ソース・ドレイン電極とゲート電極の電気的絶
縁も問題なかった。
このようにして形成されたＭＯＳＦＥＴに、ゲート、ソ
ース、ドレイン各電極を形成してところ、ゲート長さ２
μｍまでのＭＯＳＦＥＴの０ｎ−ｏｆｆ動作を確認でき
た。
ース、ドレイン各電極を形成してところ、ゲート長さ２
μｍまでのＭＯＳＦＥＴの０ｎ−ｏｆｆ動作を確認でき
た。
［発明の効果］
以上説明したように、本発明によれば、イオン打込みを
用いることなく、ソース・ドレインをゲートとセルファ
ラインに形成できる。
用いることなく、ソース・ドレインをゲートとセルファ
ラインに形成できる。
また、不純物拡散と同時にその不純物拡散源すべてを酸
化することによりソース・ドレイン電極とゲート電極と
の電気的絶縁ができる。
化することによりソース・ドレイン電極とゲート電極と
の電気的絶縁ができる。
第１図Ａ−Ｅは本発明の実施例を示す工程断面図、第２
図および第３図は従来例を示す図である。 １・・・基板、２・・・半導体薄膜、３・・・絶縁膜、
４・・・ゲート電極、５・・・不純物拡散源、６・・・
ソース電極、７・・・ドレイン各電極、８・・・酸化膜
。 第 図 （Ａ） （Ｃ） （Ｄ） （Ｅ）
図および第３図は従来例を示す図である。 １・・・基板、２・・・半導体薄膜、３・・・絶縁膜、
４・・・ゲート電極、５・・・不純物拡散源、６・・・
ソース電極、７・・・ドレイン各電極、８・・・酸化膜
。 第 図 （Ａ） （Ｃ） （Ｄ） （Ｅ）
Claims (2)
- （１）絶縁性基体上に形成した第１の導電型の半導体層
の所定の領域に第２の導電型の半導体領域を形成する半
導体素子の製造方法において、第１の導電型の半導体層
の表面に絶縁層を形成する工程、 該絶縁層上にゲート電極を形成する工程、 該ゲート電極をマスクとしてリアクティブイオンエッチ
ングを行ない、ソース・ドレインの拡散窓を開孔する工
程、 該第２の導電型の半導体領域であり不純物をドープした
半導体拡散源を全面に形成する工程、 該第２の導電型の半導体拡散源中の不純物を該第１の導
電型の半導体層中に拡散し、ソース・ドレイン領域を形
成する工程 とを有することを特徴とする半導体素子の製造方法。 - （２）第２の導電型の半導体拡散源中の不純物を該第１
の導電型の半導体層中に拡散し、ソース・ドレイン領域
を形成する同時に前記第２の導電型の拡散源を全て酸化
することを特徴とする請求項１記載の半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7743889A JPH02256248A (ja) | 1989-03-29 | 1989-03-29 | 薄膜半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7743889A JPH02256248A (ja) | 1989-03-29 | 1989-03-29 | 薄膜半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02256248A true JPH02256248A (ja) | 1990-10-17 |
Family
ID=13634026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7743889A Pending JPH02256248A (ja) | 1989-03-29 | 1989-03-29 | 薄膜半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02256248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084197A (ja) * | 2003-09-05 | 2005-03-31 | Seiko Epson Corp | 電気光学装置の製造方法 |
| JP2011228622A (ja) * | 2010-03-30 | 2011-11-10 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
-
1989
- 1989-03-29 JP JP7743889A patent/JPH02256248A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084197A (ja) * | 2003-09-05 | 2005-03-31 | Seiko Epson Corp | 電気光学装置の製造方法 |
| JP4655461B2 (ja) * | 2003-09-05 | 2011-03-23 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| JP2011228622A (ja) * | 2010-03-30 | 2011-11-10 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| US9859437B2 (en) | 2010-03-30 | 2018-01-02 | Joled Inc. | Thin-film transistor, method of manufacturing the same, and display device |
| US10763371B2 (en) | 2010-03-30 | 2020-09-01 | Joled Inc. | Thin-film transistor, method of manufacturing the same, and display device |
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