JPS6276772A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPS6276772A JPS6276772A JP21675285A JP21675285A JPS6276772A JP S6276772 A JPS6276772 A JP S6276772A JP 21675285 A JP21675285 A JP 21675285A JP 21675285 A JP21675285 A JP 21675285A JP S6276772 A JPS6276772 A JP S6276772A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果型トランジスタ特に薄膜１−ランジ
スタの製造方法に関する。
スタの製造方法に関する。
本発明は、薄膜トランジスタの製法において、非晶質又
は多結晶半導体層のチャンネル領域に不活性イオンを注
入した後、熱処理して固相成長させ、次いでゲート電極
とセルファラインでソース及びドレイン領域に不純物を
注入し、熱処理して活性化するごとにより、移動度μの
向上を図ると共に、固相成長及び不純物の活性化の時間
を短縮するようにしたものである。
は多結晶半導体層のチャンネル領域に不活性イオンを注
入した後、熱処理して固相成長させ、次いでゲート電極
とセルファラインでソース及びドレイン領域に不純物を
注入し、熱処理して活性化するごとにより、移動度μの
向上を図ると共に、固相成長及び不純物の活性化の時間
を短縮するようにしたものである。
（従来の技術〕
一般に薄膜トランジスタは、石英ガラス等の絶縁基体上
にシリコン等の半導体薄膜を被着形成し、この半導体薄
膜にチャンネル領域、ソース領域及びドレイン領域を形
成して電界効果型トランジスタ（ＦＥＴ）を構成するよ
うにしている。このような薄膜トランジスタとして、チ
ャンネル領域の半導体薄膜の膜厚を１００人〜８００人
と薄くして特性向上を図った超薄膜トランジスタが提案
されている（特開昭６０−１３６２６２号）。
にシリコン等の半導体薄膜を被着形成し、この半導体薄
膜にチャンネル領域、ソース領域及びドレイン領域を形
成して電界効果型トランジスタ（ＦＥＴ）を構成するよ
うにしている。このような薄膜トランジスタとして、チ
ャンネル領域の半導体薄膜の膜厚を１００人〜８００人
と薄くして特性向上を図った超薄膜トランジスタが提案
されている（特開昭６０−１３６２６２号）。
また、薄）模トランジスタの基板としては、高融点の石
英ガラスが一般に用いられているが、商価格となるため
、安価な低融点ガラス（例えば無アルカリガラス）を基
板に用いることが望まれている。このような比較的低融
点のガラス（軟化点６５０℃以下）を基板に用いる場合
には薄膜トランジスタの製造工程中の温度を６５０℃以
下とするような低温プロセスが必要となる。
英ガラスが一般に用いられているが、商価格となるため
、安価な低融点ガラス（例えば無アルカリガラス）を基
板に用いることが望まれている。このような比較的低融
点のガラス（軟化点６５０℃以下）を基板に用いる場合
には薄膜トランジスタの製造工程中の温度を６５０℃以
下とするような低温プロセスが必要となる。
第１図は従来の薄膜トランジスタの製法の一例を示す。
。
先ず、第２図Ａに丞ずように低融点ガラス基板（１）の
−面上に例えば多結晶シリコンの″Ｓ＋模シリコン層（
２）を被着形成して後、薄膜シリコン層（２）を島領域
化しく所定領域を残して他をエツチング除去する）、次
いでこの薄膜シリコン層（２）にシリコンイオンＳｔ”
（３１をイオン注入して（ドーズ量は例えば１．５Ｘ
１０１５／１ｆｆｌ）非晶質化する。なお、島領域化
とＳｔ＋のイオン注入はどちらが先でもよい。
−面上に例えば多結晶シリコンの″Ｓ＋模シリコン層（
２）を被着形成して後、薄膜シリコン層（２）を島領域
化しく所定領域を残して他をエツチング除去する）、次
いでこの薄膜シリコン層（２）にシリコンイオンＳｔ”
（３１をイオン注入して（ドーズ量は例えば１．５Ｘ
１０１５／１ｆｆｌ）非晶質化する。なお、島領域化
とＳｔ＋のイオン注入はどちらが先でもよい。
次に、６００℃、１５時間の熱処理を行っ゛Ｃ固相成長
させる（第２図Ｂ参照）。
させる（第２図Ｂ参照）。
次に、第２図Ｃにボずように薄膜シリコン層（２）上に
例えば５ｉ０２等よりなるゲート絶縁膜（４）及び多結
晶シリコンのゲート電極（５）を被着形成する。
例えば５ｉ０２等よりなるゲート絶縁膜（４）及び多結
晶シリコンのゲート電極（５）を被着形成する。
次いでゲート電極（５）をマスクにソース領域（６）及
びドレイン領域（７）に、ｎチャンネルＦＥＴであれば
ｎ形不純物例えばリンイオン（Ｐ”）（８１をイオン注
入する。このとき多結晶シリコンのゲート電極（５）に
もリンイオンが注入され低抵抗となる。
びドレイン領域（７）に、ｎチャンネルＦＥＴであれば
ｎ形不純物例えばリンイオン（Ｐ”）（８１をイオン注
入する。このとき多結晶シリコンのゲート電極（５）に
もリンイオンが注入され低抵抗となる。
次に、６００℃、７〜８時間の熱処理を行ってソース領
域（６）及びドレイン領域（７）の活性化を行う（第２
図り参照）。
域（６）及びドレイン領域（７）の活性化を行う（第２
図り参照）。
しかる後、ＣＶＤ （化学気相成長）法による５ｉ０２
の眉間絶縁Ｎ（９）を被着形成して後、コンタクト窓孔
を形成し、Ａβによるソース電極（１ｏ）及びドレイン
電極（１１）を形成して′ｆ＃ＢＹトランジスタ（１２
）を得る。
の眉間絶縁Ｎ（９）を被着形成して後、コンタクト窓孔
を形成し、Ａβによるソース電極（１ｏ）及びドレイン
電極（１１）を形成して′ｆ＃ＢＹトランジスタ（１２
）を得る。
上述した従来の製法においては、第２図への工程でシリ
コンイオン（Ｓｔ”）のドーズ量が多い程、その後の熱
処理での結晶粒成長が大きくなり、移動度μが上がる。
コンイオン（Ｓｔ”）のドーズ量が多い程、その後の熱
処理での結晶粒成長が大きくなり、移動度μが上がる。
しかし、ドーズ量を多くした場合には結晶粒成長時間が
長くかかるという問題点があった。例えばＳｉ＋のドー
ズ量が２ Ｘ ＩＱ” ｃｍ −’であると、成長時間
は３０時間以上かかる。
長くかかるという問題点があった。例えばＳｉ＋のドー
ズ量が２ Ｘ ＩＱ” ｃｍ −’であると、成長時間
は３０時間以上かかる。
本発明は、かかる点に鑑み、固相成長における結晶粒径
を大きくすると同時に、成長時間を短縮できるようにし
た電界効果型トランジスタの製造方法を提供するもので
ある。
を大きくすると同時に、成長時間を短縮できるようにし
た電界効果型トランジスタの製造方法を提供するもので
ある。
本発明は、表面が絶縁体である基板（２１）上に形成し
た非晶質又は多結晶半導体１ｍ（２２）に電界効果型ト
ランジスタを製造する方法において、その半導体Ｊｉ（
２２）のソース領域（２４）及びドレイン領域（２５）
に１央まれたチャンネル領域（２３）に選択的に不活性
イオン（２６）を注入して後、６５０℃以上で熱処理し
て固相成長させる。
た非晶質又は多結晶半導体１ｍ（２２）に電界効果型ト
ランジスタを製造する方法において、その半導体Ｊｉ（
２２）のソース領域（２４）及びドレイン領域（２５）
に１央まれたチャンネル領域（２３）に選択的に不活性
イオン（２６）を注入して後、６５０℃以上で熱処理し
て固相成長させる。
次に、チャンネル領域（２３）上にゲート絶縁膜（２６
）を介してゲート電極（２７）を形成した後、ソース領
域（２４）及びドレイン領域（２５）に第１導電形の不
純物（２８）を注入し、６５０℃以上で熱処理して活性
化する。これ以後は、通常のように眉間絶縁ｒ＠（９）
を形成し、ｊ−間絶縁層（９）にコンタクト用窓孔を形
成して後、例えばＡβによるソース電極（ｌＯ）及びド
レイン電極（工１）を形成して、目的の電界効果型トラ
ンジスタ即ら薄膜トランジスタ（３０）を得る。
）を介してゲート電極（２７）を形成した後、ソース領
域（２４）及びドレイン領域（２５）に第１導電形の不
純物（２８）を注入し、６５０℃以上で熱処理して活性
化する。これ以後は、通常のように眉間絶縁ｒ＠（９）
を形成し、ｊ−間絶縁層（９）にコンタクト用窓孔を形
成して後、例えばＡβによるソース電極（ｌＯ）及びド
レイン電極（工１）を形成して、目的の電界効果型トラ
ンジスタ即ら薄膜トランジスタ（３０）を得る。
基板（２１）としては、低温プロセスで使用ａＪ能な低
融点ガラス（例えば無アルカリガラス）、或いは石英ガ
ラス、半導体基板上に５ｉ０２等の絶縁膜を被着した基
板、等を用いることができる。不活性イオン（２６）と
しては、半導体Ｊｍ（２２）がシリコンの場合には、例
えばシリコンイオンＳｉ＋を用いることができる。
融点ガラス（例えば無アルカリガラス）、或いは石英ガ
ラス、半導体基板上に５ｉ０２等の絶縁膜を被着した基
板、等を用いることができる。不活性イオン（２６）と
しては、半導体Ｊｍ（２２）がシリコンの場合には、例
えばシリコンイオンＳｉ＋を用いることができる。
半導体層（２２）のチャンネル領域（２３）に不活性イ
オン（２６）を注入することにより、チャンネル領域（
２３）が選択的に非晶質化される。次いで６５０℃以上
の低温熱処理で、チャンネル領域（２３）が固相成長さ
れるが、この固相成長はチャンネル領域でランダム核生
成が起きるより先に、イオン注入されないソース領域（
２４）及びドレイン領域（２５）の結晶粒を種としてソ
ース及びドレイン両領域側から成長されるため、固相成
長時間が短縮される。
オン（２６）を注入することにより、チャンネル領域（
２３）が選択的に非晶質化される。次いで６５０℃以上
の低温熱処理で、チャンネル領域（２３）が固相成長さ
れるが、この固相成長はチャンネル領域でランダム核生
成が起きるより先に、イオン注入されないソース領域（
２４）及びドレイン領域（２５）の結晶粒を種としてソ
ース及びドレイン両領域側から成長されるため、固相成
長時間が短縮される。
従って、不活性イオン（２６）のドーズ量を多（して結
晶粒径を大きくする場合でも、その固相成長時間は短く
なる。
晶粒径を大きくする場合でも、その固相成長時間は短く
なる。
又、不純物イオンを注入した後のソース領域（２４）及
びドレイン領域（２５）の活性化も低温（６５０℃以−
ト）プロセスで行われる。この場合、固相成長と不純物
の活性化はほとんど同じ条件（温度、時間）で行われる
。
びドレイン領域（２５）の活性化も低温（６５０℃以−
ト）プロセスで行われる。この場合、固相成長と不純物
の活性化はほとんど同じ条件（温度、時間）で行われる
。
以Ｆ、第１図を参照して本発明の′電界効果型トランジ
スタの製造方法の一例を説明する。
スタの製造方法の一例を説明する。
先ず、！＠１図Ａに不すように、例えば無アルカリガラ
スの如き低融点ガラス基板（２１）の−主面に膜厚８０
０人以−トの超薄膜のＣＶＤ多結晶シリコン層、（又は
水素化非晶質シリコンａ−Ｓｉ：Ｈ）（２２）を被着形
成する。そして、この多結晶シリコン層（２２）を島領
域化し、即ち所定領域を残して、他をエツチング除去す
る。次いで、多結晶シリコン層（２２）のチャンネル領
域（２３）を含む領域に対してマスクを介して選択的に
シリコンイオン（Ｓｉ”） （２６）をイオン注入し
てチャンネル領域（１３）を含む領域を非晶質化する。
スの如き低融点ガラス基板（２１）の−主面に膜厚８０
０人以−トの超薄膜のＣＶＤ多結晶シリコン層、（又は
水素化非晶質シリコンａ−Ｓｉ：Ｈ）（２２）を被着形
成する。そして、この多結晶シリコン層（２２）を島領
域化し、即ち所定領域を残して、他をエツチング除去す
る。次いで、多結晶シリコン層（２２）のチャンネル領
域（２３）を含む領域に対してマスクを介して選択的に
シリコンイオン（Ｓｉ”） （２６）をイオン注入し
てチャンネル領域（１３）を含む領域を非晶質化する。
従って、このときソース領域（２４）及びドレイン領域
（２５）はイオン注入されない。−シリコンイオン（２
６）のドーズ量は例えば２ Ｘ １０１５ｃ＋ａ−２程
度である。
（２５）はイオン注入されない。−シリコンイオン（２
６）のドーズ量は例えば２ Ｘ １０１５ｃ＋ａ−２程
度である。
次に、′Ｎ４１図Ｂに示すように６００℃のアニール処
理を施して、非晶質化されたチャンネル領域（２３）を
含む領域を固相成長させる。このとき、ランダム核生成
が起きるより先に、ソース領域（２４）及びドレイン領
域（２５）の結晶粒を棟としてソース及びドレイン領域
の両側から固相成長が起きる。従って、このときの固相
成長時間は短く、１０時間程度である。
理を施して、非晶質化されたチャンネル領域（２３）を
含む領域を固相成長させる。このとき、ランダム核生成
が起きるより先に、ソース領域（２４）及びドレイン領
域（２５）の結晶粒を棟としてソース及びドレイン領域
の両側から固相成長が起きる。従って、このときの固相
成長時間は短く、１０時間程度である。
次に、第１図ＩＣにボずようにチャンネル領域（２３）
上に例えばＳｉＯ２等によるゲート絶縁膜（２６）を介
して多結晶シリコンによるゲート電極（１７）を形成し
、このゲート電極（２７）とセルファラインでソース領
域（２４）及びドレイン領域（２５）に、例えばｎチャ
ンネルドＥＴであればｎ形不純物イオン（例えばリンイ
オンＰ”＞（２Ｂ）をイオン注入する。このとき、同時
にゲート電極（２７）の多結晶シリコンにもｎ形不純物
が注入され、低抵抗のシリコンゲート電極（２７）が形
成される。そして、このｎ形不純物のイオン注入により
、ソース領域（２４）及びドレイン領域（２５）は非晶
質化される。
上に例えばＳｉＯ２等によるゲート絶縁膜（２６）を介
して多結晶シリコンによるゲート電極（１７）を形成し
、このゲート電極（２７）とセルファラインでソース領
域（２４）及びドレイン領域（２５）に、例えばｎチャ
ンネルドＥＴであればｎ形不純物イオン（例えばリンイ
オンＰ”＞（２Ｂ）をイオン注入する。このとき、同時
にゲート電極（２７）の多結晶シリコンにもｎ形不純物
が注入され、低抵抗のシリコンゲート電極（２７）が形
成される。そして、このｎ形不純物のイオン注入により
、ソース領域（２４）及びドレイン領域（２５）は非晶
質化される。
次に、第１図りにホずように、６００℃、７〜８時間の
アニール処理を施し、ソース領域（２４）＆びドレイン
領域（２５）を固相成長し、活性化する。
アニール処理を施し、ソース領域（２４）＆びドレイン
領域（２５）を固相成長し、活性化する。
この場合、グートドのチャンネル領域（２３）は既に結
晶化しているので、これを種にソース領域（２４）及び
ドレイン領域（２５）が結晶化される。
晶化しているので、これを種にソース領域（２４）及び
ドレイン領域（２５）が結晶化される。
然る後、第１図Ｅにボずように、全面に例えばＰＳＧ
（リンシリケートガラス）又はＣＶＤ５ｉ（ｈ等による
層間絶縁層（９）を被着形成して後、ソース及びドレイ
ンのコンタクト用窓孔を形成し、次いで例えばＡｌのソ
ース電極（ｌＯ）及びドレイン電極（１１）を形成して
目的の電界効果型トランジスタ即ちＪ［ｌＱ）ランジス
タ（３０）を得る。
（リンシリケートガラス）又はＣＶＤ５ｉ（ｈ等による
層間絶縁層（９）を被着形成して後、ソース及びドレイ
ンのコンタクト用窓孔を形成し、次いで例えばＡｌのソ
ース電極（ｌＯ）及びドレイン電極（１１）を形成して
目的の電界効果型トランジスタ即ちＪ［ｌＱ）ランジス
タ（３０）を得る。
かかる製法によれば、第１図Ｂのアニール処理でチャン
ネル領域の固相成長に要する時間が、Ｓｉ＋のドーズ量
２ Ｘ ＩＱ” ａｍ−’でもＩＯ時間程度となり、従
来法の３０時間に比べて大幅に短縮される。しかもＳｉ
＋のドーズ量を多くすることができるのでチャンネル領
域の結晶粒成区が大きくなり、移動度μが向上する。
ネル領域の固相成長に要する時間が、Ｓｉ＋のドーズ量
２ Ｘ ＩＱ” ａｍ−’でもＩＯ時間程度となり、従
来法の３０時間に比べて大幅に短縮される。しかもＳｉ
＋のドーズ量を多くすることができるのでチャンネル領
域の結晶粒成区が大きくなり、移動度μが向上する。
チャンネル領域（２３）の固相成長において（第１図Ｂ
の工程）、ソース領域（２４）及びト”レイン領域（２
５）の両側から結晶粒成長が起きて例えばゲート下に結
晶粒界（２９）が生じる場合には移動度μが多少下がる
が、この結晶粒界（２９）がチャンふル長方向と直交す
る方向であるので、リーク電流はほとんど問題とならな
い。
の工程）、ソース領域（２４）及びト”レイン領域（２
５）の両側から結晶粒成長が起きて例えばゲート下に結
晶粒界（２９）が生じる場合には移動度μが多少下がる
が、この結晶粒界（２９）がチャンふル長方向と直交す
る方向であるので、リーク電流はほとんど問題とならな
い。
尚、上潮ではｎチャンネルＦＥＴについて述べたが、Ｐ
チャンネルＦＩＥ’「の製法にも本発明は通用できる。
チャンネルＦＩＥ’「の製法にも本発明は通用できる。
本発明によれば、非晶質又は多結晶半導体層のチャンネ
ル領域を不活性イオンの注入で選択的に非晶質化して低
温熱処理し、ソース及びドレイン領域からの結晶化を利
用して、チャンネル領域を固相成長させたことにより、
不活性イオンのドーズ量を多（してもチャンネル領域の
固相成長時間を矩くすることができる。従ってドーズ量
を多くし結晶粒径を大きくして移動度μを上げることが
できると同時に、その固相成長時間を大幅に石綿でき、
この棟の薄膜トランジスタの製造を容易ならしめ得る。
ル領域を不活性イオンの注入で選択的に非晶質化して低
温熱処理し、ソース及びドレイン領域からの結晶化を利
用して、チャンネル領域を固相成長させたことにより、
不活性イオンのドーズ量を多（してもチャンネル領域の
固相成長時間を矩くすることができる。従ってドーズ量
を多くし結晶粒径を大きくして移動度μを上げることが
できると同時に、その固相成長時間を大幅に石綿でき、
この棟の薄膜トランジスタの製造を容易ならしめ得る。
第１図Ａ−Ｅは本発明の電界効果型トランジスタの製造
工程図、第２図Ａ−Ｅは従来の電界グＪ果型トランジス
タの製造工程図である。 （２１）は基数、（２２）は非晶質又は多結晶半導体層
、（２３）はチャンネル領域、（２４）はソース領域、
（２５）はドレイン領域、（２６）はゲート絶縁膜、（
２７）はゲート電極である。
工程図、第２図Ａ−Ｅは従来の電界グＪ果型トランジス
タの製造工程図である。 （２１）は基数、（２２）は非晶質又は多結晶半導体層
、（２３）はチャンネル領域、（２４）はソース領域、
（２５）はドレイン領域、（２６）はゲート絶縁膜、（
２７）はゲート電極である。
Claims (1)
- 【特許請求の範囲】 表面が絶縁体である基板上に形成した非晶質又は多結晶
半導体層に電界効果トランジスタを製造する方法におい
て、 ソース領域とドレイン領域に挟まれたチャンネル領域に
不活性イオンを注入した後、６５０℃以下で熱処理を行
って固相成長させ、 さらにゲート電極を形成した後ソース領域及びドレイン
領域に不純物を注入し、６５０℃以下で熱処理を行って
活性化することを特徴とする電界効果型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21675285A JPH0691109B2 (ja) | 1985-09-30 | 1985-09-30 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21675285A JPH0691109B2 (ja) | 1985-09-30 | 1985-09-30 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276772A true JPS6276772A (ja) | 1987-04-08 |
| JPH0691109B2 JPH0691109B2 (ja) | 1994-11-14 |
Family
ID=16693365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21675285A Expired - Lifetime JPH0691109B2 (ja) | 1985-09-30 | 1985-09-30 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691109B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450460A (en) * | 1987-08-20 | 1989-02-27 | Canon Kk | Photodetector |
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| JP2012199274A (ja) * | 2011-03-18 | 2012-10-18 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-09-30 JP JP21675285A patent/JPH0691109B2/ja not_active Expired - Lifetime
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| US8999801B2 (en) | 2011-03-18 | 2015-04-07 | Kabushiki Kaisha Toshiba | Nanowire channel field effect device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691109B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |