JPH09181268A - Mos蓄電器 - Google Patents
Mos蓄電器Info
- Publication number
- JPH09181268A JPH09181268A JP8328218A JP32821896A JPH09181268A JP H09181268 A JPH09181268 A JP H09181268A JP 8328218 A JP8328218 A JP 8328218A JP 32821896 A JP32821896 A JP 32821896A JP H09181268 A JPH09181268 A JP H09181268A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- type
- conductivity type
- mos capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000005611 electricity Effects 0.000 abstract description 11
- 230000003068 static effect Effects 0.000 abstract description 10
- 238000002955 isolation Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】静電気放電路を形成し、素子の静電耐力を向上
する。 【解決手段】このMOS蓄電器は、第1導電型半導体層
3に形成されている第1導電型の第1領域5、前記第1
領域5と間隔をもって前記第1導電型半導体層3に形成
されており、電気的にフローティングされている第2導
電型の第2領域11、前記第2領域11内に形成されて
おり、前記第1領域5と電気的に連結されている第1導
電型の第3領域12を含む。
する。 【解決手段】このMOS蓄電器は、第1導電型半導体層
3に形成されている第1導電型の第1領域5、前記第1
領域5と間隔をもって前記第1導電型半導体層3に形成
されており、電気的にフローティングされている第2導
電型の第2領域11、前記第2領域11内に形成されて
おり、前記第1領域5と電気的に連結されている第1導
電型の第3領域12を含む。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に係り、
より詳しくは、静電耐力を向上したMOS蓄電器に関す
る。
より詳しくは、静電耐力を向上したMOS蓄電器に関す
る。
【0002】
【従来の技術】一般に、簡単な記憶素子においては、ス
イッチング素子としてトランジスタを用い、蓄積素子と
しては小さいMOS蓄電器を用いて構成する。記憶装置
回路の一部において用いる蓄電器においては、小さい電
荷が読取りと書込みの機能で蓄積され回収される。
イッチング素子としてトランジスタを用い、蓄積素子と
しては小さいMOS蓄電器を用いて構成する。記憶装置
回路の一部において用いる蓄電器においては、小さい電
荷が読取りと書込みの機能で蓄積され回収される。
【0003】以下、添付図面を参照して従来のMOS蓄
電器について詳細に説明する。図1はポリシリコンエッ
チングを用いた従来のMOS蓄電器の構造を示す断面図
である。図1に示すように、ポリシリコンエッチングを
用いた従来のMOS蓄電器においては、P- 形基板1に
N- 形エピ層3が形成されており、エピ層3の両側にP
+ 形隔離領域4が基板1と連結されている。エピ層3上
には酸化膜17と窒化膜18とからなる絶縁膜が形成さ
れており、その上の一部にN形不純物が高濃度でドーピ
ングされたポリシリコン層6が形成されており、その全
面に酸化膜7が形成されている。この酸化膜7はポリシ
リコン層6上の一部が除去されており、その部分にポリ
シリコン層6と連結された第1電極9が形成されてい
る。また、ポリシリコン層6上の酸化膜7上には第1電
極9と間隔を置いた第2電極8が形成されている。
電器について詳細に説明する。図1はポリシリコンエッ
チングを用いた従来のMOS蓄電器の構造を示す断面図
である。図1に示すように、ポリシリコンエッチングを
用いた従来のMOS蓄電器においては、P- 形基板1に
N- 形エピ層3が形成されており、エピ層3の両側にP
+ 形隔離領域4が基板1と連結されている。エピ層3上
には酸化膜17と窒化膜18とからなる絶縁膜が形成さ
れており、その上の一部にN形不純物が高濃度でドーピ
ングされたポリシリコン層6が形成されており、その全
面に酸化膜7が形成されている。この酸化膜7はポリシ
リコン層6上の一部が除去されており、その部分にポリ
シリコン層6と連結された第1電極9が形成されてい
る。また、ポリシリコン層6上の酸化膜7上には第1電
極9と間隔を置いた第2電極8が形成されている。
【0004】図2は拡散を用いた従来のMOS蓄電器の
構造を示す断面図である。図2に示すように、拡散を用
いた従来のMOS蓄電器においては、P- 形基板1にN
+ 埋立層2とN- 形エピ層3とが形成されており、エピ
層3の両側にP+形隔離領域4が基板1と連結されてい
る。エピ層3内にN+ 拡散領域5が形成されており、基
板1全面に酸化膜7が形成されている。この酸化膜7は
N+ 形拡散領域5上の一部が除去されており、その部分
にN+ 形拡散領域5と連結された第1電極9が形成され
ている。また、N+ 形拡散領域5上の酸化膜7上には第
1電極9と間隔を置いた第2電極8が形成されている。
構造を示す断面図である。図2に示すように、拡散を用
いた従来のMOS蓄電器においては、P- 形基板1にN
+ 埋立層2とN- 形エピ層3とが形成されており、エピ
層3の両側にP+形隔離領域4が基板1と連結されてい
る。エピ層3内にN+ 拡散領域5が形成されており、基
板1全面に酸化膜7が形成されている。この酸化膜7は
N+ 形拡散領域5上の一部が除去されており、その部分
にN+ 形拡散領域5と連結された第1電極9が形成され
ている。また、N+ 形拡散領域5上の酸化膜7上には第
1電極9と間隔を置いた第2電極8が形成されている。
【0005】かかる従来のMOS蓄電器においては、酸
化膜を間にもって第1電極と連結されたドーピングされ
たポリシリコン層や拡散領域と第2電極とが形成されて
おり、蓄電器として電荷が蓄積され回収される。
化膜を間にもって第1電極と連結されたドーピングされ
たポリシリコン層や拡散領域と第2電極とが形成されて
おり、蓄電器として電荷が蓄積され回収される。
【0006】
【発明が解決しようとする課題】しかしながら、かかる
従来のMOS蓄電器においては低い静電気電圧でも素子
が破壊されるという問題点を有している。従って、本発
明は前記のような問題点を解決するためのものであっ
て、その目的は、静電気放電路を形成し素子の静電耐力
を向上することにある。
従来のMOS蓄電器においては低い静電気電圧でも素子
が破壊されるという問題点を有している。従って、本発
明は前記のような問題点を解決するためのものであっ
て、その目的は、静電気放電路を形成し素子の静電耐力
を向上することにある。
【0007】
【課題を解決するための手段】前記目的を達成するため
の本発明のMOS蓄電器は、第1導電型半導体層に形成
されている第1導電型の第1領域、前記第1領域と間隔
をもって前記第1導電型半導体層に形成されており、電
気的にフローティングされている第2導電型の第2領
域、前記第2領域内に形成されており、前記第1領域と
電気的に連結されている第1導電型の第3領域を含む。
の本発明のMOS蓄電器は、第1導電型半導体層に形成
されている第1導電型の第1領域、前記第1領域と間隔
をもって前記第1導電型半導体層に形成されており、電
気的にフローティングされている第2導電型の第2領
域、前記第2領域内に形成されており、前記第1領域と
電気的に連結されている第1導電型の第3領域を含む。
【0008】さらに、本発明のMOS蓄電器は、第1導
電型半導体層に形成されている第1導電型の第1領域、
前記第1導電型の第1領域と間隔をもって前記第1導電
型半導体層に形成されている第2導電型の第2領域、前
記第2導電型の第2領域内に形成されている前記第1導
電型の第3領域、前記第1導電型の第1領域と第3領域
上にそれぞれ形成されている第1ポリシリコン層と第2
ポリシリコン層、前記基板全面に形成されている絶縁
膜、前記第1ポリシリコン層と前記第2ポリシリコン層
上の前記絶縁膜が一部除去されて前記各ポリシリコン層
に連結されており、互いに間隔をもっている第1電極と
第2電極、前記第1ポリシリコン層上の前記絶縁膜上に
形成されており、前記第1電極とそれぞれ間隔をもって
前記第2電極と電気的に連結されている第3電極を含
む。
電型半導体層に形成されている第1導電型の第1領域、
前記第1導電型の第1領域と間隔をもって前記第1導電
型半導体層に形成されている第2導電型の第2領域、前
記第2導電型の第2領域内に形成されている前記第1導
電型の第3領域、前記第1導電型の第1領域と第3領域
上にそれぞれ形成されている第1ポリシリコン層と第2
ポリシリコン層、前記基板全面に形成されている絶縁
膜、前記第1ポリシリコン層と前記第2ポリシリコン層
上の前記絶縁膜が一部除去されて前記各ポリシリコン層
に連結されており、互いに間隔をもっている第1電極と
第2電極、前記第1ポリシリコン層上の前記絶縁膜上に
形成されており、前記第1電極とそれぞれ間隔をもって
前記第2電極と電気的に連結されている第3電極を含
む。
【0009】さらに、本発明のMOS蓄電器は、第1導
電型半導体層に形成されている第1導電型の第1領域、
前記第1導電型の第1領域と間隔をもって前記第1導電
型半導体層に形成されている第2導電型の第2領域、前
記第2導電型の第2領域内に形成されている第1導電型
の第3領域、前記基板全面に形成されている酸化膜、前
記第1導電型の第1領域と前記第1導電型の第3領域上
の前記酸化膜の一部が除去され各領域に連結されており
相互間隔をもっている第1電極と第2電極、前記第1導
電型の第1領域上の前記酸化膜上に形成されており、前
記第1電極と間隔をもって前記第2電極と電気的に連結
されている第3電極を含む。
電型半導体層に形成されている第1導電型の第1領域、
前記第1導電型の第1領域と間隔をもって前記第1導電
型半導体層に形成されている第2導電型の第2領域、前
記第2導電型の第2領域内に形成されている第1導電型
の第3領域、前記基板全面に形成されている酸化膜、前
記第1導電型の第1領域と前記第1導電型の第3領域上
の前記酸化膜の一部が除去され各領域に連結されており
相互間隔をもっている第1電極と第2電極、前記第1導
電型の第1領域上の前記酸化膜上に形成されており、前
記第1電極と間隔をもって前記第2電極と電気的に連結
されている第3電極を含む。
【0010】本発明に従うかかるMOS蓄電器において
は、MOS蓄電器にトランジスタを形成し1電極にトラ
ンジスタのエミッタが連結され、トランジスタのコレク
タが蓄電器の1電極で作用し、MOS蓄電器の両端に静
電気を印加するとき、トランジスタのコレクタとエミッ
タとの間の降伏により静電気放電路が形成されることに
より静電耐力を向上させることになる。
は、MOS蓄電器にトランジスタを形成し1電極にトラ
ンジスタのエミッタが連結され、トランジスタのコレク
タが蓄電器の1電極で作用し、MOS蓄電器の両端に静
電気を印加するとき、トランジスタのコレクタとエミッ
タとの間の降伏により静電気放電路が形成されることに
より静電耐力を向上させることになる。
【0011】
【発明の実施の形態】以下、本発明の好ましい実施形態
を添付図面に基づいて詳細に説明する。図3は本発明の
一実施形態によるポリシリコンエッチングを用いるMO
S蓄電器の構造を示す断面図である。図3に示すよう
に、この実施形態に従うMOS蓄電器は、P- 形基板1
にN+形埋立層2とN- 形エピ層3が形成されており、
エピ層3の両側にP+ 形隔離領域4が基板1と連結され
ている。エピ層3内にP形領域11が形成されており、
その中に第3N+ 形領域12が形成されている。また、
エピ層3にP形領域11と間隔をもって第1N+ 形領域
5が形成されており、各N+ 形領域5、12上にはドー
ピングされたポリシリコン層6、13が形成されてい
る。このとき、第1N+ 形領域5は蓄電器が形成される
領域であり、その上に蓄電器の2電極が形成される。こ
のため、第3N+ 形領域12より広く形成されている。
そして、第3N+ 形領域12、第1N+ 形領域5、P形
領域11は、通常のトランジスタのエミッタ、コレク
タ、ベースを構成することになる。
を添付図面に基づいて詳細に説明する。図3は本発明の
一実施形態によるポリシリコンエッチングを用いるMO
S蓄電器の構造を示す断面図である。図3に示すよう
に、この実施形態に従うMOS蓄電器は、P- 形基板1
にN+形埋立層2とN- 形エピ層3が形成されており、
エピ層3の両側にP+ 形隔離領域4が基板1と連結され
ている。エピ層3内にP形領域11が形成されており、
その中に第3N+ 形領域12が形成されている。また、
エピ層3にP形領域11と間隔をもって第1N+ 形領域
5が形成されており、各N+ 形領域5、12上にはドー
ピングされたポリシリコン層6、13が形成されてい
る。このとき、第1N+ 形領域5は蓄電器が形成される
領域であり、その上に蓄電器の2電極が形成される。こ
のため、第3N+ 形領域12より広く形成されている。
そして、第3N+ 形領域12、第1N+ 形領域5、P形
領域11は、通常のトランジスタのエミッタ、コレク
タ、ベースを構成することになる。
【0012】また、基板1全面に第1酸化膜17及び窒
化膜18が形成されており、第3N + 形領域12上と第
1N+ 形領域5上の一部が除去されてドーピングされた
ポリシリコン層6、13がそれぞれ形成されている。二
つのポリシリコン層6、13は互いに間隔を隔てて形成
されている。さらに、基板全面に第2酸化膜7が形成さ
れており、各ポリシリコン層6、13上の第2酸化膜7
の一部が除去されて、その部分を通じて各ポリシリコン
層6、13と連結された第2電極9と第1電極10とが
形成されている。また、第2電極9と連結されたポリシ
リコン層6上の酸化膜7上には第2電極9と間隔をもっ
て第1電極10と電気的に接続されている第3電極8が
形成されている。
化膜18が形成されており、第3N + 形領域12上と第
1N+ 形領域5上の一部が除去されてドーピングされた
ポリシリコン層6、13がそれぞれ形成されている。二
つのポリシリコン層6、13は互いに間隔を隔てて形成
されている。さらに、基板全面に第2酸化膜7が形成さ
れており、各ポリシリコン層6、13上の第2酸化膜7
の一部が除去されて、その部分を通じて各ポリシリコン
層6、13と連結された第2電極9と第1電極10とが
形成されている。また、第2電極9と連結されたポリシ
リコン層6上の酸化膜7上には第2電極9と間隔をもっ
て第1電極10と電気的に接続されている第3電極8が
形成されている。
【0013】ここでは、電極9と電極8,10との間に
静電気が印加されると、コレクタ領域5、ベース領域1
1及びエミッタ領域12からなるNPNトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。図4は本発明の一実施形態による
拡散を用いたMOS蓄電器の構造を示す断面図である。
静電気が印加されると、コレクタ領域5、ベース領域1
1及びエミッタ領域12からなるNPNトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。図4は本発明の一実施形態による
拡散を用いたMOS蓄電器の構造を示す断面図である。
【0014】図4に示すMOS蓄電器においては、P-
形基板1にN+ 形埋立層2とN- 形エピ層3とが形成さ
れており、エピ層3の両側にP+ 形隔離領域4が基板1
と連結されている。エピ層3内にP形領域11が形成さ
れており、その中に第3N+形領域12が形成されてい
る。また、エピ層3内にはP形領域11と間隔をもって
第1N+ 形領域5が形成されている。このとき、第1N
+ 形領域5は蓄電器が形成される領域であり、その上に
蓄電器の2電極が形成される。このため、第3N+ 形領
域12より広く形成されている。そして、第3N+ 形領
域12、第1N + 形領域5、P形領域11は、通常のト
ランジスタのエミッタ、コレクタ、ベースを構成するこ
とになる。基板1全面に酸化膜7が形成されており、第
3N+ 形領域12上と第1N+ 形領域5上の一部が除去
されて、その部分を通じて第3N + 形領域12、第1N
+ 形領域5とそれぞれ連結されている第1電極10と第
2電極9が形成されている。また、第1N+ 形領域5上
の酸化膜7上には第2電極9と間隔をもって第1電極1
0と電気的に接続されている第3電極8が形成されてい
る。
形基板1にN+ 形埋立層2とN- 形エピ層3とが形成さ
れており、エピ層3の両側にP+ 形隔離領域4が基板1
と連結されている。エピ層3内にP形領域11が形成さ
れており、その中に第3N+形領域12が形成されてい
る。また、エピ層3内にはP形領域11と間隔をもって
第1N+ 形領域5が形成されている。このとき、第1N
+ 形領域5は蓄電器が形成される領域であり、その上に
蓄電器の2電極が形成される。このため、第3N+ 形領
域12より広く形成されている。そして、第3N+ 形領
域12、第1N + 形領域5、P形領域11は、通常のト
ランジスタのエミッタ、コレクタ、ベースを構成するこ
とになる。基板1全面に酸化膜7が形成されており、第
3N+ 形領域12上と第1N+ 形領域5上の一部が除去
されて、その部分を通じて第3N + 形領域12、第1N
+ 形領域5とそれぞれ連結されている第1電極10と第
2電極9が形成されている。また、第1N+ 形領域5上
の酸化膜7上には第2電極9と間隔をもって第1電極1
0と電気的に接続されている第3電極8が形成されてい
る。
【0015】ここでは、電極9と電極8,10との間に
静電気が印加されると、コレクタ領域5、ベース領域1
1及びエミッタ領域12からなるNPNトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。
静電気が印加されると、コレクタ領域5、ベース領域1
1及びエミッタ領域12からなるNPNトランジスタが
ターンオンされ、これによりこのトランジスタを通じて
静電気が放出される。
【0016】
【発明の効果】以上のように、本発明に従うMOS蓄電
器においてはMOS蓄電器にトランジスタを形成し1電
極にトランジスタのエミッタが連結され、トランジスタ
のコレクタが蓄電器の1電極で作用し、MOS蓄電器の
両端に静電気を印加するとき、トランジスタのコレクタ
とエミッタとの間の降伏により静電気放電路が形成され
ることにより、静電耐力を向上する効果がある。
器においてはMOS蓄電器にトランジスタを形成し1電
極にトランジスタのエミッタが連結され、トランジスタ
のコレクタが蓄電器の1電極で作用し、MOS蓄電器の
両端に静電気を印加するとき、トランジスタのコレクタ
とエミッタとの間の降伏により静電気放電路が形成され
ることにより、静電耐力を向上する効果がある。
【図1】ポリシリコンエッチングを用いた従来のMOS
蓄電器の構造を示す断面図である。
蓄電器の構造を示す断面図である。
【図2】拡散を用いた従来のMOS蓄電器の構造を示す
断面図である。
断面図である。
【図3】本発明によるポリシリコンエッチングを用いる
MOS蓄電器の構造を示す断面図である。
MOS蓄電器の構造を示す断面図である。
【図4】本発明による拡散を用いたMOS蓄電器の構造
を示す断面図である。
を示す断面図である。
1 P- 形基板 2 N+ 形埋立層 3 エピ層 4 P+ 形隔離領域 5、12 第1、第3N+ 形領域 6、13 ポリシリコン層 7 第2酸化膜 8 第3電極 9 第2電極 10 第1電極 11 P形領域(第2領域) 17 第1酸化膜 18 窒化膜
Claims (7)
- 【請求項1】第1導電型半導体層に形成されている第1
導電型の第1領域、 前記第1領域と間隔をもって前記第1導電型半導体層に
形成されており、電気的にフローティングされている第
2導電型の第2領域、 前記第2領域内に形成されており、前記第1領域と電気
的に連結されている第1導電型の第3領域を含むMOS
蓄電器。 - 【請求項2】前記第1領域は前記第3領域より広く形成
されている請求項1に記載のMOS蓄電器。 - 【請求項3】第1導電型半導体層に形成されている第1
導電型の第1領域、前記第1導電型の第1領域と間隔を
もって前記第1導電型半導体層に形成されている第2導
電型の第2領域、 前記第2導電型の第2領域内に形成されている前記第1
導電型の第3領域、 前記第1導電型の第1領域と第3領域上にそれぞれ形成
されている第1ポリシリコン層と第2ポリシリコン層、 前記基板全面に形成されている絶縁膜、 前記第1ポリシリコン層と前記第2ポリシリコン層上の
前記絶縁膜が一部除去されて前記各ポリシリコン層に連
結されており、互いに間隔をもっている第1電極と第2
電極、 前記第1ポリシリコン層上の前記絶縁膜上に形成されて
おり、前記第1電極とそれぞれ間隔をもって前記第2電
極と電気的に連結されている第3電極を含むMOS蓄電
器。 - 【請求項4】前記第1導電型の第1領域は前記第1導電
型の第3領域より広く形成されている請求項3に記載の
MOS蓄電器。 - 【請求項5】前記絶縁膜は第1酸化膜、窒化膜および第
2酸化膜で形成されている請求項3に記載のMOS蓄電
器。 - 【請求項6】第1導電型半導体層に形成されている第1
導電型の第1領域、前記第1導電型の第1領域と間隔を
もって前記第1導電型半導体層に形成されている第2導
電型の第2領域、 前記第2導電型の第2領域内に形成されている第1導電
型の第3領域、 前記基板全面に形成されている酸化膜、 前記第1導電型の第1領域と前記第1導電型の第3領域
上の前記酸化膜の一部が除去され各領域に連結されてお
り相互間隔をもっている第1電極と第2電極、 前記第1導電型の第1領域上の前記酸化膜上に形成され
ており、前記第1電極と間隔をもって前記第2電極と電
気的に連結されている第3電極を含むMOS蓄電器。 - 【請求項7】前記第1導電型の第1領域は前記第1導電
型の第3領域より広く形成されている請求項6に記載の
MOS蓄電器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995P47987 | 1995-12-08 | ||
KR1019950047987A KR970053932A (ko) | 1995-12-08 | 1995-12-08 | 트랜지스터의 래치 전압을 이용한 정전 내력 향상 모스 축전기 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09181268A true JPH09181268A (ja) | 1997-07-11 |
Family
ID=19438750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8328218A Pending JPH09181268A (ja) | 1995-12-08 | 1996-12-09 | Mos蓄電器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5805410A (ja) |
JP (1) | JPH09181268A (ja) |
KR (1) | KR970053932A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008098301A (ja) * | 2006-10-10 | 2008-04-24 | Seiko Npc Corp | 発振回路 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3504077B2 (ja) * | 1996-09-13 | 2004-03-08 | 株式会社ルネサステクノロジ | Mos容量を含む半導体装置およびその製造方法 |
JP2000021972A (ja) * | 1998-07-03 | 2000-01-21 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5685848A (en) * | 1979-12-15 | 1981-07-13 | Toshiba Corp | Manufacture of bipolar integrated circuit |
JPS5758351A (en) * | 1980-09-24 | 1982-04-08 | Toshiba Corp | Substrate biasing device |
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
JP2786652B2 (ja) * | 1989-02-28 | 1998-08-13 | 株式会社東芝 | 半導体装置 |
-
1995
- 1995-12-08 KR KR1019950047987A patent/KR970053932A/ko not_active Application Discontinuation
-
1996
- 1996-11-27 US US08/758,040 patent/US5805410A/en not_active Expired - Lifetime
- 1996-12-09 JP JP8328218A patent/JPH09181268A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008098301A (ja) * | 2006-10-10 | 2008-04-24 | Seiko Npc Corp | 発振回路 |
Also Published As
Publication number | Publication date |
---|---|
KR970053932A (ko) | 1997-07-31 |
US5805410A (en) | 1998-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6326656B1 (en) | Lateral high-voltage transistor | |
KR100780967B1 (ko) | 고전압용 쇼트키 다이오드 구조체 | |
JP3167457B2 (ja) | 半導体装置 | |
US6570229B1 (en) | Semiconductor device | |
KR20010045580A (ko) | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 | |
JP2743057B2 (ja) | 半導体装置 | |
JP2004207733A (ja) | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ | |
JPH0936357A (ja) | 半導体装置 | |
JP2882291B2 (ja) | 高耐圧ダイオード及びその製造方法 | |
JP2003203923A (ja) | 半導体装置およびその製造方法 | |
JPH0936307A (ja) | Mosキャパシタ | |
JP3522532B2 (ja) | 半導体装置 | |
JPH09181268A (ja) | Mos蓄電器 | |
JP3502509B2 (ja) | Cmos構造を備えた集積回路及びその製造方法 | |
JP3099917B2 (ja) | 電界効果トランジスタ | |
JP2825038B2 (ja) | 半導体装置 | |
JP3052975B2 (ja) | 半導体装置 | |
JP5021862B2 (ja) | ゲートとエミッタとの間の静電気防止のためのダイオードを含むmos型半導体素子 | |
JP2001185628A (ja) | 半導体装置及びその製造方法 | |
JP3312683B2 (ja) | Mos型半導体装置とその製造方法 | |
JPH02148852A (ja) | 半導体装置およびその製造方法 | |
JPS59100570A (ja) | Mosトランジスタ | |
JP2785792B2 (ja) | 電力用半導体素子 | |
JPH07273340A (ja) | Soi型トランジスタ | |
JP2001118995A (ja) | 半導体装置の入出力保護回路 |