JPH09180462A - メモリのデータ読み出し回路 - Google Patents
メモリのデータ読み出し回路Info
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- JPH09180462A JPH09180462A JP8333129A JP33312996A JPH09180462A JP H09180462 A JPH09180462 A JP H09180462A JP 8333129 A JP8333129 A JP 8333129A JP 33312996 A JP33312996 A JP 33312996A JP H09180462 A JPH09180462 A JP H09180462A
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Abstract
よるデータバスローディングにより発生される抵抗及び
コンデンサ成分の遅延効果を減らし、データのアクセス
速度を改善する。 【解決手段】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプの出力をデータバス出
力信号ラインに伝達するインバーター部と、インバータ
ー部がターンオンされる以前に所定のレベルにデータバ
ス出力信号ラインの電圧をプリチャージさせるプリチャ
ージ部と、データバス出力信号ラインに発生されたプリ
チャージ電圧を基準電圧とし、その基準電圧とデータバ
ス出力ラインの電圧との差を増幅して出力する増幅部
と、前記増幅部の出力により負荷電位をプルアップ、プ
ルダウンする出力バッファ部とから構成される。
Description
出し回路に関するもので、特にメモリの高集積化傾向と
それに伴う抵抗成分及びコンデンサ成分の増加によるメ
モリの読み出し動作モード時の遅延現象を減少させるメ
モリのデータ読み出し回路に関するものである。
路の一例を示すブロック図である。センスアンプ(図示
せず)から出力されるデータを制御端子(P1)の制御
によって反転出力するインバーター部(100)と、前
記インバーター部(100)の出力のフィードバックを
受けて制御端子(P2)の制御によって前記インバータ
ー部(100)のデータバス出力信号ライン(DOUT
B)を電源電圧(Vcc)の1/2に予めプリチャージ
させるプリチャージ部(101)と、及び前記プリチャ
ージ部(101)から出力されるデータを増幅させてチ
ップの外部に出力する出力バッファ部(102)とから
構成されている。
されたセルのデータを増幅させて前記インバーター部
(100)に出力する。前記インバーター部(100)
は駆動電圧(Vcc)と接地電圧(Vss)との間に直
列に接続されるトランジスタ(103、105−10
7)から構成されるが、前記トランジスタ(103)の
ゲートには制御端子(P1)に印加される制御信号がイ
ンバーター(104)によって反転されて入力され、ト
ランジスタ(105)とトランジスタ(106)のゲー
トにはセンスアンプの出力(SOUT)が共通に入力さ
れ、トランジスタ(107)のゲートには制御端子(P
1)に印加される制御信号が入力される。前記トランジ
スタ(103、105)はPMOSトランジスタであ
り、トランジスタ(106、107)はNMOSトラン
ジスタである。
(Vcc)と接地電圧(Vss)との間に直列に接続さ
れるトランジスタ(108、110−112)から構成
されるが、前記トランジスタ(108)のゲートには制
御端子(P2)に印加される制御信号がインバーター
(109)によって反転されて入力され、トランジスタ
(110)とトランジスタ(111)のゲート及び前記
トランジスタ(110)のソースとトランジスタ(11
1)のドレインとが共通接続されるノードには前記イン
バーター部(100)の出力がフィードバックされて共
通入力され、トランジスタ(112)のゲートには制御
端子(P2)に印加される制御信号が入力される。前記
トランジスタ(108、110)はPMOSトランジス
タであり、トランジスタ(111、112)はNMOS
トランジスタである。
(Vcc)と接地電圧(Vss)との間にプルアップト
ランジスタ(117)とプルダウントランジスタ(11
8)とが直列に連結され、プルアップトランジスタ(1
17)のソースとプルダウントランジスタ(118)の
ドレインが共通接続されているノードに出力端子(D
Q)がコンデンサ(119)と並列に連結されている。
前記プルアップトランジスタ(117)はPMOSトラ
ンジスタであり、プルダウントランジスタ(118)は
NMOSトランジスタである。
ゲートには複数のインバーター(113、114)が直
列に連結され、先行するインバーター(113)の入力
端には前記インバーター部(100)の出力ライン(D
OUTB)とプリチャージ部(101)の出力が共通に
接続されている。又、前記プルダウントランジスタ(1
18)のゲートにも同様に複数のインバーター(11
5、116)が直列に連結されて、先行するインバータ
ー(115)の入力端には前記インバーター部(10
0)の出力ライン(DOUTB)とプリチャージ部(1
01)の出力が共通に接続されている。このとき、前記
インバーター(113)はしきい値電圧レベルがプリチ
ャージレベルより低く設計され、インバーター(11
5)はしきい値電圧レベルがプリチャージレベルより高
く設計されている。
端子(P1)に印加される電圧は読み出しモードでセン
スアンプの出力を受けるかどうかを制御する信号であ
り、制御端子(P2)に印加される電圧は読み出しモー
ドでセンスアンプがセンシングする間インバーター部
(100)のデータバス出力信号ライン(DOUTB)
をVcc/2にプリチャージさせるための制御信号であ
る。すなわち、制御端子(P2)に印加される電圧は、
前記図2(b)、(c)に示すように、制御端子(P
1)に印加される電圧がローである区間でハイになって
ノードAをVcc/2にプリチャージさせ、プリチャー
ジが終わると制御端子(P2)の電圧がローになり、制
御端子(P1)の電圧がハイに変わってセンスアンプの
出力を受け入れる。
がハイである間に行われるが、説明の都合上、制御端子
(P1、P2)に印加される電圧を、図2(b)及び
(c)に示すように、連続されたパルスとして示してい
る。従って、データの読み出しが始まる前、即ち制御端
子(P1)に印加される電圧はローである。制御端子
(P2)に印加される電圧がハイになるとノードAには
プリチャージ部(101)によってVcc/2の電位に
プリチャージ状態になる。
信号に基づいてトランジスタ(108)とトランジスタ
(112)とはターンオンされ、トランジスタ(11
0)とトランジスタ(111)のゲートとトランジスタ
(110)のソースとトランジスタ(111)のドレイ
ンが接続されるノードに前記インバーター部(100)
の出力がフィードバックされるので前記トランジスタ
(110、111)が抵抗の役割をして前記プリチャー
ジ部(101)の出力端子、即ち出力ライン(DOUT
B)には図2(d)に示すようにVcc/2の電圧がか
かる。
の入力を受けたインバーター(113)は、図2(d)
に示すように、しきい値電圧レベル(Vthc)がプリ
チャージレベルより低く設計されているのでVcc/2
の電圧を高電位と認識してローレベルを出力し、インバ
ーター(114)はハイレベルとなるのでプルアップト
ランジスタ(117)をターンオフさせる。そして、前
記Vcc/2にプリチャージされた電位の入力を受けた
インバーター(115)は、図2(d)に示したよう
に、しきい値電圧レベル(Vthc)がプリチャージレ
ベルより高く設計されているのでVcc/2の電圧を低
電圧と認識してハイレベルを出力し、インバーター(1
16)をローレベルに反転させてプルダウントランジス
タ(118)をターンオフさせる。
ベルがロー、DPレベルがハイになるのでプルアップト
ランジスタ(117)とプルダウントランジスタ(11
8)はともにターンオフである。このように、プルアッ
プトランジスタ(117)とプルダウントランジスタ
(118)が全てターンオフであれば出力(DQ)はハ
イインピーダンス状態になる。従って、センスアンプが
データをセンシングする間は制御端子(P1)の電圧を
ローに維持し、制御端子(P2)の電圧をハイに維持し
て出力を外部に出さないようにする。
(P1)の電圧がローからハイに、図2(c)に示すよ
うに、制御端子(P2)の電圧がハイからローに変わ
り、図2(a)に示すように、センスアンプの出力(S
OUT)がハイとなると、プリチャージ部(101)は
ターンオフされ、インバーター部(100)のNMOS
トランジスタ(106、107)はターンオンされてプ
リチャージレベル(Vcc/2)にあった出力ライン
(DOUTB)の電圧をさらに引き下げることになる。
OUTB)の電圧が、プリチャージレベル以下に下が
り、かつしきい値電圧レベルがプリチャージレベルより
低く設計されたインバーター(113)のしきい値電圧
より低下すると、それが反転して、インバーター(11
4)によってローに変わり、DPが図2(e)に示すよ
うにローになる。そして、トランジスタ(118)に入
力される電圧レベル(DN)はしきい値電圧レベルが高
く設計されたインバーター(115)によって引き続い
てロー状態を維持することになるので、トランジスタ
(118)はターンオフを維持している。即ち、DPレ
ベルがハイからローに下がりながらプルアップトランジ
スタ(117)をターンオンさせることによって、図2
(f)に示すように、出力DQレベルがローからハイに
上がることになる。制御端子(P1)の電圧がハイから
ローになってもコンデンサ(119)によって出力DQ
レベルは続いてハイ状態を維持する。しかし、制御端子
(P2)の電圧がローからハイに変わるとプリチャージ
部(102)がターンオンされて出力ライン(DOUT
B)のロー電圧は、図2(d)に示すように、再びプリ
チャージレベル(Vcc/2)に引き上げられるので、
(DP)がハイになる。
らハイに、制御端子(P2)の電圧がハイからローに変
わり、センスアンプの出力(SOUT)がローとなれば
プリチャージ部(102)はターンオフされ、インバー
ター部(100)のPMOSトランジスタ(103、1
05)はターンオンされて出力ライン(DOUTB)を
Vccレベルに引き上げるので、前記センスアンプの出
力がハイになるときと反対の動作を通じて、プルアップ
トランジスタ(117)はターンオフされ、トランジス
タ(118)はターンオンされて出力DQレベルがロー
状態になる。即ち、前記図1は前記インバーター部(1
00)から出力されるデータがノードAにプリチャージ
されたレベルを基準としてハイ或いはローレベルに変換
されるので、基準電位である0ボルト電位からハイ或い
はローに変換される速度よりその分速くなる。
OUT)から発生された1ビットの読み出しデータは前
記インバーター部(100)で反転出力され、反転出力
された1ビットデータはしきい値電圧が互いに異なるよ
うに設計されたインバーター(113、115)とプリ
チャージレベル(Vcc/2)を基準として上下にスウ
ィングする出力形態で現れるので、トランジスタ(11
7、118)のプルアップ、プルダウン時間が速くな
り、前記出力バッファ部(102)により増幅及び反転
されて出力DQにそのデータが出力されるのが早くな
る。
し回路は、プリチャージ部を用いたデータ出力時のスピ
ード改善にも係わらず高集積化による抵抗及びコンデン
サ成分の増加によりデータ出力時のデータアクセスタイ
ムが増加するという問題点がある。又、前記従来のメモ
リのデータ読み出し回路はしきい値電圧が互いに異なる
インバーターの設計時に発生する遅延現象によりデータ
アクセスタイムが増加するという問題点がある。即ち、
しきい値電圧が互いに異なるインバーターの設計時に工
程変化によるしきい値電圧の変化を顧慮して充分なマー
ジンを確保すべきのため生ずるインバーターの特性によ
り遅延が発生し、アクセスタイムが増加することにな
る。
問題点を解決することを目的としてなされたもので、基
準電圧とセンスアンプの出力電圧レベルの差を感知して
速く出力するカレントミラー型差動増幅器を使用して遅
延を減少させて速度を改善したメモリのデータ読み出し
回路を提供しようとするものである。
るための本発明によるメモリのデータ読み出し回路の特
徴は、アドレス組合せにより指定されたセルのデータを
増幅させるセンスアンプの出力を制御信号に基づいてデ
ータバス出力信号ラインに伝達するインバーター部と、
前記インバーター部がターンオンする前に予め決められ
たレベルにデータバス出力信号ラインの電圧をプリチャ
ージさせるプリチャージ部とを含むメモリのデータ読み
出し回路であって、前記データバス出力信号ラインに発
生されたプリチャージ電圧を基準電圧として、その基準
電圧とデータバス出力信号ラインの電圧との差を増幅し
て出力する増幅手段と、その増幅手段の出力によりハイ
或いはロー信号を発生させる変換手段と、その変換手段
の出力により負荷電位をプルアップ或いはプルダウンす
る出力バッファ手段とを有することを特徴とするもので
ある。
指定されたセルのデータを増幅させるセンスアンプを含
むメモリのデータ読み出し回路において、第1制御信号
の制御により前記センスアンプの出力をデータバス出力
信号ラインに反転出力するインバーター手段と、第2制
御信号の制御により前記データバス出力信号ラインの電
圧を予め決められたレベルにプリチャージさせるプリチ
ャージ手段と、第3制御信号の制御により前記データバ
ス出力信号ラインに発生されたプリチャージ電圧を基準
電圧として、その入力を受けて前記データバス出力信号
ラインの電圧と比較してその差によるロジック信号を増
幅して出力する増幅手段と、前記増幅手段の出力により
ハイ或いはロー信号を発生させて負荷電位をプルアップ
或いはプルダウンする出力バッファ手段とを有する点に
ある。
態を添付図面を参照して詳細に説明する。図3は本発明
によるメモリのデータ読み出し回路の実施の形態を示す
回路図である。図3を注意してみると、センスアンプ
(図示せず)から出力されるデータを制御端子(P1)
の制御により反転出力するインバーター部(100)
と、前記インバーター部(100)の出力のフィードバ
ックを受け、制御端子(P2)の制御により前記インバ
ーター部(100)の出力ライン(DOUTB)を電源
電圧(Vcc)の1/2に予めプリチャージさせるプリ
チャージ部(101)は従来のものと格別異ならない。
さらに、基準電圧とインバーター部(100)の出力電
圧レベルの差を感知して速く出力を出す増幅部(20
1)を備え、かつその増幅部(201)から出力される
データを増幅させてチップの外部に出力する出力バッフ
ァ部(221)とを有している。
と同様に駆動電圧(Vcc)と接地電圧(Vss)との
間に直列に接続されるトランジスタ(103、105ー
107)から構成されるが、前記トランジスタ(10
3)のゲートには制御端子(P1)に印加される制御信
号がインバーター(104)により反転されて入力さ
れ、トランジスタ(105)とトランジスタ(106)
のゲートにはセンスアンプの出力(SOUT)が共通入
力され、トランジスタ(107)のゲートには制御端子
(P1)に印加される制御信号が入力される。
と構成が同様であるので同一素子に同一符号を使用し、
構成説明を省略する。
部(101)によって後述のように得られる基準電圧
(Vref)と前記インバーター部(100)の出力電
圧を比較してその比較値によりターンオン/ターンオフ
される第1増幅部(217)と、前記プリチャージ部
(101)により発生された基準電圧(Vref)と前
記インバーター部(100)の出力電圧とを比較してそ
の比較値によりターンオン/ターンオフされる第2増幅
部(218)と、及び前記プリチャージ部(101)に
よりプリチャージされた電圧を基準電圧として発生させ
る基準電圧発生部(219)とから構成される。
(218)は同様な構成のカレントミラー型差動増幅器
である。即ち、前記第1増幅部(217)はゲートとソ
ースが共通接続され、ドレインが電源電圧(Vcc)と
接続されるPMOSトランジスタ(202)と、ゲート
が前記トランジスタ(202)のゲートと共通接続され
ドレインが電源電圧(Vcc)と接続されるPMOSト
ランジスタ(203)と、ドレインが前記トランジスタ
(202)のソースと共通接続され、前記インバーター
部(100)とプリチャージ部(101)の共通出力ラ
イン(DOUTB)の電圧をゲートに受けるNMOSト
ランジスタ(204)と、ドレインが前記トランジスタ
(203)のソースと共通接続され、基準電圧(Vre
f)をゲートに入力として受けるNMOSトランジスタ
(205)と、及び前記トランジスタ(204、20
5)のソースが共通接続されるノードにドレインが接続
されて制御端子(P3)に印加される電圧により駆動さ
れるNMOSトランジスタ(206)とから構成され
る。前記トランジスタ(203)のソースとトランジス
タ(205)のドレインが共通接続されるノードに出力
バッファ部(221)が連結される。
スとが共通接続され、ドレインが電源電圧(Vcc)と
接続されるPMOSトランジスタ(211)と、ゲート
が前記トランジスタ(211)のゲートと共通接続さ
れ、ドレインが電源電圧(Vcc)と接続されるPMO
Sトランジスタ(212)と、ドレインが前記トランジ
スタ(211)のソースと共通接続され、基準電圧(V
ref)をゲートに入力として受けるNMOSトランジ
スタ(213)と、ドレインが前記トランジスタ(21
2)のソースと共通接続され、前記インバーター部(1
00)とプリチャージ部(101)との共通出力ライン
(DOUTB)の電圧をゲートに入力として受けるNM
OSトランジスタ(214)と、及び前記トランジスタ
(213、214)のソースが共通接続されるノードに
ドレインが接続されて制御端子(P3)に印加される電
圧により駆動されるNMOSトランジスタ(215)と
から構成される。
ンバーター部(100)とプリチャージ部(101)と
の共通出力ライン(DOUTB)と、第1、第2増幅部
(217、218)のトランジスタ(205、213)
のゲートとの間に連結されて制御端子(P3)に印加さ
れる電圧により駆動される伝送ゲート(208)を有し
ている。また、基準電圧を保持するコンデンサ210も
設けられている。
センスアンプがセンシングし、プリチャージ部(10
1)によりインバーター部(100)の出力ライン(D
OUTB)をVcc/2にプリチャージさせる間にデー
タの出力を防止するために出力バッファ部(221)を
ハイインピーダンス状態にするPMOSトランジスタ
(207、226)を備えている。前記PMOSトラン
ジスタ(207)はゲートに制御端子(P3)が接続さ
れ、ドレインに電源電圧(Vcc)が接続され、ソース
に前記第1増幅部(217)の出力端子と共通に出力バ
ッファ部(221)の入力ライン(DBS)が接続され
る。前記PMOSトランジスタ(226)はゲートに制
御端子(P3)が接続され、ドレインに電源電圧(Vc
c)が接続され、ソースに前記第2増幅部(218)の
出力端子と共通に出力バッファ部(221)の入力ライ
ン(DS)が接続される。
(Vcc)と接地電圧(Vss)との間にプルアップト
ランジスタ(223)とプルダウントランジスタ(22
5)が直列に連結され、プルアップトランジスタ(22
3)のソースとプルダウントランジスタ(225)のド
レインとが共通接続されるノードに出力端子(DQ)が
コンデンサ(CL)と並列に連結される。前記プルアッ
プトランジスタ(223)はPMOSトランジスタであ
り、プルダウントランジスタ(225)はNMOSトラ
ンジスタである。プルアップトランジスタ(223)の
ゲートには入力電圧(DSB)を増幅させて出力する複
数のインバーター(209、222)が直列に連結さ
れ、プルダウントランジスタ(225)のゲートには入
力電圧(DS)を反転出力するインバーター(224)
が連結される。
端子(P1)に印加される電圧は読み出しモードでセン
スアンプの出力を受けるかどうかを制御する信号であ
り、制御端子(P2)に印加される電圧は読み出しモー
ドでセンスアンプがセンシングする間インバーター部
(100)の出力ライン(DOUTB)をVcc/2に
プリチャージさせるための制御信号であり、制御端子
(P3)に印加される電圧は基準電圧の発生及び出力バ
ッファ部(221)へのデータ出力を制御する制御信号
である。
は、前記図4(b)、(c)に示すように、制御端子
(P1)に印加される電圧がローである区間でハイにな
ってノードAをVcc/2にプリチャージさせて、プリ
チャージが終わると制御端子(P2)の電圧がローに変
わる。プリチャージされている間、制御端子(P1)の
電圧がハイに変わってセンスアンプの出力を受け入れ
る。一方、制御端子(P3)に印加される電圧は、図4
(d)に示すように、制御端子(P2)に印加される電
圧がローからハイに変わるときよりわずか前にハイから
ローに変わり、制御端子(P2)に印加される電圧がハ
イからローに変わるときほぼ同時にローからハイに変わ
る。
子(P2)の電圧より先に変わるのはデータのマッチン
グのためである。又、説明の便宜のため、制御端子(P
1、P2、P3)に印加される電圧を、図4(b)乃至
(d)に示すように、連続されたパルスで示している。
従って、データの読み出しが始まる前に、即ち、制御端
子(P1)の電圧がローであるとき、制御端子(P2)
の電圧がハイ、制御端子(P3)の電圧がローになれば
ノードAにはプリチャージ部(101)によってVcc
/2の電位にプリチャージ状態になる。
信号によってトランジスタ(108)とトランジスタ
(112)はターンオンされ、トランジスタ(110)
とトランジスタ(111)のゲートとトランジスタ(1
10)のソースとトランジスタ(111)のドレインと
が共通接続されるノードに前記インバーター部(10
0)の出力がフィードバックされているので、前記トラ
ンジスタ(110、111)が抵抗役割をして前記プリ
チャージ部(101)の出力端子、即ち、出力ライン
(DOUTB)は、図4(e)に示すように、Vcc/
2の電圧となる。
子(P3)に加えられるロー信号に基づいて導通されて
プリチャージ部(101)によりVcc/2にプリチャ
ージされた出力電圧(DOUTB)とXノードの電圧レ
ベルとが等しくなる。そしてそれがコンデンサVSSに
充電される。又、前記制御端子(P3)に印加されるロ
ー電圧によりトランジスタ(206、215)がターン
オフされるので、第1、第2増幅部(217、218)
はオープン状態にあり、トランジスタ(207、22
6)はターンオンされてDSBとDSレベルをVccレ
ベルとする。従って、前記DSBラインに発生されたハ
イ信号は複数のインバーター(209、222)を介し
てプルアップトランジスタ(223)をターンオフさ
せ、DSラインに発生されたハイ信号はインバーター
(224)を介してプルダウントランジスタ(225)
をターンオフさせる。
ルがロー、DPレベルがハイになってプルアップトラン
ジスタ(223)とプルダウントランジスタ(225)
をターンオフさせる。プルアップトランジスタ(22
3)とプルダウントランジスタ(225)とがターンオ
フであると出力(DQ)はハイインピーダンス状態にな
る。従って、センスアンプがデータをセンシングしてい
る間は制御端子(P1、P3)の電圧をローに維持し、
制御端子(P2)の電圧をハイに維持して出力を外部に
出さなくなる。
図4(a)に示すようにローからハイに、制御端子(P
1)の電圧が第図4(b)に示すようにローからハイ
に、制御端子(P2)の電圧が図4(c)に示すように
ハイからローに、制御端子(P3)の電圧が図4(d)
に示すようにローからハイに変わるとプリチャージ部
(101)はターンオフされ、インバーター部(10
0)のNMOSトランジスタ(106、107)はター
ンオンされてプリチャージ電圧レベル(例えば、Vcc
/2)にあった出力ライン(DOUTB)の電圧を図4
(e)に示すようにプリチャージ電圧レベルより引き下
げることになる。この際、伝送ゲート(208)は制御
端子(P3)のハイ信号によりオフされるのでXノード
のプリチャージレベルが第1、第2増幅部(217、2
18)の基準電圧(Vref)になる。
て第1、第2増幅部(217、218)のトランジスタ
(206、215)はターンオンされて第1、第2増幅
部(217、218)をアクティブ状態にする。トラン
ジスタ(207、226)はターンオフされて出力バッ
ファ部(221)に影響がおよばなくなる。この際、第
1増幅部(217)はロー信号を出力し、第2増幅部
(218)はハイ信号を出力バッファ部(221)に出
力する。
タ(204)のゲートに加えられるインバーター部(1
00)の出力電圧(DOUTB)がトランジスタ(20
5)のゲートに印加される基準電圧(Vref)より小
さくなるので、その差によりトランジスタ(204)は
ターンオフし、トランジスタ(205)がターンオンす
る。前記トランジスタ(205)がターンオンされると
カレントミラー型差動増幅器の動作により電源電圧(V
cc)がトランジスタ(203、205、206)を介
してグラウンドにバイパスされるので出力バッファ部
(221)のインバーター(209)の入力端(DS
B)にロー信号が入力される。前記ロー信号は直列連結
されたインバーター(209、222)を介してプルア
ップトランジスタ(223)の入力レベル(DP)を、
図4(f)に示すように、素早くローにし、トランジス
タ(223)をターンオンする。
(214)に加えられるインバーター部(100)の出
力電圧(DOUTB)がトランジスタ(213)に印加
される基準電圧(Vref)より小さいので、その差に
よりトランジスタ(214)はターンオフされ、トラン
ジスタ(213)がターンオンされる。前記トランジス
タ(213)がターンオンされるとカレントミラー型差
動増幅器の動作により電源電圧(Vcc)がトランジス
タ(211、213、215)を介してグラウンドにバ
イパスされる。したがって、トランジスタ(212)の
ソースとトランジスタ(214)のドレインとが共通接
続されるノードはハイとなり、それが出力バッファ部
(221)のインバーター(224)の入力端(DS)
に入力される。前記ハイ信号はインバーター(224)
によりローに反転されてプルダウントランジスタ(22
5)の入力レベル(DN)を、図4(f)に示すよう
に、引き続いてロー状態に維持するので、トランジスタ
(225)はターンオフを維持する。即ち、DPレベル
がハイからローに下がるときプルアップトランジスタ
(223)がターンオンされる。この間、出力DQはハ
イインピーダンス状態から動作状態となり、出力端のプ
ルアップトランジスタ(223)のターンオンで図4
(g)に示すように出力DQのレベルがローからハイに
上がることになる。
(b)に示すように、ハイからローに変わってもコンデ
ンサ(CL)により出力DQのレベルは続いてハイ状態
を維持する。その後、制御端子(P3)の電圧がハイか
らローに変わると伝送ゲート(208)は導通され、2
つのPMOSトランジスタ(207、226)がターン
オンしてDSBとDSレベルがVccレベルになる。従
って、図4(f)に示すようにDNレベルがロー、DP
レベルがハイになってプルアップトランジスタ(22
3)とプルダウントランジスタ(225)をターンオフ
させる。したがって、出力(DQ)は再びハイインピー
ダンス状態になる。その後、制御端子(P2)の制御電
圧がハイに変わるとプリチャージ部(101)がターン
オンされて出力ライン(DOUTB)電圧レベルがVc
cレベルからプリチャージレベルに引き下げられ、Xノ
ードが再び伝送ゲート(208)を介して第1、第2増
幅部(217、218)の基準電圧(Vref)にな
る。
ハイに、制御端子(P2)の電圧がハイからローに変わ
り、センスアンプの出力(SOUT)がローであればプ
リチャージ部(102)はターンオンし、制御端子(P
3)のハイ信号に基づいて伝送ゲート(208)はオフ
されてプリチャージレベルが第1、第2増幅部(21
7、218)の基準電圧(Vref)になり、インバー
ター部(100)のPMOSトランジスタ(103、1
05)はターンオンされて出力ライン(DOUTB)を
Vccレベルに引き上げる。従って、DSレベルがハイ
からローに変わり、DSBレベルは続いてハイ状態を維
持するのでトランジスタ(223)はターンオフし、ト
ランジスタ(225)がターンオンして出力DQレベル
はローになる。
読み出し回路の出力タイミング図を比較するために図示
したもので、実線は従来のメモリのデータ読み出し回路
における出力タイミング図であり、破線は本発明のメモ
リのデータ読み出し回路における出力タイミング図であ
る。図5を注意してみると、ハイレベルと認識される電
圧レベルに到達する時間が従来の回路より約10nS速
い。このように第1、第2増幅部(217、218)を
構成するカレントミラー型差動増幅器はプリチャージ電
圧により発生された基準電圧とDOUTB電圧レベルの
差を感知すると直ちに出力を出すので出力バッファ部
(221)のトランジスタ(223、225)のプルア
ップ、プダウン時間がその分早くなる。
ッチングのために、同様の構成のカレントミラー型差動
増幅器(217、218)2つを用いたが、本発明の他
の実施の形態として、前記第1増幅部(217)或いは
第2増幅部(218)だけでカレントミラー型差動増幅
器を構成することができる。
トミラー型差動増幅器を構成する場合、出力バッファ部
(221)のインバーター(224)の入力端子(D
S)は第1増幅部(217)のトランジスタ(202)
のソースとトランジスタ(204)のドレインとが共通
接続されるノードに接続され、前記制御端子(P3)に
はトランジスタ(206、207、226)のゲートを
共通接続させると図2と同一の動作をすることになる。
第2増幅部(218)だけでカレントミラー型差動増幅
器を構成する場合にも前記第1増幅部(217)と同様
にすればよい。
ータ読み出し回路によると、センスアンプの出力がデー
タバスに伝達される前に、データバスを予め決められた
レベルにプリチャージさせ、このプリチャージ電圧をカ
レントミラー型差動増幅器の基準電圧として使用するこ
とによりデータバス出力信号レベルの変化を速く感知し
て出力端に伝達することにより、メモリの高集積化の傾
向とそれによるデータバスローディングにより発生され
た抵抗及びコンデンサ成分の遅延効果を減らして、デー
タのアクセス速度を改善する効果がある。
の形態を示す回路図である。
センスアンプの出力端子SOUTに示されるデータ信
号、(b)はインバーター部の制御端子P1に印加され
るパルス信号、(c)はプリチャージ部の制御端子P2
に印加されるパルス信号、(d)は(b)のインバータ
ー部の出力端子DOUTBのデータバス出力信号、
(e)は出力バッファ部のプルアップ、プルダウントラ
ンジスタのゲートに印加されるデータ信号、(f)は出
力バッファ部の出力端DQに発生されるデータ信号であ
る。
一実施の形態を示す回路図であ る。
(a)はセンスアンプの出力端子SOUTに示されるデ
ータ信号、(b)はインバーター部の制御端子P1に印
加されるパルス信号、(c)はプリチャージ部の制御端
子P2に印化されるパルス信号、(d)は増幅部の制御
端P3に印加されるデータ信号、(e)は(b)のイン
バーター部の出力端子DOUTBのデータバス出力信
号、(f)は出力バッファ部のプルアップ、プルダウン
トランジスタのゲートに印加されるデータ信号、(g)
は出力バッファ部の出力端DQに発生されるデータ信号
である。
ング図である。
03、207、211、 212、223、226
PMOSトランジスタ 106、107、111、112、118、204、2
05、206、213、 214、215、225
NMOSトランジスタ 104、109、113、114、115、116、2
09、222、224インバーター 201 増幅部 217 第1増幅部 218 第2増幅部 219 基準電圧発生部 208 伝送ゲート 221 出力バッファ部
Claims (5)
- 【請求項1】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプの出力を制御信号に基
づいてデータバス出力信号ラインに伝達するインバータ
ー部と、前記インバーター部がターンオンするる前に予
め決められたレベルにデータバス出力信号ラインの電圧
をプリチャージさせるプリチャージ部とを含むメモリの
データ読み出し回路において、 前記データバス出力信号ラインに発生されたプリチャー
ジ電圧を基準電圧として、その基準電圧とデータバス出
力信号ラインの電圧との差を増幅して出力する増幅手段
と、 前記増幅手段の出力によりハイ或いはロー信号を発生さ
せる変換手段と、 前記変換手段の出力により負荷電位をプルアップ或いは
プルダウンする出力バッファ手段と、を有するメモリの
データ読み出し回路。 - 【請求項2】 前記増幅手段はカレントミラー型差動増
幅器であることを特徴とする請求項1記載のメモリのデ
ータ読み出し回路。 - 【請求項3】 前記増幅手段は、制御信号に基づいてデ
ータバス出力信号ラインの電位の変換される前の期間、
変換手段として入力される電圧レベルを設定させる複数
のトランジスタを具備することを特徴とする請求項1記
載のメモリのデータ読み出し回路。 - 【請求項4】 アドレス組合せにより指定されたセルの
データを増幅させるセンスアンプを含むメモリのデータ
読み出し回路において、 第1制御信号(P1)の制御により前記センスアンプの
出力をデータバス出力信号ラインに反転出力するインバ
ーター手段と、 第2制御信号(P2)の制御により前記データバス出力
信号ラインの電圧を予め決められたレベルにプリチャー
ジさせるプリチャージ手段と、 第3制御信号(P3)の制御により前記データバス出力
信号ラインに発生されたプリチャージ電圧を基準電圧と
して、その基準電圧を前記データバス出力信号ラインの
電圧レベルと比較して、その差によるロジック信号を増
幅して出力する増幅手段と、 前記増幅手段の出力によりハイ或いはロー信号を発生さ
せて負荷電位をプルアップ或いはプルダウンする出力バ
ッファ手段と、を有するメモリのデータ読み出し回路。 - 【請求項5】 前記増幅手段は第3制御信号に基づいて
駆動されてプリチャージされた電圧を基準電圧として発
生させる伝送ゲートを含むことを特徴とする請求項4記
載のメモリのデータ読み出し回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950046858A KR0161881B1 (ko) | 1995-12-05 | 1995-12-05 | 메모리의 데이타 읽기회로 |
KR46858/1995 | 1995-12-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09180462A true JPH09180462A (ja) | 1997-07-11 |
JP2775428B2 JP2775428B2 (ja) | 1998-07-16 |
Family
ID=19437906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8333129A Expired - Fee Related JP2775428B2 (ja) | 1995-12-05 | 1996-11-29 | メモリのデータ読み出し回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5708607A (ja) |
JP (1) | JP2775428B2 (ja) |
KR (1) | KR0161881B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3169835B2 (ja) * | 1996-07-31 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
KR100259338B1 (ko) * | 1997-05-21 | 2000-06-15 | 김영환 | 반도체소자의 읽기회로 |
US6032274A (en) * | 1997-06-20 | 2000-02-29 | Micron Technology, Inc. | Method and apparatus for compressed data testing of more than one memory array |
US5935263A (en) * | 1997-07-01 | 1999-08-10 | Micron Technology, Inc. | Method and apparatus for memory array compressed data testing |
US5959921A (en) * | 1997-07-24 | 1999-09-28 | Micron Technology, Inc. | Sense amplifier for complement or no-complementary data signals |
US5809038A (en) * | 1997-07-24 | 1998-09-15 | Micron Technology, Inc. | Method and apparatus for reading compressed test data from memory devices |
JPH11203881A (ja) * | 1998-01-12 | 1999-07-30 | Mitsubishi Electric Corp | データ読み出し回路 |
KR100513391B1 (ko) * | 1998-05-06 | 2005-11-28 | 삼성전자주식회사 | 반도체 메모리 장치 |
US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
KR100465599B1 (ko) * | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
US9896511B2 (en) | 2007-01-10 | 2018-02-20 | The United States Of America, As Represented By The Secretary, Dept. Of Health And Human Services | Antibodies that bind to TL1A and methods of treating inflammatory or autoimmune disease comprising administering such antibodies |
WO2012161856A1 (en) | 2011-05-20 | 2012-11-29 | Government Of The United States, As Represented By The Secretary, Department Of Health And Human Services | Blockade of tl1a-dr3 interactions to ameliorate t cell mediated disease pathology and antibodies thereof |
CN104793685B (zh) * | 2015-04-17 | 2016-06-29 | 上海华虹宏力半导体制造有限公司 | 基准电压产生电路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
GB2286072B (en) * | 1994-01-31 | 1998-02-25 | Advanced Risc Mach Ltd | Sense amplification in data memories |
-
1995
- 1995-12-05 KR KR1019950046858A patent/KR0161881B1/ko not_active IP Right Cessation
-
1996
- 1996-10-03 US US08/724,886 patent/US5708607A/en not_active Expired - Lifetime
- 1996-11-29 JP JP8333129A patent/JP2775428B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2775428B2 (ja) | 1998-07-16 |
US5708607A (en) | 1998-01-13 |
KR0161881B1 (ko) | 1999-02-01 |
KR970051189A (ko) | 1997-07-29 |
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